KR20050105695A - 메모리 소자의 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 메모리 소자의 캐패시터 및 그 제조 방법에 관한 것이다. 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서, 상기 트랜지스터 구조체의 불순물 영역 상에 형성되며, 금속 전극 및 금속 산화물 전극을 포함하는 하부 전극; 상기 하부 전극을 둘러싸며 형성된 강유전체층; 및 상기 강유전체층 상에 형성된 상부 전극;을 포함하는 메모리 소자의 캐패시터 및 그 제조 방법을 제공한다. 따라서, 피로 특성이 좋으며, 고집적 반도체 메모리 소자의 구현이 가능하다.
Description
본 발명은 메모리 소자의 캐패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 하부 전극을 에칭하지 아니하고 수직 형태의 금속 전극/금속 산화물 전극이 형성된 메모리 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
강유전체 메모리(Ferroelectric Random Access Memory : FRAM)는 컴퓨터, MP3, 디지털 카메라 및 PDA 등에 사용되는 비휘발성 메모리이다. 고집적 강유전체 메모리를 구현하기 위해서는 단위 면적당 강유전체 캐패시터의 용량을 증가시켜야 한다.
유전체 물질이 동일한 경우에는 DRAM(Dynamic Random Access Memory)과 같이 캐패시터 면적을 증가시켜 캐패시터의 용량을 향상시켜야 한다. 이를 수학식 1을 참조하여 설명하면 다음과 같다.
(여기서, ε은 유전율, A는 유효면적, t는 유전막의 두께이다.)
즉, 유전막의 두께를 감소시키며, 유효 면적을 증가시키는 경우 유전율은 증가하지만, 이는 반도체 소자의 집적율이 높아지고 있는 현실상 평면 캐패시터 구조에서 캐패시터의 면적을 증가시키면서 집적화시키는 데는 한계가 있다. 특히, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 메모리 구조에서는 캐패시터를 제조하기 위한 평면 공간이 줄어들 수 밖에 없고, 평면 공간이 감소하면 캐패시터의 평면 크기도 줄어들고 결국 캐패시터의 용량(C : capacitance)도 작아지게 된다. 따라서, 캐패시터의 용량을 증가시키면서 집적도를 향상시키기 위해서 3차원 구조의 캐패시터에 관한 연구가 진행되어 왔다.
3차원 구조의 강유전체 캐패시터를 구현 형태는 크게 두가지로 나뉘어진다. 즉, 음각으로 에칭된 트랜지스터 구조에 하부 금속 전극을 형성하고 그 상부에 강유전체 박막을 증착한 트렌치(trench) 형과 하부 금속 전극이 양각으로 튀어나온 트랜지스터 구조 상에 강유전체 박막을 증착한 스택(stack)형으로 나눌 수 있다. 이와 같은 두가지 형태의 3차원 구조의 강유전체 캐패시터의 형태를 미국 특허 제 6,368,910호를 참고하여 설명한다.
도 1a 및 도 1b는 각각 미국 특허 제 6,368,910호에 개시된 스택형 및 트랜치 형의 3차원 구조의 강유전체 캐패시터를 나타낸 단면도이다.
도 1a는 트랜치형 강유전체 캐패시터를 나타낸 것으로, 제 3절연층(SiO2)(3)을 제 2절연층(2) 상에 증착하고 이를 에칭하여 오목형 개구(concave openings)(5)를 형성한다. 오목형 개구(5)에 Ru 또는 Ru 산화막(6)을 증착한 뒤, CMP(Chemical Mechanical Polishing)으로 제 3절연층(3)의 상부 표면을 노출시킨다. 따라서, 오목형 개구(5)의 내부에만 Ru 또는 Ru 산화막(6)이 존재한다. 다음으로 강유전체 박막(7) 및 상부 전극(8)을 차례로 증착하여 3차원 강유전체 캐패시터를 완성한다. 여기서, 부재번호 1은 제 1절연층, 4는 Ru 플러그(plug)이며, 9는 폴리 실리콘 플러그이다.
강유전체 캐패시터는 하부 전극/강유전체/상부전극의 구조를 지녀야 하며, 특히 강유전체 캐패시터의 피로 특성을 확보하기 위해서 하부 전극에는 반드시 금속 산화물 전극을 사용해야 한다. 그러나 강유전체 캐패시터에 주로 사용되는 IrO2, RuO2 등과 같은 금속 산화물 전극은 고온의 진공 분위기에서 환원되는 경향이 있어, 이와 같은 금속 산화물 전극 상에 강유전체 박막을 증착하면 강유전 특성이 저하되는 문제점이 있다. 따라서 강유전체 캐패시터의 하부 전극은 금속 산화물 전극 상에 금속 전극이 존재하는 형태로 구성되어야 하며, 3차원 강유전체 캐패시터도 동일한 하부 전극 구조를 지녀야 한다.
결과적으로 하부 전극이 두꺼워지고 직경이 좁은 트랜치(오목형 개구)에 두꺼운 하부 전극(6)이 증착되면 Aspect Ratio가 급격히 증가하게 된다. 그리하여 강유전체 박막 형성시 안정된 스텝 커버리지(step coverage)를 얻기 어려운 문제점이 발생한다. 대표적인 강유전체 물질인 PZT 또는 BST 등을 높은 Aspect Ratio로 증착된 하부 전극 상에 CVD(Chemical Vapor Deposition)로 증착하는 경우 섭씨 약 500도 이상의 고온에서 스텝 커버리지를 얻는 것을 거의 불가능하다.
도 1b는 스택형 3차원 캐패시터 구조를 나타낸 단면도이다. Ru 플러그(11)가 유전층(12) 내에 형성되어 하부 전극(14)과 연결되어 있으며, 그 상부에 강유전체층(15) 및 상부 전극(16)이 순차적으로 형성된 것이다.
스택형 캐패시터 구조는 도 1a과 같은 트렌치형 캐패시터 구조에 비해 하부 금속 전극의 두께에 따른 강유전체 막은 스텝 커버리지의 영향을 받지 않아서 캐패시터의 형성이 용이한 장점이 있다. 그러나 도 1b와 같이 하부 전극을 형성한 후 에칭하여 제조한 스택형 구조에서는 실제 공정 상에 여러 가지 문제점을 지니고 있다. 이를 상세히 설명하면 다음과 같다.
첫째, 하부 전극(14)에 주로 사용되는 Ir, Pt, Ru 등과 같은 귀금속들은 화학적으로 안정하기 때문에 수직한 방향의 에칭이 거의 불가능하다. 따라서 통상적으로 약 70도의 각도로 에칭을 하게 된다. 하부 전극(14) 구조가 경사진 측면을 갖게 되면 상부면에 비해 하부면이 넓어져서 캐패시터가 차지하는 면적이 커지게 되는 문제점이 있다. 따라서, 메모리 소자의 단위 셀 면적도 동시에 커지게 되어 고집적 메모리를 제작하기 어렵게 된다.
둘째, 공정 단가가 증가하는 문제점이 발생한다. 평면 구조의 캐패시터와 비교할 때, 3차원 구조의 캐패시터 구조는 하부 전극(14) 측면에 형성된 면적 만큼 캐패시터 면적이 증가되는 것이기 때문에 스택형에서 되도록 두꺼운 하부 전극(14)을 형성시켜야만 소기의 목적을 달성할 수 있다. 그러나 강유전체 메모리 제조 단가에서 귀금속 하부 전극(14)이 차지하는 원가 비율이 높기 때문에 두꺼운 하부 전극(14)을 형성하는 것을 제조 공정 측면에서 바람직하지 않다. 또한 하부 전극(14) 증착 및 에칭 시간도 길어지기 때문에 공정 단가 상승의 결정적인 요인으로 작용하게 된다.
셋째, 에칭에 의해 형성된 스택형 구조의 캐패시터는 금속 산화막 전극에 의한 피로 특성의 개선에 문제가 발생할 수 있다. 상부 전극(14) 및 하부 전극(16)에 전기장을 가하면 수직한 상, 하부의 전극(14, 16)에 수직한 방향으로 강유전체층(15)의 분극 현상이 발생하게 된다. 이때 금속 산화물 전극에서 전기장과 수직한 방향으로 산소 원자들이 이동하여 피로 특성이 개선된다고 알려져 있다. 에칭에 의한 스택형 구조를 구현하기 위해 금속 산화물 전극 상에 하부 금속막(14)을 코팅하여 에칭하게 되면 하부 전극(14) 상에 형성된 강유전체층(15)은 전기장에 수직한 방향으로 금속 산화물 전극이 존재하여 피로 특성이 우수하게 나타날 수 있다. 그러나, 측면부의 하부 전극(14)에는 수직한 전기장 방향으로 금속 산화물 전극이 없어 피로 특성이 나빠지는 단점이 있다.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위하여, 피로 특성을 개선하기 위하여 하부 전극을 에칭하지 않고 형성된 수직 스택형 메모리 소자의 캐패시터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서,
상기 트랜지스터 구조체의 불순물 영역 상에 형성되며, 금속 전극 및 금속 산화물 전극을 포함하는 하부 전극;
상기 하부 전극을 둘러싸며 형성된 강유전체층; 및
상기 강유전체층 상에 형성된 상부 전극;을 포함하는 메모리 소자의 캐패시터를 제공한다.
본 발명에 있어서, 상기 하부 전극은,
상기 산화 방지막에 수직 방향으로 형성된 금속 전극; 및
상기 금속 전극 내부에 형성된 금속 산화물 전극;을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 금속 전극은 Pt, Ir, Ru, Pd 또는 Rh 중에서 선택되는 물질을 포함하며, 상기 금속 산화물 전극은 RuO2, IrO2, SrRuO 또는 CaRuO 중에서 선택되는 물질을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 하부 전극은 실린더 형으로 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 트랜지스터 구조체 및 하부 전극 사이에는 상기 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 산화 방지막;을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 산화 방지막은 TiN 또는 TiAlN 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 한다.
또한, 본 발명에서는 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서,
상기 트랜지스터 구조체의 불순물 영역 상에 형성되며, 금속 전극 및 금속 산화물 전극을 포함하는 하부 전극;
상기 하부 전극의 하부를 둘러싸며, 상기 트랜지스터 구조체 상에 형성된 절연층;
상기 절연층 상에 형성된 접합층;
상기 하부 전극의 노출된 외부를 둘러싸며 형성된 강유전체층; 및
상기 강유전체층 상에 형성된 상부 전극;을 포함하는 메모리 소자의 캐패시터를 제공한다.
본 발명에 있어서, 상기 접합층은 Ti, TiN, TiO2 또는 TiAlN 중 적어도 어느 하나의 물질을 포함하여 형성된 것을 특징으로 한다.
또한, 본 발명에서는 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터 제조 방법에 있어서,
(가) 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 부위에 산화 방지막 및 상기 산화 방지막 상에 절연층을 순차적으로 형성하고, 상기 절연층 식각하여 상기 산화 방지막을 노출시키는 트렌치를 형성하는 단계;
(나) 상기 트렌치 내에 금속 물질 및 금속 산화물을 도포하여 하부 전극을 형성하고, 상기 트렌치 외부의 금속 물질, 금속 산화물 및 절연층을 제거하는 단계; 및
(다) 상기 하부 전극 상에 강유전층 및 상부 전극을 순차적으로 형성시키는 단계;를 포함하는 메모리 소자의 캐패시터 제조 방법을 제공한다.
본 발명에 있어서, 상기 (나) 단계는, 상기 트렌치 내에 금속 물질을 도포하여 금속 전극을 형성하는 단계;
상기 트렌치 내의 금속 전극 상에 금속 산화물을 도포하여 상기 트렌치를 충진하여 금속 산화물 전극을 형성하는 단계;
상기 절연층 상부의 금속 물질 및 금속 산화물을 CMP 공정에 의해 제거하는 단계; 및
상기 절연층을 에칭에 의해 제거하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명에서는 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터 제조 방법에 있어서,
(가) 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 부위에 산화 방지막, 절연층, 접합층 및 제 2절연층을 순차적으로 형성하고, 상기 제 2절연층, 접합층 및 절연층을 식각하여 상기 산화 방지막을 노출시키는 트렌치를 형성하는 단계;
(나) 상기 트렌치 내에 금속 물질 및 금속 산화물을 도포하여 하부 전극을 형성하고, 상기 트렌치 외부의 금속 물질, 금속 산화물 및 제 2절연층을 제거하는 단계; 및
(다) 상기 접합층 상에 노출된 하부 전극 상에 강유전층 및 상부 전극을 순차적으로 형성시키는 단계;를 포함하는 메모리 소자의 캐패시터 제조 방법을 제공한다.
본 발명에 있어서, 상기 (다) 단계는,
상기 접합층 상에 노출된 하부 전극 표면에 강유전 물질을 도포하여 강유전체층을 형성하는 단계;
상기 강유전체층 표면에 상부 전극 물질을 도포하여 상부 전극을 형성하는 단계; 및
상기 접합층 상에 상기 접합층과 평형한 방향으로 도포된 강유전 물질 및 상부 전극 물질을 제거하는 단계;를 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명에 의한 메모리 소자의 캐패시터 및 그 제조 방법에 대해 상세하게 설명하고자 한다. 도 2a 및 도 2b는 본 발명에 의한 메모리 소자의 캐패시터 및 그 제조 방법에 관한 것이다.
도 2a는 본 발명의 제 1실시예에 의한 메모리 소자의 캐패시터를 나타낸 것이다. 도 2a를 참조하면, 트랜지스터 구조를 지닌 하부 구조체 상에 본 발명에 의한 캐패시터가 형성된 것을 알 수 있다. 여기서, 트랜지스터 구조체는 일반적인 메모리 소자의 하부 구조체와 동일하다. 즉, 반도체 기판(21)의 소정 영역에 반도체 기판(21)과 반대 극성으로 도핑된 제 1불순물 영역(22a) 및 제 2불순물 영역(22b)이 형성되어 있다. 제 1불순물 영역(22a) 및 제 2불순물 영역(22b) 사이의 기판 상에는 게이트 구조체(23, 24)가 형성되어 있으며, 이는 게이트 절연층(23) 및 게이트 전극(24)을 포함한다. 여기서 부재번호 25는 비트 라인을 나타내며, 제 2불순물 영역(22b)와 연결된 부재 번호 26은 금속 플러그를 나타낸다.
이와 같은 구조의 하부 구조체 상에 본 발명에 의한 메모리 소자의 캐패시터가 형성되어 있다. 이를 설명하면 산화 방지막(31) 상에 금속 전극(36) 및 금속 산화물 전극(35)을 포함하는 하부 전극(35, 36)이 실린더 구조로 형성되어 있다. 그리고, 하부 전극(35, 36)을 둘러싸며 강유전체층(37) 및 상부 전극(38)이 순차적으로 형성된 구조를 지닌다.
도 2b는 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터를 나타낸 도면이다. 도 2b를 참조하면 도 2a와 마찬가지로 트랜지스터 구조를 지닌 하부 구조체 상에 본 발명에 의한 캐패시터가 형성된 것을 알 수 있다. 여기서, 트랜지스터 구조체는 일반적인 메모리 소자의 하부 구조체와 동일하다. 즉, 반도체 기판(21)의 소정 영역에 반도체 기판(21)과 반대 극성으로 도핑된 제 1불순물 영역(22a) 및 제 2불순물 영역(22b)이 형성되어 있다. 제 1불순물 영역(22a) 및 제 2불순물 영역(22b) 사이의 기판 상에는 게이트 구조체(23, 24)가 형성되어 있으며, 이는 게이트 절연층(23) 및 게이트 전극(24)을 포함한다.
그리고 이와 같은 구조의 하부 구조체 상에 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터가 형성되어 있다. 이를 설명하면, 산화 방지막(31) 상에 금속 전극(36) 및 금속 산화물 전극(35)을 포함하는 하부 전극(35, 36)이 실린더 구조로 형성되어 있다. 그리고, 하부 전극(35, 36)을 지지하며 산화 방지막(31) 상에는 절연층(32) 및 접합층(33)이 형성되어 있다. 접합층(33) 상에는 하부 전극(35, 36)을 둘러싸며 강유전체층(37) 및 상부 전극(38)이 순차적으로 형성된 구조를 지닌다.
본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터는 제 1실시예와는 달리 절연층(32)이 하부 전극(35, 36) 측부를 지지하고 있는 것을 알 수 있다. 이는, 종횡비가 높은 하부 전극(35, 36)을 안정하게 지지하기 위한 것으로, 하부 전극(35, 36)의 종횡비가 낮게 형성된 경우에는 본 발명의 제 1실시예가 공정상으로 유리하지만, 종횡비가 높은 경우에는 구조의 안정성을 위해 제 2실시예가 바람직하다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 메모리 소자의 캐패시터의 제조 방법에 대해 보다 상세하게 설명하고자 한다. 도 3a 내지 도 3f는 본 발명의 제 1실시예에 의한 메모리 소자의 캐패시터에 제조 방법을 나타낸 도면이다.
도 3a를 참조하면 트랜지스터 구조의 제 2불순물 영역과 전기적으로 연결된 금속 플러그(26)가 형성된 하부 구조체를 상에 산화 방지막(31)을 형성하고 그 상부에 절연층(32)을 도포한다. 하부 구조체는 종래 기술에 의한 트랜지스터 구조체를 이용하여 형성시킬 수 있으므로, 여기서 이를 간단하게 설명하면 다음과 같다. 게이트 절연막(23)과 게이트 전극(24)을 지닌 트랜지스터 구조체를 형성하고, 층간 절연막(27), 예를 들어 실리콘 산화막(SiO2)을 도포한다. 다음으로 제 2 불순물 영역(22b)와 강유전체 캐패시터를 전기적으로 연결하기 위해 소정 부분을 에칭하여 홀(hole)을 형성한다. 그리고, 텅스텐(W)과 같은 전도성 물질을 도포하고 CMP 등의 공정으로 평탄화하여 하부 구조체를 완성한다.
이때, 강유전체 박막을 증착하는 산화 분위기 하에서 텅스텐과 같은 전도성 플러그(26)의 산화를 방지하기 위해 TiAlN 또는 TiN과 같은 산화 방지막(31)을 증착한다. 증착 두께 및 증착 장비는 선택적으로 조절 가능하며 본 발명의 실시예에서는 약 5nm 전후로 MOCVD 또는 ALD(Atomic Layer Deposition) 등을 사용하여 증착하였다. 그리고, 산화 방지막(31) 상부에 예를 들어, PECVD 법으로 실리콘 산화막(SiO2) 등으로 절연층(32)을 도포한다.
다음으로, 도 3b에 나타낸 바와 같이, 절연층(32)의 전도성 플러그(26)에 대응되는 부위에 건식 에칭(dry etching) 등으로 수십 nm 내지 수백 nm 직경의 트렌치 또는 홀(32')을 형성시킨다.
다음으로, 도 3c에 나타낸 바와 같이, ALD 등의 공정으로 Pt, Ir, Ru, Pd 또는 Rh 등과 같은 금속 물질로 금속 전극(36)을 증착한다. 그리고, 그 상부에 RuO2, IrO2, SrRuO 또는 CaRuO 등의 금속 산화물로 금속 산화물 전극(35)을 형성시켜 금속/금속 산화물 전극(36, 35)를 포함하는 하이브리드 형태의 하부 전극(36, 35)을 형성한다.
다음으로, 도 3d에 나타낸 바와 같이, 절연층(32) 상에 형성된 하이브리드 전극(35, 36) 물질들을 CMP 등의 공정으로 제거하여 평탄화 시키고, 절연층(32)을 BOE(Buffered Oxide Etching) 등의 공정으로 화학적 에칭에 의해 제거한다. 이에 따라, 산화 방지막(31) 상에는 실린더 구조의 금속/금속 산화물 전극(36, 35)만이 잔존한 구조가 된다.
다음으로, 도 3e에 나타낸 바와 같이, 하부 전극(35, 36) 상에 섭씨 약 500도에서 MOCVD 등의 공정을 이용하여 강유전체층(37)을 형성시키고, 그 상부에 Ir 또는 Ru 등의 물질을 ALD 법 등에 의해 도포하여 상부 전극(38)을 형성시킨다.
다음으로, 도 3f에 나타낸 바와 같이, 수직 형태의 강유전체층(37) 및 상부 전극(38)을 제외한 영역의 강유전 물질 및 금속 물질을 패터닝 및 에칭에 의해 제거하면 본 발명의 제 1실시예에 의한 메모리 소자의 캐패시터를 완성한다.
그리고, 도 4a 내지 도 4f를 참조하여 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터의 제조 방법에 대해 보다 상세하게 설명하고자 한다. 도 4a 내지 도 4f는 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터에 제조 방법을 나타낸 도면이다.
도 4a를 참조하면 트랜지스터 구조의 제 2불순물 영역(22b)과 전기적으로 연결된 금속 플러그(26)가 형성된 하부 구조체를 상에 산화 방지막(31)을 형성하고 그 상부에 절연층(32)을 도포한다. 하부 구조체는 종래 기술에 의한 트랜지스터 구조체를 이용하여 형성시킬 수 있으므로, 여기서 상세한 설명은 생략한다.
강유전체 박막을 증착하는 산화 분위기 하에서 텅스텐과 같은 전도성 플러그(26)의 산화를 방지하기 위해 TiAlN 또는 TiN과 같은 산화 방지막(31)을 증착한다. 증착 두께 및 증착 장비는 선택적으로 조절 가능하며 본 발명의 실시예에서는 MOCVD 또는 ALD(Atomic Layer Deposition) 등을 사용하여 증착하였다. 여기서, 산화 방지막(31)은 선택적으로 소정 길이를 지니도록 그 양쪽을 패터닝으로 제거할 수 있다. 그리고, 산화 방지막(31) 상부에 예를 들어, PECVD 법으로 실리콘 산화막(SiO2) 등으로 절연층(32)을 도포하고, 절연층(32) 상에 Ti, TiN, TiO2 또는 TiAlN 등을 도포하여 접합층(33)을 형성시킨다. 그리고, 접합층(33) 상에 실리콘 산화막(SiO2) 등으로 제 2절연층(34)을 도포한다. 여기서, 접합층(33)을 형성시키는 이유는 제 1실시예와는 달리, 절연층(32)이 공정 후에 잔존하게 되므로, 강유전체층(37)과 직접 접촉하게 되면 절연층(32)의 실리콘 등의 물질이 확산 및 그 계면에서 접합력이 약해 박리 현상이 발생하는 문제를 방지하기 위한 것이다.
다음으로, 도 4b에 나타낸 바와 같이, 전도성 플러그(26)에 대응되는 부위의 절연층(32), 접합층(33) 및 제 2절연층(34)에 건식 에칭(dry etching) 등으로 수십 nm 내지 수백 nm 직경의 트렌치 또는 홀(32')을 형성시킨다.
다음으로, 도 4c에 나타낸 바와 같이, ALD 등의 공정으로 Pt, Ir, Ru, Pd 또는 Rh 등과 같은 금속 물질로 금속 전극(36)을 증착한다. 그리고, 그 상부에 RuO2, IrO2, SrRuO 또는 CaRuO 등의 금속 산화물로 금속 산화물 전극(35)을 형성시켜 금속/금속 산화물 전극(36, 35)를 포함하는 하이브리드 형태의 하부 전극(36, 35)를 형성한다. 이에 따라, 트랜치 또는 홀(32') 부위는 금속/금속 산화물 전극(36, 35)에 의해 완전히 매워지게 된다.
다음으로, 도 4d에 나타낸 바와 같이, 제 2절연층(34) 상에 형성된 하이브리드 전극(35, 36) 물질들을 CMP 등의 공정으로 제거하여 평탄화시키고, 제 2절연층(34)을 BOE(Buffered Oxide Etching) 등의 공정으로 화학적 에칭에 의해 제거한다. 이에 따라, 접촉층(33) 상에는 실린더 구조의 금속/금속 산화물 전극(36, 35)만이 잔존한 구조가 된다.
다음으로, 도 4e에 나타낸 바와 같이, 하부 전극(35, 36) 상에 섭씨 약 500도에서 MOCVD 등의 공정을 이용하여 강유전체층(37)을 형성시키고, 그 상부에 Ir 또는 Ru 등의 물질을 ALD 법 등에 의해 도포하여 상부 전극(38)을 형성시킨다.
다음으로, 도 4f에 나타낸 바와 같이, 수직 형태의 강유전체층(37) 및 상부 전극(38)을 제외한 접촉층(33) 상의 영역의 강유전 물질 및 금속 물질을 패터닝 및 에칭에 의해 제거하면 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터를 완성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 다음과 같은 장점이 있다.
첫째, 하부 전극을 금속 전극 및 금속 산화물 전극의 하이브리드 형태의 전극으로 형성하여 메모리 소자의 피로 특성을 안정화한 메모리 소자의 3차원 강유전체 캐패시터를 제공할 수 있다.
둘째, 통상적으로 반도체 메모리 소자의 제조 단가의 많은 비율을 차지하는 하부 전극의 두께는 비교적 얇게 형성시킬 수 있어 제조 단가의 상승을 막을 수 있다.
세째, 스택형 3차원 강유전체 캐패시터의 제조가 가능하여 고집적 반도체 메모리 소자의 구현이 가능하다.
도 1a 및 도 1b는 종래 기술에 의한 메모리 소자의 캐패시터를 나타낸 도면이다.
도 2a는 본 발명의 제 1실시예에 의한 메모리 소자의 캐패시터를 나타낸 도면이다.
도 2b는 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터를 나타낸 도면이다.
도 3a 내지 도 3f는 본 발명의 제 1실시예에 의한 메모리 소자의 캐패시터의 제조 방법을 나타낸 도면이다.
도 4a 내지 도 4f는 본 발명의 제 2실시예에 의한 메모리 소자의 캐패시터의 제조 방법을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1... 제 1절연층 2... 제 2절연층
3... 제 3절연층 4... Ru 플러그
5... 오목형 개구 6... Ru 산화막
7... 강유전체 박막 8... 상부 전극
9... 폴리 실리콘 플러그 11... Ru 플러그
12... 유전층 13... 고립부
14... 하부 전극 15... 강유전체층
16... 상부 전극 21... 반도체 기판
22a... 제 1불순물 영역(소스) 22b... 제 2불순물 영역(드레인)
23... 게이트 절연층 24... 게이트 전극층
25... 비트 라인 26... 도전성 플러그
27... 층간 절연막 31... 산화 방지막
32... 절연층 33... 접합층
34... 제 2절연층 35... 금속 산화물 전극
36... 금속 전극 37... 강유전체층
38... 상부 전극
Claims (20)
- 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서,상기 트랜지스터 구조체의 불순물 영역 상에 형성되며, 금속 전극 및 금속 산화물 전극을 포함하는 하부 전극;상기 하부 전극을 둘러싸며 형성된 강유전체층; 및상기 강유전체층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 1항에 있어서,상기 하부 전극은,상기 산화 방지막에 수직 방향으로 형성된 금속 전극; 및상기 금속 전극 내부에 형성된 금속 산화물 전극;을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 2항에 있어서,상기 금속 전극은 Pt, Ir, Ru, Pd 또는 Rh 중에서 선택된 물질을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 2항에 있어서,상기 금속 산화물 전극은 RuO2, IrO2, SrRuO 또는 CaRuO 중에서 선택된 물질으로 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 1항에 있어서,상기 하부 전극은 실린더 형으로 형성된 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 1항에 있어서,상기 트랜지스터 구조체 및 하부 전극 사이에는 상기 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 산화 방지막;을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 6항에 있어서,상기 산화 방지막은 TiN 또는 TiAlN 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 메모리 소자의 캐패시터.
- 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터에 있어서,상기 트랜지스터 구조체의 불순물 영역 상에 형성되며, 금속 전극 및 금속 산화물 전극을 포함하는 하부 전극;상기 하부 전극의 하부를 둘러싸며, 상기 트랜지스터 구조체 상에 형성된 절연층;상기 절연층 상에 형성된 접합층;상기 하부 전극의 노출된 외부를 둘러싸며 형성된 강유전체층; 및상기 강유전체층 상에 형성된 상부 전극;을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 8항에 있어서,상기 하부 전극은,상기 산화 방지막에 수직 방향으로 형성된 금속 전극; 및상기 금속 전극 내부에 형성된 금속 산화물 전극;을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 9항에 있어서,상기 금속 전극은 Pt, Ir, Ru, Pd 또는 Rh 중에서 선택된 물질을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 9항에 있어서,상기 금속 산화물 전극은 RuO2, IrO2, SrRuO 또는 CaRuO 중에서 선택된 물질으로 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 8항에 있어서,상기 하부 전극은 실린더 형으로 형성된 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 8항에 있어서,상기 트랜지스터 구조체 및 하부 전극 사이에는 상기 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 산화 방지막;을 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 13항에 있어서,상기 산화 방지막은 TiN 또는 TiAlN 중 적어도 어느 하나를 포함하여 형성된 것을 특징으로 하는 메모리 소자의 캐패시터.
- 제 8항에 있어서,상기 접합층은 Ti, TiN, TiO2 또는 TiAlN 중 적어도 어느 하나의 물질을 포함하여 형성된 것을 특징으로 하는 메모리 소자의 캐패시터.
- 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터 제조 방법에 있어서,(가) 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 부위에 산화 방지막 및 상기 산화 방지막 상에 절연층을 순차적으로 형성하고, 상기 절연층 식각하여 상기 산화 방지막을 노출시키는 트렌치를 형성하는 단계;(나) 상기 트렌치 내에 금속 물질 및 금속 산화물을 도포하여 하부 전극을 형성하고, 상기 트렌치 외부의 금속 물질, 금속 산화물 및 절연층을 제거하는 단계; 및(다) 상기 하부 전극 상에 강유전층 및 상부 전극을 순차적으로 형성시키는 단계;를 포함하는 것을 것을 특징으로 하는 메모리 소자의 캐패시터 제조 방법.
- 제 16항에 있어서,상기 (나) 단계는,상기 트렌치 내에 금속 물질을 도포하여 금속 전극을 형성하는 단계;상기 트렌치 내의 금속 전극 상에 금속 산화물을 도포하여 상기 트렌치를 충진하여 금속 산화물 전극을 형성하는 단계;상기 절연층 상부의 금속 물질 및 금속 산화물을 CMP 공정에 의해 제거하는 단계; 및상기 절연층을 에칭에 의해 제거하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터 제조 방법.
- 트랜지스터 구조체를 포함하는 메모리 소자의 캐패시터 제조 방법에 있어서,(가) 트랜지스터 구조체의 불순물 영역과 전기적으로 연결된 부위에 산화 방지막, 절연층, 접합층 및 제 2절연층을 순차적으로 형성하고, 상기 제 2절연층, 접합층 및 절연층을 식각하여 상기 산화 방지막을 노출시키는 트렌치를 형성하는 단계;(나) 상기 트렌치 내에 금속 물질 및 금속 산화물을 도포하여 하부 전극을 형성하고, 상기 트렌치 외부의 금속 물질, 금속 산화물 및 제 2절연층을 제거하는 단계; 및(다) 상기 접합층 상에 노출된 하부 전극 상에 강유전층 및 상부 전극을 순차적으로 형성시키는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터 제조 방법.
- 제 18항에 있어서,상기 (나) 단계는,상기 트렌치 내에 금속 물질을 도포하여 금속 전극을 형성하는 단계;상기 트렌치 내의 금속 전극 상에 금속 산화물을 도포하여 상기 트렌치를 충진하여 금속 산화물 전극을 형성하는 단계;상기 절연층 상부의 금속 물질 및 금속 산화물을 CMP 공정에 의해 제거하는 단계; 및상기 제 2절연층을 에칭에 의해 제거하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터 제조 방법.
- 제 18항에 있어서,상기 (다) 단계는,상기 접합층 상에 노출된 하부 전극 표면에 강유전 물질을 도포하여 강유전체층을 형성하는 단계;상기 강유전체층 표면에 상부 전극 물질을 도포하여 상부 전극을 형성하는 단계; 및상기 접합층 상에 상기 접합층과 평형한 방향으로 도포된 강유전 물질 및 상부 전극 물질을 제거하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터 제조 방법.
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| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
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