DE102020113099A1 - Ferroelektrische direktzugriffsspeichervorrichtung mit einem dreidimensionalen ferroelektrischen kondensator - Google Patents

Ferroelektrische direktzugriffsspeichervorrichtung mit einem dreidimensionalen ferroelektrischen kondensator Download PDF

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Han-Jong Chia
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Abstract

Eine Halbleitervorrichtung weist auf: ein Substrat, eine über das Substrat herausragende Finne, eine Gate-Struktur über der Finne, eine untere Elektrode über, und in elektrischem Kontakt mit, der Gate-Struktur, eine ferroelektrische Schicht um die untere Elektrode herum, und eine obere Elektrode um die ferroelektrische Schicht herum.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit der Anmeldenummer 62/982,361, eingereicht am 27. Februar 2020, mit dem Titel „Ferroelectric Random Access Memory (FRAM) Device with a Three-Dimensional Ferroelectric Capacitor“, die hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • TECHNISCHER HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen der Integrationsdichte einer Vielzahl verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasantes Wachstum erfahren. Diese Verbesserungen der Integrationsdichte resultieren größtenteils aus wiederholten Reduzierungen der kleinstmöglichen Merkmalsgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Finnen-Feldeffekttransistor-Vorrichtungen (FinFET-Vorrichtungen) werden immer häufiger in integrierten Schaltkreisen verwendet. FinFET-Vorrichtungen haben eine dreidimensionale Struktur, die eine Halbleiterfinne umfasst, die von einem Substrat vorsteht. Eine Gate-Struktur, die dafür konfiguriert ist, den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, legt sich um die Halbleiterfinne herum. Bei einer Drei-Gate-FinFET-Vorrichtung legt sich die Gate-Struktur beispielsweise um drei Seiten der Halbleiterfinne herum und bildet so leitfähige Kanäle auf drei Seiten der Halbleiterfinne.
  • Ferroelektrischer Direktzugriffsspeicher (FeRAM, oder FRAM) ist aufgrund seiner hohen Schreib-/Lesegeschwindigkeit und geringen Größe ein Kandidat für die nächste Generation nicht-flüchtiger Speicher. Bei der „One-Transistor One-Capacitor“-FRAM-Struktur (1T-1C FRAM) ist die FRAM-Speicherzelle mit dem ferroelektrischen (FE) Kondensator in der Regel in die „Back End of Line“-Verarbeitung (BEOL-Verarbeitung) integriert. Die existierende FRAM-Struktur besitzt eine begrenzte Kapazitätsabstimmungsfähigkeit. Auf diesem technischen Gebiet besteht Bedarf an FRAM-Strukturen, mit denen sich eine hohe Kapazitätsabstimmungsfähigkeit und eine hohe Integrationsdichte erreichen lassen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine perspektivische Ansicht einer Finnen-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) gemäß einigen Ausführungsformen.
    • 2-14 und 15A veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung 100 auf verschiedenen Fertigungsstufen gemäß einer Ausführungsform.
    • 15B-15D veranschaulichen verschiedene Querschnittsansichten von Ausführungsformen der FinFET-Vorrichtung aus 15A.
    • 15E veranschaulicht eine vergrößerte Ansicht eines Abschnitts der FinFET-Vorrichtung von 15A.
    • 16 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung gemäß einer anderen Ausführungsform.
    • 17-20 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung auf verschiedenen Fertigungsstufen gemäß einer anderen Ausführungsform.
    • 21 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung gemäß einer weiteren Ausführungsform.
    • 22 veranschaulicht ein Flussdiagramm des Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Zeichnungen veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Zeichnungen gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. In der gesamten Besprechung im vorliegenden Text, sofern nicht anders angegeben, bezieht sich die gleiche Zahl in verschiedenen Zeichnungen auf die gleiche oder eine ähnliche Komponente, die durch einen gleichen oder einen ähnlichen Verfahren unter Verwendung eines oder mehrerer gleicher oder ähnlicher Materialien gebildet wird.
  • Ausführungsformen der vorliegenden Offenbarung werden im Zusammenhang mit der Bildung einer FinFET-Vorrichtung erörtert, insbesondere im Zusammenhang mit der Bildung von 1T-1C-FRAM-Vorrichtungen mit ferroelektrischen Kondensatoren, die eine dreidimensionale Struktur aufweisen. Obgleich die offenbarten Ausführungsformen am Beispiel von FinFET-Vorrichtungen besprochen werden, können die offenbarten Verfahren auch in anderen Arten von Vorrichtungen, wie zum Beispiel planaren Vorrichtungen, verwendet werden.
  • In einigen Ausführungsformen weist eine 1T-1C FRAM-Speicherzelle einen FinFET und einen dreidimensionalen ferroelektrischen Kondensator auf. Der dreidimensionale ferroelektrische Kondensator weist eine untere Elektrode auf, die elektrisch mit dem Gate des FinFET in der 1T-1C-Speicherzelle gekoppelt ist. Die untere Elektrode ist eine leitfähige Säule (oder ein leitfähiger Pfeiler) über dem FinFET. Der dreidimensionale ferroelektrische Kondensator weist außerdem eine ferroelektrische Schicht um die untere Elektrode und eine obere Elektrode um die ferroelektrische Schicht herum auf. Die Kapazität des dreidimensionalen ferroelektrischen Kondensators kann durch Justieren eines Radius des ferroelektrischen Kondensators oder einer Höhe des ferroelektrischen Kondensators justiert werden, wodurch ein großes Abstimmfenster für die Kapazität des ferroelektrischen Kondensators ermöglicht wird und die Schwellenspannungsverschiebung für die gebildete Speichervorrichtung vorteilhaft vergrößert werden kann.
  • 1 veranschaulicht ein Beispiel für einen FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 weist ein Substrat 50 und eine Finne 64 auf, die über das Substrat 50 herausragt. Auf gegenüberliegenden Seiten der Finne 64 sind Isolationsregionen 62 ausgebildet, wobei die Finne 64 über die Isolationsregionen 62 herausragt. Ein Gate-Dielektrikum 66 befindet sich entlang Seitenwände und über einer Oberseite der Finne 64, und eine Gate-Elektrode 68 befindet sich über dem Gate-Dielektrikum 66. Source/Drain-Regionen 80 befinden sich in der Finne 64 und auf gegenüberliegenden Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68. 1 veranschaulicht ferner die Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 68 des FinFET 30. Der Querschnitt A-A verläuft senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 64 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source/Drain-Regionen 80. Der Querschnitt C-C verläuft parallel zum Querschnitt B-B und erstreckt über die Source/Drain-Region 80 hinweg. Die anschließenden Zeichnungen beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • 2-14 und 15A veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung 100 auf verschiedenen Fertigungsstufen gemäß einer Ausführungsform. In der veranschaulichten Ausführungsform hat die FinFET-Vorrichtung 100 die 1T-1C-Struktur (siehe 14A), wobei die 1T-1C-Struktur einen ferroelektrischen (FE) Kondensator aufweist, der elektrisch mit einem FinFET gekoppelt ist, um eine Speicherzelle (zum Beispiel eine FRAM-Speicherzelle) zu bilden. Daher kann die FinFET-Vorrichtung 100 auch als eine FRAM-Vorrichtung bezeichnet werden. Die FinFET-Vorrichtung 100 ähnelt dem FinFET 30 in 1, jedoch mit mehreren Finnen und mehreren Gate-Strukturen. 2-5 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B. 6-14 und 15A veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A. Sofern nicht anders angegeben, beziehen sich die Zeichnungen mit der gleichen Zahl, aber verschiedenen Buchstaben (zum Beispiel 15A und 15B) in der gesamten Besprechung auf verschiedene Querschnittsansichten derselben Vorrichtung auf derselben Fertigungsstufe.
  • 2 veranschaulicht eine Querschnittsansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (Semiconductor-on-Insulator, SOI-Substrat) oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom P-Typ oder vom N-Typ) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Allgemein weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (Buried Oxide, BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, angeordnet. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon umfassen.
  • Wir wenden uns 3 zu, wo das in 2 gezeigte Substrat 50 zum Beispiel mit Hilfe von Photolithografie- und Ätztechniken strukturiert wird. Zum Beispiel wird eine Maskenschicht, wie zum Beispiel eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 gebildet. Die Pad-Oxidschicht 52 kann ein dünner Film sein, der Siliziumoxid umfasst und zum Beispiel durch einen thermischen Oxidationsprozess gebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 fungieren. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, dergleichen, oder einer Kombination davon gebildet und kann zum Beispiel durch chemische Niederdruckaufdampfung (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) gebildet werden.
  • Die Maskenschicht kann mittels photolithografischer Techniken strukturiert werden. Allgemein verwenden Photolithografietechniken ein Photoresistmaterial (nicht abgebildet), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material, wie die Maskenschicht in diesem Beispiel, vor anschließenden Verarbeitungsschritten wie zum Beispiel Ätzen. In diesem Beispiel wird das Photoresistmaterial zum Strukturieren der Pad-Oxidschicht 52 und der Pad-Nitridschicht 56 verwendet, um eine strukturierte Maske 58 zu bilden, wie in 3 veranschaulicht.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freiliegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 zwischen benachbarten Gräben 61 definiert werden, wie in 3 veranschaulicht. In einigen Ausführungen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 gebildet, zum Beispiel durch reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder einer Kombination davon. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 Streifen (von oben betrachtet) parallel zueinander und in geringem Abstand zueinander sein. In einigen Ausführungen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können im Folgenden auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können mit jedem geeigneten Verfahren strukturiert werden. So können beispielsweise die Finnen 64 mit einem oder mehreren Photolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Photolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
  • 4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64 zur Bildung von Isolationsregionen 62. Das Isoliermaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein und kann durch eine chemische Hochdichteplasma-Aufdampfung (HDP-CVD), eine fließfähige CVD (FCVD) (zum Beispiel eine CVD-basierte Materialabscheidung in einem räumlich abgesetzten Plasmasystem und Nach-Brennen, um es zu einem anderen Material, wie zum Beispiel einem Oxid, umzuwandeln), dergleichen, oder eine Kombination davon gebildet werden. Es können auch andere Isoliermaterialien und/oder andere Bildungsprozesse verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperungsprozess kann ausgeführt werden, sobald das Isoliermaterial gebildet wurde. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), kann überschüssiges Isoliermaterial entfernen und Oberseiten der Isolierregionen 62 und Oberseiten der Halbleiterfinnen 64 bilden, die koplanar sind (nicht abgebildet). Die strukturierte Maske 58 (siehe 3) kann ebenfalls durch den Planarisierungsprozess entfernt werden.
  • In einigen Ausführungsformen weisen die Isolationsregionen 62 eine Auskleidung, zum Beispiel ein Auskleidungsoxid (nicht abgebildet), an der Grenzfläche zwischen der Isolationsregion 62 und dem Substrat 50/den Halbleiterfinnen 64 auf. In einigen Ausführungsformen wird das Auskleidungsoxid gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Substrat 50 und der Isolationsregion 62 zu reduzieren. In ähnlicher Weise kann das Auskleidungsoxid auch verwendet werden, um kristalline Defekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und der Isolationsregion 62 zu reduzieren. Das Auskleidungsoxid (zum Beispiel Siliziumoxid) kann ein thermisches Oxid sein, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, obgleich auch ein anderes geeignetes Verfahren zur Bildung des Auskleidungsoxids verwendet werden kann.
  • Als Nächstes werden die Isolationsregionen 62 ausgespart, um Flachgrabenisolationsregionen 62 (Shallow Trench Isolation, STI) zu bilden. Die Isolationsregionen 62 werden so ausgespart, dass die oberen Abschnitte der Halbleiterfinnen 64 zwischen benachbarten STI-Regionen 62 vorstehen. Die Oberseiten der STI-Regionen 62 können eine flache Oberfläche (wie veranschaulicht), eine konvexe Oberfläche, eine konkave Oberfläche (zum Beispiel napfförmig) oder eine Kombination davon aufweisen. Die Oberseiten der STI-Regionen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt werden. Die Isolationsregionen 62 können mittels eines akzeptablen Ätzverfahrens ausgespart werden, wie beispielsweise einem, das für das Material der Isolationsregionen 62 selektiv ist. Zum Beispiel kann eine Trockenätzung oder eine Nassätzung mittels verdünnter Flusssäure (dHF) durchgeführt werden, um die Isolationsregionen 62 auszusparen.
  • 2 bis 4 veranschaulichen eine Ausführungsform zum Bilden von Finnen 64, aber Finnen können in verschiedenen Prozessen gebildet werden. Zum Beispiel kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, wie zum Beispiel ein epitaxiales Material, das für einen bestimmten Typ (zum Beispiel N-Typ oder P-Typ) der zu bildenden Halbleitervorrichtungen geeignet ist. Danach wird das Substrat 50 mit epitaxialem Material auf der Oberseite strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaxiale Material enthalten.
  • Als ein weiteres Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats gebildet werden; Gräben können durch die dielektrische Schicht hindurch geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen von der dielektrischen Schicht vorstehen, um Finnen zu bilden.
  • In einem weiteren Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht hindurch geätzt werden; heteroepitaxiale Strukturen können epitaxial in den Gräben unter Verwendung eines von dem Substrat verschiedenen Materials gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen von der dielektrischen Schicht vorstehen, um Finnen zu bilden.
  • In Ausführungsformen, in denen ein oder mehrere epitaxiale Materialien oder epitaxiale Strukturen (zum Beispiel die heteroepitaxialen Strukturen oder die homoepitaxialen Strukturen) gezüchtet werden, können das eine oder die mehreren gezüchteten Materialien oder Strukturen während des Wachstums in situ dotiert werden, was vorherige und anschließende Implantierungen überflüssig machen kann, obgleich in situ- und Implantierungsdotierung auch zusammen verwendet werden können. Darüber hinaus kann es vorteilhaft sein, ein Material in einer NMOS-Region, das sich von dem Material in einer PMOS-Region unterscheidet, epitaxial zu züchten. In verschiedenen Ausführungsformen können die Finnen 64 Silizium-Germanium (SixGe1-x, wobei x im Bereich zwischen 0 und 1 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Zu den verfügbaren Materialien für die Bildung von III-V-Verbundhalbleitern gehören beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5 veranschaulicht die Bildung der Dummy-Gate-Struktur 75 über den Halbleiterfinnen 64. Die Dummy-Gate-Struktur 75 weist in einigen Ausführungsformen das Gate-Dielektrikum 66 und die Gate-Elektrode 68 auf. Über der Dummy-Gate-Struktur 75 kann eine Maske 70 gebildet werden. Um die Dummy-Gate-Struktur 75 zu bilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 gebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann abgeschieden oder thermisch gezüchtet werden.
  • Über der dielektrischen Schicht wird eine Gate-Schicht gebildet, und über der Gate-Schicht wird eine Maskenschicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, wie zum Beispiel durch einen CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, obgleich auch andere Materialien verwendet werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (zum Beispiel die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet wurden, kann die Maskenschicht mittels akzeptabler Photolithografie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine akzeptable Ätztechnik auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um die Gate-Elektrode 68 bzw. das Gate-Dielektrikum 66 zu bilden. Die Gate-Elektrode 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalregionen der Halbleiterfinnen 64. Die Gate-Elektrode 68 kann auch eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Halbleiterfinnen 64 verläuft.
  • Das Gate-Dielektrikum 66 wird in dem Beispiel von 5 als über den Finnen 64 (zum Beispiel über Oberseiten und Seitenwänden der Finnen 64) und über den STI-Regionen 62 gebildet gezeigt. In anderen Ausführungsformen kann das Gate-Dielektrikum 66 zum Beispiel durch thermische Oxidation eines Materials der Finnen 64 gebildet werden und kann daher über den Finnen 64 gebildet werden, muss aber nicht über den STI-Regionen 62 gebildet werden. Diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
  • 6-14 und 15A veranschaulichen die Querschnittsansichten der Weiterverarbeitung der FinFET-Vorrichtung 100 entlang des Querschnitts A-A (entlang einer Längsachse der Finne 64). Es ist zu beachten, dass in 6 zwei Dummy-Gate-Strukturen 75 über der Finne 64 gebildet werden. Dem Fachmann ist klar, dass mehr oder weniger als zwei Dummy-Gate-Strukturen über der Finne 64 gebildet werden können; diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
  • Wie in 6 veranschaulicht, werden schwach dotierte Drain-Regionen (Lightly Doped Drain, LDD-Regionen) 65 in den Finnen 64 gebildet. Die LDD-Regionen 65 können durch einen Plasmadotierungsprozess gebildet werden. Der Plasmadotierungsprozess kann das Bilden und Strukturieren von Masken wie zum Beispiel einem Photoresist umfassen, um die Regionen des FinFET abzudecken, die vor dem Plasmadotierungsprozess geschützt werden sollen. Der Plasmadotierungsprozess kann Störatome vom N-Typ oder P-Typ in die Finnen 64 implantieren, um die LDD-Regionen 65 zu bilden. Zum Beispiel können P-Störatome wie zum Beispiel Bor in die Finne 64 implantiert werden, um die LDD-Regionen 65 für eine P-Vorrichtung zu bilden. Ein weiteres Beispiel: N-Störatome, wie zum Beispiel Phosphor, können in die Finne 64 implantiert werden, um die LDD-Regionen 65 für eine N-Vorrichtung zu bilden. In einigen Ausführungsformen grenzen die LDD-Regionen 65 an die Kanalregion der FinFET-Vorrichtung 100. Abschnitte der LDD-Regionen 65 können sich unter der Gate-Elektrode 68 und in die Kanalregion der FinFET-Vorrichtung 100 erstrecken. 6 veranschaulicht ein nicht-einschränkendes Beispiel für die LDD-Regionen 65. Andere Konfigurationen, Formen und Bildungsprozess der LDD-Regionen 65 sind ebenfalls möglich und sollen in vollem Umfang in den Geltungsbereich der vorliegenden Offenbarung fallen. Zum Beispiel können die LDD-Regionen 65 gebildet werden, nachdem Gate-Abstandshalter 87 gebildet wurden. In einigen Ausführungsformen werden die LDD-Regionen 65 weggelassen.
  • Wir bleiben bei 6. Nachdem die LDD-Regionen 65 gebildet wurden, werden Gate-Abstandshalter 87 um die Dummy-Gate-Strukturen 75 herum gebildet. Der Gate-Abstandshalter 87 kann einen ersten Gate-Abstandshalter und einen zweiten Gate-Abstandshalter (nicht separat abgebildet) aufweisen. Der erste Gate-Abstandshalter kann zum Beispiel ein Gate-Dichtungs-Abstandshalter sein und wird an gegenüberliegenden Seitenwänden der Gate-Elektrode 68 und an gegenüberliegenden Seitenwänden des Gate-Dielektrikums 66 gebildet. Der zweite Gate-Abstandshalter wird auf dem ersten Gate-Abstandshalter gebildet. Der erste Gate-Abstandshalter kann aus einem Nitrid, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, dergleichen, oder einer Kombination davon gebildet werden und kann zum Beispiel mittels thermischer Oxidation, CVD oder eines anderen geeigneten Abscheidungsprozesses hergestellt werden. Der zweite Gate-Abstandshalter kann aus Siliziumnitrid, Siliziumcarbonitrid, einer Kombination davon oder dergleichen unter Verwendung eines geeigneten Abscheidungsprozesses gebildet werden.
  • In einer Ausführungsform wird der Gate-Abstandshalter 87 gebildet, indem zuerst eine erste Gate-Abstandshalterschicht über der FinFET-Vorrichtung 100 konform abgeschieden wird und dann eine zweite Gate-Abstandshalterschicht über der abgeschiedenen ersten Gate-Abstandshalterschicht konform abgeschieden wird. Als Nächstes wird ein anisotroper Ätzprozess, wie zum Beispiel ein Trockenätzprozess, ausgeführt, um einen ersten Abschnitt der zweiten Gate-Abstandshalterschicht zu entfernen, die auf den Oberseiten der FinFET-Vorrichtung 100 (zum Beispiel der Oberseite der Maske 70) angeordnet ist, während ein zweiter Abschnitt der zweiten Gate-Abstandshalterschicht entlang Seitenwände der Dummy-Gate-Strukturen angeordnet bleibt. Der zweite Abschnitt der zweiten Gate-Abstandshalterschicht, der nach dem anisotropen Ätzprozess zurückbleibt, bildet den zweiten Gate-Abstandshalter. Der anisotrope Ätzprozess entfernt auch einen Abschnitt der ersten Gate-Abstandshalterschicht, die außerhalb der Seitenwände des zweiten Gate-Abstandshalters angeordnet ist, und der verbleibende Abschnitt der ersten Gate-Abstandshalterschicht bildet den ersten Gate-Abstandshalter.
  • Die in 6 veranschaulichten Formen und Bildungsverfahren des Gate-Abstandshalters 87 sind lediglich nicht-einschränkende Beispiele; andere Formen und Bildungsverfahren sind ebenfalls möglich. Diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
  • Als Nächstes werden, wie in 6 veranschaulicht, Source-/Drain-Regionen 80 in den Finnen 64 gebildet. Um die Source/Drain-Regionen 80 zu bilden, werden in den Finnen 64 neben den Dummy-Gate-Strukturen 75 Aussparungen, zum Beispiel zwischen benachbarten Dummy-Gate-Strukturen 75 und/oder neben einer Dummy-Gate-Struktur 75, gebildet. In einigen Ausführungsformen werden die Aussparungen zum Beispiel durch einen anisotropen Ätzprozess unter Verwendung der Dummy-Gate-Strukturen 75 und der Gate-Abstandshalter 87 als eine Ätzmaske gebildet, obgleich auch jeder andere geeignete Ätzprozess verwendet werden kann.
  • Als Nächstes werden die Source/Drain-Regionen 80 in den Aussparungen gebildet. Die Source-/Drain-Regionen 80 werden durch epitaxiales Züchten eines Materials in den Aussparungen unter Verwendung geeigneter Verfahren wie zum Beispiel metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Wachstum (SEG), dergleichen, oder eine Kombination davon gebildet.
  • Wie in 6 veranschaulicht, können die epitaxialen Source/Drain-Regionen 80 Flächen aufwiesen, die im Vergleich zu jeweiligen Flächen der Finnen 64 erhöht sind (zum Beispiel über die nicht-ausgesparte Oberseite der Finnen 64 erhöht sind) und Facetten aufweisen. Die Source/Drain-Regionen 80 der benachbarten Finnen 64 können ineinander übergehen, um eine durchgehende epitaxiale Source/Drain-Region 80 zu bilden. In einigen Ausführungsformen gehen die Source/Drain-Regionen 80 der benachbarten Finnen 64 nicht ineinander über und bleiben separate Source/Drain-Regionen 80. In einigen Ausführungsformen ist der resultierende FinFET ein N-FinFET, und die Source/Drain-Regionen 80 umfassen Siliziumcarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In einigen Ausführungsformen ist der resultierende FinFET ein FinFET vom P-Typ, und Source/Drain-Regionen 8o umfassen SiGe und ein Störatom vom p-Typ wie zum Beispiel Bor oder Indium.
  • Die epitaxialen Source-/Drain-Regionen 80 können mit Dotanden implantiert werden, um Source-/Drain-Regionen 80 zu bilden, gefolgt von einem Temperungsprozess. Der Implantierungsprozess kann das Bilden und Strukturieren von Masken wie zum Beispiel einem Photoresist umfassen, um die Regionen der FinFET-Vorrichtung 100 zu bedecken, die vor dem Implantierungsprozess geschützt werden sollen. Die Source/Drain-Regionen 80 können eine Konzentration von Störatomen (zum Beispiel Dotanden) in einem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 aufweisen. P-Störatome, wie zum Beispiel Bor oder Indium, können in die Source/Drain-Region 80 eines P-Transistors implantiert werden. Störatome vom N-Typ, wie zum Beispiel Phosphor oder Arsenid, können in die Source/Drain-Regionen 80 eines N-Transistors implantiert werden. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen während des Wachstums in situ dotiert werden.
  • Als Nächstes wird ein erstes Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 90 über den Dummy-Gate-Strukturen 75 gebildet. In einigen Ausführungsformen wird das erste ILD 90 aus einem dielektrischen Material wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder FCVD, abgeschieden werden. Zum Entfernen der Maske 70 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, ausgeführt werden. Nach dem Planarisierungsprozess befindet sich die Oberseite des ersten ILD 90 auf gleicher Höhe mit der Oberseite der Gate-Elektrode 68.
  • Als Nächstes wird in 7-8 ein Gate-Last-Prozess (manchmal auch als Ersatz-Gate-Prozess bezeichnet) einer Ausführungsform ausgeführt, um die Gate-Elektrode 68 und das Gate-Dielektrikum 66 durch ein aktives Gate (kann auch als ein Ersatz-Gate oder ein Metall-Gate bezeichnet werden) bzw. ein oder mehrere dielektrische Materialien für das aktive Gate zu ersetzen. Daher können die Gate-Elektrode 68 und das Gate-Dielektrikum 66 als eine Dummy-Gate-Elektrode bzw. ein Dummy-Gate-Dielektrikum in einem Gate-Last-Prozess bezeichnet werden. Das aktive Gate ist in einigen Ausführungsformen ein Metall-Gate.
  • Unter Bezug auf 7 werden die Dummy-Gate-Strukturen 75 entfernt, um eine Aussparung 88 zwischen den Gate-Abstandshaltern 87 zu bilden. Gemäß einigen Ausführungsformen werden zum Entfernen der Dummy-Gate-Strukturen 75 die Gate-Elektrode 68 und das Gate-Dielektrikum 66 direkt unter der Gate-Elektrode 68 in einem oder mehreren Ätzschritten entfernt, so dass zwischen den Gate-Abstandshaltern 87 Aussparungen 88 entstehen. Jede Aussparung 88 legt die Kanalregion einer jeweiligen Finne 64 frei. Während des Entfernens des Dummy-Gates kann das Gate-Dielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn die Gate-Elektrode 68 geätzt wird. Das Gate-Dielektrikum 66 kann dann nach dem Entfernen der Gate-Elektrode 68 entfernt werden.
  • Als Nächstes werden in 8 eine Gate-Dielektrikumschicht 94, eine Sperrschicht 96, eine Austrittsarbeitsschicht 98 und eine Gate-Elektrode 99 in den Aussparungen 88 für die Ersatz-Gate-Strukturen 97 (auch als eine Metall-Gate-Struktur bezeichnet) gebildet. Die Gate-Dielektrikumschicht 94 wird konform in den Aussparungen 88 abgeschieden, wie zum Beispiel auf den Oberseiten und den Seitenwänden der Finnen 64 und an Seitenwänden der Gate-Abstandshalter 87 sowie auf einer Oberseite des ersten ILD 90 (nicht abgebildet). Gemäß einigen Ausführungsformen umfasst die Gate-Dielektrikumschicht 94 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen enthält die Gate-Dielektrikumschicht 94 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 94 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Verfahren zur Herstellung der Gate-Dielektrikumschicht 94 können Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), PECVD und dergleichen umfassen.
  • Als Nächstes wird die Sperrschicht 96 konform über der Gate-Dielektrikumschicht 94 gebildet. Die Sperrschicht 96 kann ein elektrisch leitfähiges Material wie zum Beispiel Titannitrid umfassen, obgleich alternativ auch andere Materialien wie zum Beispiel Tantalnitrid, Titan, Tantal oder dergleichen verwendet werden können. Die Sperrschicht kann mittels eines CVD-Prozesses, wie zum Beispiel PECVD, gebildet werden. Es können jedoch auch andere alternative Prozesse wie zum Beispiel Sputtern, metallorganische chemische Aufdampfung (Metal Organic Chemical Vapor Deposition, MOCVD) oder ALD alternativ verwendet werden.
  • Als Nächstes kann in einigen Ausführungsformen die Austrittsarbeitsschicht 98, wie zum Beispiel eine Austrittsarbeitsschicht vom P-Typ oder eine Austrittsarbeitsschicht vom N-Typ, in den Aussparungen über den Sperrschichten 96 gebildet werden. Zu beispielhaften P-Austrittsarbeitsmetallen, die in den Gate-Strukturen für P-Vorrichtungen enthalten sein können, gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Austrittsarbeitsmaterialien oder Kombinationen davon. Zu beispielhaften N-Austrittsarbeitsmetallen, die in den Gate-Strukturen für N-Vorrichtungen enthalten sein können, gehören Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verknüpft, und daher wird das Material der Austrittsarbeitsschicht so gewählt, dass ihr Austrittsarbeitswert so abgestimmt werden kann, dass eine Zielschwellenspannung Vt in der zu bildenden Vorrichtung erreicht wird. Die eine oder die mehreren Austrittsarbeitsschichten können durch CVD, physikalische Aufdampfung (PVD) und/oder einen anderen geeigneten Prozess abgeschieden werden.
  • Als Nächstes wird eine Keimschicht (nicht abgebildet) konform über der Austrittsarbeitsschicht 98 gebildet. Die Keimschicht kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Tantalnitrid, dergleichen, oder eine Kombination davon enthalten und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. Zum Beispiel umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Als Nächstes wird die Gate-Elektrode 99 über der Keimschicht abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen aus. Die Gate-Elektrode 99 kann aus einem metallhaltigen Material wie zum Beispiel Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten daraus gebildet werden und kann zum Beispiel durch Galvanisieren, stromloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Nach dem Bilden der Gate-Elektrode 99 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gate-Elektrode 99 zu entfernen, wobei die überschüssigen Abschnitte über der Oberseite der ersten ILD 90 liegen. Die resultierenden verbleibenden Abschnitte der Gate-Dielektrikumschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gate-Elektrode 99 bilden somit die Ersatz-Gate-Strukturen 97 des resultierenden FinFET-Vorrichtung 100.
  • Wie als Nächstes in 9 veranschaulicht, werden Kontakte 102 (auch als Source/Drain-Kontakte bezeichnet) in der ersten ILD 90 gebildet, um eine elektrische Kopplung mit jeweiligen darunterliegenden Source/Drain-Regionen 80 herzustellen. Um die Kontakte 102 zu bilden, werden zum Beispiel mit Hilfe von Photolithografie- und Ätztechniken Öffnungen durch die erste ILD 90 hindurch gebildet, um die Source/Drain-Regionen 80 freizulegen. Anschließend wird in den Öffnungen eine Sperrschicht (nicht separat abgebildet) (zum Beispiel konform) ausgebildet. Die Sperrschicht kann ein elektrisch leitfähiges Material wie zum Beispiel Titannitrid umfassen, obgleich alternativ auch andere Materialien wie zum Beispiel Tantalnitrid, Titan, Tantal oder dergleichen verwendet werden können. Die Sperrschicht kann mittels ALD, CVD, PECVD, MOCVD oder dergleichen gebildet werden. Als Nächstes wird in den Öffnungen ein elektrisch leitfähiges Material gebildet, um die Öffnungen zu füllen. Das elektrisch leitfähige Material kann ein metallhaltiges Material wie zum Beispiel Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten davon sein und kann zum Beispiel durch Galvanisieren, stromloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Ein Planarisierungsprozess, wie zum Beispiel CMP, kann ausgeführt werden, um überschüssige Abschnitte der Schichten (zum Beispiel der Sperrschicht und des elektrisch leitfähigen Materials) zu entfernen, die über der Oberseite des ersten ILD 90 angeordnet sind.
  • In einigen Ausführungsformen werden die Silicidregionen 95, die optional sind, über den Source/Drain-Regionen 80 gebildet, bevor die Sperrschicht und das leitfähige Material zum Füllen der Öffnungen gebildet werden. In einigen Ausführungsformen werden die Silicidregionen 95 gebildet, indem zuerst ein Metall, das in der Lage ist, mit Halbleitermaterialien (zum Beispiel Silizium, Germanium) zu reagieren, um Silicid- oder Germanidregionen zu bilden, wie zum Beispiel Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den freiliegenden Abschnitten der epitaxialen Source-/Drainregionen 80 abgeschieden wird, und dann ein thermischer Temperungsprozess ausgeführt wird, um die Silicidregionen 95 zu bilden. Die nicht-reagierten Abschnitte des abgeschiedenen Metalls werden dann zum Beispiel durch einen Ätzprozess entfernt. Obgleich die Regionen 95 als Silicidregionen bezeichnet werden, können die Regionen 95 auch Germanidregionen oder Siliziumgermanidregionen (zum Beispiel Regionen, die Silicid und Germanid umfassen) sein.
  • Unter weiterem Bezug auf 9 wird über dem ersten ILD 90 eine zweite ILD 92 gebildet. In einigen Ausführungsformen ist das zweite ILD 92 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen wird das zweite ILD 92 aus einem dielektrischen Material wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD und PECVD, abgeschieden werden. Elektrisch leitfähige Merkmale, wie zum Beispiel Durchkontaktierungen 104/106 und Leitungen 105, werden in dem zweiten ILD 92 gebildet und sind elektrisch mit jeweiligen darunterliegenden leitfähigen Merkmalen (zum Beispiel dem Kontakt 102 oder der Metall-Gate-Struktur 97) gekoppelt. Die Durchkontaktierungen 104/106 und die Leitungen 105 können aus einem elektrisch leitfähigen Material (zum Beispiel Kupfer) unter Verwendung eines beliebigen geeigneten Bildungsverfahren, wie zum Beispiel Damaszen oder Doppeldamaszen, gebildet werden. Die Oberseiten der Leitungen 105 liegen auf gleicher Höhe mit der Oberseite der zweiten ILD 92 in der abgebildeten Ausführungsform und liegen somit frei.
  • Anschließend wird unter Bezug auf 10 eine Dummy-Dielektrikumschicht 91 über dem zweiten ILD 92 gebildet, und in der Dummy-Dielektrikumschicht 91 werden Durchkontaktierungen 111 gebildet. Die Dummy-Dielektrikumschicht 91 kann zum Beispiel aus Siliziumoxid gebildet werden und kann aus dem gleichen Material wie das zweite ILD 92 oder aus einem anderen Material als das zweite ILD 92 gebildet werden. In einigen Ausführungsformen werden die Durchkontaktierungen 111 aus einem elektrisch leitfähigen Material, wie zum Beispiel Cu, W, TiN, TaN, Ru, Co oder dergleichen, unter Verwendung einer beliebigen geeigneten Bildungsverfahren gebildet. Wie in 10 veranschaulicht, erstreckt sich jede der Durchkontaktierungen 111 durch die Dummy-Dielektrikumschicht 91 hindurch und ist über ein darunterliegendes leitfähiges Merkmal (zum Beispiel Durchkontaktierung 106) elektrisch mit einer Metall-Gate-Struktur 97 gekoppelt.
  • Als Nächstes wird in 11 die Dummy-Dielektrikumschicht 91 entfernt, und die Durchkontaktierungen 111 werden als eine leitfähige Säulen freigelegt, die über die Oberseite des zweiten ILD 92 herausragen. Die Durchkontaktierungen 111 fungieren als die unteren Elektroden der anschließend gebildeten ferroelektrischen Kondensatoren und können daher auch als die unteren Elektroden 111 der ferroelektrischen Kondensatoren bezeichnet werden. In der veranschaulichten Ausführungsform hat jede der untere Elektroden 111 eine Längsachse 111C, die sich im Wesentlichen senkrecht zu einer Oberseite (zum Beispiel einer oberen Hauptfläche) des Substrats 50 erstreckt.
  • In einigen Ausführungsformen wird die Dummy-Dielektrikumschicht 91 (zum Beispiel eine Siliziumoxidschicht) durch einen Ätzprozess entfernt. Zum Beispiel kann ein Trockenätzprozess unter Verwendung einer Gasquelle, die Fluorwasserstoff (HF), Stickstofftrifluorid (NF3) und Fluor (F2) umfasst, verwendet werden, um die Dummy-Dielektrikumschicht 91 selektiv zu entfernen, und die Durchkontaktierungen 111 verbleiben als die unteren Elektroden der anschließend gebildeten ferroelektrischen Kondensatoren.
  • Als Nächstes wird, in 12, eine ferroelektrische Schicht 108 (zum Beispiel konform) über der Oberseite der zweiten ILD 92 und über den unteren Elektroden 111 gebildet. In einigen Ausführungsformen umfasst die ferroelektrische Schicht 108 HfO2, HfZrO2, ZrO2 oder HfO2, dotiert mit La, Y, Si oder Ge. Die Dicke der ferroelektrischen Schicht 108 kann zwischen etwa 3 nm und etwa 20 nm betragen. Zum Bilden der ferroelektrischen Schicht 108 kann jedes geeignete Bildungsverfahren, wie zum Beispiel ALD, CVD, PVD oder dergleichen, verwendet werden.
  • Als Nächstes wird eine obere Elektrodenschicht 112 (zum Beispiel konform) über der ferroelektrischen Schicht 108 gebildet. In einigen Ausführungsformen umfasst die obere Elektrodenschicht 112 ein elektrisch leitfähiges Material wie zum Beispiel Cu, W, TiN, TaN, Ru, Co oder dergleichen und wird unter Verwendung eines beliebigen geeigneten Bildungsverfahren gebildet. Die Dicke der oberen Elektrodenschicht 112 liegt in einigen Ausführungsformen zwischen etwa 3 nm und etwa 20 nm.
  • Wie als Nächstes in 13 veranschaulicht, wird ein anisotroper Ätzprozess ausgeführt, um horizontale Abschnitte der oberen Elektrodenschicht 112 zu entfernen, wie zum Beispiel Abschnitte entlang der dem Substrat abgewandten Oberseite der ferroelektrischen Schicht 108. Verbleibende Abschnitte der oberen Elektrodenschicht 112 entlang Seitenwände der ferroelektrischen Schicht 108 (oder entlang Seitenwände der unteren Elektrode 111) bilden einen Teil der oberen Elektrode (siehe zum Beispiel 113 in 15E). Der anisotrope Ätzprozess kann zum Beispiel ein Plasmaätzprozess sein, der unter Verwendung einer Gasquelle ausgeführt wird, die Chlor (Cl2) und Argon (Ar) umfasst. Der anisotrope Ätzprozess kann so gesteuert werden, dass er stoppt, nachdem die horizontalen Abschnitte der oberen Elektrodenschicht 112 entfernt wurden und die ferroelektrische Schicht 108 frei liegt.
  • In dem Beispiel von 13 hat die untere Elektrode 111 eine dreidimensionale Struktur (zum Beispiel eine Metallsäule, die über das zweite ILD 92 herausragt). Die ferroelektrische Schicht 108 umgibt die untere Elektrode 111; zum Beispiel erstreckt sie sich entlang der - und kontaktiert die - Seitenwände der unteren Elektrode 111. Der verbleibende Abschnitt der oberen Elektrodenschicht 112 umgibt die ferroelektrische Schicht 108 (oder Abschnitte von ihr); zum Beispiel erstreckt sie sich entlang der - und kontaktiert die - Seitenwände der ferroelektrischen Schicht 108.
  • Als Nächstes wird, in 14, eine dielektrische Schicht 110 über der in 13 veranschaulichten Struktur gebildet, und leitfähige Merkmale (zum Beispiel Durchkontaktierungen 114 und Leitungen 116) werden in der dielektrischen Schicht 110 gebildet. Die Materialien und Bildungsverfahren der dielektrischen Schicht 110 und der leitfähigen Merkmale in der dielektrischen Schicht 110 können die gleichen wie die oder ähnlich denen sein, die oben für das zweite ILD 92 und die leitfähigen Merkmale darin besprochen wurden, so dass Details nicht wiederholt werden müssen. Wie in 14 veranschaulicht, haben die ferroelektrische Schicht 108, die verbleibenden Abschnitte der oberen Elektrodenschicht 112, die Leitungen 116 und die dielektrische Schicht 110 eine koplanare obere Oberseite. In der veranschaulichten Ausführungsform erstreckt sich die Durchkontaktierung 114 durch die ferroelektrische Schicht 108, um eine elektrische Kopplung mittels einer darunterliegenden Leitung 105 herzustellen.
  • Als Nächstes wird, in 15A, eine dielektrische Schicht 120 über der dielektrischen Schicht 110 gebildet, und leitfähige Merkmale (zum Beispiel Durchkontaktierungen 128/124 und Leitungen 126) werden in der dielektrischen Schicht 120 gebildet. Die Materialien und Bildungsverfahren der dielektrischen Schicht 120 und der leitfähigen Merkmale in der dielektrischen Schicht 120 können die gleichen wie die oder ähnlich denen sein, die oben für das zweite ILD 92 und die leitfähigen Merkmale darin besprochen wurden, so dass Details nicht wiederholt werden müssen.
  • In dem Beispiel von 15A ist jede der Durchkontaktierungen 128 elektrisch mit einem darunterliegenden Abschnitt der ferroelektrischen Schicht 108 und den verbleibenden Abschnitten der oberen Elektrodenschicht 112 gekoppelt. Oder anders ausgedrückt:
    • Eine Breite W1 der Durchkontaktierungen 128 ist größer als eine eine Breite W3 des darunterliegenden Abschnitts der ferroelektrischen Schicht 108 (gemessen zwischen äußeren Seitenwänden der ferroelektrischen Schicht 108, die von der unteren Elektrode 111 abgewandt sind), dergestalt, dass die Durchkontaktierung 128 die verbleibenden Abschnitte der oberen Elektrodenschicht 112 an den gegenüberliegenden äußeren Seitenwänden der ferroelektrischen Schicht 108 verbindet, um eine obere Elektrode 113 zu bilden (siehe 15E). Die obere Elektrode 113 (die untere Abschnitte der Durchkontaktierung 128 und die verbleibenden Abschnitte der oberen Elektrodenschicht 112 aufweist), die untere Elektrode 111 und dazwischen angeordnete Abschnitte der ferroelektrischen Schicht 108 bilden einen dreidimensionalen ferroelektrischen Kondensator 166 (siehe 15E). Daher veranschaulicht 15A zwei ferroelektrische Kondensatoren, die jeweils mit der Metall-Gate-Struktur eines darunterliegenden FinFET gekoppelt sind, um eine 1T-1C FRAM-Speicherzelle zu bilden, so dass 15A zwei1T-1C FRAM-Speicherzellen zeigt. In 15A ist die Breite W1 der Durchkontaktierung 128 ebenfalls größer als eine Breite W2 des Durchkontaktierung 124, wobei die Durchkontaktierung 124 elektrisch mit einer darunterliegenden Leitung 116 gekoppelt ist. In einigen Ausführungsformen liegt die Breite W1 zwischen etwa dem 3-fachen und etwa dem 20-fachen der Breite W2.
  • In einigen Ausführungsformen hat die ferroelektrische Schicht 108 zwei elektrische Polarisationsrichtungen, die zum Speichern des digitalen Wertes (zum Beispiel 0 oder 1) in der FRAM-Speicherzelle verwendet werden. Wenn zum Beispiel die ferroelektrische Schicht 108 in der 1T-1C-FRAM-Speicherzelle eine erste elektrische Polarisationsrichtung hat, so hat der FinFET in der 1T-1C-Speicherzelle eine erste Schwellenspannung (zum Beispiel 1V). Wenn die ferroelektrische Schicht 108 in der 1T-1C-FRAM-Speicherzelle eine zweite elektrische Polarisationsrichtung hat, so hat der FinFET in der 1T-1C-FRAM-Speicherzelle eine zweite Schwellenspannung (zum Beispiel 2 V). Die Differenz zwischen den beiden Schwellenspannungen kann als die Schwellenspannungsverschiebung bezeichnet werden. Eine größere Schwellenspannungsverschiebung macht es einfacher (zum Beispiel weniger fehleranfällig), den in der Speicherzelle gespeicherten digitalen Wert auszulesen. Wenn zum Beispiel eine Lesespannung (eine Spannung zwischen den beiden Schwellenspannungen) an das Gate des FinFET (zum Beispiel an die Durchkontaktierung 128) angelegt wird, so kann der FinFET in der 1T-1C-Speicherzelle in Abhängigkeit von der Polarisationsrichtung der ferroelektrischen Schicht 108 (also der Schwellenspannung) eingeschaltet oder nicht eingeschaltet werden, was dazu führt, dass unterschiedlich viel Strom durch den FinFET fließt. Die Differenz des durch den FinFET fließenden Stroms wird verwendet, um den in der Speicherzelle gespeicherten digitalen Wert zu bestimmen. In dem obigen Beispiel mit zwei Schwellenspannungen von 1 V und 2 V steht in dem angenommenen Fall der Verwendung einer Lesespannung von 1,5 V eine Marge von ±0,5 V zum Verfügung, um Variationen bei den Vorrichtungen zu tolerieren. Mit der im vorliegenden Text offenbarten dreidimensionalen Struktur für den ferroelektrischen Kondensator in der 1T-1C-FRAM-Speicherzelle wird ein größeres Verhältnis zwischen der Fläche der ferroelektrischen Schicht 108 in dem ferroelektrischen Kondensator und der Fläche der Kanalregion (zum Beispiel Flächen der Finnen 64, die durch die Metall-Gate-Struktur 97 kontaktiert werden) des FinFET erreicht, was die Schwellenspannungsverschiebung für die gebildete FRAM-Speicherzelle erhöht. In dem obigen Beispiel können die beiden Schwellenspannungen (zum Beispiel 1 V und 2 V) zu 0,5 V bzw. 2,5 V werden, wodurch eine Lesespannung von 1,5 V verwendet werden kann und eine Marge von ±1 V besteht, um mehr Variationen bei den Vorrichtungen zu tolerieren, die somit zuverlässiger und weniger fehleranfällig sind.
  • 15B-15D veranschaulichen verschiedene Querschnittsansichten von Ausführungsformen der FinFET-Vorrichtung 100 von 15A entlang des Querschnitts D-D in 15A. In der Querschnittsansicht von 15B (zum Beispiel eine Draufsicht) hat die untere Elektrode 111 einen kreisförmigen Querschnitt. Die ferroelektrische Schicht 108 ist um die untere Elektrode 111 herum angeordnet und hat einen ringförmigen Querschnitt. Die verbleibenden Abschnitte der oberen Elektrodenschicht 112 sind um die ferroelektrische Schicht 108 herum angeordnet und haben ebenfalls einen ringförmigen Querschnitt. Darüber hinaus hat die Durchkontaktierung 114 ebenfalls einen kreisförmigen Querschnitt.
  • In 15C haben die untere Elektrode 111 und die Durchkontaktierung 114 rechteckige oder quadratische Querschnitte. Da die ferroelektrische Schicht 108 und die obere Elektrodenschicht 112 konform um die untere Elektrode 111 herum ausgebildet sind, haben die ferroelektrische Schicht 108 und die obere Elektrodenschicht 112 hohle rechteckige (oder hohle quadratische) Querschnitte.
  • In 15D haben die untere Elektrode 111 und die Durchkontaktierung 114 polygonförmige (zum Beispiel achteckige) Querschnitte. Da die ferroelektrische Schicht 108 und die obere Elektrodenschicht 112 konform um die untere Elektrode 111 herum ausgebildet sind, haben die ferroelektrische Schicht 108 und die obere Elektrodenschicht 112 einen hohlen polygonalen (zum Beispiel hohlen achteckigen) Querschnitt.
  • Die verschiedenen in 15B-15D veranschaulichten Querschnitte sind lediglich nicht-einschränkende Beispiele; andere Formen sind ebenfalls möglich und sollen in vollem Umfang in den Geltungsbereich der vorliegenden Offenbarung fallen. Darüber hinaus kann die untere Elektrode 111 zum Beispiel in Abhängigkeit von dem Photolithografie- und Ätzprozess, der zum Bilden der untere Elektrode 111 verwendet wird, verschiedene dreidimensionale Strukturen aufweisen. Zum Beispiel kann die dreidimensionale Form der unteren Elektrode 111 ein Prisma oder ein Kegelstumpf sein.
  • 15E veranschaulicht eine vergrößerte Ansicht eines Abschnitts der FinFET-Vorrichtung 100 von 15A. 15E veranschaulicht insbesondere den dreidimensionalen ferroelektrischen Kondensator der FinFET-Vorrichtung 100. Wie in 15E veranschaulicht, hat die untere Elektrode 111 eine Längsmittelachse 111C. Die ferroelektrische Schicht 108 steht physisch mit Seitenwänden und einer Oberseite der unteren Elektrode 111 in Kontakt und erstreckt sich an diesen entlang. In dem Beispiel von 15E weist die obere Elektrode 113 des ferroelektrischen Kondensators die verbleibenden Abschnitte der oberen Elektrodenschicht 112 und den unteren Abschnitt 128L des Durchkontaktierung 128 auf. Der Radius r der ferroelektrischen Schicht 108 kann zwischen etwa 8 nm und etwa 30 nm betragen. Eine Höhe H des ferroelektrischen Kondensators 166, gemessen zwischen einer Oberseite und einer unteren Oberseite der verbleibenden Abschnitte der oberen Elektrodenschicht 112, beträgt in einigen Ausführungsformen zwischen etwa 5 nm und etwa 200 nm. Die Fläche der ferroelektrischen Schicht 108 in dem ferroelektrischen Kondensator 166, die die Kapazität des ferroelektrischen Kondensators 166 bestimmt, kann entsprechend berechnet werden. Nimmt man zum Beispiel einen kreisförmigen Querschnitt für die untere Elektrode 111 an, so errechnet sich die Fläche der ferroelektrischen Schicht 108 in dem ferroelektrischen Kondensator 166 als πr2 + 2πrH.
  • Es ist zu beachten, dass durch das Vorhandensein einer dreidimensionalen Struktur für den ferroelektrischen Kondensator 166 die Kapazität des ferroelektrischen Kondensators 166 sowohl durch den Radius r als auch durch die Höhe H justiert werden kann. Im Gegensatz dazu kann ein planarer ferroelektrischer Kondensator, der zwei planare Elektroden und eine dazwischenliegende planare ferroelektrische Schicht aufweist, seine Kapazität nur durch Ändern der Fläche der planaren Elektroden justierten. Um eine große Kapazität zu erhalten, benötigt der planare ferroelektrische Kondensator unter Umständen eine große Elektrodenfläche, was die Integrationsdichte verringern kann. Die im vorliegenden Text offenbarte dreidimensionale Struktur für den ferroelektrischen Kondensator (zum Beispiel 166) erlaubt die Justierung der Kapazität sowohl in horizontaler Richtung (zum Beispiel Radius r) als auch in vertikaler Richtung (zum Beispiel Höhe H), wodurch eine große Kapazität bei kleinerem Platzbedarf (oder hoher Integrationsdichte) erreicht werden kann.
  • 16 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung 100A gemäß einer anderen Ausführungsform. Die FinFET-Vorrichtung 100A ähnelt der FinFET-Vorrichtung 100 von 15A, aber die beiden ferroelektrischen Kondensatoren haben verschiedene Höhen H1 und H2. Dadurch können ferroelektrische Kondensatoren mit verschiedenen Kapazitätswerten in die FinFET-Vorrichtung 100 mit allenfalls geringer geringer negativer Auswirkung auf die Integrationsdichte der FinFET-Vorrichtung 100 integriert werden. Es ist zu beachten, dass aufgrund der geringeren Höhe H1 die Durchkontaktierung 128 auf der linken Seite sich in die dielektrische Schicht 110 hinein erstreckt, um elektrisch mit der darunterliegenden ferroelektrischen Schicht 108 gekoppelt zu werden, während die Durchkontaktierung 128 auf der rechten Seite die darunterliegende ferroelektrische Schicht 108 an der Oberseite der dielektrischen Schicht 110 kontaktiert.
  • 17-20 veranschaulichen Querschnittsansichten einer FinFET-Vorrichtung 100B auf verschiedenen Fertigungsstufen gemäß einer anderen Ausführungsform. Die Verarbeitung von 17 folgt der von 12. Oder anders ausgedrückt: 2-12 und 17-20 veranschaulichen die Verarbeitungsschritte bei der Herstellung der FinFET-Vorrichtung 100B.
  • Wie in 17 veranschaulicht, werden strukturierte Masken 89 (zum Beispiel strukturierter Photoresist) direkt über der unteren Elektrode 111 gebildet, wie zum Beispiel auf Abschnitten der oberen Elektrodenschicht 112, die sich entlang der Oberseite der unteren Elektrode 111 erstrecken.
  • Als Nächstes wird in 18 ein anisotroper Ätzprozess, wie zum Beispiel ein Plasmaätzprozess, ausgeführt, um Abschnitte der ferroelektrischen Schicht 108 und Abschnitte der oberen Elektrodenschicht 112 zu entfernen, die über die seitlichen Erstreckungen der strukturierten Masken 89 hinaus angeordnet sind (siehe 17). Nach dem anisotropen Ätzprozess bilden die verbleibenden Abschnitte der oberen Elektrodenschicht 112 die obere Elektrode 113; das zweite ILD 92 und die Leitungen 105 werden freigelegt. Wie in 18 veranschaulicht, hat die obere Elektrode 113 eine umgekehrte U-Form und erstreckt sich kontinuierlich entlang einer Oberseite (den verbleibenden Abschnitten) der ferroelektrischen Schicht 108 von einer ersten Seitenwand (zum Beispiel der linken Seitenwand in 18) der ferroelektrischen Schicht 108 zu einer zweiten gegenüberliegenden Seitenwand (zum Beispiel der rechten Seitenwand in 18) der ferroelektrischen Schicht 108. Aufgrund des anisotropen Ätzprozesses werden Seitenwände der oberen Elektrode 113 auf jeweilige Seitenwände der ferroelektrischen Schicht 108 ausgerichtet.
  • Es ist zu beachten, dass die ferroelektrische Schicht 108 in 18 zwei verschiedene Breiten hat. Insbesondere hat ein oberer Abschnitt der ferroelektrischen Schicht 108 über der unteren Elektrode 111 eine Breite W4, und ein unterer Abschnitt der ferroelektrischen Schicht 108 unter der oberen Elektrode 113 hat eine Breite W5, wobei W5 größer als W4 ist. Die Seitenwände des unteren Abschnitts der ferroelektrischen Schicht 108 sind auf jeweilige äußere Seitenwände der oberen Elektrode 113 ausgerichtet, die von der unteren Elektrode 111 abgewandt sind.
  • Als Nächstes wird, in 19, die dielektrische Schicht 110 über dem zweiten ILD 92 gebildet, und leitfähige Merkmale, wie zum Beispiel Durchkontaktierungen 114 und Leitungen 116, werden in der dielektrischen Schicht 110 gebildet. Die Materialien und die Bildungsverfahren der dielektrischen Schicht 110 und der leitfähigen Merkmale 114/116 sind die gleichen wie die oder ähneln denen, die oben mit Bezug auf 14 besprochen wurden, so dass Details nicht wiederholt werden.
  • Als Nächstes wird in 20 die dielektrische Schicht 120 über der dielektrischen Schicht 110 gebildet, und leitfähige Merkmale, wie zum Beispiel Durchkontaktierungen 124 und Leitungen 126, werden in der dielektrischen Schicht 120 gebildet. Die Materialien und die Bildungsverfahren der dielektrischen Schicht 120 und der leitfähigen Merkmale 124/126 sind die gleichen wie die oder ähneln denen, die oben mit Bezug auf 15A besprochenen, so dass Details nicht wiederholt werden. Es ist zu beachten, dass in dem Beispiel von 20 die mit der oberen Elektrode 113 verbundenen Durchkontaktierungen 128 und die mit den Leitungen 116 verbundenen Durchkontaktierungen 124 die gleiche Breite haben, während in 15A die mit der ferroelektrischen Schicht 108 verbundene Durchkontaktierung 128 breiter ist als die mit der Leitung 116 verbundene Durchkontaktierung 124.
  • 21 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung 100C gemäß einer weiteren Ausführungsform. Die FinFET-Vorrichtung 100C ähnelt der FinFET-Vorrichtung 100B in 20, aber die beiden dreidimensionalen ferroelektrischen Kondensatoren haben eine verschiedene Höhe H3 bzw. H4, was die Implementierung ferroelektrischer Kondensatoren mit großen, verschiedenen Kapazitäten mit allenfalls geringen negativen Auswirkungen auf die Integrationsdichte ermöglicht.
  • 22 veranschaulicht ein Flussdiagramm eines Verfahrens 1000 zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 22 als Ausführungsform veranschaulichte Verfahren nur ein Beispiel für viele mögliche Ausführungsformen ist. Dem Durchschnittsfachmann fallen viele Variationen, Alternativen und Modifizierungen ein. So können zum Beispiel verschiedene Schritte, wie in 22 veranschaulicht, hinzugefügt, weggelassen, ersetzt, umgeordnet und wiederholt werden.
  • Unter Bezug auf 22 wird in Schritt 1010 eine Gate-Struktur über einer Finne gebildet, die über ein Substrat herausragt. In Schritt 1020 wird eine erste dielektrische Schicht über der Gate-Struktur gebildet. In Schritt 1030 wird eine erste Durchkontaktierung in der ersten dielektrischen Schicht gebildet, wobei die erste Durchkontaktierung elektrisch mit der Gate-Struktur gekoppelt ist. In Schritt 1040 wird ein ferroelektrischer Kondensator über der ersten dielektrischen Schicht gebildet, wobei das Bilden des ferroelektrischen Kondensators umfasst: Bilden einer unteren Elektrode über der ersten dielektrischen Schicht, wobei die untere Elektrode über eine Oberseite der ersten dielektrischen Schicht distal von dem Substrat herausragt und die untere Elektrode elektrisch mit der ersten Durchkontaktierung gekoppelt ist; konformes Bilden eines ferroelektrischen Films über der unteren Elektrode und über der Oberseite der ersten dielektrischen Schicht; konformes Bilden einer oberen Elektrodenschicht über dem ferroelektrischen Film; und Ausführen eines anisotropen Ätzprozesses, um erste Abschnitte der oberen Elektrodenschicht zu entfernen, die sich entlang einer Oberseite des ferroelektrischen Films erstrecken, die von dem Substrat abgewandt ist, wobei nach dem anisotropen Ätzprozess zweite Abschnitte der oberen Elektrodenschicht verbleiben und sich entlang Seitenwände des ferroelektrischen Films erstrecken.
  • Ausführungsformen können Vorteile realisieren. Zum Beispiel erlaubt die offenbarte dreidimensionale Struktur des ferroelektrischen Kondensators eine flexible Abstimmung der Kapazität sowohl entlang der horizontalen Richtung (zum Beispiel durch Justierung des Radius r) als auch der vertikalen Richtung (zum Beispiel durch Justierung der Höhe H). Die offenbarte Struktur ermöglicht es, eine große Kapazität zu erreichen, ohne den Platzbedarf des integrierten ferroelektrischen Kondensators zu vergrößern, wodurch ein großes Speicherdesignfenster mit allenfalls geringen Nachteilen für die Integrationsdichte ermöglicht wird. Die offenbarte dreidimensionale Struktur für den ferroelektrischen Kondensator erhöht die Schwellenspannungsverschiebung, wodurch der Lesevorgang der Speicherzelle einfacher und weniger fehleranfällig wird. Darüber hinaus kann der offenbarte Herstellungsprozess für den ferroelektrischen Kondensator mühelos in einen existierenden CMOS-Verarbeitungsfluss für die Herstellung von FRAM-Speichervorrichtungen integriert werden.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung auf: ein Substrat; eine über das Substrat herausragende Finne; eine Gate-Struktur über der Finne; eine untere Elektrode über, und in elektrischer Kopplung mit, der Gate-Struktur; eine ferroelektrische Schicht um die untere Elektrode herum; und eine obere Elektrode um die ferroelektrische Schicht herum. In einer Ausführungsform hat die untere Elektrode eine Längsachse, die senkrecht zu einer oberen Hauptfläche des Substrats verläuft. In einer Ausführungsform kontaktiert die ferroelektrische Schicht Seitenwände der unteren Elektrode und eine Oberseite der unteren Elektrode und erstreckt sich an diesen entlang. In einer Ausführungsform kontaktiert die obere Elektrode Seitenwände der ferroelektrischen Schicht und erstreckt sich an diesen entlang. In einer Ausführungsform kontaktiert die obere Elektrode ferner eine Oberseite der ferroelektrischen Schicht und erstreckt sich an dieser entlang. In einer Ausführungsform ist eine erste Breite, die zwischen äußeren Seitenwänden der oberen Elektrode, die von der unteren Elektrode abgewandt sind, gemessen wird, gleich einer zweiten Breite, die zwischen äußeren Seitenwänden der ferroelektrischen Schicht, die von der unteren Elektrode abgewandt sind, gemessen wird. In einer Ausführungsform umfasst die obere Elektrode ein erstes elektrisch leitfähiges Material, das sich entlang der Seitenwände der ferroelektrischen Schicht erstreckt, und umfasst ein zweites elektrisch leitfähiges Material, das sich entlang der Oberseite der ferroelektrischen Schicht erstreckt, wobei sich das erste elektrisch leitfähige Material von dem zweiten elektrisch leitfähigen Material unterscheidet. In einer Ausführungsform sind die untere Elektrode und die ferroelektrische Schicht in einer ersten dielektrischen Schicht über der Finne angeordnet, wobei die Halbleitervorrichtung ferner umfasst: eine zweite dielektrische Schicht über der ersten dielektrischen Schicht; eine erste Durchkontaktierung in der zweiten dielektrischen Schicht und in physischem Kontakt mit der ferroelektrischen Schicht; und eine zweite Durchkontaktierung in der zweiten dielektrischen Schicht neben der ersten Durchkontaktierung, wobei eine Breite der ersten Durchkontaktierung größer ist als eine Breite der zweiten Durchkontaktierung. In einer Ausführungsform umfasst die erste Durchkontaktierung das zweite elektrisch leitfähige Material. In einer Ausführungsform beträgt die Breite der ersten Durchkontaktierung zwischen etwa dem Dreifachen und etwa dem Zwanzigfachen der Breite der zweiten Durchkontaktierung.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung auf: eine Finne, die über ein Substrat herausragt; eine erste Gate-Struktur über der Finne; und einen ersten ferroelektrischen Kondensator über, und in elektrischer Kopplung mit, der ersten Gate-Struktur, wobei der erste ferroelektrische Kondensator umfasst: eine erste untere Elektrode über, und in elektrischer Kopplung mit, der ersten Gate-Struktur; einen ersten ferroelektrischen Film, der die erste untere Elektrode umgibt, wobei sich der erste ferroelektrische Film entlang Seitenwände und einer Oberseite der ersten unteren Elektrode erstreckt; und eine erste obere Elektrode, die den ersten ferroelektrischen Film umgibt. In einer Ausführungsform weist die Halbleitervorrichtung ferner auf: eine erste dielektrische Schicht über der ersten Gate-Struktur, wobei die erste dielektrische Schicht zwischen der ersten Gate-Struktur und dem ersten ferroelektrischen Kondensator angeordnet ist; und ein erstes elektrisch leitfähiges Merkmal in der ersten dielektrischen Schicht, das die erste Gate-Struktur und die erste untere Elektrode elektrisch koppelt. In einer Ausführungsform erstreckt sich der erste ferroelektrische Film entlang einer Oberseite der ersten dielektrischen Schicht über äußere Seitenwände der ersten oberen Elektrode, die von der ersten unteren Elektrode abgewandt sind, hinaus. In einer Ausführungsform umfasst die erste obere Elektrode ein erstes Material, das sich kontinuierlich entlang Seitenwände des ersten ferroelektrischen Films und entlang einer Oberseite des ersten ferroelektrischen Films erstreckt. In einer Ausführungsform unterscheidet sich ein Material der ersten oberen Elektrode von einem Material der ersten unteren Elektrode. In einer Ausführungsform weist die Halbleitervorrichtung ferner auf: eine zweite Gate-Struktur über der Finne; und einen zweiten ferroelektrischen Kondensator über, und in elektrischer Kopplung mit, der zweiten Gate-Struktur, wobei der zweite ferroelektrische Kondensator umfasst: eine zweite untere Elektrode über, und in elektrischer Kopplung mit, der zweiten Gate-Struktur, wobei eine erste Höhe der ersten unteren Elektrode größer ist als eine zweite Höhe der zweiten unteren Elektrode, wobei die erste Höhe und die zweite Höhe entlang einer ersten Richtung senkrecht zu einer oberen Hauptfläche des Substrats gemessen werden; einen zweiten ferroelektrischen Film, der die zweite untere Elektrode umgibt, wobei sich der zweite ferroelektrische Film entlang Seitenwände und einer Oberseite der zweiten unteren Elektrode erstreckt; und eine zweite obere Elektrode, die den zweiten ferroelektrischen Film umgibt.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung: Bilden einer Gate-Struktur über einer Finne, die über ein Substrat herausragt; Bilden einer ersten dielektrischen Schicht über der Gate-Struktur; Bilden einer ersten Durchkontaktierung in der ersten dielektrischen Schicht, wobei die erste Durchkontaktierung elektrisch mit der Gate-Struktur gekoppelt ist; und Bilden eines ferroelektrischen Kondensators über der ersten dielektrischen Schicht, wobei das Bilden des ferroelektrischen Kondensators umfasst: Bilden einer unteren Elektrode über der ersten dielektrischen Schicht, wobei die untere Elektrode über eine Oberseite der ersten dielektrischen Schicht distal von dem Substrat herausragt und die untere Elektrode elektrisch mit der ersten Durchkontaktierung gekoppelt ist; konformes Bilden eines ferroelektrischen Films über der unteren Elektrode und über der Oberseite der ersten dielektrischen Schicht; konformes Bilden einer oberen Elektrodenschicht über dem ferroelektrischen Film; und Ausführen eines anisotropen Ätzprozesses, um erste Abschnitte der oberen Elektrodenschicht zu entfernen, die sich entlang einer Oberseite des ferroelektrischen Films erstrecken, die von dem Substrat abgewandt ist, wobei nach dem anisotropen Ätzprozess zweite Abschnitte der oberen Elektrodenschicht verbleiben und sich entlang Seitenwände des ferroelektrischen Films erstrecken. In einer Ausführungsform umfasst das Bilden der unteren Elektrode: Bilden einer Dummy-Dielektrikumschicht über der ersten dielektrischen Schicht; Bilden der unteren Elektrode in der Dummy-Dielektrikumschicht; und Entfernen der Dummy-Dielektrikumschicht nach dem Bilden der unteren Elektrode. In einer Ausführungsform erstreckt sich der ferroelektrische Film nach dem anisotropen Ätzprozess entlang der Oberseite der ersten dielektrischen Schicht über äußere Seitenwände der zweiten Abschnitte der oberen Elektrodenschicht, die von der unteren Elektrode abgewandt sind, hinaus. In einer Ausführungsform umfasst das Verfahren ferner: vor dem Ausführen des anisotropen Ätzprozesses, Bilden einer strukturierten Maske auf der oberen Elektrodenschicht direkt über der unteren Elektrode, wobei der anisotrope Ätzprozess ferner Abschnitte des ferroelektrischen Films entfernt, die sich über seitliche Erstreckungen der strukturierten Maske hinaus erstrecken.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung aufweisend: ein Substrat; eine Finne, die über das Substrat herausragt; eine Gate-Struktur über der Finne; eine untere Elektrode über, und in elektrischer Kopplung mit, der Gate-Struktur; eine ferroelektrische Schicht um die untere Elektrode; und eine obere Elektrode um die ferroelektrischen Schicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die untere Elektrode eine Längsachse senkrecht zu einer oberen Hauptfläche des Substrats aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei sich die ferroelektrische Schicht entlang Seitenwände der unteren Elektrode und einer Oberseite der unteren Elektrode erstreckt und diese kontaktiert.
  4. Halbleitervorrichtung nach Anspruch 3, wobei sich die obere Elektrode entlang Seitenwände der ferroelektrischen Schicht erstreckt und diese kontaktiert.
  5. Halbleitervorrichtung nach Anspruch 4, wobei sich die obere Elektrode ferner entlang einer Oberseite der ferroelektrischen Schicht erstreckt und diese kontaktiert.
  6. Halbleitervorrichtung nach Anspruch 5, wobei eine erste Breite, die zwischen äußeren Seitenwänden der oberen Elektrode gemessen wird, welche von der unteren Elektrode abgewandt sind, gleich einer zweiten Breite ist, die zwischen äußeren Seitenwänden der ferroelektrischen Schicht gemessen wird, welche von der unteren Elektrode abgewandt sind.
  7. Halbleitervorrichtung nach Anspruch 5 oder 6, wobei die obere Elektrode ein erstes elektrisch leitfähiges Material enthält, das sich entlang der Seitenwände der ferroelektrischen Schicht erstreckt, und ein zweites elektrisch leitfähiges Material enthält, das sich entlang der Oberseite der ferroelektrischen Schicht erstreckt, wobei das erste elektrisch leitfähige Material verschieden von dem zweiten elektrisch leitfähigen Material ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die untere Elektrode und die ferroelektrische Schicht in einer ersten dielektrischen Schicht über der Finne angeordnet sind, wobei die Halbleitervorrichtung ferner Folgendes aufweist: eine zweite dielektrische Schicht über der ersten dielektrischen Schicht; eine erste Durchkontaktierung in der zweiten dielektrischen Schicht und in physischem Kontakt mit der ferroelektrischen Schicht; und eine zweite Durchkontaktierung in der zweiten dielektrischen Schicht benachbart zu der ersten Durchkontaktierung, wobei eine Breite der ersten Durchkontaktierung größer als eine Breite der zweiten Durchkontaktierung ist.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die erste Durchkontaktierung das zweite elektrisch leitfähige Material enthält.
  10. Halbleitervorrichtung nach Anspruch 8 oder 9, wobei die Breite der ersten Durchkontaktierung zwischen etwa dem Dreifachen und etwa dem Zwanzigfachen der Breite der zweiten Durchkontaktierung beträgt.
  11. Halbleitervorrichtung, die umfasst: eine Finne, die über ein Substrat herausragt; eine erste Gate-Struktur über der Finne; und einen ersten ferroelektrischen Kondensator über, und in elektrischer Kopplung mit, der ersten Gate-Struktur, wobei der erste ferroelektrische Kondensator Folgendes aufweist: - eine erste untere Elektrode über, und in elektrischer Kopplung mit, der ersten Gate-Struktur; - einen ersten ferroelektrischen Film, der die erste untere Elektrode umgibt, wobei sich der erste ferroelektrische Film entlang Seitenwände und einer Oberseite der ersten unteren Elektrode erstreckt; und - eine erste obere Elektrode, die den ersten ferroelektrischen Film umgibt.
  12. Halbleitervorrichtung nach Anspruch 11, ferner aufweisend: eine erste dielektrische Schicht über der ersten Gate-Struktur, wobei die erste dielektrische Schicht zwischen der ersten Gate-Struktur und dem ersten ferroelektrischen Kondensator liegt; und ein erstes elektrisch leitfähiges Merkmal in der ersten dielektrischen Schicht, das die erste Gate-Struktur und die erste untere Elektrode elektrisch koppelt.
  13. Halbleitervorrichtung nach Anspruch 12, wobei sich der erste ferroelektrische Film entlang einer Oberseite der ersten dielektrischen Schicht über äußere Seitenwände der ersten oberen Elektrode hinaus erstreckt, die von der ersten unteren Elektrode abgewandt sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, wobei die erste obere Elektrode ein erstes Material enthält, das sich kontinuierlich entlang Seitenwände des ersten ferroelektrischen Films und entlang einer Oberseite des ersten ferroelektrischen Films erstreckt.
  15. Halbleitervorrichtung nach einem der Ansprüche 11 bis 14, wobei sich ein Material der ersten oberen Elektrode verschieden von einem Material der ersten unteren Elektrode ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 11 bis 15, ferner aufweisend: eine zweite Gate-Struktur über der Finne; und einen zweiten ferroelektrischen Kondensator über, und in elektrischer Kopplung mit, der zweiten Gate-Struktur, wobei der zweite ferroelektrische Kondensator umfasst: - eine zweite untere Elektrode über, und in elektrischer Kopplung mit, der zweiten Gate-Struktur, wobei eine erste Höhe der ersten unteren Elektrode größer als eine zweite Höhe der zweiten unteren Elektrode ist, wobei die erste Höhe und die zweite Höhe entlang einer ersten Richtung senkrecht zu einer oberen Hauptfläche des Substrats gemessen werden; - einen zweiten ferroelektrischen Film, der die zweite untere Elektrode umgibt, wobei sich der zweite ferroelektrische Film entlang Seitenwände und einer Oberseite der zweiten unteren Elektrode erstreckt; und - eine zweite obere Elektrode, die den zweiten ferroelektrischen Film umgibt.
  17. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer Gate-Struktur über einer Finne, die über ein Substrat herausragt; Bilden einer ersten dielektrischen Schicht über der Gate-Struktur; Bilden einer ersten Durchkontaktierung in der ersten dielektrischen Schicht, wobei die erste Durchkontaktierung elektrisch mit der Gate-Struktur gekoppelt ist; und Bilden eines ferroelektrischen Kondensators über der ersten dielektrischen Schicht, wobei das Bilden des ferroelektrischen Kondensators umfasst: - Bilden einer unteren Elektrode über der ersten dielektrischen Schicht, wobei die untere Elektrode über eine Oberseite der ersten dielektrischen Schicht distal von dem Substrat herausragt und die untere Elektrode elektrisch mit der ersten Durchkontaktierung gekoppelt ist; - konformes Bilden eines ferroelektrischen Films über der unteren Elektrode und über der Oberseite der ersten dielektrischen Schicht; - konformes Bilden einer oberen Elektrodenschicht über dem ferroelektrischen Film; und - Ausführen eines anisotropen Ätzprozesses, um erste Abschnitte der oberen Elektrodenschicht zu entfernen, die sich entlang einer Oberseite des ferroelektrischen Films erstrecken, welche von dem Substrat abgewandt ist, wobei nach dem anisotropen Ätzprozess zweite Abschnitte der oberen Elektrodenschicht verbleiben und sich entlang Seitenwände des ferroelektrischen Films erstrecken.
  18. Verfahren nach Anspruch 17, wobei das Bilden der unteren Elektrode umfasst: Bilden einer Dummy-Dielektrikumschicht über der ersten dielektrischen Schicht; Bilden der unteren Elektrode in der Dummy-Dielektrikumschicht; und Entfernen der Dummy-Dielektrikumschicht nach dem Bilden der unteren Elektrode.
  19. Verfahren nach Anspruch 17 oder 18, wobei, nach dem anisotropen Ätzprozess, der ferroelektrische Film sich entlang der Oberseite der ersten dielektrischen Schicht über äußere Seitenwände der zweiten Abschnitte der oberen Elektrodenschicht hinaus erstreckt, die von der unteren Elektrode abgewandt sind.
  20. Verfahren nach einem der Ansprüche 17 bis 19, ferner umfassend: vor dem Ausführen des anisotropen Ätzprozesses, Bilden einer strukturierten Maske auf der oberen Elektrodenschicht direkt über der unteren Elektrode, wobei der anisotrope Ätzprozess ferner Abschnitte des ferroelektrischen Films entfernt, die sich über seitliche Erstreckungen der strukturierten Maske hinaus erstrecken.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11615982B2 (en) 2021-01-15 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing spacing between conductive features through implantation
WO2023137642A1 (zh) * 2022-01-19 2023-07-27 华为技术有限公司 铁电存储器及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001070A1 (en) 2004-05-03 2006-01-05 Samsung Electronics Co., Ltd. Capacitor of a memory device and fabrication method thereof
US20140264517A1 (en) 2013-03-15 2014-09-18 Samsung Electronics Co., Ltd. Semiconductor devices having a silicon-germanium channel layer and methods of forming the same
WO2018125024A1 (en) 2016-12-26 2018-07-05 Intel Corporation One transistor and one three-dimensional ferroelectric capacitor memory cell

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242426A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
DE19842704C2 (de) 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
KR100500940B1 (ko) 2002-06-21 2005-07-14 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법
KR100589040B1 (ko) 2004-08-05 2006-06-14 삼성전자주식회사 막 형성방법 및 이를 이용한 반도체 장치의 커패시터제조방법
KR100827437B1 (ko) 2006-05-22 2008-05-06 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법
JP2008010757A (ja) * 2006-06-30 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR101718356B1 (ko) 2010-09-01 2017-03-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9768181B2 (en) * 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
KR101924687B1 (ko) 2016-06-30 2018-12-04 연세대학교 산학협력단 반도체 소자 및 이의 제조 방법
US10050143B2 (en) 2016-09-13 2018-08-14 International Business Machines Corporation Integrated ferroelectric capacitor/ field effect transistor structure
US10229921B2 (en) 2017-02-03 2019-03-12 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US10522649B2 (en) 2018-04-27 2019-12-31 International Business Machines Corporation Inverse T-shaped contact structures having air gap spacers
US10714578B2 (en) 2018-05-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming recesses in source/drain regions and devices formed thereof
KR102486469B1 (ko) 2018-07-06 2023-01-09 삼성전자주식회사 반도체 장치
US10937887B2 (en) * 2018-07-06 2021-03-02 Samsung Electronics Co., Ltd. Semiconductor device
US11450676B2 (en) * 2020-02-27 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory device with a three-dimensional ferroelectric capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060001070A1 (en) 2004-05-03 2006-01-05 Samsung Electronics Co., Ltd. Capacitor of a memory device and fabrication method thereof
US20140264517A1 (en) 2013-03-15 2014-09-18 Samsung Electronics Co., Ltd. Semiconductor devices having a silicon-germanium channel layer and methods of forming the same
WO2018125024A1 (en) 2016-12-26 2018-07-05 Intel Corporation One transistor and one three-dimensional ferroelectric capacitor memory cell

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