DE102019116328A1 - Halbleiterbauelement und verfahren - Google Patents

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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

Bei einer Ausführungsform weist ein Bauelement Folgendes auf: eine sich von einem Substrat aus erstreckende erste Finne, einen Gate-Stapel auf der ersten Finne, ein in der ersten Finne angeordnetes Source-Drain-Gebiet, eine auf dem Source-Drain-Gebiet angeordnete Kontaktätzstoppschicht (KÄSS), einen sich entlang einer Seite des Gate-Stapels erstreckenden Gate-Spacer und einen dielektrischen Stöpsel, der zwischen der KÄSS und dem Gate-Spacer angeordnet ist, wobei der dielektrische Stöpsel, die KÄSS, der Gate-Spacer und das Source-Drain-Gebiet gemeinsam eine Lücke definieren, die den Gate-Stapel physisch von dem Source-Drain-Gebiet trennt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht das Prioritätsrecht der vorläufigen US-Patentanmeldung Nr. 62/747,831 , die am 19. Oktober 2018 eingereicht wurde und in ihrem gesamten Umfang durch Verweis darauf als hier mit aufgenommen gilt.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente finden bei einer Vielzahl elektronischer Anwendungszwecke Verwendung, wie beispielsweise bei Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden in der Regel durch nacheinander erfolgendes Abscheiden von Schichten aus isolierendem oder dielektrischem, leitfähigem und Halbleitermaterial auf einem Halbleitersubstrat und Strukturieren der diversen Materialschichten mithilfe von Lithografie zum Ausbilden von Schaltungsbausteinen und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert die Integrationsdichte diverser elektronischer Bausteine (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch weitere Verringerung der minimalen Strukturelementgröße immer weiter, wodurch sich mehr Bausteine in einen bestimmten Bereich integrieren lassen. Das Verringern der minimalen Strukturelementgröße bringt jedoch zusätzliche Probleme mit sich, die gelöst werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten nachvollziehen, wenn die nachfolgende ausführliche Beschreibung zusammen mit den beiliegenden Figuren studiert wird. Es sei angemerkt, dass diverse Strukturelemente der in der Branche üblichen Praxis entsprechend nicht maßstabsgerecht dargestellt sind. Die Maße für die diversen Strukturelemente können zum Zwecke der Veranschaulichung vielmehr beliebig vergrößert oder verringert sein.
    • 1 stellt in dreidimensionaler Ansicht ein Beispiel für einen FinFET gemäß einigen Ausführungsformen dar.
    • Die 2 bis 18C sind Querschnittsansichten zu Zwischenstufen bei der Herstellung von FinFET gemäß einigen Ausführungsformen.
    • Die 19A bis 19C stellen FinFET gemäß einigen Ausführungsformen dar.
    • Die 20A bis 20C stellen FinFET gemäß einigen anderen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele für das Implementieren verschiedener Merkmale der Erfindung. Nachfolgend werden zur Vereinfachung der vorliegenden Offenbarung bestimmte Beispiele für Komponenten und Anordnungen beschrieben. Dabei handelt es sich natürlich lediglich um Beispiele, die keine Einschränkung darstellen sollen. In der nachfolgenden Beschreibung können zur Ausbildung eines ersten Merkmals auf oder an einem zweiten Merkmal beispielsweise Ausführungsformen gehören, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, sowie Ausführungsformen, bei denen zwischen dem ersten und dem zweiten Merkmal zusätzliche Merkmale ausgebildet werden, so dass sich das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt befinden. Zusätzlich dazu können sich bei der vorliegenden Offenbarung Bezugszahlen und/oder Bezugszeichen in den diversen Beispielen wiederholen. Diese Wiederholung dient der Klarheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den diversen erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Begriffe mit räumlichem Bezug, wie „unterhalb“, „unter“, „untere/r“, „oberhalb“, „über“, „obere/r“ und dergleichen können hier ferner zum Vereinfachen der Beschreibung zwecks Beschreibens der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, wie in den Figuren dargestellt ist. Die Begriffe mit räumlichem Bezug sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung andere Ausrichtungen des Bauelements im Gebrauch oder Betrieb mit erfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein, und die hier verwendeten Deskriptoren mit räumlichem Bezug können ebenso dementsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden für einen FinFET mehrere Gate-Spacer ausgebildet, und einer der Gate-Spacer wird entfernt, so dass in dem entstehenden FinFET eine Lücke definiert wird. Die Lücke nimmt zumindest einen Teil des Bereichs ein, der zuvor von dem entfernten Gate-Spacer eingenommen wurde, und verbleibt in dem fertiggestellten FinFET-Bauelement. Die Lücken können mit Luft gefüllt sein oder einen Unterdruck aufweisen, so dass Bereiche zwischen den Gate-Elektroden und Source-Drain-Gebieten des FinFET eine hohe relative Permittivität aufweisen. Die Kapazität zwischen den Gate-Elektroden und Source-Drain-Kontakten des FinFET kann auf diese Weise reduziert werden, wodurch Kriechverlust im FinFET reduziert wird.
  • 1 stellt in dreidimensionaler Ansicht ein Beispiel für vereinfachte Fin-Feldeffekttransistoren (FinFET) gemäß einigen Ausführungsformen dar. Einige andere Merkmale der FinFET (nachstehend erläutert) wurden der Übersichtlichkeit halber ausgelassen. Die dargestellten FinFET können auf eine Weise elektrisch verbunden oder gekoppelt sein, dass sie beispielsweise wie ein Transistor oder wie mehrere, beispielsweise zwei, Transistoren arbeiten.
  • Die FinFET umfassen Finnen 52, die sich von einem Substrat 50 aus erstrecken. Auf dem Substrat 50 sind Isolationsbereiche 56 angeordnet, und die Finnen 52 ragen zwischen benachbarten Isolationsbereichen 56 über diese hinaus. Die Isolationsbereiche 56 sind zwar so beschrieben/dargestellt, dass sie vom Substrat 50 getrennt sind, der Begriff „Substrat“ kann sich hier jedoch entweder nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat samt Isolationsbereichen beziehen. Auch wenn die Finnen 52 so dargestellt sind, dass sie durchgängig aus dem gleichen Material sind wie das Substrat 50, können die Finnen 52 und/oder das Substrat 50 zusätzlich dazu das gleiche Material oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 52 auf die Teile, die sich zwischen den benachbarten Isolationsbereichen 56 erstrecken.
  • An Seitenwänden und auf oberen Flächen der Finnen 52 befinden sich Gate-Dielektrika 106 und auf den Gate-Dielektrika 106 Gate-Elektroden 108. Auf gegenüberliegenden Seiten der Finne 52 in Bezug auf die Gate-Dielektrika 106 und die Gate-Elektroden 108 sind Source-Drain-Gebiete 92 angeordnet. Gate-Spacer 86 trennen die Source-Drain-Gebiete 92 von den Gate-Dielektrika 106 und den Gate-Elektroden 108. Bei Ausführungsformen, bei denen mehrere Transistoren ausgebildet werden, können die Source-Drain-Gebiete 92 von diversen Transistoren gemeinsam genutzt werden. Bei Ausführungsformen, bei denen aus mehreren Finnen 52 ein Transistor gebildet wird, können benachbarte Source-Drain-Gebiete 92, beispielsweise durch Zusammenwachsen der Source-Drain-Gebiete 92 über epitaktisches Aufwachsen oder durch Koppeln der Source-Drain-Gebiete 92 mit einem gleichen Source-Drain-Kontakt, elektrisch verbunden sein.
  • 1 stellt ferner mehrere Referenzquerschnitte dar. Querschnitt A-A verläuft entlang von Teilen der Isolationsbereiche 56 unterhalb von benachbarten Source-Drain-Gebieten 92. Querschnitt B-B verläuft parallel zu Querschnitt A-A entlang einer Längsachse einer Finne 52. Querschnitt C-C verläuft parallel zu Querschnitt A-A entlang von Teilen der Isolationsbereiche 56 zwischen zusammengewachsenen Source-Drain-Gebieten 92. Querschnitt D-D verläuft senkrecht zu Querschnitt A-A entlang einer Längsachse einer Gate-Elektrode 108. Querschnitt E-E verläuft senkrecht zu Querschnitt A-A quer durch benachbarte Source-Drain-Gebiete 92. Nachfolgende Figuren beziehen sich zum Zwecke der Übersichtlichkeit auf diese Referenzquerschnitte.
  • Manche hier erläuterte Ausführungsformen werden im Zusammenhang mit FinFET erläutert, die mithilfe eines Gate-Last-Prozesses gebildet werden. Bei anderen Ausführungsformen kann ein Gate-First-Prozess benutzt werden. Zudem berücksichtigen manche Ausführungsformen bei planaren Bauelementen wie planaren FET benutzte Aspekte.
  • Die 2, 3, 4, 5 und 6 sind dreidimensionale Ansichten zu Zwischenstufen bei der Herstellung von FinFET gemäß einigen Ausführungsformen.
  • In 2 wird ein Substrat 50 bereitgestellt. Bei dem Substrat 50 kann es sich um ein Halbleitersubstrat wie einen Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI - Semiconductor on Insulator) oder dergleichen handeln, das (z.B. mit einem p-leitenden oder einem n-leitenden Dotierstoff) dotiert oder undotiert sein kann. Bei dem Substrat 50 kann es sich um einen Wafer wie einen Silizium-Wafer handeln. Bei einem SOI-Substrat handelt es sich in der Regel um eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht ausgebildet ist. Bei der Isolatorschicht kann es sich beispielsweise um eine vergrabene Oxidschicht (BOX - buried oxide), eine Siliziumoxidschicht oder dergleichen handeln. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Silizium- oder Glassubstrat, vorgesehen. Es können auch andere Substrate, wie ein mehrschichtiges oder Gradient-Substrat, verwendet werden. Bei manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter wie Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon enthalten.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Ausbilden von n-leitenden Bauelementen wie NMOS-Transistoren, z.B. n-leitenden FinFET, dienen. Der Bereich 50P kann zum Ausbilden von p-leitenden Bauelementen wie PMOS-Transistoren, z.B. p-leitenden FinFET, dienen. Der Bereich 50N kann von dem Bereich 50P physisch getrennt sein, und es kann eine beliebige Anzahl Bauelementmerkmale (z.B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) zwischen dem Bereich 50N und dem Bereich 50P angeordnet werden.
  • In 3 sind die Finnen 52 in dem Substrat 50 ausgebildet. Bei den Finnen 52 handelt es sich um Halbleiterstreifen. Bei manchen Ausführungsformen können die Finnen 52 durch Ätzen von Gräben in das Substrat 50 im Substrat 50 ausgebildet werden. Bei dem Ätzen kann es sich um einen beliebigen geeigneten Ätzprozess wie reaktives Ionenätzen (RIE - Reactive Ion Etching), Neutralteilchenstrahlätzen (NBE - Neutral Beam Etching) oder dergleichen oder um eine Kombination davon handeln. Das Ätzen kann anisotrop erfolgen.
  • Die Finnen 52 können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Die Finnen 52 können beispielsweise mithilfe eines oder mehrerer Fotolithografieprozesse wie unter anderem Doppel- oder Mehrfachstrukturierungsprozesse strukturiert werden. Doppel- oder Mehrfachstrukturierungsprozesse kombinieren in der Regel Fotolithografie mit Selbstjustierprozessen, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Abstände aufweisen als die, die sich sonst mithilfe eines einzelnen direkten Fotolithografieprozesses erzielen lassen. Bei einer Ausführungsform wird beispielsweise auf einem Substrat eine Opferschicht ausgebildet und mithilfe eines Fotolithografieprozesses strukturiert. An der strukturierten Opferschicht werden mithilfe eines Selbstjustierprozesses Spacer ausgebildet. Dann wird die Opferschicht entfernt, und die verbleibenden Spacer können dann zum Strukturieren der Finnen benutzt werden.
  • In 4 sind auf dem Substrat 50 und zwischen benachbarten Finnen 52 Grabenisolationsbereiche (STI - Shallow Trench Isolation) ausgebildet. Zum Ausbilden der STI-Bereiche 56 wird zum Beispiel ein Isolationsmaterial auf der Zwischenstruktur ausgebildet. Bei dem Isolationsmaterial kann es sich um ein Oxid wie Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon handeln, und es kann mithilfe einer chemischen Gasphasenabscheidung mit hochdichtem Plasma (HDP-CVD - High Density Plasma Chemical Vapor Deposition), einer FCVD (Flowable Chemical Vapor Deposition) (z.B. einer auf chemischer Gasphasenabscheidung (CVD) beruhenden Materialabscheidung in einem Remote-Plasma-System und mit nachträglichem Aushärten zwecks Umwandlung in ein anderes Material, wie beispielsweise ein Oxid) oder dergleichen oder einer Kombination davon ausgebildet werden. Es können andere mithilfe eines beliebigen geeigneten Prozesses ausgebildete Isolationsmaterialien verwendet werden. Bei der dargestellten Ausführungsform handelt es sich bei dem Isolationsmaterial um mithilfe eines FCVD-Prozesses ausgebildetes Siliziumoxid. Wenn das Isolationsmaterial ausgebildet ist, kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isolationsmaterial so ausgebildet, dass überschüssiges Isolationsmaterial die Finnen 52 bedeckt. Manche Ausführungsformen können mehrere Schichten benutzen. Bei manchen Ausführungsformen kann zum Beispiel zunächst eine (nicht gezeigte) Auskleidung (Liner) auf einer Oberfläche des Substrats 50 und der Finnen 52 ausgebildet werden. Danach kann ein Füllmaterial wie die oben erläuterten auf der Auskleidung ausgebildet werden. An dem Isolationsmaterial wird zum Entfernen überschüssigen Isolationsmaterials auf den Finnen 52 ein Entfernungsprozess durchgeführt. Bei manchen Ausführungsformen können ein Planarisierungsprozess wie chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen benutzt werden. Durch den Planarisierungsprozess werden die Finnen 52 so freigelegt, dass die oberen Flächen der Finnen 52 und das Isolationsmaterial nach Abschluss des Planarisierungsprozesses plan sind. Das Isolationsmaterial wird dann ausgenommen, wobei verbleibende Teile davon die STI-Bereiche 56 bilden. Das Isolationsmaterial wird so ausgenommen, dass obere Teile von Finnen 52 im Bereich 50N und im Bereich 50P zwischen benachbarten STI-Bereichen 56 vorragen. Darüber hinaus können die oberen Flächen der STI-Bereiche 56 wie dargestellt eine flache Oberfläche, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 56 können durch entsprechendes Ätzen flach, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 56 können mithilfe eines geeigneten Ätzprozesses, wie beispielsweise eines dem Material des Isolationsmaterials gegenüber selektiven (bei dem z.B. das Isolationsmaterial schneller geätzt wird als das Material der Finnen 52), ausgenommen werden. Es kann zum Beispiel eine chemische Oxidentfernung in einem geeigneten Ätzprozess zum Beispiel mithilfe von verdünnter Fluorwasserstoffsäure (vFW-Säure) erfolgen.
  • Bei dem oben beschriebenen Prozess handelt es sich nur um ein Beispiel dafür, wie die Finnen 52 ausgebildet werden können. Bei manchen Ausführungsformen können die Finnen mithilfe eines epitaktischen Aufwachsprozesses ausgebildet werden. Es kann beispielsweise eine Dielektrikumschicht auf einer oberen Fläche des Substrats 50 ausgebildet werden, und zum Freilegen des darunterliegenden Substrats 50 können Gräben in die Dielektrikumschicht geätzt werden. In den Gräben können epitaktisch homoepitaktische Strukturen aufgewachsen werden, und die Dielektrikumschicht kann so ausgenommen werden, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorragen und so Finnen bilden. Zusätzlich dazu können bei manchen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 benutzt werden. Wenn das Isolationsmaterial der STI-Bereiche 56 mit den Finnen 52 planarisiert worden ist, können die Finnen 52 zum Beispiel ausgenommen werden, und es kann ein sich von den Finnen 52 unterscheidendes Material epitaktisch auf die ausgenommenen Finnen 52 aufgewachsen werden. Bei solchen Ausführungsformen umfassen die Finnen 52 sowohl das ausgenommene Material als auch das auf dem ausgenommenen Material angeordnete epitaktisch aufgewachsene Material. Bei noch einer weiteren Ausführungsform kann eine Dielektrikumschicht auf einer oberen Fläche des Substrats 50 ausgebildet werden, und es können Gräben in die Dielektrikumschicht geätzt werden. Dann können unter Verwendung eines sich von dem Substrat 50 unterscheidenden Materials epitaktisch heteroepitaktische Strukturen in den Gräben aufgewachsen werden, und die Dielektrikumschicht kann so ausgenommen werden, dass die heteroepitaktischen Strukturen von der Dielektrikumschicht vorragen und so die Finnen 52 bilden. Bei manchen Ausführungsformen, bei denen epitaktisch homoepitaktische oder heteroepitaktische Strukturen aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien in situ beim Aufwachsen dotiert werden, wodurch sich vorhergehende und nachfolgende Implantationen vermeiden lassen, wobei jedoch In-situ- und Implantationsdotieren zusammen erfolgen können.
  • Es könnte darüber hinaus noch vorteilhaft sein, im Bereich 50N (z.B. einem NMOS-Bereich) ein Material epitaktisch aufzuwachsen, das sich vom Material in Bereich 50P (z.B. einem PMOS-Bereich) unterscheidet. Bei diversen Ausführungsformen können obere Teile der Finnen 52 aus Siliciumgermanium (SixGe1-x, wobei x im Bereich von etwa 0 bis 1 liegen kann), Siliciumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen ausgebildet werden. Zu den zum Ausbilden des III-V-Verbindungshalbleiters verfügbaren Materialien gehören unter anderem beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Darüber hinaus können in den Finnen 52 und/oder dem Substrat 50 entsprechende (nicht gezeigte) Wannen ausgebildet werden. Bei manchen Ausführungsformen kann in dem Bereich 50N eine p-Wanne und in dem Bereich 50P eine n-Wanne ausgebildet werden. Bei manchen Ausführungsformen kann sowohl in dem Bereich 50N als auch in dem Bereich 50P eine p-Wanne oder eine n-Wanne ausgebildet werden.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen lassen sich die verschiedenen Implantationsschritte für Bereich 50N und Bereich 50P mithilfe eines Fotolacks oder anderer Masken (nicht gezeigt) erzielen. So kann zum Beispiel auf den Finnen 52 und den STI-Bereichen 56 im Bereich 50N ein Fotolack ausgebildet werden. Der Fotolack wird so strukturiert, dass der Bereich 50P des Substrats 50, wie ein PMOS-Bereich, freigelegt wird. Der Fotolack kann mithilfe einer Aufschleudertechnik ausgebildet und mithilfe geeigneter Fotolithografietechniken strukturiert werden. Wenn der Fotolack strukturiert ist, wird im Bereich 50P eine Implantation von n-leitenden Fremdatomen durchgeführt, und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass n-leitende Fremdatome in den Bereich 50N, wie einen NMOS-Bereich, implantiert werden. Bei den n-leitenden Fremdstoffen kann es sich um Phosphor, Arsen, Antimon oder dergleichen handeln, das in einer Konzentration von maximal 1018 cm-3, wie beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3, in den Bereich implantiert wird. Nach der Implantation wird der Fotolack beispielsweise mithilfe eines geeigneten Verbrennungsprozesses entfernt.
  • Nach dem Implantieren des Bereichs 50P wird auf den Finnen 52 und den STI-Bereichen 56 im Bereich 50P ein Fotolack ausgebildet. Der Fotolack wird so strukturiert, dass der Bereich 50N des Substrats 50, wie beispielsweise ein NMOS-Bereich, freigelegt wird. Der Fotolack kann mithilfe einer Aufschleudertechnik ausgebildet und mithilfe geeigneter Fotolithografietechniken strukturiert werden. Wenn der Fotolack strukturiert ist, wird im Bereich 50N eine Implantation von p-leitenden Fremdatomen durchgeführt, und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass p-leitende Fremdatome in den Bereich 50P, wie beispielsweise einen PMOS-Bereich, implantiert werden. Bei den p-leitenden Fremdatomen kann es sich um Bor, BF2, Indium oder dergleichen handeln, das in einer Konzentration von maximal 1018 cm-3, wie beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3, in den Bereich implantiert wird. Nach der Implantation kann der Fotolack beispielsweise mithilfe eines geeigneten Verbrennungsprozesses entfernt werden.
  • Nach den Implantationen im Bereich 50N und im Bereich 50P kann zum Aktivieren der implantierten p-leitenden und/oder n-leitenden Fremdatome ein Tempern erfolgen. Bei manchen Ausführungsformen können die aufgewachsenen Materialien für epitaktische Finnen in situ beim Aufwachsen dotiert werden, wodurch sich die Implantationen vermeiden lassen, wobei jedoch In-situ- und Implantationsdotieren zusammen erfolgen können.
  • In 5 wird eine Dummy-Dielektrikumschicht 60 auf den Finnen 52 ausgebildet. Bei der Dummy-Dielektrikumschicht 60 kann es sich zum Beispiel um Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen handeln, und sie kann geeigneten Techniken entsprechend abgeschieden oder thermisch aufgewachsen werden. Auf der Dummy-Dielektrikumschicht 60 wird eine Dummy-Gate-Schicht 62 und auf der Dummy-Gate-Schicht 62 eine Maskenschicht 64 ausgebildet. Die Dummy-Gate-Schicht 62 kann auf der Dummy-Dielektrikumschicht 60 abgeschieden und dann beispielsweise mithilfe eines CMP planarisiert werden. Die Maskenschicht 64 kann auf der Dummy-Gate-Schicht 62 abgeschieden werden. Bei der Dummy-Gate-Schicht 62 kann es sich um ein leitfähiges Material handeln, das aus einer Gruppe ausgewählt sein kann, zu der amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gehören. Die Dummy-Gate-Schicht 62 kann über physische Gasphasenabscheidung (PVD), CVD, Aufsputtern oder andere in der Technik bekannte und verwendete Techniken zum Abscheiden von leitfähigen Materialien abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien hergestellt werden, die beim Ätzen von Isolationsbereichen eine hohe Ätzselektivität aufweisen. Die Maskenschicht 64 kann beispielsweise SiN, SiON oder dergleichen enthalten. Bei diesem Beispiel werden eine einzige Dummy-Gate-Schicht 62 und eine einzige Maskenschicht 64 auf dem Bereich 50N und dem Bereich 50P ausgebildet. Es sei angemerkt, dass die Dummy-Dielektrikumschicht 60 lediglich zum Zwecke der Veranschaulichung so gezeigt ist, dass sie nur die Finnen 52 bedeckt. Bei manchen Ausführungsformen kann die Dummy-Dielektrikumschicht 60 so abgeschieden werden, dass sie die STI-Bereiche 56 bedeckt und sich zwischen der Dummy-Gate-Schicht 62 und den STI-Bereichen 56 erstreckt.
  • In 6 wird die Maskenschicht 64 zwecks Bildens von Masken 74 mithilfe geeigneter Fotolithografie- und Ätztechniken strukturiert. Die Struktur der Masken 74 wird dann zwecks Bildens von Dummy-Gates 72 mithilfe einer geeigneten Ätztechnik auf die Dummy-Gate-Schicht 62 übertragen. Die Struktur der Masken 74 wird ferner zwecks Bildens von Dummy-Gate-Dielektrika 70 auf die Dummy-Dielektrikumschicht 60 übertragen. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche der Finnen 52. Die Struktur der Masken 74 kann zum physischen Trennen der einzelnen Dummy-Gates 72 von benachbarten Dummy-Gates benutzt werden. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung jeweiliger epitaktischer Finnen 52 verläuft.
  • Die 7A bis 17E sind Querschnittsansichten zu weiteren Zwischenstufen bei der Herstellung von FinFET gemäß einigen Ausführungsformen. Die 7A bis 17E stellen Merkmale im Bereich 50N und im Bereich 50P dar. Die dargestellten Strukturen können sowohl für den Bereich 50N als auch für den Bereich 50P geeignet sein. Unterschiede (sofern vorhanden) zwischen den Strukturen des Bereichs 50N und des Bereichs 50P werden in dem zu jeder Figur gehörenden Text beschrieben. Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A und 17A sind entlang des in 1 dargestellten Referenzquerschnitts A-A dargestellt. Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B und 17B sind entlang des in 1 dargestellten Referenzquerschnitts B-B dargestellt. Die 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C und 17C sind entlang des in 1 dargestellten Referenzquerschnitts C-C dargestellt. Die 7D, 8D, 9D, 10D, 11D, 12D, 13D, 14D, 15D, 16D und 17D sind entlang des in 1 dargestellten Referenzquerschnitts D-D dargestellt. Die 7E, 8E, 9E, 10E, 11E, 12E, 13E, 14E, 15E, 16E und 17E sind entlang des in 1 dargestellten Referenzquerschnitts E-E dargestellt.
  • In den 7A bis 7E wird auf freiliegenden Flächen der Masken 74, der Dummy-Gates 72, der Dummy-Gate-Dielektrika 70, der STI-Bereiche 56 und/oder der Finnen 52 eine erste Gate-Spacer-Schicht 80 ausgebildet. Die erste Gate-Spacer-Schicht 80 wird aus einem dielektrischen Material wie Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, Siliziumoxycarbid, Silizium, Metalloxiden oder dergleichen oder einer Kombination davon gebildet und kann mithilfe eines konformen Abscheidungsprozesses wie CVD, PECVD oder dergleichen ausgebildet werden.
  • Nach dem Bilden der ersten Gate-Spacer-Schicht 80 werden Implantationen für leicht dotierte Source-Drain-Gebiete 82 (LDD-Gebiete) durchgeführt. Bei den Ausführungsformen mit verschiedenen Bauelementtypen kann eine Maske, wie beispielsweise ein Fotolack, auf dem Bereich 50N ausgebildet werden, während der Bereich 50P freiliegt, und es können Fremdatome von entsprechendem Typ (z.B. p-leitend) in die freiliegenden Finnen 52 im Bereich 50P implantiert werden. Dann kann die Maske entfernt werden. Danach kann eine Maske, wie beispielsweise ein Fotolack, auf dem Bereich 50P ausgebildet werden, während der Bereich 50N freiliegt, und es können Fremdatome von entsprechendem Typ (z.B. n-leitend) in die freiliegenden Finnen 52 im Bereich 50N implantiert werden. Dann kann die Maske entfernt werden. Bei den n-leitenden Fremdstoffen kann es sich um beliebige der bereits erläuterten n-leitenden Fremdstoffe handeln und bei den p-leitenden Fremdstoffen um beliebige der bereits erläuterten p-leitenden Fremdstoffe. Die leicht dotierten Source-Drain-Gebiete können eine Fremdstoffkonzentration von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Ein Tempern kann zum Aktivieren der implantierten Fremdatome dienen.
  • Nach dem Bilden der LDD-Gebiete 82 wird auf der ersten Gate-Spacer-Schicht 80 eine zweite Gate-Spacer-Schicht 84 ausgebildet. Die zweite Gate-Spacer-Schicht 84 wird aus einem dielektrischen Material wie Siliziumoxid, Siliziumoxynitrid, Siliziumoxycarbonitrid, Siliziumnitrid oder dergleichen oder einer Kombination davon gebildet und kann mithilfe eines konformen Abscheidungsprozesses wie CVD, PECVD oder dergleichen ausgebildet werden. Die zweite Gate-Spacer-Schicht 84 wird dotiert und kann mit n-leitenden Fremdstoffen (z.B. Phosphor) oder p-leitenden Fremdstoffen (z.B. Bor) dotiert werden. Es sei angemerkt, dass die zweite Gate-Spacer-Schicht 84 aus einem anderen dielektrischen Material besteht als die erste Gate-Spacer-Schicht 80. Die zweite Gate-Spacer-Schicht 84 und die erste Gate-Spacer-Schicht 80 weisen im gleichen Ätzprozess eine hohe Ätzselektivität auf, z.B. ist die Ätzrate der zweiten Gate-Spacer-Schicht 84 in dem Ätzprozess höher als die der ersten Gate-Spacer-Schicht 80. Wie weiter unten noch erläutert wird, wird die zweite Gate-Spacer-Schicht 84 bei der nachfolgenden Bearbeitung dotiert, wodurch sich die Ätzselektivität zwischen der zweiten Gate-Spacer-Schicht 84 und der ersten Gate-Spacer-Schicht 80 weiter erhöht.
  • Nach dem Bilden der zweiten Gate-Spacer-Schicht 84 wird darauf eine dritte Gate-Spacer-Schicht 90 ausgebildet. Die dritte Gate-Spacer-Schicht 90 wird aus einem dielektrischen Material gebildet, das unter den möglichen dielektrischen Materialien für die zweite Gate-Spacer-Schicht 84 ausgewählt wird, und kann mithilfe eines Verfahrens, das unter den möglichen Verfahren zum Bilden der zweiten Gate-Spacer-Schicht 84 ausgewählt wird, oder mithilfe eines anderen Verfahrens gebildet werden. Bei manchen Ausführungsformen wird die dritte Gate-Spacer-Schicht 90 aus einem anderen Material gebildet als die zweite Gate-Spacer-Schicht 84.
  • Die dritte Gate-Spacer-Schicht 90 wird insbesondere aus dem gleichen dielektrischen Material gebildet wie die zweite Gate-Spacer-Schicht 84, so dass die dritte Gate-Spacer-Schicht 90 ebenfalls eine hohe Ätzselektivität im Vergleich zu der ersten Gate-Spacer-Schicht 80 aufweist. Wie weiter unten noch erläutert wird, wird die dritte Gate-Spacer-Schicht 90 bei der nachfolgenden Bearbeitung ebenfalls dotiert, wodurch sich die Ätzselektivität zwischen der dritten Gate-Spacer-Schicht 90 und der ersten Gate-Spacer-Schicht 80 noch weiter erhöht.
  • In den 8A bis 8E werden in den Finnen 52 epitaktische Source-Drain-Gebiete 92 ausgebildet, die in den entsprechenden Kanalbereichen 58 für Verspannung sorgen, wodurch sich die Leistung verbessert. Die epitaktischen Source-Drain-Gebiete 92 werden in den Finnen 52 so ausgebildet, dass jedes Dummy-Gate 72 zwischen zwei entsprechenden benachbarten epitaktischen Source-Drain-Gebieten 92 angeordnet ist. Bei manchen Ausführungsformen können sich die epitaktischen Source-Drain-Gebiete 92 in die Finnen 52 hinein erstrecken und auch durch sie hindurch verlaufen. Die erste Gate-Spacer-Schicht 80, die zweite Gate-Spacer-Schicht 84 und die dritte Gate-Spacer-Schicht 90 werden dazu benutzt, die epitaktischen Source-Drain-Gebiete 92 um einen entsprechenden seitlichen Abstand von den Dummy-Gates 72 zu trennen, damit die epitaktischen Source-Drain-Gebiete 92 später ausgebildete Gates der entstehenden FinFET nicht kurzschließen.
  • Die epitaktischen Source-Drain-Gebiete 92 im Bereich 50N, z.B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z.B. des PMOS-Bereichs, und Ätzen von Source-Drain-Gebieten der Finnen 52 im Bereich 50N zum Ausbilden von Ausnehmungen in den Finnen 52 ausgebildet werden. Dann werden die epitaktischen Source-Drain-Gebiete 92 im Bereich 50N in den Ausnehmungen epitaktisch aufgewachsen. Die epitaktischen Source-Drain-Gebiete 92 können ein beliebiges entsprechendes Material enthalten, das für n-leitende FinFET geeignet ist. Wenn die Finne 52 beispielsweise aus Silizium besteht, können die epitaktischen Source-Drain-Gebiete 92 im Bereich 50N Materialien enthalten, die im Kanalbereich 58 eine Zugspannung ausüben, wie Silizium, SiC, SiCP, SiP oder dergleichen. Die epitaktischen Source-Drain-Gebiete 92 im Bereich 50N können im Vergleich zu entsprechenden Oberflächen der Finnen 52 erhöhte Oberflächen sowie Facetten aufweisen.
  • Die epitaktischen Source-Drain-Gebiete 92 im Bereich 50P, z.B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z.B. des NMOS-Bereichs, und Ätzen von Source-Drain-Gebieten der Finnen 52 im Bereich 50P zum Ausbilden von Ausnehmungen in den Finnen 52 ausgebildet werden. Dann werden die epitaktischen Source-Drain-Gebiete 92 im Bereich 50P in den Ausnehmungen epitaktisch aufgewachsen. Die epitaktischen Source-Drain-Gebiete 92 können ein beliebiges entsprechendes Material enthalten, das für p-leitende FinFET geeignet ist. Wenn die Finne 52 beispielsweise aus Silizium besteht, können die epitaktischen Source-Drain-Gebiete 92 im Bereich 50P Materialien umfassen, die im Kanalbereich 58 eine Stauchung ausüben, wie SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source-Drain-Gebiete 92 im Bereich 50P können im Vergleich zu entsprechenden Oberflächen der Finnen 52 ebenfalls erhöhte Oberflächen sowie Facetten aufweisen.
  • Bei manchen Ausführungsformen wird die dritte Gate-Spacer-Schicht 90 im Verlauf des Prozesses zum Bilden der epitaktischen Source-Drain-Gebiete 92 ausgebildet, und es kann in jedem Bereich eine dritte Gate-Spacer-Schicht 90 ausgebildet werden. Es kann zum Beispiel mit den epitaktischen Source-Drain-Gebieten 92 im Bereich 50N eine dritte Gate-Spacer-Schicht 90 gebildet werden, während der Bereich 50P maskiert wird, und mit den epitaktischen Source-Drain-Gebieten 92 im Bereich 50P kann eine dritte Gate-Spacer-Schicht 90 gebildet werden, während der Bereich 50N maskiert wird. Die dritte Gate-Spacer-Schicht 90 dient beim Ausnehmen der Source-Drain-Gebiete der Finnen 52 als zusätzliche Ätzmaske, die vertikale Teile der zweiten Gate-Spacer-Schicht 84 beim Ätzen der Source-Drain-Gebiete der Finnen 52 schützt. Die Source-Drain-Ausnehmungen können daher mit einer größeren Tiefe und einer geringeren Breite ausgebildet werden.
  • Beim Ausnehmen der Source-Drain-Gebiete der Finnen 52 werden die erste Gate-Spacer-Schicht 80, die zweite Gate-Spacer-Schicht 84 und die dritte Gate-Spacer-Schicht 90 geätzt. Es werden Öffnungen in der ersten Gate-Spacer-Schicht 80, der zweiten Gate-Spacer-Schicht 84 und der dritten Gate-Spacer-Schicht 90 gebildet, die die Source-Drain-Gebiete der Finnen 52 freilegen, und zum Bilden der Ausnehmungen für die epitaktischen Source-Drain-Gebiete 92 bis in die Finnen 52 hinein verlängert. Bei dem Ätzen kann es sich z.B. um ein anisotropisches Ätzen wie Trockenätzen handeln. Die erste Gate-Spacer-Schicht 80, die zweite Gate-Spacer-Schicht 84 und die dritte Gate-Spacer-Schicht 90 können in verschiedenen Prozessen geätzt werden (oder auch nicht).
  • In die epitaktischen Source-Drain-Gebiete 92 und/oder die Finnen 52 können zum Bilden von Source-Drain-Gebieten in einem ähnlichen Prozess wie dem bereits für das Bilden von leicht dotierten Source-Drain-Gebieten erläuterten Dotierstoffe implantiert werden, woraufhin ein Tempern erfolgt. Die Source-Drain-Gebiete können eine Fremdstoffkonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Bei den n-leitenden und/oder den p-leitenden Fremdstoffen für Source-Drain-Gebiete kann es sich um beliebige der bereits erläuterten Fremdstoffe handeln. Bei manchen Ausführungsformen können die epitaktischen Source-Drain-Gebiete 92 in situ beim Aufwachsen dotiert werden.
  • Infolge der zum Bilden der epitaktischen Source-Drain-Gebiete 92 im Bereich 50N und im Bereich 50P benutzten Epitaxieprozesse weisen obere Flächen der epitaktischen Source-Drain-Gebiete Facetten auf, die sich über Seitenwände der Finnen 52 hinaus seitlich nach außen erstrecken. Bei manchen Ausführungsformen führen diese Facetten dazu, dass benachbarte epitaktische Source-Drain-Gebiete 92 des gleichen FinFET wie dargestellt miteinander verschmelzen. Unterhalb der miteinander verschmolzenen epitaktischen Source-Drain-Gebiete 92 werden zwischen benachbarten Finnen 52 Lücken 94 ausgebildet. Zwei oder mehr benachbarte Bereiche können miteinander verschmelzen. Bei anderen Ausführungsformen (die nachfolgend weiter erläutert werden) bleiben benachbarte epitaktische Source-Drain-Gebiete 92 nach Abschluss des Epitaxieprozesses voneinander getrennt.
  • Beim Dotieren der epitaktischen Source-Drain-Gebiete 92 können auch die erste Gate-Spacer-Schicht 80, die zweite Gate-Spacer-Schicht 84 und die dritte Gate-Spacer-Schicht 90 dotiert werden. Wenn das Dotieren durch Implantieren erfolgt, können beispielsweise einige Fremdatome in die diversen Spacer implantiert werden. Wenn das Dotieren in situ beim Aufwachsen erfolgt, können die diversen Spacer gleichermaßen den Dotierstoff-Precursors im Epitaxieprozess ausgesetzt werden. Da die dritte Gate-Spacer-Schicht 90 die zweite Gate-Spacer-Schicht 84 bedeckt, kann die zweite Gate-Spacer-Schicht 84 eine geringere Dotierstoffkonzentration aufweisen als die dritte Gate-Spacer-Schicht 90. Da die zweite Gate-Spacer-Schicht 84 die erste Gate-Spacer-Schicht 80 bedeckt, kann die erste Gate-Spacer-Schicht 80 gleichermaßen eine geringere Dotierstoffkonzentration aufweisen als die zweite Gate-Spacer-Schicht 84. Darüber hinaus können einige Bereiche (z.B. obere Bereiche) der ersten Gate-Spacer-Schicht 80, der zweiten Gate-Spacer-Schicht 84 und der dritten Gate-Spacer-Schicht 90 mit einer höheren Fremdstoffkonzentration dotiert sein als andere Bereiche (z.B. untere Bereiche) der Spacer-Schichten. Aufgrund der oben erläuterten Maskierungsschritte werden die erste Gate-Spacer-Schicht 80, die zweite Gate-Spacer-Schicht 84 und die dritte Gate-Spacer-Schicht 90 im Bereich 50N mit den gleichen Fremdstoffen dotiert wie die epitaktischen Source-Drain-Gebiete 92 im Bereich 50N. Gleichermaßen werden die erste Gate-Spacer-Schicht 80, die zweite Gate-Spacer-Schicht 84 und die dritte Gate-Spacer-Schicht 90 im Bereich 50P mit den gleichen Fremdstoffen dotiert wie die epitaktischen Source-Drain-Gebiete 92 im Bereich 50P. Der Leitfähigkeitstyp (z.B. Majoritätsladungsträgertyp) jedes epitaktischen Source-Drain-Gebiets 92 gleicht dem der Teile der ersten Gate-Spacer-Schicht 80, der zweiten Gate-Spacer-Schicht 84 und der dritten Gate-Spacer-Schicht 90 neben dem epitaktischen Source-Drain-Gebiet 92.
  • Nach dem Bilden der epitaktischen Source-Drain-Gebiete 92 bilden verbleibende Teile der ersten Gate-Spacer-Schicht 80 beziehungsweise der zweiten Gate-Spacer-Schicht 84 erste Gate-Spacer 86 beziehungsweise zweite Gate-Spacer 88. Darüber hinaus wird die dritte Gate-Spacer-Schicht 90 teilweise entfernt. Das Entfernen kann mithilfe eines geeigneten Ätzprozesses, wie beispielsweise eines Nassätzens unter Verwendung von heißer H3PO4, erfolgen. Bei manchen Ausführungsformen verbleiben nach dem Entfernen Restteile der dritten Gate-Spacer-Schicht 90, die zwischen den zweiten Gate-Spacern 88 und den erhöhten Flächen der epitaktischen Source-Drain-Gebiete 92 und in den Lücken 94 der epitaktischen Source-Drain-Gebiete 92 angeordnet sind. Die Restteile der dritten Gate-Spacer-Schicht 90 werden als Rest-Spacer 96 (residual spacer) bezeichnet.
  • In den 9A bis 9E wird an den zweiten Gate-Spacern 88 und auf den epitaktischen Source-Drain-Gebieten 92 und den Rest-Spacern 96 eine Kontaktätzstoppschicht (KÄSS) 98 gebildet. Die KÄSS 98 kann aus einem dielektrischen Material gebildet werden, das unter den möglichen dielektrischen Materialien für die erste Gate-Spacer-Schicht 80 ausgewählt wird, oder ein anderes dielektrisches Material enthalten. Die KÄSS 98 kann mithilfe eines Verfahrens gebildet werden, das unter den möglichen Verfahren zum Bilden der ersten Gate-Spacer-Schicht 80 ausgewählt wird, oder mithilfe eines anderen Verfahrens. Es sei angemerkt, dass die KÄSS 98 aus einem anderen dielektrischen Material besteht als die zweite Gate-Spacer-Schicht 84. Die zweite Gate-Spacer-Schicht 84 und die KÄSS 98 weisen im gleichen Ätzprozess eine hohe Ätzselektivität auf, z.B. ist die Ätzrate der zweiten Gate-Spacer-Schicht 84 in dem Ätzprozess höher als die der KÄSS 98. Bei manchen Ausführungsformen werden die KÄSS 98 und die erste Gate-Spacer-Schicht 80 aus dem gleichen dielektrischen Material gebildet.
  • Darüber hinaus wird ein erstes Zwischenschichtdielektrikum (ZSD) 100 auf der KÄSS 98 abgeschieden. Das erste ZSD 100 kann aus einem dielektrischen Material gebildet und mithilfe eines beliebigen geeigneten Verfahrens, wie CVD, plasmaunterstützter CVD (PECVD) oder FCVD, abgeschieden werden. Zu dielektrischen Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gehören. Es können andere mithilfe eines beliebigen geeigneten Prozesses ausgebildete Isolationsmaterialien verwendet werden.
  • In 10A bis 10E kann ein Planarisierungsprozess wie CMP durchgeführt werden, um die obere Fläche des ersten ZSD 100 mit den oberen Flächen der Dummy-Gates 72 oder der Masken 74 auf gleiche Höhe zu bringen. Der Planarisierungsprozess entfernt Teile der KÄSS 98 auf den Masken 74 und kann auch die Masken 74 auf den Dummy-Gates 72 entfernen. Nach dem Planarisierungsprozess liegen obere Flächen der Dummy-Gates 72, der ersten Gate-Spacer 86, der zweiten Gate-Spacer 88, der KÄSS 98 und des ersten ZSD 100 auf gleicher Höhe. Dementsprechend werden die oberen Flächen der Dummy-Gates 72 im ersten ZSD 100 freigelegt. Bei manchen Ausführungsformen können die Masken 74 verbleiben, wobei dann der Planarisierungsprozess die obere Fläche des ersten ZSD 100 mit den oberen Flächen der Masken 74 auf gleiche Höhe bringt.
  • In den 11A bis 11E werden die Dummy-Gates 72 und, sofern vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, so dass die Ausnehmungen 104 gebildet werden. Die Dummy-Gate-Dielektrika 70 in den Ausnehmungen 104 können ebenfalls entfernt werden. Bei manchen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die Dummy-Gate-Dielektrika 70 verbleiben und werden über die Ausnehmungen 104 freigelegt. Bei manchen Ausführungsformen werden die Dummy-Gate-Dielektrika 70 aus Ausnehmungen 104 in einem ersten Bereich eines Die (z.B. einem Kernlogikbereich) entfernt und verbleiben in Ausnehmungen 104 in einem zweiten Bereich des Die (z.B. einem Ein-/Ausgabe-Bereich). Bei manchen Ausführungsformen werden die Dummy-Gates 72 mithilfe eines anisotropen Trockenätzprozesses entfernt. Der Ätzprozess kann zum Beispiel einen Trockenätzprozess umfassen, bei dem Reaktionsgase verwendet werden, die gezielt die Dummy-Gates 72 ätzen, ohne die ersten Gate-Spacer 86, die zweiten Gate-Spacer 88, die KÄSS 98 oder das erste ZSD 100 mit zu ätzen. Jede Ausnehmung 104 legt einen Kanalbereich 58 einer entsprechenden Finne 52 frei. Jeder Kanalbereich 58 liegt zwischen zwei benachbarten epitaktischen Source-Drain-Gebieten 92. Beim Entfernen können die Dummy-Gate-Dielektrika 70 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Gate-Dielektrika 70 können dann nach dem Entfernen der Dummy-Gates 72 wahlweise entfernt werden.
  • In den 12A bis 12E werden Gate-Dielektrika 106 und Gate-Elektroden 108 für Ersatz-Gates gebildet. 12F stellt eine genauere Ansicht des Bereichs 10 in 12B dar. Die Gate-Dielektrika 106 werden konform in den Ausnehmungen 104 wie beispielsweise auf den oberen Flächen und an den Seitenwänden der Finnen 52 und den Seitenwänden der ersten Gate-Spacer 86 abgeschieden. Die Gate-Dielektrika 106 können ebenfalls auf der oberen Fläche des ersten ZSD 100 ausgebildet werden. Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrika 106 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. Bei manchen Ausführungsformen weisen die Gate-Dielektrika 106 ein High-k-Dielektrikummaterial auf, und bei diesen Ausführungsformen können die Gate-Dielektrika 106 einen k-Wert von mehr als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Zu den Bildungsverfahren für die Gate-Dielektrika 106 kann Molekularstrahlabscheiden (MBD - Molecular-Beam Deposition), ALD, PECVD und dergleichen gehören. Bei Ausführungsformen, bei denen die Dummy-Gate-Dielektrika 70 in den Ausnehmungen 104 verbleiben, enthalten die Gate-Dielektrika 106 ein Material der Dummy-Gate-Dielektrika 70 (z.B. SiO2).
  • Die Gate-Elektroden 108 werden jeweils auf den Gate-Dielektrika 106 abgeschieden und füllen die verbleibenden Teile der Ausnehmungen 104. Die Gate-Elektroden 108 können ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen oder mehrere Schichten davon aufweisen. Zum Beispiel ist in den 12A bis 12D zwar eine einschichtige Gate-Elektrode 108 dargestellt, sie kann jedoch eine beliebige Anzahl Auskleidungsschichten 108A, eine beliebige Anzahl Arbeitsfunktionabstimmschichten 108B und ein Füllmaterial 108C wie in 12F dargestellt umfassen. Nach dem Auffüllen der Gate-Elektroden 108 kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die überschüssigen Teile der Gate-Dielektrika 106 und das Material der Gate-Elektroden 108 zu entfernen, wobei sich die überschüssigen Teile auf der oberen Fläche des ersten ZSD 100 befinden. Die verbleibenden Teile des Materials der Gate-Elektroden 108 und der Gate-Dielektrika 106 bilden somit Ersatz-Gates der entstehenden FinFET. Die Gate-Elektroden 108 und die Gate-Dielektrika 106 können zusammen als „Gate-Stapel“ bezeichnet werden. Das Gate und die Gate-Stapel können sich an Seitenwänden eines Kanalbereichs 58 der Finnen 52 entlang erstrecken.
  • Das Ausbilden der Gate-Dielektrika 106 im Bereich 50N und im Bereich 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrika 106 in jedem Bereich aus dem gleichen Material gebildet werden, und das Ausbilden der Gate-Elektroden 108 kann gleichzeitig erfolgen, so dass sie in jedem Bereich aus dem gleichen Material gebildet werden. Bei manchen Ausführungsformen können die Gate-Dielektrika 106 in jedem Bereich mithilfe verschiedener Prozesse ausgebildet werden, so dass sie aus unterschiedlichem Material bestehen können, und/oder die Gate-Elektroden 108 in jedem Bereich können mithilfe verschiedener Prozesse ausgebildet werden, so dass sie aus unterschiedlichem Material bestehen können. Wenn verschiedene Prozesse verwendet werden, können zum Maskieren und Freilegen entsprechender Bereiche diverse Maskierungsschritte benutzt werden.
  • In den 13A bis 13E werden Schutzkappen 110 auf dem ersten ZSD 100 ausgebildet. Die Schutzkappen 110 werden das erste ZSD 100 bei nachfolgenden Ätzprozessen schützen und ein Entfernen des ersten ZSD 100 verhindern. Die Schutzkappen 110 können aus einem Material gebildet werden, das ein Metall enthält, wie Titannitrid, Titan, Tantalnitrid, Tantal oder dergleichen. Die Schutzkappen 110 können auch aus einem nichtmetallischen Material wie Siliziumnitrid, Siliziumcarbid oder dergleichen gebildet werden. Als Beispiel für das Ausbilden der Schutzkappen 110 kann das erste ZSD 100 z.B. mithilfe eines Rückätzprozesses ausgenommen werden. Die Schutzkappen 110 können dann mithilfe eines Abscheideprozesses wie PVD, Hochfrequenz-PVD (RFPVD - Radio Frequency PVD), Atomlagenabscheidung (ALD) oder dergleichen in den Ausnehmungen abgeschieden werden. Nach dem Abscheiden der Schutzkappen 110 kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die überschüssigen Teile der Schutzkappen 110 zu entfernen, wobei sich die überschüssigen Teile auf der oberen Fläche der Gate-Stapel und der Gate-Spacer befinden.
  • In den 14A bis 14E werden zum Verlängern der Lücken 94 an den Gate-Stapeln entlang einige oder alle der Rest-Spacer 96 und der zweiten Gate-Spacer 88 entfernt. Somit trennen die Lücken 94 nach dem Entfernen die Gate-Stapel von den epitaktischen Source-Drain-Gebieten 92. Die Lücken 94 trennen insbesondere Teile der ersten Gate-Spacer 86 physisch von Teilen der KÄSS 98. Darüber hinaus werden aufgrund des Entfernens der Rest-Spacer 96 die Lücken 94 unterhalb der epitaktischen Source-Drain-Gebiete 92 vergrößert.
  • Die Rest-Spacer 96 und die zweiten Gate-Spacer 88 werden mithilfe eines oder mehrerer Ätzprozesse entfernt. Wie oben angemerkt, werden die Rest-Spacer 96 und die zweiten Gate-Spacer 88 aus dem gleichen Material gebildet und weisen eine hohe Ätzselektivität im Vergleich zu dem Material der resten Gate-Spacer 86 und der KÄSS 98 auf. Anders ausgedrückt ätzen der oder die Ätzprozesse das Material der Rest-Spacer 96 und der zweiten Gate-Spacer 88 mit einer höheren Rate als das Material der ersten Gate-Spacer 86 und der KÄSS 98. Die Schutzkappen 110 verhindern (oder reduzieren zumindest) ein Entfernen des ersten ZSD 100 im Verlauf des oder der Ätzprozesse, da diese auch gegenüber dem Material des ZSD 100 selektiv sein können.
  • Bei manchen Ausführungsformen handelt es sich bei dem oder den Ätzprozessen um einen einzelnen Ätzprozess. Bei dem einzelnen Ätzprozess handelt es sich um ein Nassätzen, das mit Ätzmitteln einschließlich Wasser (H2O) und Fluorwasserstoffsäure (FW-Säure) in einer Umgebung erfolgt, die ein inertes Gas wie Stickstoff (N2) enthält. Der einzelne Ätzprozess wird bei einem geringen Druck, wie beispielsweise bei einem Druck im Bereich von 1 Torr bis etwa 25 Torr, und bei einer geringen Temperatur, wie einer Temperatur unter 0°C, durchgeführt. Die Gate-Stapel haben weniger seitlichen Halt, wenn sich die Lücken 94 an den Gate-Stapeln entlang erstrecken. Das Durchführen des einzelnen Ätzprozesses bei einer geringen Temperatur und geringem Druck kann dazu beitragen, dass eine Verformung der Gate-Stapel vermieden wird, wenn der seitliche Halt geringer ist.
  • Bei manchen Ausführungsformen gehören zu dem oder den Ätzprozessen ein erster und ein zweiter Ätzprozess. Wie oben erwähnt, können die Rest-Spacer 96 und die zweiten Gate-Spacer 88 mit Fremdstoffen der epitaktischen Source-Drain-Gebiete 92 dotiert werden, wenn die epitaktischen Source-Drain-Gebiete 92 gebildet werden, und obere Bereiche können mit einer höheren Fremdstoffkonzentration dotiert sein als untere Bereiche. Der erste Ätzprozess weist eine höhere Ätzrate bei höherer Fremdstoffkonzentration auf und wird zum Entfernen der oberen Bereiche der Rest-Spacer 96 und der zweiten Gate-Spacer 88 benutzt. Bei manchen Ausführungsformen handelt es sich bei dem ersten Ätzprozess um ein Nassätzen, das mit Ätzmitteln einschließlich Ammoniak (NH3) und Fluorwasserstoffsäure (FW-Säure) in einer Umgebung erfolgt, die ein inertes Gas wie Stickstoff (N2) enthält. Der zweite Ätzprozess weist eine höhere Ätzrate bei geringerer Fremdstoffkonzentration auf und wird zum Entfernen der unteren Bereiche der Rest-Spacer 96 und der zweiten Gate-Spacer 88 benutzt. Bei manchen Ausführungsformen handelt es sich bei dem zweiten Ätzprozess um ein Plasmaätzen, das mit Ätzmitteln einschließlich Stickstofftrifluorid (NF3) und Ammoniak (NH3) in einer Umgebung erfolgt, die ein inertes Gas wie Stickstoff (N2) enthält. Der erste und der zweite Ätzprozess werden auch bei einem geringen Druck, wie beispielsweise bei einem Druck im Bereich von 1 Torr bis etwa 25 Torr, und bei einer geringen Temperatur, wie einer Temperatur unter 0°C, durchgeführt.
  • Bei der gezeigten Ausführungsform werden die Rest-Spacer 96 und die zweiten Gate-Spacer 88 vollständig entfernt. Bei manchen Ausführungsformen werden die Rest-Spacer 96 und die zweiten Gate-Spacer 88 teilweise entfernt, und etwas dielektrisches Restmaterial der Rest-Spacer 96 und der zweiten Gate-Spacer 88 verbleibt. Wie nachfolgend erläutert ist, können ferner einige Rest-Spacer 96 und zweite Gate-Spacer 88 vollständig und andere Rest-Spacer 96 und zweite Gate-Spacer 88 teilweise entfernt werden.
  • In den 15A bis 15E wird auf den Schutzkappen 110, den ersten Gate-Spacern 86, der KÄSS 98, den Gate-Dielektrika 106 und den Gate-Elektroden 108 eine Dielektrikumschicht 114 gebildet. Die Dielektrikumschicht 114 kann aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, Siliziumoxycarbid oder dergleichen mithilfe eines Abscheidungsprozesses wie ALD gebildet werden. Es sei angemerkt, dass die Dielektrikumschicht 114 obere Teile der Lücken 94 teilweise füllt. Die Lücken 94 werden somit dicht verschlossen, so dass bei nachfolgender Bearbeitung kein Material darin abgeschieden werden kann.
  • In den 16A bis 16E kann zum Entfernen der Schutzkappen 110 und Teilen der Dielektrikumschicht 114 auf den Schutzkappen 110 ein Planarisierungsprozess durchgeführt werden. Bei dem Planarisierungsprozess kann es sich um ein Schleifen, ein CMP oder dergleichen handeln. Restteile der Dielektrikumschicht 114 bilden dielektrische Stöpsel 116, die die Lücken 94 dicht verschließen. Nach dem Planarisierungsprozess liegen obere Flächen des ersten ZSD 100, der dielektrischen Stöpsel 116, der ersten Gate-Spacer 86, der KÄSS 98, der Gate-Dielektrika 106 und der Gate-Elektroden 108 auf gleicher Höhe.
  • Bei manchen Ausführungsformen (nachfolgend in 18A, 19A und 20A dargestellt) wird der Planarisierungsprozess vor dem Bilden der Dielektrikumschicht 114 durchgeführt und die Planarisierung der Dielektrikumschicht 114 entfällt. Zum Beispiel kann ein einzelner Planarisierungsprozess zum Entfernen der Schutzkappen 110 durchgeführt werden. Nach dem Planarisierungsprozess kann die Dielektrikumschicht 114 auf der ersten ZSD 100 und in den oberen Teilen der Lücken 94 gebildet werden.
  • In den 17A bis 17E wird ein zweites ZSD 118 auf dem ersten ZSD 100 abgeschieden. Bei einer Ausführungsform handelt es sich bei dem zweiten ZSD 118 um eine fließfähige Beschichtung, die mithilfe eines Flowable-CVD-Verfahrens gebildet wird. Bei manchen Ausführungsformen wird das zweite ZSD 118 aus einem dielektrischen Material wie beispielsweise PSG, BSG, BPSG, USG oder dergleichen gebildet und kann mithilfe eines beliebigen geeigneten Verfahrens wie CVD und PECVD abgeschieden werden. Bei Ausführungsformen, bei denen eine Planarisierung der Dielektrikumschicht 114 entfällt, kann die Dielektrikumschicht 114 als Ätzstoppschicht zwischen dem ersten ZSD 100 und dem zweiten ZSD 118 verwendet werden.
  • Gemäß einigen Ausführungsformen wird vor dem Bilden des zweiten ZSD 118 der Gate-Stapel (einschließlich eines Gate-Dielektrikums 106 und einer entsprechenden darüberliegenden Gate-Elektrode 108) ausgenommen, so dass direkt über dem Gate-Stapel und zwischen benachbarten Teilen der ersten Gate-Spacer 86 eine Ausnehmung gebildet wird. Die Ausnehmung wird mit einer Gate-Maske 120 gefüllt, die eine oder mehrere Schichten aus dielektrischem Material wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfasst, gefolgt von einem Planarisierungsprozess zum Entfernen von überschüssigen Teilen des dielektrischen Materials auf dem ersten ZSD 100. Die Gate-Maske 120 wird seitlich zwischen je zwei ersten Gate-Spacern 86 angeordnet.
  • Darüber hinaus werden gemäß einigen Ausführungsformen Gate-Kontakte 122 und Source-Drain-Kontakte 124 in dem zweiten ZSD 118 und dem ersten ZSD 100 ausgebildet. Es werden Öffnungen für die Source-Drain-Kontakte 124 in dem ersten ZSD 100 und dem zweiten ZSD 118 und Öffnungen für den Gate-Kontakt 122 in dem zweiten ZSD 118 und der Gate-Maske 120 ausgebildet. Die Öffnungen können mithilfe geeigneter Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen und ein leitfähiges Material werden in den Öffnungen ausgebildet. Bei der Auskleidung kann es sich um Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen handeln. Bei dem leitfähigen Material kann es sich um Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen handeln. Die dielektrischen Stöpsel 116 verhindern, dass Material der Auskleidung oder leitfähiges Material in den Lücken 94 abgeschieden wird, was dazu beiträgt, dass ein Kurzschließen der Gate-Elektroden 108 und der epitaktischen Source-Drain-Gebiete 92 verhindert wird. Es kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um überschüssiges Material von einer Fläche des zweiten ZSD 118 zu entfernen. Die verbleibende Auskleidung und das verbleibende leitfähige Material bilden die Source-Drain-Kontakte 124 und die Gate-Kontakte 122 in den Öffnungen. Es kann ein Temperprozess durchgeführt werden, damit an der Grenzfläche zwischen den epitaktischen Source-Drain-Gebieten 92 und den Source-Drain-Kontakten 124 ein Silizid gebildet wird. Die Source-Drain-Kontakte 124 sind physisch und elektrisch mit den epitaktischen Source-Drain-Gebieten 92 gekoppelt. Die Gate-Kontakte 122 verlaufen so durch die Gate-Maske 120, dass sie die Gate-Elektroden 108 physisch und elektrisch koppeln. Die Source-Drain-Kontakte 124 und die Gate-Kontakte 122 können in unterschiedlichen Prozessen oder im gleichen Prozess ausgebildet werden. Die gezeigten einzelnen Source-Drain-Kontakte 124 und Gate-Kontakte 122 sind zwar mit dem gleichen Querschnitt ausgebildet, es versteht sich jedoch, dass sie mit verschiedenen Querschnitten ausgebildet werden können, was ein Kurzschließen der Kontakte verhindern kann.
  • Die 18A bis 18C stellen die entstehenden FinFET gemäß einigen Ausführungsformen dar. 18A verläuft entlang des in 1 dargestellten Referenzquerschnitts E-E und stellt sowohl den Bereich 50N als auch den Bereich 50P dar. 18B verläuft entlang des in 18A dargestellten Referenzquerschnitts B'-B' (z.B. im Bereich 50N), und 18C verläuft entlang des in 18A dargestellten Referenzquerschnitts C'-C' (z.B. im Bereich 50P). Die 18A bis 18C zeigen eine Ausführungsform, bei der die FinFET miteinander verschmolzene benachbarte epitaktische Source-Drain-Gebiete 92 aufweisen. Die FinFET können zwei oder mehr als zwei, wie beispielsweise vier, miteinander verschmolzene epitaktische Source-Drain-Gebiete 92 aufweisen.
  • Wie oben angemerkt können die Rest-Spacer 96 und die zweiten Gate-Spacer 88 in den Bereichen 50P und 50P mit verschiedenen Raten entfernt werden. Die Rest-Spacer 96 und die zweiten Gate-Spacer 88, die mit n-leitenden Fremdstoffen dotiert sind (z.B. im Bereich 50N), werden mit einer höheren Rate entfernt als die Rest-Spacer 96 und die zweiten Gate-Spacer 88, die mit p-leitenden Fremdstoffen dotiert sind (z.B. im Bereich 50P). Es verbleibt an sich ein gewisser Rest 130 im Bereich 50P, jedoch nicht im Bereich 50N. Bei dem Rest 130 kann es sich um dielektrisches Material der Rest-Spacer 96 und/oder der zweiten Gate-Spacer 88 handeln.
  • Darüber hinaus werden bei der gezeigten Ausführungsform vor dem Bilden der Dielektrikumschicht 114 die Schutzkappen 110 entfernt, und eine Planarisierung der Dielektrikumschicht 114 entfällt. Die Dielektrikumschicht 114 kann somit als Ätzstoppschicht zwischen dem ersten ZSD 100 und dem zweiten ZSD 118 benutzt werden. Darüber hinaus verhindert die Dielektrikumschicht 114, dass die Lücken 94 beim Ausbilden der Source-Drain-Kontakte 124 mit gefüllt werden.
  • Die 19A bis 19C stellen die entstehenden FinFET gemäß einigen anderen Ausführungsformen dar. 19A verläuft entlang des in 1 dargestellten Referenzquerschnitts E-E und stellt sowohl den Bereich 50N als auch den Bereich 50P dar. 19B verläuft entlang des in 19A dargestellten Referenzquerschnitts B'-B' (z.B. im Bereich 50N), und 19C verläuft entlang des in 19A dargestellten Referenzquerschnitts C'-C' (z.B. im Bereich 50P). Die Ausführungsform aus den 19A bis 19C ähnelt der Ausführungsform aus den 19A bis 19C, nur weisen die FinFET ein einziges nicht verschmolzenes epitaktisches Source-Drain-Gebiet 92 auf.
  • Die 20A bis 20C stellen die entstehenden FinFET gemäß einigen anderen Ausführungsformen dar. 20A verläuft entlang des in 1 dargestellten Referenzquerschnitts E-E und stellt sowohl den Bereich 50N als auch den Bereich 50P dar. 20B verläuft entlang des in 20A dargestellten Referenzquerschnitts B'-B' (z.B. im Bereich 50N), und 20C verläuft entlang des in 20A dargestellten Referenzquerschnitts C'-C' (z.B. im Bereich 50P). Die Ausführungsform aus den 20A bis 20C ähnelt der Ausführungsform aus den 19A bis 19C, nur weisen die FinFET mehrere nicht ineinander übergehende epitaktische Source-Drain-Gebiete 92 auf. Bei manchen Ausführungsformen kann es, wenn die Schicht der KÄSS 98 aus dielektrischem Material abgeschieden wird, zwischen nicht ineinander übergehenden epitaktischen Source-Drain-Gebieten 92 zu einem Abschnüren kommen, wodurch zusätzliche Lücken 132 zwischen den nicht ineinander übergehenden epitaktischen Source-Drain-Gebieten 92 gebildet werden.
  • Ausführungsformen können Vorteile erzielen. Die Lücken 94 umfassen Luft oder ein Vakuum, die beide eine geringere relative Permittivität aufweisen als das dielektrische Material des Materials der entfernten zweiten Gate-Spacer 88. Bei geringeren Bauelementgrößen kann die Kapazität zwischen den Source-Drain-Kontakten 124 und den Gate-Elektroden 108 eine wesentliche Quelle für Stromkreiskapazität sein. Durch Erhöhen der relativen Permittivität des Zwischenraums zwischen den Source-Drain-Kontakten 124 und den Gate-Elektroden 108 reduziert sich diese Kapazität. Durch die Kapazitätsreduzierung kann sich die Leistung des fertiggestellten Bauelements für die FinFET erhöhen.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: Bilden einer sich von einem Substrat aus erstreckenden ersten Finne, Bilden eines Gate-Stapels auf der ersten Finne, Abscheiden eines ersten Gate-Spacers entlang einer Seite des Gate-Stapels, wobei der erste Gate-Spacer ein erstes dielektrisches Material enthält, Abscheiden eines zweiten Gate-Spacers entlang einer Seite des ersten Gate-Spacers, wobei der zweite Gate-Spacer ein zweites dielektrisches Material enthält, das sich von dem ersten dielektrischen Material unterscheidet, Bilden eines Source-Drain-Gebiets in der ersten Finne neben dem zweiten Gate-Spacer, Abscheiden einer Kontaktätzstoppschicht (KÄSS) entlang einer Seite des zweiten Gate-Spacers und auf dem Source-Drain-Gebiet, wobei die KÄSS ein drittes dielektrisches Material enthält, das sich von dem zweiten dielektrischen Material unterscheidet, Entfernen zumindest eines Teils des zweiten Gate-Spacers zum Bilden einer Lücke zwischen dem ersten Gate-Spacer und der KÄSS und Bilden eines Source-Drain-Kontakts in der KÄSS zum Koppeln des Source-Drain-Gebiets, wobei die Lücke den Source-Drain-Kontakt physisch von dem Gate-Stapel trennt.
  • Bei manchen Ausführungsformen des Verfahrens unterscheidet sich das erste von dem dritten dielektrischen Material. Bei manchen Ausführungsformen des Verfahrens gleicht das erste dem dritten dielektrischen Material. Bei manchen Ausführungsformen des Verfahrens umfasst das Entfernen des zweiten Gate-Spacers Folgendes: das Ätzen des zweiten Gate-Spacers über einen Nassätzprozess, der mit Ätzmitteln einschließlich Wasser und Fluorwasserstoffsäure und bei einer Temperatur unter o°C und bei einem Druck von 1 Torr bis 25 Torr erfolgt. Bei manchen Ausführungsformen des Verfahrens wird der Nassätzprozess in einer Umgebung durchgeführt, die ein inertes Gas enthält. Bei manchen Ausführungsformen des Verfahrens umfasst das Entfernen des zweiten Gate-Spacers Folgendes: das Ätzen eines oberen Bereichs des zweiten Gate-Spacers über einen Nassätzprozess, der mit Ätzmitteln einschließlich Ammoniak und Fluorwasserstoffsäure und bei einer Temperatur unter o°C und bei einem Druck von 1 Torr bis 25 Torr erfolgt, und das Ätzen eines unteren Bereichs des zweiten Gate-Spacers über einen Plasmaätzprozess, der mit Ätzmitteln einschließlich Stickstofftrifluorid und Ammoniak und bei einer Temperatur unter 0°C und bei einem Druck von 1 Torr bis 25 Torr erfolgt. Bei manchen Ausführungsformen des Verfahrens wird sowohl der Nassätzprozess als auch der Plasmaätzprozess in einer Umgebung durchgeführt, die ein inertes Gas enthält. Bei manchen Ausführungsformen des Verfahrens werden das Source-Drain-Gebiet und der zweite Gate-Spacer mit einem p-leitenden Fremdstoff dotiert, wobei der zweite Gate-Spacer teilweise entfernt wird. Bei manchen Ausführungsformen des Verfahrens werden das Source-Drain-Gebiet und der zweite Gate-Spacer mit einem n-leitenden Fremdstoff dotiert, wobei der zweite Gate-Spacer vollständig entfernt wird. Bei manchen Ausführungsformen umfasst das Verfahren ferner: das Abscheiden eines ersten Zwischenschichtdielektrikums (ZSD) auf der KÄSS und das Bilden einer Kappe auf dem ersten ZSD, die das erste ZSD beim Entfernen schützt. Bei manchen Ausführungsformen umfasst das Verfahren ferner: das Abscheiden einer Dielektrikumschicht auf der Kappe und teilweise in der Lücke und das Entfernen der Kappe und von außerhalb der Lücke angeordneten Teilen der Dielektrikumschicht über einen Planarisierungsprozess, wobei verbleibende Teile der Dielektrikumschicht dielektrische Stöpsel bilden, die die Lücke dicht verschließen. Bei manchen Ausführungsformen umfasst das Verfahren ferner: das Abscheiden eines zweiten ZSD auf dem ersten ZSD und den dielektrischen Stöpseln, wobei der Source-Drain-Kontakt ferner in dem ersten und dem zweiten ZSD gebildet wird. Bei manchen Ausführungsformen umfasst das Verfahren ferner: das Bilden einer sich von dem Substrat aus erstreckenden zweiten Finne, wobei der Gate-Stapel ferner auf der zweiten Finne und das Source-Drain-Gebiet ferner in der zweiten Finne ausgebildet wird und sich die Lücke ferner nach dem Entfernen unterhalb des Source-Drain-Gebiets erstreckt.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: das Bilden einer ersten und einer zweiten Finne, die sich von einem Substrat aus erstrecken, das Bilden eines ersten Gate-Stapels auf der ersten Finne und eines zweiten Gate-Stapels auf der zweiten Finne, das Abscheiden einer ersten Gate-Spacer-Schicht entlang einer Seite des ersten Gate-Stapels und einer Seite des zweiten Gate-Stapels, das Abscheiden einer zweiten Gate-Spacer-Schicht auf der ersten Gate-Spacer-Schicht, wobei die zweite Gate-Spacer-Schicht einen ersten Teil in der Nähe des ersten Gate-Stapels und einen zweiten Teil in der Nähe des zweiten Gate-Stapels aufweist, das Bilden eines ersten Source-Drain-Gebiets in der ersten Finne und eines zweiten Source-Drain-Gebiets in der zweiten Finne, wobei das erste Source-Drain-Gebiet neben dem ersten Teil der zweiten Gate-Spacer-Schicht und das zweite Source-Drain-Gebiet neben dem zweiten Teil der zweiten Gate-Spacer-Schicht liegt, und das Entfernen von Teilen der zweiten Gate-Spacer-Schicht zum Bilden einer ersten und einer zweiten Lücke, wobei die erste Lücke das erste Source-Drain-Gebiet von der ersten Gate-Spacer-Schicht und die zweite Lücke das zweite Source-Drain-Gebiet von der zweiten Gate-Spacer-Schicht trennt, wobei das Entfernen Folgendes umfasst: das Ätzen der ersten Gate-Spacer-Schicht mit einer ersten Ätzrate, das Ätzen des ersten Teils der zweiten Gate-Spacer-Schicht mit einer zweiten Ätzrate und das Ätzen des zweiten Teils der zweiten Gate-Spacer-Schicht mit einer dritten Ätzrate, wobei die zweite Ätzrate höher ist als die erste und die dritte Ätzrate höher als die zweite.
  • Bei manchen Ausführungsformen des Verfahrens umfasst das Bilden des ersten Source-Drain-Gebiets das Dotieren des ersten Source-Drain-Gebiets und des ersten Teils der zweiten Gate-Spacer-Schicht für einen ersten Leitfähigkeitstyp und das Bilden des zweiten Source-Drain-Gebiets das Dotieren des zweiten Source-Drain-Gebiets und des zweiten Teils der zweiten Gate-Spacer-Schicht für einen zweiten Leitfähigkeitstyp. Bei manchen Ausführungsformen des Verfahrens werden beim Entfernen Merkmale mit dem ersten Leitfähigkeitstyp mit einer anderen Rate geätzt als Merkmale mit dem zweiten Leitfähigkeitstyp. Bei manchen Ausführungsformen des Verfahrens werden nach dem Entfernen der erste Teil der zweiten Gate-Spacer-Schicht und der zweite Teil der zweiten Gate-Spacer-Schicht vollständig entfernt. Bei manchen Ausführungsformen des Verfahrens wird nach dem Entfernen der erste Teil der zweiten Gate-Spacer-Schicht teilweise und der zweite Teil der zweiten Gate-Spacer-Schicht vollständig entfernt.
  • Bei einer Ausführungsform weist ein Bauelement Folgendes auf: eine sich von einem Substrat aus erstreckende erste Finne, einen Gate-Stapel auf der ersten Finne, ein in der ersten Finne angeordnetes Source-Drain-Gebiet, eine auf dem Source-Drain-Gebiet angeordnete Kontaktätzstoppschicht (KÄSS), einen sich entlang einer Seite des Gate-Stapels erstreckenden Gate-Spacer und einen dielektrischen Stöpsel, der zwischen der KÄSS und dem Gate-Spacer angeordnet ist, wobei der dielektrische Stöpsel, die KÄSS, der Gate-Spacer und das Source-Drain-Gebiet gemeinsam eine Lücke definieren, die den Gate-Stapel physisch von dem Source-Drain-Gebiet trennt.
  • Bei manchen Ausführungsformen umfasst das Bauelement ferner: eine sich von dem Substrat aus erstreckende zweite Finne, wobei das Source-Drain-Gebiet ferner in der zweiten Finne angeordnet ist, wobei sich die Lücke unter Teilen des Source-Drain-Gebiets erstreckt, die zwischen der ersten und der zweiten Finne angeordnet sind.
  • Der obige Text gibt einen Überblick über Merkmale mehrerer Ausführungsformen, damit die Aspekte der vorliegenden Offenbarung für Fachleute besser verständlich werden. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung problemlos als Ausgangspunkt für die Konzipierung oder Modifizierung anderer Prozesse und Konstruktionen für die gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile wie die hier vorgestellten Ausführungsformen verwenden können. Fachleuten dürfte ebenfalls klar sein, dass derartige äquivalente Konstruktionen nicht vom Gedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie daran diverse Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Gedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62747831 [0001]

Claims (20)

  1. Verfahren, das Folgendes umfasst: Bilden einer sich von einem Substrat aus erstreckenden ersten Finne, Bilden eines Gate-Stapels auf der ersten Finne, Abscheiden eines ersten Gate-Spacers entlang einer Seite des Gate-Stapels, wobei der erste Gate-Spacer ein erstes dielektrisches Material umfasst, Abscheiden eines zweiten Gate-Spacers entlang einer Seite des ersten Gate-Spacers, wobei der zweite Gate-Spacer ein zweites dielektrisches Material umfasst, das sich von dem ersten dielektrischen Material unterscheidet, Bilden eines Source-Drain-Gebiets in der ersten Finne neben dem zweiten Gate-Spacer, Abscheiden einer Kontaktätzstoppschicht (KÄSS) entlang einer Seite des zweiten Gate-Spacers und auf dem Source-Drain-Gebiet, wobei die KÄSS ein drittes dielektrisches Material umfasst, das sich von dem zweiten dielektrischen Material unterscheidet, Entfernen zumindest eines Teils des zweiten Gate-Spacers zum Bilden einer Lücke zwischen dem ersten Gate-Spacer und der KÄSS und Bilden eines Source-Drain-Kontakts in der KÄSS zum Koppeln des Source-Drain-Gebiets, wobei die Lücke den Source-Drain-Kontakt physisch von dem Gate-Stapel trennt.
  2. Verfahren nach Anspruch 1, wobei sich das erste von dem dritten dielektrischen Material unterscheidet.
  3. Verfahren nach Anspruch 1, wobei das erste dem dritten dielektrischen Material gleicht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des zweiten Gate-Spacers Folgendes umfasst: Ätzen des zweiten Gate-Spacers über einen Nassätzprozess, der mit Ätzmitteln, die Wasser und Fluorwasserstoffsäure umfassen, und bei einer Temperatur unter o°C und bei einem Druck von 1 Torr bis 25 Torr erfolgt.
  5. Verfahren nach Anspruch 4, wobei der Nassätzprozess in einer Umgebung durchgeführt wird, die ein inertes Gas enthält.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des zweiten Gate-Spacers Folgendes umfasst: Ätzen eines oberen Bereichs des zweiten Gate-Spacers über einen Nassätzprozess, der mit Ätzmitteln, die Ammoniak und Fluorwasserstoffsäure umfassen, und bei einer Temperatur unter 0°C und bei einem Druck von 1 Torr bis 25 Torr erfolgt, und Ätzen eines unteren Bereichs des zweiten Gate-Spacers über einen Plasmaätzprozess, der mit Ätzmitteln, die Stickstofftrifluorid und Ammoniak umfassen, und bei einer Temperatur unter 0°C und bei einem Druck von 1 Torr bis 25 Torr erfolgt.
  7. Verfahren nach Anspruch 6, wobei sowohl der Nassätzprozess als auch der Plasmaätzprozess in einer Umgebung durchgeführt wird, die ein inertes Gas enthält.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Source-Drain-Gebiet und der zweite Gate-Spacer mit einem p-leitenden Fremdstoff dotiert werden, wobei der zweite Gate-Spacer teilweise entfernt wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, wobei das Source-Drain-Gebiet und der zweite Gate-Spacer mit einem n-leitenden Fremdstoff dotiert werden, wobei der zweite Gate-Spacer vollständig entfernt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Abscheiden eines ersten Zwischenschichtdielektrikums (ZSD) auf der KÄSS und Bilden einer Kappe auf dem ersten ZSD, die das erste ZSD beim Entfernen schützt.
  11. Verfahren nach Anspruch 10, das ferner Folgendes umfasst: Abscheiden einer Dielektrikumschicht auf der Kappe und teilweise in der Lücke und Entfernen der Kappe und von außerhalb der Lücke angeordneten Teilen der Dielektrikumschicht über einen Planarisierungsprozess, wobei verbleibende Teile der Dielektrikumschicht dielektrische Stöpsel bilden, die die Lücke dicht verschließen.
  12. Verfahren nach Anspruch 11, das ferner Folgendes umfasst: das Abscheiden eines zweiten ZSD auf dem ersten ZSD und den dielektrischen Stöpseln, wobei der Source-Drain-Kontakt ferner in dem ersten und dem zweiten ZSD gebildet wird.
  13. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Bilden einer sich von dem Substrat aus erstreckenden zweiten Finne, wobei der Gate-Stapel ferner auf der zweiten Finne und das Source-Drain-Gebiet ferner in der zweiten Finne ausgebildet wird und sich die Lücke ferner nach dem Entfernen unterhalb des Source-Drain-Gebiets erstreckt.
  14. Verfahren, das Folgendes umfasst: Bilden einer ersten und einer zweiten Finne, die sich von einem Substrat aus erstrecken, Bilden eines ersten Gate-Stapels auf der ersten Finne und eines zweiten Gate-Stapels auf der zweiten Finne, Abscheiden einer ersten Gate-Spacer-Schicht entlang einer Seite des ersten Gate-Stapels und einer Seite des zweiten Gate-Stapels, Abscheiden einer zweiten Gate-Spacer-Schicht auf der ersten Gate-Spacer-Schicht, wobei die zweite Gate-Spacer-Schicht einen ersten Teil in der Nähe des ersten Gate-Stapels und einen zweiten Teil in der Nähe des zweiten Stapels aufweist, Bilden eines ersten Source-Drain-Gebiets in der ersten Finne und eines zweiten Source-Drain-Gebiets in der zweiten Finne, wobei das erste Source-Drain-Gebiet neben dem ersten Teil der zweiten Gate-Spacer-Schicht und das zweite Source-Drain-Gebiet neben dem zweiten Teil der zweiten Gate-Spacer-Schicht liegt, und Entfernen von Teilen der zweiten Gate-Spacer-Schicht zum Bilden einer ersten und einer zweiten Lücke, wobei die erste Lücke das erste Source-Drain-Gebiet von der ersten Gate-Spacer-Schicht und die zweite Lücke das zweite Source-Drain-Gebiet von der zweiten Gate-Spacer-Schicht trennt, wobei das Entfernen Folgendes umfasst: Ätzen der ersten Gate-Spacer-Schicht mit einer ersten Ätzrate, Ätzen des ersten Teils der zweiten Gate-Spacer-Schicht mit einer zweiten Ätzrate und Ätzen des zweiten Teils der zweiten Gate-Spacer-Schicht mit einer dritten Ätzrate, wobei die zweite Ätzrate höher ist als die erste und die dritte Ätzrate höher als die zweite.
  15. Verfahren nach Anspruch 14, wobei das Bilden des ersten Source-Drain-Gebiets das Dotieren des ersten Source-Drain-Gebiets und des ersten Teils der zweiten Gate-Spacer-Schicht für einen ersten Leitfähigkeitstyp und das Bilden des zweiten Source-Drain-Gebiets das Dotieren des zweiten Source-Drain-Gebiets und des zweiten Teils der zweiten Gate-Spacer-Schicht für einen zweiten Leitfähigkeitstyp umfasst.
  16. Verfahren nach Anspruch 15, wobei beim Entfernen Merkmale mit dem ersten Leitfähigkeitstyp mit einer anderen Rate geätzt werden als Merkmale mit dem zweiten Leitfähigkeitstyp.
  17. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 16, wobei nach dem Entfernen der erste Teil der zweiten Gate-Spacer-Schicht und der zweite Teil der zweiten Gate-Spacer-Schicht vollständig entfernt werden.
  18. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 17, wobei nach dem Entfernen der erste Teil der zweiten Gate-Spacer-Schicht vollständig und der zweite Teil der zweiten Gate-Spacer-Schicht teilweise entfernt wird.
  19. Vorrichtung, die Folgendes umfasst: eine sich von einem Substrat aus erstreckende erste Finne, einen Gate-Stapel auf der ersten Finne, ein in der ersten Finne angeordnetes Source-Drain-Gebiet, eine auf dem Source-Drain-Gebiet angeordnete Kontaktätzstoppschicht (KÄSS), einen sich entlang einer Seite des Gate-Stapels erstreckenden Gate-Spacer und einen dielektrischen Stöpsel, der zwischen der KÄSS und dem Gate-Spacer angeordnet ist, wobei der dielektrische Stöpsel, die KÄSS, der Gate-Spacer und das Source-Drain-Gebiet gemeinsam eine Lücke definieren, die den Gate-Stapel physisch von dem Source-Drain-Gebiet trennt.
  20. Vorrichtung nach Anspruch 19, die ferner Folgendes umfasst: eine sich von dem Substrat aus erstreckende zweite Finne, wobei das Source-Drain-Gebiet ferner in der zweiten Finne angeordnet ist, wobei sich die Lücke unter Teilen des Source-Drain-Gebiets erstreckt, die zwischen der ersten und der zweiten Finne angeordnet sind.
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