KR20170122930A - 반도체 장치 - Google Patents

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KR20170122930A
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gate
silicon
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active
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박미선
박기관
이태종
탁용석
박기연
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삼성전자주식회사
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Abstract

반도체 장치는 기판 상에 형성된 액티브 핀, 상기 액티브 핀 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 직접 접촉하며, 순차적으로 적층된 실리콘 산탄질화(SiOCN) 패턴 및 실리콘 산화(SiO2) 패턴을 포함하는 게이트 스페이서 구조물, 및 상기 게이트 스페이서 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 게이트 구조물 측벽에 형성된 스페이서를 갖는 반도체 장치에 관한 것이다.
핀펫(finFET)에서 게이트 측벽에 스페이서가 형성되며, 상기 스페이서는 실리콘 질화물과 같은 질화물을 포함한다. 그런데, 실리콘 질화물은 유전율이 높고 밴드 갭 에너지가 낮아 누설 전류 발생에 취약하다.
본 발명의 과제는 우수한 전기적 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 핀(active fin), 상기 액티브 핀 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 직접 접촉하며, 순차적으로 적층된 실리콘 산탄질화(SiOCN) 패턴 및 실리콘 산화(SiO2) 패턴을 포함하는 게이트 스페이서 구조물, 및 상기 게이트 스페이서 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 스페이서 구조물은 상기 실리콘 산탄질화 패턴 및 상기 실리콘 산화 패턴 사이에 형성된 제1 실리콘 질화(SiN) 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 실리콘 질화 패턴은 일 방향으로의 단면이 "L"자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 스페이서 구조물은 상기 실리콘 산탄질화 패턴 하부에 형성된 제2 실리콘 질화(SiN) 패턴을 더 포함할 수 있으며, 상기 실리콘 산탄질화 패턴은 상기 게이트 구조물의 상부 측벽에 접촉할 수 있고, 상기 제2 실리콘 질화 패턴은 상기 게이트 구조물의 하부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산탄질화 패턴은 일 방향으로의 단면이 "L"자 형상을 가질 수 있고, 상기 제2 실리콘 질화 패턴은 상기 실리콘 산탄질화 패턴의 저면에 접촉하며, 상기 방향으로의 단면이 바(bar) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산탄질화 패턴은 일 방향으로의 단면이 "L"자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 실리콘 산화 패턴의 상부 측벽에 형성된 제3 실리콘 질화(SiN) 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 실리콘 질화 패턴은 일 방향으로의 단면이 "L"자 형상을 가질 수 있으며, 일 측면은 상기 실리콘 산화 패턴의 상부 측벽에 접촉할 수 있고, 저면은 상기 소스/드레인 층의 상면 일부에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 산화 패턴의 두께는 상기 제3 실리콘 질화 패턴의 두께 이상일 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은, 상기 액티브 핀 상에 형성된 인터페이스 패턴, 상기 인터페이스 패턴 상면 및 상기 실리콘 산탄질화 패턴의 측벽 상에 형성된 게이트 절연 패턴, 상기 게이트 절연 패턴 상에 형성된 일함수 조절 패턴, 및 상기 일함수 조절 패턴 상에 형성된 게이트 전극을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 핀(active fin), 상기 액티브 핀 상에 형성된 게이트 구조물, 게이트 스페이서 구조물, 및 소스/드레인 층을 포함할 수 있다. 상기 게이트 스페이서 구조물은 상기 액티브 핀 상에 형성되어 상기 게이트 구조물의 측벽을 커버할 수 있으며, 상기 액티브 핀 상에 형성된 확산 방지 패턴, 상기 확산 방지 패턴 상에 형성되어 일 방향으로의 단면이 "L"자 형상을 갖는 실리콘 산탄질화 패턴, 상기 실리콘 산탄질화 패턴 상에 형성되어 상기 방향으로의 단면이 "L"자 형상을 갖는 아웃개싱(outgassing) 방지 패턴, 및 상기 아웃개싱 방지 패턴 상에 형성된 오프셋(offset) 패턴을 포함할 수 있다. 상기 소스/드레인 층은 상기 게이트 스페이서 구조물에 인접한 상기 액티브 핀 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 패턴, 상기 아웃개싱 방지 패턴, 및 상기 오프셋 패턴은 각각 실리콘 질화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 확산 방지 패턴은 상기 게이트 구조물의 하부 측벽에 접촉할 수 있고, 상기 실리콘 산탄질화 패턴은 상기 게이트 구조물의 상부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 오프셋 패턴의 상부 측벽 및 상기 소스/드레인 층의 상면 일부를 커버하는 식각 저지 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지 패턴은 실리콘 질화물을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상의 제1 및 제2 영역들에 각각 형성된 제1 및 제2 액티브 핀들, 상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 상기 제1 게이트 구조물의 측벽 상에 형성되며, 순차적으로 적층된 제1 실리콘 산탄질화 패턴 및 제1 실리콘 산화 패턴을 포함하는 제1 게이트 스페이서 구조물, 상기 제2 게이트 구조물의 측벽 상에 형성되며, 순차적으로 적층된 제2 실리콘 산탄질화 패턴, 제2 실리콘 산화 패턴, 및 제1 실리콘 질화 패턴을 포함하는 제2 게이트 스페이서 구조물, 상기 제1 게이트 스페이서 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층, 및 상기 제2 게이트 스페이서 구조물에 인접한 상기 제2 액티브 핀 상에 형성된 제2 소스/드레인 층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 스페이서 구조물은 상기 제1 실리콘 산탄질화 패턴 및 상기 제1 실리콘 산화 패턴 사이에 형성된 제2 실리콘 질화 패턴을 더 포함할 수 있고, 상기 제2 게이트 스페이서 구조물은 상기 제2 실리콘 산탄질화 패턴 및 상기 제2 실리콘 산화 패턴 사이에 형성된 제3 실리콘 질화 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 스페이서 구조물은 상기 제1 실리콘 산탄질화 패턴 하부에 형성된 제4 실리콘 질화 패턴을 더 포함할 수 있으며, 상기 제4 실리콘 질화 패턴은 상기 제1 액티브 핀 상면에 형성되어 상기 제1 게이트 구조물의 하부 측벽에 접촉할 수 있고, 상기 제1 실리콘 산탄질화 패턴은 상기 제4 실리콘 질화 패턴 상에 형성되어 상기 제1 게이트 구조물의 상부 측벽에 접촉할 수 있다. 상기 제2 게이트 스페이서 구조물은 상기 제2 실리콘 산탄질화 패턴 하부에 형성된 제5 실리콘 질화 패턴을 더 포함할 수 있으며, 상기 제5 실리콘 질화 패턴은 상기 제2 액티브 핀 상면에 형성되어 상기 제2 게이트 구조물의 하부 측벽에 접촉할 수 있고, 상기 제2 실리콘 산탄질화 패턴은 상기 제5 실리콘 질화 패턴 상에 형성되어 상기 제2 게이트 구조물의 상부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는, 상기 제1 게이트 스페이서 구조물의 상기 제1 실리콘 산화 패턴의 상부 측벽에 형성된 제6 실리콘 질화 패턴, 및 상기 제2 게이트 스페이서 구조물의 상기 제1 실리콘 질화 패턴의 상부 측벽에 형성된 제7 실리콘 질화 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제6 실리콘 질화 패턴은 일 방향으로의 단면이 "L"자 형상을 가질 수 있으며, 일 측면은 상기 제1 실리콘 산화 패턴의 상부 측벽에 접촉할 수 있고, 저면은 상기 제1 소스/드레인 층의 상면 일부에 접촉할 수 있다. 상기 제7 실리콘 질화 패턴은 상기 방향으로의 단면이 "L"자 형상을 가질 수 있으며, 일 측면은 상기 제1 실리콘 질화 패턴의 상부 측벽에 접촉할 수 있고, 저면은 상기 제2 소스/드레인 층의 상면 일부에 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 게이트 스페이서 구조물은 실리콘 질화물 혹은 실리콘 산탄질화물보다 유전율이 낮고 밴드 갭이 높은 실리콘 산화물을 포함하는 오프셋 패턴을 포함할 수 있다. 이에 따라, 상기 게이트 스페이서 구조물을 통한 누설 전류가 감소될 수 있으며, 또한 이웃하는 상기 게이트 구조물들 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 36은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 37은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 38 내지 도 75는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 76 및 77은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 예시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 36은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 9, 13, 17, 22, 25, 27, 30 및 33은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 2, 4-5, 7-8, 10-12, 14-16, 18-21, 23-24, 26, 28-29, 31-32 및 34-36은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 2, 7, 10, 14, 16, 18, 20, 23, 31 및 34는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 4, 28 및 35는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 5, 8, 11, 12, 15, 19, 21, 24, 26, 29, 32 및 36은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성한 후, 제1 리세스(110)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에 제1 리세스(110)가 형성됨에 따라 액티브 영역(105)이 정의될 수 있다. 이때, 액티브 영역(105)은 기판(100) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(105)으로 지칭될 수도 있다. 한편, 액티브 영역(105)이 형성되지 않은 기판(100) 영역은 필드 영역으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 리세스(110)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
기판(100) 상에 소자 분리 패턴(120)이 형성됨에 따라서, 액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 상부 액티브 패턴(105a)은 하부 액티브 패턴(105b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수도 있다.
한편, 소자 분리 패턴(120)은 복합막 구조를 가질 수도 있다. 즉, 소자 분리 패턴(120)은 제1 리세스(110)의 내벽 상에 순차적으로 적층된 제1 및 제2 라이너들(도시되지 않음)과, 제1 리세스(110)의 나머지 부분을 채우며 상기 제2 라이너 상에 형성된 매립 절연막(도시되지 않음)을 포함하도록 형성될 수 있다. 이때, 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너(도시되지 않음)는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막(도시되지 않음)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 3 내지 도 5를 참조하면, 기판(100) 상에 더미 게이트 구조물을 형성할 수 있다.
구체적으로, 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(150)를 기판(100) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.
이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(105) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 6 내지 도 8을 참조하면, 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막 구조물(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 스페이서 막 구조물(210)은 순차적으로 적층된 확산 방지막(diffusion prevention layer)(160), 스페이서 막(180), 및 오프셋 막(offset layer)(200)을 포함할 수 있다.
확산 방지막(160)은 스페이서 막(180)에 포함된 성분이 액티브 핀(105)으로 확산되는 것을 방지할 수 있다. 예를 들어, 스페이서 막(180)이 탄소 성분을 포함하는 경우, 상기 탄소 성분이 액티브 핀(105)으로 확산됨으로써 액티브 핀(105)이 탄화되는 것을 방지할 수 있다. 확산 방지막(160)은 예를 들어, 실리콘 질화물(SiN)을 포함하도록 형성할 수 있다.
스페이서 막(180)은 후속하여 수행되는 습식 식각 공정에서 제거되지 않고 잔류할 수 있으며, 또한 실리콘 질화물(SiN)보다 낮은 유전율을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 스페이서 막(180) 실리콘 산탄질화물(SiOCN)을 포함하도록 형성할 수 있다.
오프셋 막(200)은 후속하여 수행되는 이방성 식각 공정을 통해 스페이서 막 구조물(210)이 식각됨으로써 형성되는 게이트 스페이서 구조물(212)이 원하는 두께를 가질 수 있도록 필요한 두께를 보충해 줄 수 있다. 예시적인 실시예들에 있어서, 오프셋 막(200)은 실리콘 질화물이나 실리콘 산탄질화물보다 낮은 유전율을 갖고 높은 밴드 갭(band gap)을 갖는 물질, 예를 들어, 실리콘 산화물(SiO2)을 포함하도록 형성할 수 있다.
도 9 내지 도 11을 참조하면, 스페이서 막 구조물(210)을 이방성 식각함으로써, 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 게이트 스페이서 구조물(212)을 형성할 수 있다. 이때, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서 구조물(214)이 형성될 수 있다.
게이트 스페이서 구조물(212)은 순차적으로 적층된 제1 확산 방지 패턴(162), 제1 스페이서(182), 및 제1 오프셋 패턴(202)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 확산 방지 패턴(162) 및 제1 스페이서(182)는 상기 제1 방향으로 절단한 단면이 "L"자에 유사한 형상을 가질 수 있으며, 제1 오프셋 패턴(202)은 상기 제1 방향으로 절단한 단면이 바(bar) 형상을 가질 수 있다.
또한, 핀 스페이서 구조물(214)은 순차적으로 적층된 제2 확산 방지 패턴(164), 제2 스페이서(184), 및 제2 오프셋 패턴(204)을 포함할 수 있다.
도 12를 참조하면, 기판(100) 상에 플라즈마 처리 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 플라즈마 처리 공정은 산소 플라즈마를 사용할 수 있으며, 이에 따라 기판(100) 상에 형성되어 실리콘 산화물을 포함하는 제1 및 제2 오프셋 패턴들(202, 204)의 막질이 치밀해질 수 있다.
도 13 내지 도 15를 참조하면, 게이트 스페이서 구조물(212)에 인접한 액티브 핀(105)의 상부를 식각하여 제2 리세스(230)를 형성한다.
구체적으로, 상기 더미 게이트 구조물 및 이의 측벽에 형성된 게이트 스페이서 구조물(212)을 식각 마스크로 사용하는 건식 식각 공정을 통해 액티브 핀(105)의 상부를 제거함으로써 제2 리세스(230)를 형성할 수 있다.
이때, 상기 식각 마스크로 사용되는 게이트 스페이서 구조물(212)의 최외곽에 형성된 제1 오프셋 패턴(202)은 거의 식각되지 않을 수 있다. 즉, 제1 오프셋 패턴(202)은 일반적으로 건식 식각 공정에 내성이 약한 실리콘 산화물을 포함하지만, 전술한 플라즈마 처리 공정을 통해 막질이 치밀해졌으므로, 상기 건식 식각 공정에서 제거되지 않을 수 있다.
한편 제2 리세스(230)가 형성될 때, 액티브 핀(105)에 인접하여 형성된 핀 스페이서 구조물(214)도 대부분 제거될 수 있으나, 그 하부는 잔류할 수 있다. 예시적인 실시예들에 있어서, 잔류하는 핀 스페이서 구조물(214)의 최상면의 높이는 제2 리세스(230) 하부의 액티브 핀(105) 상면의 높이와 실질적으로 동일하거나 혹은 이보다 낮을 수 있다.
한편 도면 상에서는, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 제2 리세스(230)가 형성됨에 따라서, 제2 리세스(230)의 저면이 하부 액티브 패턴(105b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
즉, 도 16을 참조하면, 제2 리세스(230)를 형성할 때, 상부 액티브 패턴(105a)이 제거됨에 따라서 그 저면의 높이가 하부 액티브 패턴(105b)의 상면의 높이와 실질적으로 동일할 수도 있다. 이 경우에는, 핀 스페이서 구조물(214)이 모두 제거될 수도 있다.
이와는 달리, 제2 리세스(230)는 상부 액티브 패턴(105a)뿐만 아니라 하부 액티브 패턴(105b)의 일부도 함께 식각되어 형성될 수도 있으며, 이에 따라 제2 리세스(230)의 저면의 높이가 제2 리세스(230)가 형성되지 않은 하부 액티브 패턴(105b) 부분의 높이보다 낮을 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(230)를 형성하는 식각 공정은 게이트 스페이서 구조물(212) 및 핀 스페이서 구조물(214)을 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 17 내지 도 19를 참조하면, 제2 리세스(230)를 채우는 소스/드레인 층(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(240)은 제2 리세스(230)에 의해 노출된 액티브 핀(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있다. 상기 선택적 에피택시얼 성장(SEG) 공정은 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 게르마늄 소스 가스로서 예를 들어, 저메인(GeH4) 가스를 사용할 수 있으며, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 이에 따라, 소스/드레인 층(240)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(240)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 소스/드레인 층(240)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
소스/드레인 층(240)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(230)를 채울 수 있으며, 상부가 게이트 스페이서 구조물(222) 측벽에 접촉할 수도 있다. 예를 들어, 기판(100)이 (100) 실리콘 기판이고 액티브 핀(105)이 <110> 결정 방향을 갖는 경우, 소스/드레인 층(240)은 <111> 결정 방향으로 가장 낮은 성장 속도를 가질 수 있으며, 이에 따라 소스/드레인 층(240)은 {111} 결정면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(240)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다. 이때, 상기 형상에서 액티브 핀(105)에 접하는 1개의 변을 제외한 나머지 4개의 각 변들은 기판(100) 상면 혹은 소자 분리 패턴(120) 상면에 대해 대략 54.7도의 각도를 이룰 수 있다.
다만, 예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상으로 성장하는 각 소스/드레인 층들(240)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(240)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(240)이 서로 병합될 수 있다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(240)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(240)을 형성할 수도 있다.
구체적으로, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(240)으로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 이때, 상기 선택적 에피택시얼 성장(SEG) 공정에서는, 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 탄소 소스 가스로서 예를 들어, SiH3CH3 가스를 사용할 수 있으며, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 한편, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
이와는 달리, 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 소스/드레인 층(240)으로서 단결정 실리콘 층이 형성될 수 있다. 물론 이때에도, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
도 20 및 도 21을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서 구조물(212), 핀 스페이서 구조물(214), 소스/드레인 층(240) 및 소자 분리 패턴(120) 상에 식각 저지막(170)을 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 저지막(170)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 식각 저지막(170)은 콘택 홀(340)을 형성하기 위한 후속 공정에서 소스/드레인 층(240)이 바로 식각되는 것을 저지할 수 있다.
도 22 내지 도 24를 참조하면, 식각 저지막(170)을 덮는 절연막(250)을 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(140)의 상면이 노출될 때까지 절연막(250) 및 식각 저지막(170)을 평탄화한다.
이때, 더미 게이트 마스크(150)도 함께 제거될 수 있으며, 식각 저지막(170)은 더미 게이트 마스크(150) 상면에 형성된 부분이 제거되어 식각 저지 패턴(175)으로 잔류할 수 있다. 이에 따라, 식각 저지 패턴(175)은 게이트 스페이서 구조물(212)의 상부 측벽, 핀 스페이서 구조물(214)의 측벽, 및 소스/드레인 층(240)의 상면에 형성될 수 있다. 즉, 식각 저지 패턴(175)은 상기 제1 방향으로 절단한 단면이 "L"자에 유사한 형상을 가질 수 있다.
한편, 서로 병합된 소스/드레인 층들(240)과 소자 분리 패턴(120) 사이에는 절연막(250)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(255)이 형성될 수 있다.
절연막(250)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 25 및 도 26을 참조하면, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)을 제거하여, 게이트 스페이서 구조물(212)의 내측벽 및 액티브 핀(105)의 상면을 노출시키는 개구(260)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)은 건식 식각 공정 및 습식 식각 공정을 통해 제거될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF)을 사용하여 수행될 수 있으며, 이때 제1 확산 방지 패턴(162)이 부분적으로 제거되어 제1 스페이서(182)가 노출될 수 있다. 하지만 제1 스페이서(182)는 상기 습식 식각 공정에 대해 강한 내성을 갖고 있으므로, 제거되지 않고 잔류할 수 있으며, 이에 따라 나머지 게이트 스페이서 구조물(212) 부분이 손상되지 않을 수 있다.
한편, 제1 확산 방지 패턴(162)의 경우, 상기 제1 스페이서(182) 측벽에 형성된 부분은 대부분 제거될 수 있으나, 액티브 핀(105) 상면에 형성된 부분은 모두 제거되지 않고 적어도 부분적으로 잔류할 수 있으며, 이에 따라 이에 인접하는 소스/드레인 층(240)이 개구(260)에 의해 노출되지 않을 수 있다.
도 26에서는 제1 확산 방지 패턴(162)이 부분적으로 제거되어 그 측벽이 상부의 제1 스페이서(182)의 측벽의 연장면과 일치하는 것을 도시하고 있으며, 이에 따라 제1 확산 방지 패턴(162)의 상면이 제1 스페이서(182)의 저면과 실질적으로 동일한 면적을 가질 수 있다.
하지만 본 발명의 개념은 이에 한정되지는 않으며, 제1 확산 방지 패턴(162)의 상면이 제1 스페이서(182)의 저면보다 작은 면적을 가질 수도 있다.
도 27 내지 도 29를 참조하면, 개구(260)를 채우는 게이트 구조물(310)을 형성할 수 있다.
구체적으로, 개구(260)에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(270)을 형성한 후, 인터페이스 패턴(270), 소자 분리 패턴(120), 게이트 스페이서 구조물(212) 및 절연막(250) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 개구(260)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 일함수 조절막 및 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 인터페이스 패턴(270)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(270)은 액티브 핀(105) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 게이트 스페이서 구조물(212)의 내측벽 상에도 형성될 수 있다.
이후, 절연막(250)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(270) 상면, 소자 분리 패턴(120) 상면, 및 게이트 스페이서 구조물(212)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(280) 및 일함수 조절 패턴(290)을 형성하고, 일함수 조절 패턴(290) 상에 개구(260)의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다.
이에 따라, 게이트 전극(300)의 저면 및 측벽은 일함수 조절 패턴(290)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch-back) 공정에 의해 수행될 수 있다.
순차적으로 적층된 인터페이스 패턴(270), 게이트 절연 패턴(280), 일함수 조절 패턴(290) 및 게이트 전극(300)은 게이트 구조물(310)을 형성할 수 있으며, 소스/드레인 층(240)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(240)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 30 내지 도 32를 참조하면, 절연막(250), 게이트 구조물(310), 및 게이트 스페이서 구조물(212) 상에 캡핑막(320) 및 층간 절연막(330)을 순차적으로 형성하고, 절연막(250), 캡핑막(320), 층간 절연막(330) 및 식각 저지 패턴(175)을 관통하면서 소스/드레인 층(240)의 상면을 노출시키는 콘택 홀(340)을 형성한다.
캡핑막(320)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 층간 절연막(330)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 콘택 홀(340)은 소스/드레인 층(240)의 상기 제1 방향으로 상면 일부만을 노출시키도록 형성될 수 있다. 이에 따라, 소스/드레인 층(240) 상면에 식각 저지 패턴(175)이 부분적으로 잔류할 수 있다.
하지만, 본 발명의 개념은 이에 한정되지는 않으며, 콘택 홀(340)은 게이트 스페이서 구조물(212)에 셀프-얼라인되도록 형성될 수도 있다. 이에 따라, 콘택 홀(340)은 소스/드레인 층(240)의 상기 제1 방향으로의 전체 상면을 노출시킬 수도 있으며, 소스/드레인 층(240) 상면에 형성된 식각 저지 패턴(175) 부분이 대부분 제거될 수도 있다.
도 33 내지 도 36을 참조하면, 상기 노출된 소스/드레인 층(240)의 상면, 콘택 홀(340)의 측벽 및 층간 절연막(330) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 소스/드레인 층(240) 상부에 금속 실리사이드 패턴(350)을 형성할 수 있다.
상기 제1 금속막은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다.
이후, 금속 실리사이드 패턴(350) 상면, 콘택 홀(340)의 측벽 및 층간 절연막(330) 상면에 배리어 막을 형성하고, 상기 배리어 막 상에 콘택 홀(340)을 채우는 제2 금속막을 형성한 후, 층간 절연막(330) 상면이 노출될 때까지 상기 제2 금속막 및 상기 배리어 막을 평탄화할 수 있다.
이에 따라, 금속 실리사이드 패턴(350) 상에 콘택 홀(340)을 채우는 콘택 플러그(380)가 형성될 수 있다.
상기 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제2 금속막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있다.
콘택 플러그(380)는 금속 패턴(370) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(360)을 포함할 수 있다.
이후, 콘택 플러그(380)에 전기적으로 연결되는 배선(도시되지 않음) 및 비아(도시되지 않음) 등을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 반도체 장치 제조 방법에서, 게이트 스페이서 구조물(212)에 포함된 제1 오프셋 패턴(202)이 제2 리세스(230) 형성을 위한 건식 식각 공정 시 제거되지 않고 잔류할 수 있도록, 플라즈마 처리 공정을 수행할 수 있다.
하지만 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 오프셋 막(200)을 두꺼운 두께로 형성함으로써 상기 건식 식각 공정 후에도 잔류하도록 할 수도 있다. 예를 들어, 스페이서 막(180), 오프셋 막(200) 및 식각 저지막(170)은 각각 대략 4~8nm, 4~8nm 및 2~4nm의 두께로 형성할 수 있으며, 최종적으로 상기 반도체 장치에 포함된 제1 스페이서(182), 제1 오프셋 패턴(202) 및 식각 저지 패턴(175)은 각각 대략 4~8nm, 2~4nm 및 2~4nm의 두께를 가질 수 있다. 일 실시예에 있어서, 제1 오프셋 패턴(202)의 두께는 식각 저지 패턴(175)의 두께 이상일 수 있다.
전술한 공정들에 의해 형성되는 상기 반도체 장치에서, 게이트 구조물(310) 측벽에 형성되는 게이트 스페이서 구조물(212)은 액티브 핀(105) 상면에 순차적으로 적층된 제1 확산 방지 패턴(162), 제1 스페이서(182), 및 제1 오프셋 패턴(202)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 확산 방지 패턴(162)은 게이트 구조물(310) 하부 측벽에 접촉하는 얇은 평판 형상으로 형성될 수 있다. 즉, 제1 확산 방지 패턴(162)은 상기 제1 방향으로 절단한 단면이 바(bar) 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 스페이서(182)는 제1 확산 방지 패턴(162) 상면에 형성되어 게이트 구조물(310)의 대부분의 측벽에 접촉할 수 있으며, 상기 제1 방향으로 절단한 단면이 "L"자에 유사한 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 오프셋 패턴(202)은 제1 스페이서(182) 상에 형성될 수 있으며, 상기 제1 방향으로 절단한 단면이 바(bar) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서 구조물(212)은 실리콘 질화물 혹은 실리콘 산탄질화물보다 유전율이 낮고 밴드 갭이 높은 실리콘 산화물을 포함하는 제1 오프셋 패턴(202)을 포함할 수 있다. 이에 따라, 게이트 스페이서 구조물(212)을 통한 누설 전류가 감소될 수 있으며, 또한 이웃하는 게이트 구조물들(310) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 게이트 스페이서 구조물(212)을 포함하는 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 37은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 게이트 스페이서 구조물을 제외하고는, 도 33 내지 도 36을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 37을 참조하면, 게이트 스페이서 구조물(222)은 제1 스페이서(182)와 제1 오프셋 패턴(202) 사이에 형성된 제1 아웃개싱 방지 패턴(192)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 아웃개싱 방지 패턴(192)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 방향으로 절단한 단면이 "L" 자 유사한 형상을 가질 수 있다.
제1 아웃개싱 방지 패턴(192)은 소스/드레인 층(240)을 형성하기 위한 상기 선택적 에피택시얼 성장(SEG) 공정을 수행할 때, 게이트 스페이서 구조물(212)의 제1 스페이서(182)에 포함된 탄소 성분이 외부로 아웃개싱되어 소스/드레인 층(240)에 패싯(facet)이 형성되는 것을 방지할 수 있다.
이때, 상기 반도체 장치에 포함된 핀 스페이서 구조물은 제2 스페이서(184)와 제2 오프셋 패턴(204) 사이에 형성된 제2 아웃개싱 방지 패턴(도시하지 않음)을 더 포함할 수 있다.
도 38 내지 도 75는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 38, 40, 43, 49, 52, 56, 63, 67 및 71은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 39, 41-42, 44-48, 50-51, 53-55, 57-62, 64-66, 68-70 및 72-75는 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 39, 44, 50, 53, 57, 60, 64 및 72는 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이고, 도 41, 68 및 73은 대응하는 각 평면도들의 E-E'선을 따라 절단한 단면도들이며, 도 42, 45, 47, 51, 54, 58, 61, 65, 69 및 74는 대응하는 각 평면도들의 F-F'선을 따라 절단한 단면도들이고, 도 46, 48, 55, 59, 62, 66, 70 및 75는 대응하는 각 평면도들의 G-G'선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 36을 참조로 설명한 반도체 장치 제조 방법을 상보형 모스 트랜지스터(Complementary Metal Oxide Semiconductor: CMOS) 제조 방법에 적용한 것으로서, 상기 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 38 및 도 39를 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
먼저, 기판(400) 상부를 부분적으로 식각하여 제1 및 제2 리세스들(412, 414)을 형성한다.
기판(400)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 피모스(PMOS) 영역일 수 있고, 제2 영역(II)은 엔모스(NMOS) 영역일 수 있다.
기판(400) 상에 제1 및 제2 리세스들(412, 414)이 형성됨에 따라 제1 및 제2 액티브 영역들(402, 404)이 정의될 수 있다. 이때, 각 제1 및 제2 액티브 영역들(402, 404)은 기판(400) 상부로 돌출된 핀(fin) 형상을 가지므로 각각 제1 및 제2 액티브 핀들(402, 404)로 지칭될 수도 있다. 한편, 제1 및 제2 액티브 영역들(402, 404)이 형성되지 않은 기판(400) 영역은 필드 영역으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 액티브 핀들(402, 404)은 기판(400) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(400) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
이후, 각 제1 및 제2 리세스들(412, 414)의 하부를 채우는 소자 분리 패턴(420)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(402)은 소자 분리 패턴(420)에 의해 측벽이 둘러싸인 제1 하부 액티브 패턴(402b), 및 소자 분리 패턴(420) 상면으로 돌출된 제1 상부 액티브 패턴(402a)을 포함할 수 있으며, 제2 액티브 핀(404)은 소자 분리 패턴(420)에 의해 측벽이 둘러싸인 제2 하부 액티브 패턴(404b), 및 소자 분리 패턴(420) 상면으로 돌출된 제2 상부 액티브 패턴(404a)을 포함할 수 있다.
도 40 내지 도 42를 참조하면, 도 3 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 기판(400)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 더미 게이트 구조물들을 형성할 수 있다.
이때, 상기 제1 더미 게이트 구조물은 순차적으로 적층된 제1 더미 게이트 절연 패턴(432), 제1 더미 게이트 전극(442) 및 제1 더미 게이트 마스크(452)를 포함할 수 있으며, 상기 제2 더미 게이트 구조물은 순차적으로 적층된 제2 더미 게이트 절연 패턴(434), 제2 더미 게이트 전극(444) 및 제2 더미 게이트 마스크(454)를 포함할 수 있다.
도 43 내지 도 46을 참조하면, 먼저 도 6 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 기판(400)의 제1 및 제2 액티브 핀들(402, 404) 및 소자 분리 패턴(420) 상에 상기 제1 및 제2 더미 게이트 구조물들을 커버하는 스페이서 막 구조물(510)을 형성할 수 있다.
예시적인 실시예들에 있어서, 스페이서 막 구조물(510)은 순차적으로 적층된 확산 방지막(460), 스페이서 막(480), 제1 오프셋 막(500)을 포함할 수 있다.
확산 방지막(460)은 예를 들어, 실리콘 질화물을 포함할 수 있고, 스페이서 막(480)은 예를 들어, 실리콘 산탄질화물을 포함할 수 있으며, 제1 오프셋 막(500)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
이후, 기판(400)의 제2 영역(II)을 커버하는 제1 포토레지스트 패턴(10)을 형성한 후, 도 9 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 스페이서 막 구조물(510)을 이방성 식각할 수 있다.
이에 따라, 기판(400)의 제1 영역(I) 상에 형성된 상기 제1 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 제1 게이트 스페이서 구조물(512)이 형성될 수 있으며, 제1 상부 액티브 패턴(402a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 제1 핀 스페이서 구조물(514)이 형성될 수 있다.
제1 게이트 스페이서 구조물(512)은 순차적으로 적층된 제1 확산 방지 패턴(462), 제1 스페이서(482), 및 제1 오프셋 패턴(502)을 포함할 수 있으며, 제1 핀 스페이서 구조물(514)은 순차적으로 적층된 제2 확산 방지 패턴(464), 제2 스페이서(484), 및 제2 오프셋 패턴(504)을 포함할 수 있다.
한편, 기판(400)의 제2 영역(II) 상에 형성된 스페이서 막 구조물(510) 부분은 잔류할 수 있다.
도 47 및 도 48을 참조하면, 제1 포토레지스트 패턴(10)을 제거한 후, 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 기판(400) 상에 산소 플라즈마를 사용하는 플라즈마 처리 공정을 수행함으로써, 실리콘 산화물을 포함하는 제1 및 제2 오프셋 패턴들(502, 504)의 막질이 치밀해질 수 있다.
도 49 내지 도 51을 참조하면, 도 13 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
먼저, 제1 게이트 스페이서 구조물(512)에 인접한 제1 액티브 핀(402)의 상부를 식각하여 제3 리세스(도시되지 않음)를 형성한다. 즉, 상기 제1 더미 게이트 구조물 및 이의 측벽에 형성된 제1 게이트 스페이서 구조물(512)을 식각 마스크로 사용하여 건식 식각 공정을 통해 제1 액티브 핀(402)의 상부를 제거함으로써 상기 제3 리세스를 형성할 수 있다. 이때, 게이트 스페이서 구조물(512)의 최외곽에 형성된 제1 오프셋 패턴(502)은 플라즈마 처리 공정을 통해 막질이 치밀해졌으므로, 상기 건식 식각 공정에 의해 제거되지 않고 잔류할 수 있다.
한편 상기 제3 리세스가 형성될 때, 제1 액티브 핀(402)에 인접하여 형성된 제1 핀 스페이서 구조물(514)도 대부분 제거될 수 있으며, 일부만이 잔류할 수 있다. 예시적인 실시예들에 있어서, 잔류하는 제1 핀 스페이서 구조물(514)의 최상면의 높이는 상기 제3 리세스 하부의 제1 액티브 핀(402) 상면의 높이와 실질적으로 동일하거나 혹은 이보다 낮을 수 있다.
한편, 기판(400)의 제2 영역(II)에서는 상기 제3 리세스를 형성하는 건식 식각 공정을 수행하더라도, 스페이서 막 구조물(510)의 최외곽에 배치된 제1 오프셋 막(500)이 전술한 플라즈마 처리 공정에 의해 치밀한 막질을 갖게 되었으므로, 제거되지 않고 잔류할 수 있다.
이후, 상기 제3 리세스에 의해 노출된 제1 액티브 핀(402)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 제1 소스/드레인 층(542)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, p형 불순물 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 p형 불순물이 도핑된 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 제1 소스/드레인 층(542)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
한편, 기판(400)의 제2 영역(II)에는 제2 액티브 핀(404) 상에 스페이서 막 구조물(510)이 형성되어 있으므로, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행하더라도 소스/드레인 층이 형성되지 않을 수 있다.
도 52 내지 도 54를 참조하면, 도 17 내지 도 19를 참조로 설명한 공정들과 유사한 공정을 수행한다.
먼저, 기판(400)의 제1 영역(I) 상의 제1 소스/드레인 층(542), 소자 분리 패턴(420), 상기 제1 더미 게이트 구조물, 제1 게이트 스페이서 구조물(512) 및 제1 핀 스페이서 구조물(514)과, 기판(400)의 제2 영역(II) 상의 스페이서 막 구조물(510) 상에 성장 방지막 구조물(570)을 형성할 수 있다.
예시적인 실시예들에 있어서, 성장 방지막 구조물(570)은 순차적으로 적층된 성장 방지막(550) 및 제2 오프셋 막(560)을 포함할 수 있다.
성장 방지막(550)은 예를 들어, 실리콘 질화물을 포함할 수 있고, 제2 오프셋 막(560)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
이후, 기판(400)의 제1 영역(I)을 커버하는 제2 포토레지스트 패턴(20)을 형성한 후, 도 13 내지 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 기판(400)의 제2 영역(II)에서 순차적으로 적층된 스페이서 막 구조물(510) 및 성장 방지막 구조물(570)을 이방성 식각할 수 있다.
이에 따라, 기판(400)의 제2 영역(II) 상에 형성된 상기 제2 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 순차적으로 적층된 제2 게이트 스페이서 구조물(516) 및 제1 성장 방지 구조물(576)이 형성될 수 있으며, 제2 상부 액티브 패턴(404a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 순차적으로 적층된 제2 핀 스페이서 구조물(518) 및 제2 성장 방지 구조물(578)이 형성될 수 있다.
제2 게이트 스페이서 구조물(516)은 순차적으로 적층된 제3 확산 방지 패턴(466), 제3 스페이서(486), 및 제3 오프셋 패턴(506)을 포함할 수 있으며, 제2 핀 스페이서 구조물(518)은 순차적으로 적층된 제4 확산 방지 패턴(468), 제4 스페이서(488), 및 제4 오프셋 패턴(508)을 포함할 수 있다. 또한, 제1 성장 방지 구조물(576)은 순차적으로 적층된 제1 성장 방지 패턴(556) 및 제5 오프셋 패턴(566)을 포함할 수 있으며, 제2 성장 방지 구조물(578)은 순차적으로 적층된 제2 성장 방지 패턴(558) 및 제6 오프셋 패턴(568)을 포함할 수 있다.
한편, 기판(400)의 제1 영역(I) 상에 형성된 성장 방지막 구조물(570) 부분은 잔류할 수 있다.
도 56 내지 도 59를 참조하면, 도 49 내지 도 51을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
먼저, 제2 포토레지스트 패턴(20)을 제거한 후, 상기 제2 더미 게이트 구조물, 및 이의 측벽에 형성된 제2 게이트 스페이서 구조물(516) 및 제1 성장 방지 구조물(576)을 식각 마스크로 사용하는 건식 식각 공정을 통해 제2 액티브 핀(404)의 상부를 식각함으로서 제4 리세스(도시되지 않음)를 형성할 수 있다. 이때, 제1 성장 방지 구조물(576) 중에서 건식 식각 공정에 내성이 약한 실리콘 산화물을 포함하는 제5 오프셋 패턴(566)은 제거될 수 있으나, 건식 식각 공정에 내성이 강한 실리콘 질화물을 포함하는 제1 성장 방지 패턴(556)은 제거되지 않고 잔류할 수 있다. 이에 따라, 상기 제2 더미 게이트 구조물의 측벽 상에는 순차적으로 적층된 제2 게이트 스페이서 구조물(516) 및 제1 성장 방지 패턴(556)을 포함하는 제3 게이트 스페이서 구조물(586)이 형성될 수 있다.
한편 상기 제4 리세스가 형성될 때, 제2 액티브 핀(404)에 인접하여 형성된 제2 핀 스페이서 구조물(518) 및 제2 성장 방지 구조물(578)도 대부분 제거될 수 있으며, 제2 핀 스페이서 구조물(518)의 일부만이 잔류할 수 있다. 예시적인 실시예들에 있어서, 잔류하는 제2 핀 스페이서 구조물(518)의 최상면의 높이는 상기 제4 리세스 하부의 제2 액티브 핀(404) 상면의 높이와 실질적으로 동일하거나 혹은 이보다 낮을 수 있다.
한편, 기판(400)의 제1 영역(I)에서는 상기 제4 리세스를 형성하는 건식 식각 공정에 의해서, 성장 방지막 구조물(570) 중에서 건식 식각 내성이 약한 실리콘 산화물을 포함하는 제2 오프셋 막(560)이 제거될 수 있으며, 이에 따라 성장 방지막(550)만이 잔류할 수 있다.
이후, 상기 제4 리세스에 의해 노출된 제2 액티브 핀(404)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 제2 소스/드레인 층(544)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, n형 불순물 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 n형 불순물이 도핑된 단결정의 실리콘 탄화물 층이 형성될 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, n형 불순물 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수도 있으며, 이에 따라 n형 불순물이 도핑된 단결정의 실리콘 층이 형성될 수도 있다. 제2 소스/드레인 층(544)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
한편, 기판(400)의 제1 영역(I)에는 제1 액티브 핀(402) 상에 성장 방지막(550)이 형성되어 있으므로, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행하더라도 소스/드레인 층이 더 이상 형성되지 않을 수 있다.
도 60 내지 62를 참조하면, 도 20 및 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 영역(I)의 성장 방지막(550), 및 제2 영역(II)의 상기 제2 더미 게이트 구조물, 제3 게이트 스페이서 구조물(586), 제2 핀 스페이서 구조물(518), 제2 소스/드레인 층(544) 및 소자 분리 패턴(420) 상에 제1 식각 저지막(470)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 식각 저지막(470)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 이에 따라, 제1 영역(I)에서 제1 식각 저지막(470)과 성장 방지막(550)은 서로 병합될 수도 있으며, 이하에서는 상기 병합된 막 구조물을 제2 식각 저지막(490)으로 지칭하기로 한다.
도 63 내지 도 66을 참조하면, 도 22 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
먼저, 제1 및 제2 식각 저지막들(470, 490)을 덮는 절연막(620)을 충분한 높이로 형성한 후, 상기 제1 및 제2 더미 게이트 구조물들에 각각 포함된 제1 및 제2 더미 게이트 전극들(442, 444)의 상면이 노출될 때까지 절연막(620)을 평탄화한다.
이때, 제1 및 제2 더미 게이트 마스크들(452, 454)도 함께 제거될 수 있으며, 제1 및 제2 식각 저지막들(470, 490)은 각 제1 및 제2 더미 게이트 마스크들(452, 454) 상면에 형성된 부분이 제거되어 제1 및 제2 식각 저지 패턴들(475, 495)로 잔류할 수 있다. 이에 따라, 제1 식각 저지 패턴(475)은 제3 게이트 스페이서 구조물(586)의 상부 측벽, 제2 핀 스페이서 구조물(518)의 측벽, 및 제2 소스/드레인 층(544)의 상면에 형성될 수 있으며, 제2 식각 저지 패턴(495)은 제1 게이트 스페이서 구조물(512)의 상부 측벽, 제1 핀 스페이서 구조물(514)의 측벽, 및 제1 소스/드레인 층(542)의 상면에 형성될 수 있다.
한편, 서로 병합된 각 제1 및 제2 소스/드레인 층들(542, 544)과 소자 분리 패턴(420) 사이에는 절연막(620)이 모두 채워지지 않을 수 있으며, 이에 따라 각각 제1 및 제2 에어 갭들(622, 624)이 형성될 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(442, 444) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(432, 434)을 제거하여, 제1 게이트 스페이서 구조물(512)의 내측벽 및 제1 액티브 핀(402)의 상면을 노출시키는 제1 개구(632), 및 제3 게이트 스페이서 구조물(586)의 내측벽 및 제2 액티브 핀(404)의 상면을 노출시키는 제2 개구(634)를 형성한다.
제1 및 제2 더미 게이트 전극들(442, 444) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(432, 434)은 건식 식각 공정 및 습식 식각 공정을 통해 제거될 수 있으며, 이때 제1 및 제3 확산 방지 패턴들(462, 466)이 부분적으로 제거되어 제1 및 제3 스페이서들(482, 486)이 각각 노출될 수 있다.
한편, 각 제1 및 제3 확산 방지 패턴들(462, 466)의 경우, 상기 각 제1 및 제3 스페이서들(482, 486) 측벽에 형성된 부분은 대부분 제거될 수 있으나, 각 제1 및 제2 액티브 핀들(402, 404) 상면에 형성된 부분은 모두 제거되지 않고 적어도 부분적으로 잔류할 수 있다.
도 67 내지 도 70을 참조하면, 도 27 내지 도 29를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제1 및 제2 개구들(632, 634)을 각각 채우는 제1 및 제2 게이트 구조물들(682, 684)을 형성할 수 있다.
제1 게이트 구조물(682)은 순차적으로 적층된 제1 인터페이스 패턴(642), 제1 게이트 절연 패턴(652), 제1 일함수 조절 패턴(662) 및 제1 게이트 전극(672)을 포함할 수 있고, 제1 소스/드레인 층(542)과 함께 피모스(PMOS) 트랜지스터를 형성할 수 있다. 또한, 제2 게이트 구조물(684)은 순차적으로 적층된 제2 인터페이스 패턴(644), 제2 게이트 절연 패턴(654), 제1 일함수 조절 패턴(664) 및 제2 게이트 전극(674)을 포함할 수 있고, 제2 소스/드레인 층(544)과 함께 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
지금까지는 기판(400)의 제1 영역(I)에 피모스 트랜지스터를 먼저 형성하고, 이후 기판(400)의 제2 영역(II)에 엔모스 트랜지스터를 형성하는 것에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 기판(400)의 제1 영역(I)에 엔모스 트랜지스터를 먼저 형성하고, 이후 기판(400)의 제2 영역(II)에 피모스 트랜지스터를 형성할 수도 있다.
한편, 제1 게이트 구조물(682)의 상기 제1 방향으로의 각 양 측벽들 상에는 순차적으로 적층된 제1 확산 방지 패턴(462), 제1 스페이서(482), 및 제1 오프셋 패턴(502)을 포함하는 제1 게이트 스페이서 구조물(512)이 형성될 수 있으며, 제1 게이트 스페이서 구조물(512)의 상부 측벽 및 제1 소스/드레인 층(542) 상에는 제2 식각 저지 패턴(495)이 형성될 수 있다.
또한, 제2 게이트 구조물(684)의 상기 제1 방향으로의 각 양 측벽들 상에는 순차적으로 적층된 제3 확산 방지 패턴(466), 제3 스페이서(486), 및 제3 오프셋 패턴(506)을 포함하는 제2 게이트 스페이서 구조물(516), 및 제2 게이트 스페이서 구조물(516) 상에 형성된 제1 성장 방지 패턴(556)을 포함하는 제3 게이트 스페이서 구조물(586)이 형성될 수 있으며, 제3 게이트 스페이서 구조물(586)의 상부 측벽 및 제2 소스/드레인 층(544) 상에는 제1 식각 저지 패턴(475)이 형성될 수 있다.
도 71 내지 도 75를 참조하면, 도 30 내지 도 36을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
즉, 절연막(620), 제1 및 제2 게이트 구조물들(682, 684), 제1 및 제2 식각 저지 패턴들(475, 495), 및 제1 및 제3 게이트 스페이서 구조물들(512, 586) 상에 캡핑막(690) 및 층간 절연막(700)을 순차적으로 형성하고, 층간 절연막(700), 캡핑막(690), 절연막(620) 및 제2 및 제1 식각 저지 패턴들(495, 475)을 관통하면서 제1 및 제2 소스/드레인 층들(542, 544)의 상면을 각각 노출시키는 제1 및 제2 콘택 홀들(도시되지 않음)을 형성한다.
상기 제1 및 제2 콘택 홀들은 제1 및 제3 게이트 스페이서 구조물들(512, 586)에 셀프-얼라인되도록 형성될 수도 있고, 그렇지 않을 수도 있다.
이후, 상기 노출된 제1 및 제2 소스/드레인 층들(542, 544)의 상면, 상기 제1 및 제2 콘택 홀들의 측벽 및 층간 절연막(700) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 제1 및 제2 소스/드레인 층들(542, 544) 상부에 각각 제1 및 제2 금속 실리사이드 패턴들(712, 714)을 형성할 수 있다.
제1 및 제2 금속 실리사이드 패턴들(712, 714) 상면, 상기 제1 및 제2 콘택 홀들의 측벽 및 층간 절연막(700) 상면에 배리어 막을 형성하고, 상기 배리어 막 상에 상기 제1 및 제2 콘택 홀들을 채우는 제2 금속막을 형성한 후, 층간 절연막(700) 상면이 노출될 때까지 상기 제2 금속막 및 상기 배리어 막을 평탄화할 수 있다. 이에 따라, 제1 및 제2 금속 실리사이드 패턴들(712, 714) 상에 상기 제1 및 제2 콘택 홀들을 각각 채우는 제1 및 제2 콘택 플러그들(742, 744)이 형성될 수 있다.
제1 콘택 플러그(742)는 제1 금속 패턴(732) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(722)을 포함할 수 있으며, 제2 콘택 플러그(744)는 제2 금속 패턴(734) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(724)을 포함할 수 있다.
이후, 각 제1 및 제2 콘택 플러그들(742, 744)에 전기적으로 연결되는 배선(도시되지 않음) 및 비아(도시되지 않음) 등을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.
도 76 및 77은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다. 상기 반도체 장치는 제1 및 제2 게이트 스페이서 구조물들을 제외하고는, 도 71 내지 도 75를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 76 및 77을 참조하면, 제1 게이트 스페이서 구조물(522)은 제1 스페이서(482)와 제1 오프셋 패턴(502) 사이에 형성된 제1 아웃개싱 방지 패턴(492)을 더 포함할 수 있다. 또한, 제2 게이트 스페이서 구조물(526)은 제3 스페이서(486)와 제3 오프셋 패턴(506) 사이에 형성된 제2 아웃개싱 방지 패턴(496)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 아웃개싱 방지 패턴들(492, 496)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 방향으로 절단한 단면이 "L" 자 유사한 형상을 가질 수 있다.
전술한 반도체 장치 제조 방법은 게이트 구조물 측벽 형성된 스페이서를 포함하는 다양한 메모리 장치 및 시스템을 제조하는 데 사용될 수 있다. 예를 들어, 상기 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자의 제조 방법에 적용될 수 있다. 혹은 상기 반도체 장치 제조 방법은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20: 제1, 제2 포토레지스트 패턴
100, 400: 기판 105: 액티브 핀
110, 230: 제1, 제2 리세스 120, 420: 소자 분리 패턴
130: 더미 게이트 절연 패턴 140: 더미 게이트 전극
150: 더미 게이트 마스크 160, 460: 확산 방지막
162: 확산 방지 패턴 170: 식각 저지막
175: 식각 저지 패턴 180: 스페이서 막
182, 184: 제1, 제2 스페이서 192: 제1 아웃개싱 방지 패턴
200: 오프셋 막 202, 204: 제1, 제2 오프셋 패턴
210: 스페이서 막 구조물 212, 222: 게이트 스페이서 구조물
214: 핀 스페이서 구조물 240: 소스/드레인 층
250, 620: 절연막 260: 개구
270: 인터페이스 패턴 280: 게이트 절연 패턴
290: 일함수 조절 패턴 300: 게이트 전극
310: 게이트 구조물 320, 690: 캡핑막
330, 700: 층간 절연막 340: 콘택 홀
350: 금속 실리사이드 패턴 360: 배리어 패턴
370: 금속 패턴 380: 콘택 플러그
402, 404: 제1, 제2 액티브 핀 412, 414: 제1, 제2 리세스
432, 434: 제1, 제2 더미 게이트 절연 패턴
442, 444: 제1, 제2 더미 게이트 전극
452, 454: 제1, 제2 더미 게이트 마스크
462, 464, 466, 468: 제1 내지 제4 확산 방지 패턴
470, 490: 제1 및 제2 식각 저지막
475, 495: 제1, 제2 식각 저지 패턴
482, 484, 486, 484: 제1 내지 제4 스페이서
492, 494: 제1 및 제2 아웃개싱 방지 패턴
500, 560: 제1, 제2 오프셋 막
502, 504, 506, 508: 제1 내지 제4 오프셋 패턴
510: 스페이서 막 구조물
512, 516, 586: 제1 내지 제3 게이트 스페이서 구조물
514, 518: 제1 및 제2 핀 스페이서 구조물
542, 544: 제1, 제2 소스/드레인 층
632, 634: 제1, 제2 개구
642, 644: 제1, 제2 인터페이스 패턴
652, 654: 제1, 제2 게이트 절연 패턴
662, 664: 제1, 제2 일함수 조절 패턴
672, 674: 제1, 제2 게이트 전극
682, 684: 제1, 제2 게이트 구조물
712, 714: 제1, 제2 금속 실리사이드 패턴
722, 724: 제1, 제2 배리어 패턴
732, 734: 제1, 제2 금속 패턴
742, 744; 제1, 제2 콘택 플러그

Claims (10)

  1. 기판 상에 형성된 액티브 핀(active fin);
    상기 액티브 핀 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 측벽에 직접 접촉하며, 순차적으로 적층된 실리콘 산탄질화(SiOCN) 패턴 및 실리콘 산화(SiO2) 패턴을 포함하는 게이트 스페이서 구조물; 및
    상기 게이트 스페이서 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 게이트 스페이서 구조물은 상기 실리콘 산탄질화 패턴 및 상기 실리콘 산화 패턴 사이에 형성된 제1 실리콘 질화(SiN) 패턴을 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 게이트 스페이서 구조물은 상기 실리콘 산탄질화 패턴 하부에 형성된 제2 실리콘 질화(SiN) 패턴을 더 포함하며,
    상기 실리콘 산탄질화 패턴은 상기 게이트 구조물의 상부 측벽에 접촉하고, 상기 제2 실리콘 질화 패턴은 상기 게이트 구조물의 하부 측벽에 접촉하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 실리콘 산화 패턴의 상부 측벽에 형성된 제3 실리콘 질화(SiN) 패턴을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제3 실리콘 질화 패턴은 일 방향으로의 단면이 "L"자 형상을 가지며, 일 측면은 상기 실리콘 산화 패턴의 상부 측벽에 접촉하고, 저면은 상기 소스/드레인 층의 상면 일부에 접촉하는 반도체 장치.
  6. 기판 상에 형성된 액티브 핀(active fin);
    상기 액티브 핀 상에 형성된 게이트 구조물;
    상기 액티브 핀 상에 형성되어 상기 게이트 구조물의 측벽을 커버하며,
    상기 액티브 핀 상에 형성된 확산 방지 패턴;
    상기 확산 방지 패턴 상에 형성되어 일 방향으로의 단면이 "L"자 형상을 갖는 실리콘 산탄질화 패턴;
    상기 실리콘 산탄질화 패턴 상에 형성되어 상기 방향으로의 단면이 "L"자 형상을 갖는 아웃개싱(outgassing) 방지 패턴; 및
    상기 아웃개싱 방지 패턴 상에 형성된 오프셋(offset) 패턴을 포함하는 게이트 스페이서 구조물; 및
    상기 게이트 스페이서 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층을 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 확산 방지 패턴, 상기 아웃개싱 방지 패턴, 및 상기 오프셋 패턴은 각각 실리콘 질화물, 실리콘 질화물, 및 실리콘 산화물을 포함하는 반도체 장치.
  8. 제 6 항에 있어서, 상기 오프셋 패턴의 상부 측벽 및 상기 소스/드레인 층의 상면 일부를 커버하는 식각 저지 패턴을 더 포함하는 반도체 장치.
  9. 기판 상의 제1 및 제2 영역들에 각각 형성된 제1 및 제2 액티브 핀들;
    상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들;
    상기 제1 게이트 구조물의 측벽 상에 형성되며, 순차적으로 적층된 제1 실리콘 산탄질화 패턴 및 제1 실리콘 산화 패턴을 포함하는 제1 게이트 스페이서 구조물;
    상기 제2 게이트 구조물의 측벽 상에 형성되며, 순차적으로 적층된 제2 실리콘 산탄질화 패턴, 제2 실리콘 산화 패턴, 및 제1 실리콘 질화 패턴을 포함하는 제2 게이트 스페이서 구조물;
    상기 제1 게이트 스페이서 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층; 및
    상기 제2 게이트 스페이서 구조물에 인접한 상기 제2 액티브 핀 상에 형성된 제2 소스/드레인 층을 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 게이트 스페이서 구조물은 상기 제1 실리콘 산탄질화 패턴 및 상기 제1 실리콘 산화 패턴 사이에 형성된 제2 실리콘 질화 패턴을 더 포함하고,
    상기 제2 게이트 스페이서 구조물은 상기 제2 실리콘 산탄질화 패턴 및 상기 제2 실리콘 산화 패턴 사이에 형성된 제3 실리콘 질화 패턴을 더 포함하는 반도체 장치.
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