TWI758071B - 半導體裝置及其製造方法 - Google Patents

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鄭宗期
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Abstract

本揭露的實施方式提供了半導體裝置及方法。根據本揭露的半導體裝置包括第一區域中的第一電晶體及第二區域中的第二電晶體。第一電晶體包括沿著第一方向縱向延伸的第一閘極結構，以及在第一閘極結構的側壁上方的第一閘極間隔件、第二閘極間隔件、及第三閘極間隔件。第二電晶體包括沿著第一方向縱向延伸的第二閘極結構，以及在第二閘極結構的側壁上方的第一閘極間隔件及第三閘極間隔件。第一閘極間隔件、第二閘極間隔件及第三閘極間隔件具有不同組成，並且第三閘極間隔件直接在第二區域中的第一閘極間隔件上。

Description

半導體裝置及其製造方法
本揭露有關於半導體裝置及其製造方法。
半導體積體電路(IC)工業已經歷快速增長。在IC發展過程中，功能密度(亦即，每晶片面積互連裝置的數量)通常增加而幾何大小(亦即，可以使用製造製程產生的最小部件(或接線))減小。此按比例縮小製程通常藉由增加生產效率並降低相關成本來提供益處。然而，此種按比例縮小亦伴有設計及製造整合IC的裝置的增加複雜性，並且對於這些待實現的進展，需要裝置製造的類似發展。
半導體裝置的按比例縮小亦減小閘極介電層的厚度，這需要減小的閘極電壓來避免裝置故障。然而，來自外部電路的供應電壓無法跟上半導體裝置按比例縮小的步伐。儘管閘極介電層的厚度已經減小了多倍，供應電壓僅從約5伏減小到約2.5至3.3伏。此不均勻比例化趨勢已經在汲極附近的閘極介電層中導致不斷增加的電場。增加的電場繼而導致熱載子注入((hot carrier injection； HCI)，或熱載子效應(hot carrier effect；HCE))，其描述了其中電荷載子(電子或電洞)歸因於存在高電場而獲得高動能的現象。由於HCI降低裝置效能並且導致洩漏，HCI係不期望的。由於輸入/輸出(I/O)裝置對接在供應電壓下操作的外部電路，HCI特別關於輸入/輸出(I/O)裝置。HCI的考慮可防止多閘極裝置(諸如鰭式場效電晶體(fin-type field effect transistor；FinFET))用作I/O裝置。
根據一些實施例，本揭露提供了一種半導體裝置。半導體裝置包括第一區域中的第一電晶體及第二區域中的第二電晶體。第一電晶體包括沿著第一方向縱向延伸的第一閘極結構，以及在第一閘極結構的側壁上方的第一閘極間隔層、第二閘極間隔層、及第三閘極間隔層。第二電晶體包括沿著第一方向縱向延伸的第二閘極結構，以及在第二閘極結構的側壁上方的第一閘極間隔層及第三閘極間隔層。第一閘極間隔層、第二閘極間隔層及第三閘極間隔層具有不同組成。第三閘極間隔層直接在第二區域中的第一閘極間隔層上。
根據其他實施例，本揭露提供了包括一種半導體裝置。半導體裝置包括第一區域中的第一電晶體及第二區域中的第二電晶體。第一電晶體包括沿著第一方向縱向延伸的第一閘極結構，以及在第一閘極結構的側壁上方的第一 閘極間隔層、第二閘極間隔層、第三閘極間隔層、及第四閘極間隔層。第二電晶體包括沿著第一方向縱向延伸的第二閘極結構，以及在第二閘極結構的側壁上方的第一閘極間隔層、第三閘極間隔層及第四閘極間隔層。第四閘極間隔層、第三閘極間隔層、及第二閘極間隔層具有不同組成。第三閘極間隔層直接在第二區域中的第一閘極間隔層上。
根據其他實施例，本揭露提供了一種製造半導體裝置的方法。方法包括：在基板的第一區域上方沉積第一虛擬閘極堆疊並且在基板的第二區域上方沉積第二虛擬閘極堆疊；在第一虛擬閘極堆疊及第二虛擬閘極堆疊上方沉積第一間隔材料層；在第一間隔材料層上方沉積第二間隔材料層；回蝕第二間隔材料層；選擇性移除第二區域中的第二間隔材料層；在選擇性移除之後，在第一虛擬閘極堆疊及第二虛擬閘極堆疊上方沉積第三間隔材料層；以及蝕刻第一間隔材料層、第二間隔材料層、及第三間隔材料層以沿著第一虛擬閘極堆疊的側壁形成第一閘極間隔件並且沿著第二虛擬閘極堆疊的側壁形成第二閘極間隔件。第一間隔材料層、第二間隔材料層及第三間隔材料層具有不同組成。
100:方法
102:方塊
104:方塊
106:方塊
108:方塊
110:方塊
112:方塊
114:方塊
116:方塊
118:方塊
120:方塊
122:方塊
124:方塊
200:工件
202:基板
204-1:第一鰭結構
204-2:第二鰭結構
206-1:第一虛擬閘極堆疊
206-2:第二虛擬閘極堆疊
208:閘極頂部硬遮罩
210:第一間隔材料層
211:第二間隔材料層
212:第三間隔材料層
213:光阻劑遮罩
214:第四間隔材料層
216-1:第一源極/汲極溝槽
216-2:第二源極/汲極溝槽
218-1:第一源極/汲極特徵
218-2:第二源極/汲極特徵
220:ILD層
230:第一閘極間隔件
234:第五閘極間隔件
240:第二閘極間隔件
242:第四閘極間隔件
244:第六閘極間隔件
250:第一閘極結構
252:閘極介電層
254:閘電極
260:第二閘極結構
270:第一電晶體
272:第三電晶體
274:第五電晶體
280:第二電晶體
282:第四電晶體
284:第六電晶體
300:佈植製程
400:方法
402:方塊
404:方塊
406:方塊
408:方塊
410:方塊
412:方塊
414:方塊
416:方塊
418:方塊
420:方塊
422:方塊
424:方塊
500:方法
502:方塊
504:方塊
506:方塊
508:方塊
510:方塊
512:方塊
514:方塊
516:方塊
518:方塊
520:方塊
522:方塊
524:方塊
1000:第一區域
2000:第二區域
C1:第一通道區域
C2:第二通道區域
D1:第一距離
D2:第二距離
L1:第一通道長度
L2:第二通道長度
SD1:第一源極/汲極區域
SD2:第二源極/汲極區域
T1:第一厚度
T1:第二厚度
T3:第三厚度
T4:第四厚度
W1:第一寬度
W2:第二寬度
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露。應注意，根據工業中的標準實務，各個特徵並非按 比例繪製，並且僅出於說明目的而使用。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖係根據本揭露的各個態樣的製造半導體裝置的方法的流程圖。
第2圖至第11圖係根據本揭露的各個態樣的經歷第1圖中的方法的各個操作的工件的局部橫截面圖。
第12圖係根據本揭露的各個態樣的製造半導體裝置的另一方法的流程圖。
第13圖至第22圖係根據本揭露的各個態樣的經歷第12圖中的方法的各個操作的工件的局部橫截面圖。
第23圖係根據本揭露的各個態樣的製造半導體裝置的替代方法的流程圖。
第24圖至第33圖係根據本揭露的各個態樣的經歷第23圖中的方法的各個操作的工件的局部橫截面圖。
應理解到，以下揭示提供了眾多不同的實施例或實施例，以用於實現各個實施例的不同特徵。下文描述部件及佈置的具體實施例以簡化本揭露。當然，此等僅為實施例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括插入第一特徵與第二特徵而形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭露可在各個實施例中重 複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
此外，下文本揭露中一特徵在另一特徵上、連接到另一特徵、及/或耦接到另一特徵的形成可包括以直接接觸形成特徵的實施例，且亦可包括插入此等特徵而形成額外特徵以使得此等特徵可不處於直接接觸的實施例。此外，空間相對性術語，例如，「下部」、「上部」、「水平」、「垂直」、「在……之上」、「在……上方」、「在……之下」、「在……下方」、「上」、「下」、「頂部」、「底部」等以及其衍生詞(例如，「水平地」、「向下地」、「向上地」等)係為了方便一個特徵與另一特徵的關係的本揭露而使用。空間相對性術語意欲涵蓋包括特徵的裝置的不同定向。
另外，當數量或數量範圍用「約(about)」、「大約(approximate)」及類似者描述時，如由本領域一般技藝人士所理解，術語意欲涵蓋包括所描述數量的在合理範圍內的數量，諸如所描述的數量的+/-10%內或其他值。例如，術語「約5nm」涵蓋從4.5nm至5.5nm的尺寸範圍。
半導體裝置的按比例縮小減小了閘極介電層的厚度並且增加汲極附近的閘極介電層中的電場。增加的電場可導致熱載子注入(HCI，或熱載子效應(HCE))，其描述了其中電荷載子(電子或電洞)歸因於存在高電場而獲 得高動能並且注入閘極介電層中的現象。由於HCI可能偏移閾值電壓、降低裝置效能並且導致洩漏，並不期望HCI的存在。因為輸入/輸出(I/O)裝置在與核心裝置的操作電壓相比較高的電壓(例如，在約2.5V與約5.0V之間)下操作，I/O裝置更易於經歷HCI相關的故障及效能問題。當形成I/O FinFET時，源極/汲極溝槽或所得源極/汲極特徵可底切閘極間隔件，從而減小通道長度及在通道與汲極之間的距離。在通道與汲極之間的距離減小可能使HCI加劇。
本揭露提供了實施例，在相同基板上製造的I/O裝置及核心裝置具有不同的閘極間隔件佈置，以滿足核心裝置的切換速度需求以及用於使I/O裝置的HCI降低。在這些實施例中，I/O裝置包括額外的升壓間隔件，而核心裝置不具有此種額外的升壓間隔件。額外的升壓間隔件增加在I/O裝置的通道與汲極之間的距離並且減少HCI的發生。升壓間隔件可由氧化矽形成並且可由更具蝕刻抗性的閘極間隔件保護。
現將參考圖式更詳細描述本揭露的各個態樣。第1圖、第12圖及第23圖示出了在工件200(未在第1圖、第12圖及第23圖中圖示，而是在第2圖至第11圖、第13圖至第22圖及第24圖至第33圖中圖示)上形成半導體裝置的方法100、方法400、及方法500的流程圖。方法100、400及500僅係實施例並且不意欲將本揭露限制為超出在申請專利範圍中明確記載的範圍。額外操作可以 在方法100、400及500之前、期間及之後提供，並且所描述的一些操作可以替換、消除或前後移動來用於這些方法的額外實施例。方法100在下文結合第2圖至第11圖描述，方法400在下文結合第13圖至第22圖描述，並且方法500在下文結合第24圖至第33圖描述。第2圖至第11圖、第13圖至第22圖、及第24圖至第33圖中的每一者示出了在方法100、方法400或方法500的各個操作期間工件200的局部橫截面圖。本揭露不限於任何特定數量的裝置或裝置區域、或任何特定裝置構造。額外特徵可以在工件200上製造的半導體裝置中添加，並且一些下文所述的特徵可以在工件200上製造的半導體裝置的其他實施例中替換、修改、或消除。因為在本揭露中描述的製程結束時半導體裝置將由工件200形成，如上下文需要，工件200可被稱為半導體裝置200。方法100的操作在下文描述，接著描述方法400及方法500。方法400及500與方法100共用類似的操作，並且在方法400及500中的此種類似操作可為了簡便而簡化或省略。
參考第1圖及第2圖，方法100包括方塊102，在方塊102，接收工件200。如第2圖所示，工件200包括基板202、在基板202的第一區域1000上方的第一鰭結構204-1、在基板202的第二區域2000上方的第二鰭結構204-2、在第一鰭結構204-1上方的第一虛擬閘極堆疊206-1、及在第二鰭結構204-2上方的第二虛擬閘極堆疊206-2。在一些實施例中，第一區域1000可為高壓裝 置區域或I/O裝置區域，並且第二區域2000可為包括邏輯裝置、記憶體裝置、或數位訊號處理裝置的邏輯裝置區域。在一些實施方式中，第一區域1000中的裝置操作且用以在約2.5V與5V之間的操作電壓下操作，並且第二區域2000中的裝置操作且用以在約0.5V與約1V之間的操作電壓下操作。如第2圖所示，第一鰭結構204-1及第二鰭結構204-2可彼此平行。第一鰭結構204-1及第二鰭結構204-2中的每一者連接到基板202並且從基板202升高。此外，第一鰭結構204-1及第二鰭結構204-2中的每一者可被稱為主動區域或鰭形主動區域。
基板202可包括元素(單個元素)半導體，諸如矽、鍺、及/或其他適當材料；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、及/或其他適當材料；合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他適當材料。基板202可為具有均勻組成的單層材料。或者，基板202可包括具有適用於IC裝置製造的類似或不同組成的多個材料層。在一個實施例中，基板202可為具有在氧化矽層上形成的矽層的絕緣體上矽(SOI)基板。在另一實施例中，基板202可包括導電層、半導體層、介電層、其他層、或其組合。在其中基板202包括不同類型的電晶體的一些實施例中，各種摻雜區域(諸如源極/汲極區域)在基板202中或在基板202上設置。取決於設計需求，摻雜區域可摻雜有p型摻雜劑，諸如磷或砷；及/或n型摻雜 劑，諸如硼或BF2。摻雜區域可直接形成在基板202上、形成在P阱結構中、形成在N阱結構中、形成在雙阱結構中、或是使用凸起結構來形成。摻雜區域可藉由佈植摻雜劑原子、原位摻雜的磊晶生長、及/或其他適當技術來形成。為了簡便，基板202僅在第2圖中示意性圖示，並為了簡便而從第3圖至第9圖中省略。
第一鰭結構204-1及第二鰭結構204-2可使用包括光微影及蝕刻製程的適當製程製造。光微影製程可包括在基板202之上形成光阻劑層(抗蝕劑)、將抗蝕劑暴露於圖案、執行暴露後烘焙製程、及顯影抗蝕劑以形成包括抗蝕劑的遮罩元件(未圖示)。遮罩元件隨後用於將凹陷蝕刻到基板202中，從而在基板202上餘留第一鰭結構204-1及第二鰭結構204-2。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)、及/或其他適當製程。用於形成第一鰭結構204-1及第二鰭結構204-2的方法的數個其他實施例可為適當的。例如，第一鰭結構204-1及第二鰭結構204-2可使用雙圖案化或多圖案化製程來圖案化。通常，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可另外使用單個、直接光微影製程獲得的間距相比較小的間距的圖案。例如，在一個實施例中，材料層在基板上方形成並且使用光微影製程圖案化。間隔件使用自對準製程在圖案化的材料層旁邊形成。隨後移除材料層，並且可隨後使用剩餘間隔件或心軸來圖案化複數個鰭結構204。第一鰭結構204-1及第二 鰭結構204-2沿著X方向縱向延伸。
儘管未在第2圖中明確圖示，第一鰭結構204-1及第二鰭結構204-2可藉由隔離特徵與相鄰鰭結構分開，此隔離特徵可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數介電材料、及/或其他適當材料。隔離特徵可包括淺溝槽隔離(shallow trench isolation；STI)特徵。在一個實施例中，隔離特徵可藉由在形成第一鰭結構204-1及第二鰭結構204-2期間在基板202中蝕刻溝槽來形成。溝槽可隨後藉由沉積製程用上文描述的隔離材料填充，接著是化學機械平坦化(chemical mechanical planarization；CMP)製程。其他隔離結構諸如場氧化物、矽局部氧化(local oxidation of silicon；LOCOS)、及/或其他適當結構亦可實施為隔離特徵。隔離特徵可藉由任何適當方法沉積，諸如化學氣相沉積(chemical vapor deposition；CVD)、可流動CVD(flowable CVD；FCVD)、旋塗玻璃(spin-on-glass；SOG)、其他適當方法、或其組合。
如第2圖所示，第一虛擬閘極堆疊206-1在第一區域1000中的第一鰭結構204-1的第一通道區域C1上方設置。第一通道區域C1夾在第一鰭結構204-1的兩個第一源極/汲極區域SD1之間。類似地，第二虛擬閘極堆疊206-2在第二區域2000中的第二鰭結構204-2的第二通道區域C2上方設置。第二通道區域C2夾在第二鰭結構204-2的兩個第二源極/汲極區域SD2之間。在一些實 施例中，第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2可包括多晶矽(polysilicon)。出於圖案化的目的，工件200可進一步包括在第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2上方的閘極頂部硬遮罩208。閘極頂部硬遮罩208可為單層或多層。在其中閘極頂部硬遮罩208是多層的一些實施例中，閘極頂部硬遮罩208包括墊氧化層及在墊氧化層上方的墊氮化層。第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2沿著Y方向縱向延伸，Y方向垂直於X方向。儘管未明確圖示，在形成第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2之前，虛擬閘極介電層可在第一鰭結構204-1及第二鰭結構204-2上方沉積。虛擬閘極介電層可由氧化矽形成。如第2圖中示出，第一虛擬閘極堆疊206-1的第一寬度W1大於第二虛擬閘極堆疊206-2的第二寬度W2以在第一區域1000中提供較長的通道長度。
參考第1圖及第2圖，方法100包括方塊104，在方塊104，第一間隔材料層210在工件200上方沉積。在一些實施例中，第一間隔材料層210可包括矽、氧、碳及氮。在一個實施例中，第一間隔材料層210可包括碳氮氧化矽(SiOCN)。第一間隔材料層210可具有與氧化矽層的介電常數類似的介電常數。在一些實施方式中，第一間隔材料層210可使用CVD製程、低大氣CVD(subatmospheric CVD；SACVD)製程、ALD製程、PVD製程、或其他適當製程在第一虛擬閘極堆疊 206-1及第二虛擬閘極堆疊206-2上方沉積。在一些實施方式中，第一間隔材料層210可具有在約2.5nm與約3.0nm之間的厚度。
參考第1圖及第3圖，方法100包括方塊106，在方塊106，執行佈植製程300。在一些實施例中，執行佈植製程300以在第一源極/汲極區域SD1及第二源極/汲極區域SD2上方形成輕微摻雜的源極/汲極(LDD)區(未圖示)。佈植製程300可將n型摻雜劑(諸如磷(P)或砷(As))用於n型場效電晶體(NFET)、或將p型摻雜劑(諸如硼(B)或銦(In))用於p型場效電晶體(PFET)。例如，於方塊106的操作可將n型摻雜劑佈植到第一源極/汲極區域SD1及第二源極/汲極區域SD2中。LDD區域與第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2自對準。在一些實施方式中，第一間隔材料層210用作屏蔽層或保護層以控制LDD區的厚度並且減少表面破壞。儘管在圖式中未明確圖示，在佈植製程300之後，工件200經退火以活化LDD區中的佈植離子。
參考第1圖及第4圖，方法100包括方塊108，在方塊108，第二間隔材料層211在第一間隔材料層210上方沉積。在一些實施例中，第二間隔材料層211及第一間隔材料層210可具有相同組成。在這些實施例中，第二間隔材料層211可包括矽、氧、碳及氮。在一個實施例中，第二間隔材料層211可包括碳氮氧化矽(SiOCN)。第二間隔材料層211可具有與氧化矽層的介電常數類似的介電常 數。在一些實施方式中，第二間隔材料層211可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程在第一間隔材料層210上方沉積。在一些實施方式中，第二間隔材料層211可具有與第一間隔材料層210的厚度類似的厚度。在一些實施例中，第二間隔材料層211的厚度可在約2.5nm與約3.0nm之間。
參考第1圖及第5圖，方法100包括方塊110，在方塊110，第三間隔材料層212在第二間隔材料層211上方沉積。第三間隔材料層212由介電材料形成，此介電材料不同於鰭結構、第一間隔材料層210、第二間隔材料層211、以及第四間隔材料層214(將在下文描述)。因此，其不同組成允許選擇性移除第三間隔材料層212而不破壞相鄰結構。在一些實施例中，第三間隔材料層212可包括矽、碳、或氧。在一個實施例中，第三間隔材料層212可包括氧化矽。在一些實施方式中，第三間隔材料層212可為多孔的，並且具有與氧化矽的介電常數相比較小的介電常數。在一些實施方式中，第三間隔材料層212可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程在第二間隔材料層211上方沉積。根據本揭露，第三間隔材料層212的厚度大於第二間隔材料層211的厚度，使得第三間隔材料層212可用作厚度提升器(thickness booster)。在此方面，第三間隔材料層212亦可被稱為厚度提升層。在一些實施例中，第三間隔材料層212的厚度可在約8nm與約20nm之間。藉由 本揭露的設計，第三間隔材料層212具有低介電常數，以便增加厚度而不增加介電常數。
參考第1圖及第6圖，方法100包括方塊112，在方塊112，回蝕第三間隔材料層212。在一些實施例中，於方塊112，工件200可經歷各向異性乾式蝕刻製程，諸如反應性離子蝕刻(RIE)。於方塊112的各向異性乾式蝕刻製程可移除在第二間隔材料層211的面向頂部的表面上沉積的第三間隔材料層212的部分。第三間隔材料層212的不同組成允許其選擇性蝕刻而不實質上破壞第二間隔材料層211。如第6圖所示，於方塊112的操作沿著第一虛擬閘極堆疊206-1(以及其上的閘極頂部硬遮罩208)及第二虛擬閘極堆疊206-2(以及其上的閘極頂部硬遮罩208)的側壁餘留第三間隔材料層212。在一些實施方式中，於方塊112的各向異性乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、氧氣、氫氣、其他適當氣體及/或電漿、及/或其組合。
參考第1圖及第7圖，方法100包括方塊114，在方塊114，選擇性移除第二區域2000中的第三間隔材料層212。在第7圖中表示的一些實施例中，覆蓋第一區域1000但暴露第二區域2000的光阻劑遮罩213在工件200上方形成。在示例性製程中，光阻劑層毯覆式沉積在工件200上方並且使用光微影製程被圖案化。在此示例性 製程中，在沉積光阻劑層之後，光阻劑層經軟烘焙、暴露於從光遮罩反射的或穿過光遮罩透射的輻射、在烘焙後製程中烘焙、並且在顯影劑溶液中顯影。在光阻劑遮罩213保護第一區域1000的情況下，第二區域2000中的第三間隔材料層212可使用選擇性濕式蝕刻製程、選擇性乾式蝕刻製程、或適當的選擇性蝕刻製程來選擇性移除。示例性選擇性濕式蝕刻製程可包括使用稀釋的氫氟酸(DHF)或緩衝的氫氟酸(BHF)。此處的緩衝的氫氟酸(BHF)可包括氫氟酸(HF)及氨(NH3)。
參考第1圖及第8圖，方法100包括方塊116，在方塊116，第四間隔材料層214在工件200上方沉積。在一些實施例中，第四間隔材料層214相較於第一間隔材料層210、第二間隔材料層211以及第三間隔材料層212更具蝕刻抗性。觀察到，蝕刻抗性通常與介電常數正相關。亦即，第四間隔材料層214的介電常數大於第一間隔材料層210、第二間隔材料層211、或第三間隔材料層212的介電常數。第四間隔材料層214可包括矽及氮並且可不具有氧。在一個實施例中，第四間隔材料層214可由氮化矽(SiN)形成。在一些實施方式中，第四間隔材料層214可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程於第二間隔材料層211(在第一區域1000及第二區域2000中)及第三間隔材料層212(在第一區域1000中)上方沉積。在一些實施例中，第四間隔材料層214具有在約4.5nm與約6nm之間的厚度。第一間 隔材料層210、第二間隔材料層211、第三間隔材料層212、及第四間隔材料層214之中，第四間隔材料層214具有最大蝕刻抗性及介電常數。儘管其高蝕刻抗性可為期望的，第四間隔材料層214的高介電常數可導致在閘極結構與相鄰源極/汲極觸點之間增加的寄生電容。出於此等原因，本揭露的第四間隔材料層214的厚度經最小化及選擇以滿足製程屬性-諸如蝕刻劑種類、蝕刻條件、蝕刻週期、或期望的源極/汲極溝槽尺寸。
參考第1圖及第9圖，方法100包括方塊118，在方塊118，第一源極/汲極溝槽216-1在第一區域1000中形成，並且第二源極/汲極溝槽216-2在第二區域2000中形成。於方塊118，未由第一虛擬閘極堆疊206-1、第二虛擬閘極堆疊206-2、及間隔材料層保護的第一源極/汲極區域SD1及第二源極/汲極區域SD2經凹陷以在第一區域1000中形成第一源極/汲極溝槽216-1並且在第二區域2000中形成第二源極/汲極溝槽216-2。於方塊118的操作可使用各向異性乾式蝕刻製程執行。在一些實施方式中，於方塊118的各向異性乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、氧氣、氫氣、其他適當氣體及/或電漿、及/或其組合。如第9圖所示，各向異性乾式蝕刻製程不僅形成第一源極/汲極溝槽216-1及第二源極/汲極溝槽216-2，亦從閘極頂部硬遮 罩208的頂表面移除第四間隔材料層214、第二間隔材料層211、及第一間隔材料層210。
參考第1圖及第10圖，方法100包括方塊120，在方塊120，第一源極/汲極特徵218-1在第一源極/汲極溝槽216-1中形成並且第二源極/汲極特徵218-2在第二源極/汲極溝槽216-2中形成。第一源極/汲極特徵218-1及第二源極/汲極特徵218-2可藉由一或多個磊晶製程形成。為了提供用於磊晶生長的清潔表面，可執行清潔製程以用氫氟酸(HF)溶液或其他適當溶液清潔第一源極/汲極溝槽216-1及第二源極/汲極溝槽216-2。隨後，執行一或多個磊晶生長製程以在第一源極/汲極溝槽216-1及第二源極/汲極溝槽216-2中生長磊晶特徵。第一源極/汲極特徵218-1及第二源極/汲極特徵218-2可適用於p型金屬氧化物半導體(PMOS)裝置(例如，包括p型磊晶材料)或替代地n型MOS(NMOS)裝置(例如，包括n型磊晶材料)。p型磊晶材料可包括矽鍺(SiGe)的一或多個磊晶層，其中矽鍺摻雜有p型摻雜劑，諸如硼、鍺、銦、及/或其他p型摻雜劑。n型磊晶材料可包括矽(Si)或矽碳(SiC)的一或多個磊晶層，其中矽或矽碳摻雜有n型摻雜劑，諸如砷、磷、及/或其他n型摻雜劑。在一些實施方式中，每個磊晶生長製程可包括不同的原位摻雜水平的適當摻雜劑。用於形成第一源極/汲極特徵218-1及第二源極/汲極特徵218-2的磊晶生長製程可包括氣相磊晶(VPE)、超高真空CVD(UHV-CVD)、循環沉積及蝕刻(CDE)製程、分子 束磊晶(MBE)、及/或其他適當製程。
參考第1圖及第11圖，方法100包括方塊122，在方塊122，第一虛擬閘極堆疊206-1用第一閘極結構250替代並且第二虛擬閘極堆疊206-2用第二閘極結構260替代。在一些實施例中，採用閘極替代製程或閘極後製製程(gate last process)，並且第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2用第一閘極結構250及第二閘極結構260替代。閘極替代製程可對所有第一區域1000中的第一虛擬閘極堆疊206-1及第二區域2000中的第二虛擬閘極堆疊206-2同時執行。在閘極替代結束時，第一閘極結構250在第一區域1000中的第一鰭結構204-1的第一通道區域C1上方設置，並且第二閘極結構260在第二區域2000中的第二鰭結構204-2的第二通道區域C2上方設置。
為了用閘極結構替代虛擬閘極堆疊，層間介電(ILD)層220在工件200上方形成，包括在第一源極/汲極特徵218-1及第二源極/汲極特徵218-2上方形成。接觸蝕刻終止層(CESL)(未圖示)可在沉積ILD層220之前於工件200上方沉積。隨後對工件200執行平坦化製程以移除閘極頂部硬遮罩208並且暴露出第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2的頂表面。在其中第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2由多晶矽形成的實施例中，對多晶矽具有選擇性的蝕刻製程可用於移除第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊 206-2以暴露出第一通道區域C1及第二通道區域C2，而實質上不破壞第一閘極間隔件230、第二閘極間隔件240、及ILD層220。在一些實施例中，第一閘極結構250及第二閘極結構260中的每一者包括閘極介電層252及閘電極254。閘極介電層252可包括界面層及在界面層上方的一或多個高介電常數介電層(亦即，介電常數大於氧化矽的介電常數，其係約3.9)。在一些實施方式中，界面層可包括氧化矽，並且高介電常數介電層可包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其類似者、或其組合。界面層用於增強高介電常數介電層對第一通道區域C1及第二通道區域C2的黏附性。閘電極254可包括至少一個工作函數金屬層及其上方設置的金屬填充層。取決於第一區域1000中的裝置及第二區域2000中的裝置的導電類型，工作函數金屬層可為p型或n型工作函數金屬層。示例性工作函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN,、TaSiN、Mn、Zr、其他適當工作函數材料、或其組合。金屬填充層可包括銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)、其他適當材料、或其組合，並且可使用物理氣相沉積(PVD)、CVD、ALD、或其他適當製程沉積。
仍參考第11圖。於方塊122的操作結束時，實質上形成第一電晶體270及第二電晶體280。第一電晶體 270可為第一區域1000中的I/O FinFET，並且第二電晶體280可為第二區域2000中的核心FinFET。第一電晶體270包括沿著第一閘極結構250的側壁設置的第一閘極間隔件230。第二電晶體280包括沿著第二區域2000中的第二閘極結構260的側壁設置的第二閘極間隔件240。每個第一閘極間隔件230包括第一間隔材料層210、第二間隔材料層211、第三間隔材料層212、及第四間隔材料層214。每個第二閘極間隔件240包括第一間隔材料層210、第二間隔材料層211、及第四間隔材料層214。與第一閘極間隔件230相比，第二閘極間隔件240不包括第三間隔材料層212，此第三間隔材料層212是厚度提升層。在第一閘極間隔件230及第二閘極間隔件240中，第一間隔材料層210佔據第一厚度T1，第二間隔材料層211佔據第二厚度T2，第三間隔材料層212佔據第三厚度T3，並且第四間隔材料層214佔據第四厚度T4。第一厚度T1與第一間隔材料層210的所沉積厚度類似，並且在約2.5nm與約3.0nm之間。第二厚度T2與第二間隔材料層211的所沉積厚度類似，並且在約2.5nm與約3.0nm之間。第三厚度T3小於第三間隔材料層212的所沉積厚度，並且在約7nm與約19nm之間。第四厚度T4小於第四間隔材料層214的所沉積厚度，並且在約4nm與約5.5nm之間。因此，第一閘極間隔件230沿著X方向的厚度可在約14nm與約30nm之間，並且第二閘極間隔件240沿著X方向的厚度可在約9nm與約12nm之間。 如第11圖中示出，第一通道長度L1可在約74nm與約6μm(6000nm)之間，並且第二通道長度L2可小於74nm。第一閘極間隔件230幫助將第一通道區域C1與第一源極/汲極特徵218-1間隔開第一距離D1。當第一源極/汲極特徵218-1不底切(undercut)第一閘極間隔件230時，第一距離D1可與第一閘極間隔件230的厚度類似。第一距離D1橫跨於方塊116形成的LDD區。第二閘極間隔件240幫助將第二通道區域C2與第二源極/汲極特徵218-2間隔開第二距離D2。當第二源極/汲極特徵218-2不底切第二閘極間隔件240時，第二距離D2可與第二閘極間隔件240的厚度類似。第二距離D2橫跨於方塊116形成的LDD區。在第11圖中表示的一些實施例中，第二源極/汲極特徵218-2底切第二閘極間隔件240，並且第二距離D2小於第二閘極間隔件240的厚度。由於較長的第一通道長度L1及較厚的第一閘極間隔件230，第一電晶體270可具有在約3.3V與約5.0V之間的操作電壓，使其適用於高壓或I/O應用。
參考第1圖，方法100包括方塊124，在方塊124中，執行進一步的製程。這些進一步的製程可包括：在工件上方沉積覆蓋層，在覆蓋層上方形成進一步的層間介電層，形成與第一閘極結構250及第二閘極結構260接觸的閘極觸點，凹陷第一源極/汲極特徵218-1及第二源極/汲極特徵218-2，在第一源極/汲極特徵218-1及第二源極/汲極特徵218-2上方形成矽化物特徵，以及形成與第一源 極/汲極特徵218-1及第二源極/汲極特徵218-2接觸的源極/汲極觸點。此等進一步製程形成互連半導體裝置200中的各種節點及裝置的導電特徵。
除了方法100之外，本揭露亦提供了第12圖所示的替代方法400及第23圖所示的替代方法500。與方法100類似，替代方法400及500為第一區域1000中的電晶體及第二區域2000中的電晶體提供不同的閘極間隔件。例如，第一區域1000中的閘極間隔件包括厚度提升層，並且第二區域2000中的閘極間隔件不具有厚度提升層。
參考第12圖及第13圖，方法400包括方塊402，在方塊402，接收工件200。如第13圖所示，工件200包括基板202、在基板202的第一區域1000上方的第一鰭結構204-1、在基板202的第二區域2000上方的第二鰭結構204-2、在第一鰭結構204-1上方的第一虛擬閘極堆疊206-1、及在第二鰭結構204-2上方的第二虛擬閘極堆疊206-2。因為已在上文關於方法100的方塊102描述了工件200，所以為了簡便起見，省略工件200的詳細描述。為了簡便起見，基板202僅在第13圖中示意性圖示，且為了簡便起見，從第14圖至第22圖中省略基板202。
參考第12圖及第13圖，方法400包括方塊404，在方塊404，第三間隔材料層212在工件200上方沉積。第三間隔材料層212由與鰭結構、第一間隔材料層210、 第二間隔材料層211、及第四間隔件材料層214不同的介電材料形成。因此，其不同組成允許選擇性移除第三間隔材料層212而不破壞相鄰結構。由於上文已經描述第三間隔材料層212的組成及形成，為了簡便起見，省略了第三間隔材料層212的詳細描述。在方法400中，第三間隔材料層212可用作厚度提升器。在此方面，第三間隔材料層212亦可被稱為厚度提升層。在一些實施例中，第三間隔材料層212的厚度可在約8nm與約20nm之間。藉由本揭露的設計，第三間隔材料層212具有低介電常數，以便增加厚度而不增加介電常數。
參考第12圖及第14圖，方法400包括方塊406，在方塊406，回蝕第三間隔材料層212。在一些實施例中，於方塊406，工件200可經歷各向異性乾式蝕刻製程，諸如反應性離子蝕刻(RIE)。於方塊406的各向異性乾式蝕刻製程可移除在第一鰭結構204-1及第二鰭結構204-2的面向頂部的表面上沉積的第三間隔材料層212的部分。第三間隔材料層212的不同組成允許其選擇性蝕刻而不實質上破壞第一鰭結構204-1、第二鰭結構204-2、及閘極頂部硬遮罩208。如第14圖所示，於方塊406的操作沿著第一虛擬閘極堆疊206-1(以及其上的閘極頂部硬遮罩208)及第二虛擬閘極堆疊206-2(以及其上的閘極頂部硬遮罩208)的側壁餘留第三間隔材料層212。在一些實施方式中，於方塊406的各向異性乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、 含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、氧氣、氫氣、其他適當氣體及/或電漿、及/或其組合。
參考第12圖及第15圖，方法400包括方塊408，在方塊408，選擇性移除第二區域2000中的第三間隔材料層212。在第15圖中表示的一些實施例中，覆蓋第一區域1000但暴露第二區域2000的光阻劑遮罩213在工件200上方形成。在示例性製程中，光阻劑層在工件200上方毯覆式沉積並且使用光微影製程圖案化。在光阻劑遮罩213保護第一區域1000的情況下，第二區域2000中的第三間隔材料層212可使用選擇性濕式蝕刻製程、選擇性乾式蝕刻製程、或適當的選擇性蝕刻製程來選擇性移除。示例性選擇性濕式蝕刻製程可包括使用稀釋的氫氟酸(DHF)或緩衝的氫氟酸(BHF)。此處的緩衝的氫氟酸(BHF)可包括氫氟酸(HF)及氨(NH3)。
參考第12圖及第16圖，方法400包括方塊410，在方塊410，第一間隔材料層210在工件200上方沉積。在一些實施例中，第一間隔材料層210可包括矽、氧、碳及氮。在一個實施例中，第一間隔材料層210可包括碳氮氧化矽(SiOCN)。第一間隔材料層210可具有與氧化矽層的介電常數類似的介電常數。在一些實施方式中，第一間隔材料層210可在第一區域1000中的閘極頂部硬遮罩208、第三間隔材料層212的表面及第一鰭結構204-1上沉積。在第二區域2000中，第一間隔材料層210可在閘 極頂部硬遮罩208的表面、第二虛擬閘極堆疊206-2的側壁及第二鰭結構204-2上沉積。第一間隔材料層210可使用CVD製程、低大氣CVD(SACVD)製程、ALD製程、PVD製程、或其他適當製程沉積。在一些實施方式中，第一間隔材料層210可具有在約2.5nm與約3.0nm之間的厚度。
參考第12圖及第17圖，方法400包括方塊412，在方塊412，執行佈植製程300。在一些實施例中，執行佈植製程300以在第一源極/汲極區域SD1及第二源極/汲極區域SD2上方形成輕微摻雜的源極/汲極(LDD)區(未圖示)。佈植製程300可將n型摻雜劑(諸如磷(P)或砷(As))用於n型場效電晶體(NFET)、或將p型摻雜劑(諸如硼(B)或銦(In))用於p型場效電晶體(PFET)。例如，於方塊412的操作可將n型摻雜劑佈植到第一源極/汲極區域SD1及第二源極/汲極區域SD2中。LDD區域與第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2自對準。在一些實施方式中，第一間隔材料層210用作屏蔽層或保護層以控制LDD區的厚度並且減少表面破壞。儘管在圖式中未明確圖示，在佈植製程300之後，工件200經退火以活化LDD區中的佈植離子。
參考第12圖及第18圖，方法400包括方塊414，在方塊414，第二間隔材料層211在第一間隔材料層210上方沉積。在一些實施例中，第二間隔材料層211及第一間隔材料層210可具有相同組成。在這些實施例中，第二 間隔材料層211可包括矽、氧、碳及氮。在一個實施例中，第二間隔材料層211可包括碳氮氧化矽(SiOCN)。第二間隔材料層211可具有與氧化矽層的介電常數類似的介電常數。在一些實施方式中，第二間隔材料層211可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程在第一間隔材料層210上方沉積。在一些實施方式中，第二間隔材料層211可具有與第一間隔材料層210的厚度類似的厚度。在一些實施例中，第二間隔材料層211的厚度可在約2.5nm與約3.0nm之間。
參考第12圖及第19圖，方法400包括方塊416，在方塊416，第四間隔材料層214在第二間隔材料層211上沉積。在一些實施例中，第四間隔材料層214相較第一間隔材料層210、第二間隔材料層211、及第三間隔材料層212更具蝕刻抗性。觀察到，蝕刻抗性通常與介電常數正相關。亦即，第四間隔材料層214的介電常數大於第一間隔材料層210、第二間隔材料層211、或第三間隔材料層212的介電常數。第四間隔材料層214可包括矽及氮並且可不具有氧。在一個實施例中，第四間隔材料層214可由氮化矽(SiN)形成。在一些實施方式中，第四間隔材料層214可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程在第二間隔材料層211上方沉積。在一些實施例中，第四間隔材料層214具有在約4.5nm與約6nm之間的厚度。
參考第12圖及第20圖，方法400包括方塊418， 在方塊418，第一源極/汲極溝槽216-1在第一區域1000中形成，並且第二源極/汲極溝槽216-2在第二區域2000中形成。於方塊418處，未由第一虛擬閘極堆疊206-1、第二虛擬閘極堆疊206-2、及間隔材料層保護的第一源極/汲極區域SD1及第二源極/汲極區域SD2經凹陷以在第一區域1000中形成第一源極/汲極溝槽216-1並且在第二區域2000中形成第二源極/汲極溝槽216-2。於方塊418的操作可使用各向異性乾式蝕刻製程執行。在一些實施方式中，於方塊418的各向異性乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、氧氣、氫氣、其他適當氣體及/或電漿、及/或其組合。如第20圖所示，各向異性乾式蝕刻製程不僅形成第一源極/汲極溝槽216-1及第二源極/汲極溝槽216-2，亦從閘極頂部硬遮罩208的頂表面移除第四間隔材料層214、第二間隔材料層211、及第一間隔材料層210。
參考第12圖及第21圖，方法400包括方塊420，在方塊420，第一源極/汲極特徵218-1在第一源極/汲極溝槽216-1中形成並且第二源極/汲極特徵218-2在第二源極/汲極溝槽216-2中形成。由於已經在上文關於方塊120描述了第一源極/汲極特徵218-1及第二源極/汲極特徵218-2，為了簡便起見，此處省略其詳細描述。
參考第12圖及第22圖，方法400包括方塊422， 在方塊422，第一虛擬閘極堆疊206-1用第一閘極結構250替代並且第二虛擬閘極堆疊206-2用第二閘極結構260替代。由於已經在上文關於方塊122描述了第一閘極結構250及第二閘極結構260，為了簡便起見，此處省略其詳細描述。
仍參考第22圖。於方塊422的操作結束時，實質上形成第三電晶體272及第四電晶體282。第三電晶體272可為第一區域1000中的I/O FinFET，並且第四電晶體282可為第二區域2000中的核心FinFET。第三電晶體272包括沿著第一閘極結構250的側壁設置的第三閘極間隔件232。第四電晶體282包括沿著第二區域2000中的第二閘極結構260的側壁設置的第四閘極間隔件242。每個第三閘極間隔件232包括第一間隔材料層210、第二間隔材料層211、第三間隔材料層212、及第四間隔材料層214。每個第四閘極間隔件242包括第一間隔材料層210、第二間隔材料層211、及第四間隔材料層214。與第三閘極間隔件232相比，第四閘極間隔件242不包括第三間隔材料層212，此第三間隔材料層212是厚度提升層。在第三閘極間隔件232及第四閘極間隔件242中，第一間隔材料層210佔據第一厚度T1，第二間隔材料層211佔據第二厚度T2，第三間隔材料層212佔據第三厚度T3，並且第四間隔材料層214佔據第四厚度T4。第一厚度T1與第一間隔材料層210的所沉積厚度類似，並且在約2.5nm與約3.0nm之間。第二厚度T2與第二間隔材料層 211的所沉積厚度類似，並且在約2.5nm與約3.0nm之間。由於第三間隔材料層212已經歷回蝕，第三厚度T3小於第三間隔材料層212的所沉積厚度，並且在約7nm與約19nm之間。由於第四間隔材料層214已經歷蝕刻，第四厚度T4小於第四間隔材料層214的所沉積厚度，並且在約4nm與約5.5nm之間。因此，第三閘極間隔件232沿著X方向的厚度可在約14nm與約30nm之間，並且第四閘極間隔件242沿著X方向的厚度可在約9nm與約12nm之間。如第22圖中示出，第一通道長度L1可在約74nm與約6μm(6000nm)之間，並且第二通道長度L2可小於74nm。第三閘極間隔件232幫助將第一通道區域C1與第一源極/汲極特徵218-1間隔開第一距離D1。當第一源極/汲極特徵218-1不底切第三閘極間隔件232時，第一距離D1可與第三閘極間隔件232的厚度類似。第一距離D1橫跨於方塊412形成的LDD區。第四閘極間隔件242幫助將第二通道區域C2與第二源極/汲極特徵218-2間隔開第二距離D2。當第二源極/汲極特徵218-2不底切第四閘極間隔件242時，第二距離D2可與第四閘極間隔件242的厚度類似。第二距離D2橫跨於方塊412形成的LDD區。在第22圖中表示的一些實施例中，第二源極/汲極特徵218-2底切第四閘極間隔件242，並且第二距離D2小於第四閘極間隔件242的厚度。由於較長的第一通道長度L1及較厚的第三閘極間隔件232，第三電晶體272可具有在約3.3V與約5.0V之間的操 作電壓，使其適用於高壓或I/O應用。
參考第12圖，方法400包括方塊424，在方塊424，執行進一步的製程。此種進一步的製程已經在上文描述並且在此處為了簡便而省略。
現在注意方法500。
參考第23圖及第24圖，方法500包括方塊502，在方塊502，接收工件200。如第24圖所示，工件200包括基板202、在基板202的第一區域1000上方的第一鰭結構204-1、在基板202的第二區域2000上方的第二鰭結構204-2、在第一鰭結構204-1上方的第一虛擬閘極堆疊206-1、及在第二鰭結構204-2上方的第二虛擬閘極堆疊206-2。因為已在上文關於方法100的方塊102描述了工件200，所以為了簡便起見，省略工件200的詳細描述。為了簡便起見，基板202僅在第24圖中示意性圖示，且為了簡便起見，從第25圖至第33圖中省略基板202。
參考第23圖及第24圖，方法500包括方塊504，在方塊504，第一間隔材料層210在工件200上方沉積。在一些實施例中，第一間隔材料層210可包括矽、氧、碳及氮。在一個實施例中，第一間隔材料層210可包括碳氮氧化矽(SiOCN)。第一間隔材料層210可具有與氧化矽層的介電常數類似的介電常數。在一些實施方式中，第一間隔材料層210可在第一區域1000中的閘極頂部硬遮罩208、第一虛擬閘極堆疊206-1的側壁及第一鰭結構 204-1上沉積。在第二區域2000中，第一間隔材料層210可在閘極頂部硬遮罩208的表面、第二虛擬閘極堆疊206-2的側壁及第二鰭結構204-2上沉積。第一間隔材料層210可使用CVD製程、低大氣CVD(SACVD)製程、ALD製程、PVD製程、或其他適當製程沉積。在一些實施方式中，第一間隔材料層210可具有在約2.5nm與約3.0nm之間的厚度。
參考第23圖及第25圖，方法500包括方塊506，在方塊506，執行佈植製程300。在一些實施例中，執行佈植製程300以在第一源極/汲極區域SD1及第二源極/汲極區域SD2上方形成輕微摻雜的源極/汲極(LDD)區(未圖示)。佈植製程300可將n型摻雜劑(諸如磷(P)或砷(As))用於n型場效電晶體(NFET)、或將p型摻雜劑(諸如硼(B)或銦(In))用於p型場效電晶體(PFET)。例如，於方塊506的操作可將n型摻雜劑佈植到第一源極/汲極區域SD1及第二源極/汲極區域SD2中。LDD區域與第一虛擬閘極堆疊206-1及第二虛擬閘極堆疊206-2自對準。在一些實施方式中，第一間隔材料層210用作屏蔽層或保護層以控制LDD區的厚度並且減少表面破壞。儘管在圖式中未明確圖示，在佈植製程300之後，工件200經退火以活化LDD區中的佈植離子。
參考第23圖及第26圖，方法500包括方塊508，在方塊508，第三間隔材料層212在工件200上方沉積。第三間隔材料層212由與鰭結構、第一間隔材料層210、 第二間隔材料層211、及第四間隔件材料層214不同的介電材料形成。因此，其不同組成允許選擇性移除第三間隔材料層212而不破壞相鄰結構。由於上文已經描述第三間隔材料層212的組成及形成，為了簡便起見，省略第三間隔材料層212的詳細描述。在方法500中，第三間隔材料層212可用作厚度提升器。在此方面，第三間隔材料層212亦可被稱為厚度提升層。在一些實施例中，第三間隔材料層212的厚度可在約8nm與約20nm之間。藉由本揭露的設計，第三間隔材料層212具有低介電常數，以便增加厚度而不增加介電常數。
參考第23圖及第27圖，方法500包括方塊510，在方塊510，回蝕第三間隔材料層212。在一些實施例中，於方塊510處，工件200可經歷各向異性乾式蝕刻製程，諸如反應性離子蝕刻(RIE)。於方塊510的各向異性乾式蝕刻製程可移除第三間隔材料層212在第一間隔材料層210上沉積的部分。第三間隔材料層212的不同組成允許其選擇蝕刻而不實質上破壞第一間隔材料層210。如第27圖所示，於方塊510的操作沿著第一虛擬閘極堆疊206-1(以及其上的閘極頂部硬遮罩208)及第二虛擬閘極堆疊206-2(以及其上的閘極頂部硬遮罩208)的側壁餘留第三間隔材料層212。在一些實施方式中，於方塊510的各向異性乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr 及/或CHBR3)、含碘氣體、氧氣、氫氣、其他適當氣體及/或電漿、及/或其組合。
參考第23圖及第28圖，方法500包括方塊512，在方塊512，選擇性移除第二區域2000中的第三間隔材料層212。在第28圖中表示的一些實施例中，覆蓋第一區域1000但暴露第二區域2000的光阻劑遮罩213在工件200上方形成。在示例性製程中，光阻劑層在工件200上方毯覆式沉積並且使用光微影製程圖案化。在光阻劑遮罩213保護第一區域1000的情況下，第二區域2000中的第三間隔材料層212可使用選擇性濕式蝕刻製程、選擇性乾式蝕刻製程、或適當的選擇性蝕刻製程來選擇性移除。示例性選擇性濕式蝕刻製程可包括使用稀釋的氫氟酸(DHF)或緩衝的氫氟酸(BHF)。此處的緩衝的氫氟酸(BHF)可包括氫氟酸(HF)及氨(NH3)。
參考第23圖及第29圖，方法500包括方塊514，在方塊514，第二間隔材料層211在第一間隔材料層210及第三間隔材料層212上方沉積。在一些實施例中，第二間隔材料層211及第一間隔材料層210可具有相同組成。在這些實施例中，第二間隔材料層211可包括矽、氧、碳及氮。在一個實施例中，第二間隔材料層211可包括碳氮氧化矽(SiOCN)。第二間隔材料層211可具有與氧化矽層的介電常數類似的介電常數。在一些實施方式中，第二間隔材料層211可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程來沉積。在一些實施方式 中，第二間隔材料層211可具有與第一間隔材料層210的厚度類似的厚度。在一些實施例中，第二間隔材料層211的厚度可在約2.5nm與約3.0nm之間。
參考第23圖及第30圖，方法500包括方塊516，其中第四間隔材料層214在第二間隔材料層211上沉積。在一些實施例中，第四間隔材料層214與第一間隔材料層210、第二間隔材料層211、及第三間隔材料層212相比更具蝕刻抗性。觀察到，蝕刻抗性通常與介電常數正相關。亦即，第四間隔材料層214的介電常數大於第一間隔材料層210、第二間隔材料層211、或第三間隔材料層212的介電常數。第四間隔材料層214可包括矽及氮並且可不具有氧。在一個實施例中，第四間隔材料層214可由氮化矽(SiN)形成。在一些實施方式中，第四間隔材料層214可使用CVD製程、SACVD製程、ALD製程、PVD製程、或其他適當製程在第二間隔材料層211上方沉積。在一些實施例中，第四間隔材料層214具有在約4.5nm與約6nm之間的厚度。
參考第23圖及第31圖，方法500包括方塊518，在方塊518，第一源極/汲極溝槽216-1在第一區域1000中形成，並且第二源極/汲極溝槽216-2在第二區域2000中形成。於方塊518，未由第一虛擬閘極堆疊206-1、第二虛擬閘極堆疊206-2、及間隔材料層保護的第一源極/汲極區域SD1及第二源極/汲極區域SD2經凹陷以在第一區域1000中形成第一源極/汲極溝槽216-1並且在第二 區域2000中形成第二源極/汲極溝槽216-2。於方塊518的操作可使用各向異性乾式蝕刻製程執行。在一些實施方式中，於方塊518的各向異性乾式蝕刻製程可實施含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、氧氣、氫氣、其他適當氣體及/或電漿、及/或其組合。如第31圖所示，各向異性乾式蝕刻製程不僅形成第一源極/汲極溝槽216-1及第二源極/汲極溝槽216-2，而且從閘極頂部硬遮罩208的頂表面移除第四間隔材料層214、第二間隔材料層211、及第一間隔材料層210。
參考第23圖及第32圖，方法500包括方塊520，在方塊520，第一源極/汲極特徵218-1在第一源極/汲極溝槽216-1中形成並且第二源極/汲極特徵218-2在第二源極/汲極溝槽216-2中形成。由於已在上文關於方塊120描述了第一源極/汲極特徵218-1及第二源極/汲極特徵218-2，為了簡便起見，此處省略其詳細描述。
參考第23圖及第33圖，方法500包括方塊522，在方塊522，第一虛擬閘極堆疊206-1用第一閘極結構250替代並且第二虛擬閘極堆疊206-2用第二閘極結構260替代。由於已在上文關於方法100的方塊122描述第一閘極結構250及第二閘極結構260，為了簡便起見，此處省略其詳細描述。
仍參考第33圖。於方塊522的操作結束時，實 質上形成第五電晶體274及第六電晶體284。第五電晶體274可為第一區域1000中的I/O FinFET，並且第六電晶體284可為第二區域2000中的核心FinFET。第五電晶體274包括沿著第一閘極結構250的側壁設置的第五閘極間隔件234。第六電晶體284包括沿著第二區域2000中的第二閘極結構260的側壁設置的第六閘極間隔件244。每個第五閘極間隔件234包括第一間隔材料層210、第二間隔材料層211、第三間隔材料層212、及第四間隔材料層214。每個第六閘極間隔件244包括第一間隔材料層210、第二間隔材料層211、及第四間隔材料層214。與第五閘極間隔件234相比，第六閘極間隔件244不包括第三間隔材料層212，此第三間隔材料層212是厚度提升層。在第五閘極間隔件234及第六閘極間隔件244中，第一間隔材料層210佔據第一厚度T1，第二間隔材料層211佔據第二厚度T2，第三間隔材料層212佔據第三厚度T3，並且第四間隔材料層214佔據第四厚度T4。第一厚度T1與第一間隔材料層210的所沉積厚度類似，並且在約2.5nm與約3.0nm之間。第二厚度T2與第二間隔材料層211的所沉積厚度類似，並且在約2.5nm與約3.0nm之間。由於第三間隔材料層212已經歷回蝕，第三厚度T3小於第三間隔材料層212的所沉積厚度，並且在約7nm與約19nm之間。由於第四間隔材料層214已經歷蝕刻，第四厚度T4小於第四間隔材料層214的所沉積厚度，並且在約4nm與約5.5nm之間。因此，第五閘極間隔件 234沿著X方向的厚度可在約14nm與約30nm之間，並且第六閘極間隔件244沿著X方向的厚度可在約9nm與約12nm之間。如第33圖中示出，第一通道長度L1可在約74nm與約6μm(6000nm)之間，並且第二通道長度L2可小於74nm。第五閘極間隔件234幫助將第一通道區域C1與第一源極/汲極特徵218-1間隔開第一距離D1。當第一源極/汲極特徵218-1不底切第五閘極間隔件234時，第一距離D1可與第五閘極間隔件234的厚度類似。第一距離D1橫跨於方塊506形成的LDD區。第六閘極間隔件244幫助將第二通道區域C2與第二源極/汲極特徵218-2間隔開第二距離D2。當第二源極/汲極特徵218-2不底切第六閘極間隔件244時，第二距離D2可與第六閘極間隔件244類似。第二距離D2橫跨於方塊506形成的LDD區。在第33圖中表示的一些實施例中，第二源極/汲極特徵218-2底切第六閘極間隔件244，並且第二距離D2小於第六閘極間隔件244的厚度。由於較長的第一通道長度L1及較厚的第五閘極間隔件234，第五電晶體274可具有在約3.3V與約5.0V之間的操作電壓，使其適用於高壓或I/O應用。
參考第23圖，方法500包括方塊524，在方塊524，執行進一步的製程。此種進一步的製程已經在上文描述並且在此處為了簡便而省略。
第一閘極間隔件230、第三閘極間隔件232及第五閘極間隔件234共用沿著X方向的類似厚度。儘管有類 似厚度，第一閘極間隔件230、第三閘極間隔件232及第五閘極間隔件234具有不同結構。如第11圖所示，第一閘極間隔件230包括鄰近第一閘極結構250的第一間隔材料層210、在第一間隔材料層210上設置的第二間隔材料層211、在第二間隔材料層211上設置並且沿著第二間隔材料層211的第三間隔材料層212、以及在第三間隔材料層212的側壁上並且在第二間隔材料層211的頂表面上的第四間隔材料層214。在第一閘極間隔件230中，第三間隔材料層212在第二間隔材料層211與第四間隔材料層214之間設置，並且第二間隔材料層211夾在第一間隔材料層210與第三間隔材料層212之間。如第22圖所示，第三閘極間隔件232包括沿著第一閘極結構250的側壁設置的第三間隔材料層212、沿著第三間隔材料層212的側壁設置的第一間隔材料層210、在第一間隔材料層210上設置的第二間隔材料層211、以及在第二間隔材料層211的側壁及頂表面上的第四間隔材料層214。在第三閘極間隔件232中，第一間隔材料層210在第三間隔材料層212與第二間隔材料層211之間設置，並且第二間隔材料層211夾在第一間隔材料層210與第四間隔材料層214之間。如第33圖所示，第五閘極間隔件234包括沿著第一閘極結構250的側壁及第一鰭結構204-1的頂表面設置的第一間隔材料層210、在第一間隔材料層210上設置的第三間隔材料層212、在第三間隔材料層212的側壁上設置的第二間隔材料層211、以及在第二間隔材料層211的側壁 上的第四間隔材料層214。在第五閘極間隔件234中，第三間隔材料層212在第一間隔材料層210與第二間隔材料層211之間設置，並且第二間隔材料層211夾在第三間隔材料層212與第四間隔材料層214之間。
第二閘極間隔件240、第四閘極間隔件242及第六閘極間隔件244共用沿著X方向的類似厚度。第二閘極間隔件240、第四閘極間隔件242及第六閘極間隔件244亦共用類似結構。如第11圖、第22圖及第33圖所示，第二閘極間隔件240、第四閘極間隔件242及第六閘極間隔件244中的每一個包括鄰近第二閘極結構260的第一間隔材料層210、在第一間隔材料層210的側壁及面向頂部的表面上設置的第二間隔材料層211、以及在第二間隔材料層211的側壁及面向頂部的表面上設置的第四間隔材料層214。如上文描述，第二閘極間隔件240、第四閘極間隔件242及第六閘極間隔件244不具有第三間隔材料層212。在沒有厚度提升層的情況下，第二閘極間隔件240、第四閘極間隔件242及第六閘極間隔件244分別與第一閘極間隔件230、第三閘極間隔件232及第五閘極間隔件234相比較薄。
儘管不意欲為限制，本揭露的一或多個實施例提供了益處。例如，本揭露提供了在半導體裝置的I/O裝置區域及核心裝置區域中的不同閘極間隔件。此等不同閘極間隔件包括多層結構。I/O裝置區域中的閘極間隔件包括厚度提升層，而核心裝置區域中的閘極間隔件不具有厚度提 升層。因此，I/O裝置中的閘極間隔件與核心裝置區域中的閘極間隔件相比較厚。I/O裝置中的較厚閘極間隔件將閘極結構進一步與源極/汲極特徵間隔開以減少HCI相關故障的出現。厚度提升層的材料經選擇為使得其可以相對於其他間隔材料層選擇性蝕刻或移除。本揭露亦揭示了用於在半導體裝置的I/O裝置區域及核心裝置區域中形成不同閘極間隔件的方法。
根據一些實施例，本揭露提供了一種半導體裝置。半導體裝置包括第一區域中的第一電晶體及第二區域中的第二電晶體。第一電晶體包括沿著第一方向縱向延伸的第一閘極結構，以及在第一閘極結構的側壁上方的第一閘極間隔層、第二閘極間隔層、及第三閘極間隔層。第二電晶體包括沿著第一方向縱向延伸的第二閘極結構，以及在第二閘極結構的側壁上方的第一閘極間隔層及第三閘極間隔層。第一閘極間隔層、第二閘極間隔層及第三閘極間隔層具有不同組成。第三閘極間隔層直接在第二區域中的第一閘極間隔層上。
在一些實施例中，在第一區域中，第二閘極間隔層在第一閘極間隔層上方設置，並且第三閘極間隔層在第二閘極間隔層上方設置。在一些實施例中，第一閘極結構沿著垂直於第一方向的第二方向的寬度大於第二閘極結構沿著第二方向的寬度。在一些實施方式中，第二閘極間隔層包括氧化矽。在一些實施例中，第一閘極間隔層包括碳氮氧化矽。在一些實施例中，第三閘極間隔層包括氮化矽。 在一些實施例中，第三閘極間隔層包括氮化矽。在一些實施例中，第一閘極間隔層具有第一厚度，第二閘極間隔層具有第二厚度，並且第三閘極間隔層具有第三厚度。第二厚度大於第一厚度及第三厚度。在一些實施方式中，第三厚度大於第一厚度。
根據其他實施例，本揭露提供了包括半導體裝置的IC裝置。半導體裝置包括第一區域中的第一電晶體及第二區域中的第二電晶體。第一電晶體包括沿著第一方向縱向延伸的第一閘極結構，以及在第一閘極結構的側壁上方的第一閘極間隔層、第二閘極間隔層、第三閘極間隔層、及第四閘極間隔層。第二電晶體包括沿著第一方向縱向延伸的第二閘極結構，以及在第二閘極結構的側壁上方的第一閘極間隔層、第三閘極間隔層及第四閘極間隔層。第四閘極間隔層、第三閘極間隔層、及第二閘極間隔層具有不同組成。第三閘極間隔層直接在第二區域中的第一閘極間隔層上。
在一些實施例中，在第一區域中，第二閘極間隔層在第一閘極間隔層上方設置，第三閘極間隔層在第二閘極間隔層上方設置，並且第四閘極間隔層在第三閘極間隔層上方設置。第一區域係輸入/輸出區域並且第二區域係核心裝置區域。在一些實施例中，第一閘極結構沿著垂直於第一方向的第二方向的寬度大於第二閘極結構沿著第二方向的寬度。在一些實施方式中，第二閘極間隔層包括氧化矽。在一些實施例中，第一閘極間隔層及第三閘極間隔層包括 碳氮氧化矽。在一些實施例中，第四閘極間隔層包括氮化矽。在一些實施方式中，第一閘極間隔層具有第一厚度，第二閘極間隔層具有第二厚度，第三閘極間隔層具有第三厚度，並且第四閘極間隔層具有第四厚度。第二厚度大於第一厚度、第三厚度、及第四厚度。
根據其他實施例，本揭露提供了一種方法。方法包括：在基板的第一區域上方沉積第一虛擬閘極堆疊並且在基板的第二區域上方沉積第二虛擬閘極堆疊；在第一虛擬閘極堆疊及第二虛擬閘極堆疊上方沉積第一間隔材料層；在第一間隔材料層上方沉積第二間隔材料層；回蝕第二間隔材料層；選擇性移除第二區域中的第二間隔材料層；在選擇性移除之後，在第一虛擬閘極堆疊及第二虛擬閘極堆疊上方沉積第三間隔材料層；以及蝕刻第一間隔材料層、第二間隔材料層、及第三間隔材料層以沿著第一虛擬閘極堆疊的側壁形成第一閘極間隔件並且沿著第二虛擬閘極堆疊的側壁形成第二閘極間隔件。第一間隔材料層、第二間隔材料層及第三間隔材料層具有不同組成。
在一些實施例中，第一間隔材料層包括碳氮氧化矽，第二間隔材料層包括氧化矽，並且第三間隔材料層包括氮化矽。在一些實施方式中，第二間隔材料層的回蝕包括移除面向頂部的表面上的第二間隔材料層。在一些實施例中，選擇性移除第二間隔材料層包括形成光阻劑遮罩以覆蓋第一區域並且暴露第二區域，以及使用光阻劑遮罩作為蝕刻遮罩來蝕刻第二區域。
上文具有若干實施例的所概述的特徵。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下進行本文的各種變化、替代及更改。
200:工件
204-1:第一鰭結構
204-2:第二鰭結構
210:第一間隔材料層
211:第二間隔材料層
212:第三間隔材料層
214:第四間隔材料層
218-1:第一源極/汲極特徵
218-2:第二源極/汲極特徵
220:ILD層
230:第一閘極間隔件
240:第二閘極間隔件
250:第一閘極結構
252:閘極介電層
254:閘電極
260:第二閘極結構
270:第一電晶體
280:第二電晶體
1000:第一區域
2000:第二區域
C1:第一通道區域
C2:第二通道區域
D1:第一距離
D2:第二距離
L1:第一通道長度
L2:第二通道長度
SD1:第一源極/汲極區域
SD2:第二源極/汲極區域
T1:第一厚度
T1:第二厚度
T3:第三厚度
T4:第四厚度

Claims (8)

  1. 一種半導體裝置，包含：一第一電晶體，在一第一區域中，該第一區域係一輸入/輸出區域，該第一電晶體包含：一第一閘極結構，沿著一第一方向縱向延伸，以及一第一閘極間隔層、一第二閘極間隔層、一第三閘極間隔層，及一第四閘極間隔層，在該第一閘極結構的側壁上方，其中該第二閘極間隔層在該第一閘極間隔層上方設置，該第三閘極間隔層在該第二閘極間隔層上方設置，並且該第四閘極間隔層在該第三閘極間隔層上方設置；以及一第二電晶體，在一第二區域中，該第二區域係一核心裝置區域，該第二電晶體包含：一第二閘極結構，沿著該第一方向縱向延伸，以及該第一閘極間隔層、該第二閘極間隔層及該第四閘極間隔層，在該第二閘極結構的側壁上方，其中該第四閘極間隔層、該第二閘極間隔層及該第三閘極間隔層具有不同組成，其中在該第二區域中，該第四閘極間隔層直接接觸該第二閘極間隔層，且該第二區域中不具有該第三閘極間隔層。
  2. 如請求項1所述之半導體裝置，其中該第一閘極結構沿著垂直於該第一方向的一第二方向的一寬度大 於該第二閘極結構沿著該第二方向的一寬度。
  3. 如請求項1所述之半導體裝置，其中該第一閘極間隔層具有一第一厚度，該第二閘極間隔層具有一第二厚度，並且該第三閘極間隔層具有一第三厚度，其中該第二厚度大於該第一厚度及該第三厚度。
  4. 如請求項3所述之半導體裝置，其中該第三厚度大於該第一厚度。
  5. 一種半導體裝置，包含：一第一電晶體，在一第一區域中，該第一區域係一輸入/輸出區域，該第一電晶體包含：一第一閘極結構，沿著一第一方向縱向延伸，以及一第一閘極間隔層、一第二閘極間隔層、一第三閘極間隔層、及一第四閘極間隔層，在該第一閘極結構的側壁上方，其中該第二閘極間隔層在該第一閘極間隔層上方設置，該第三閘極間隔層在該第二閘極間隔層上方設置，並且該第四閘極間隔層在該第三閘極間隔層上方設置；以及一第二電晶體，在一第二區域中，該第二區域係一核心裝置區域，該第二電晶體包含：一第二閘極結構，沿著該第一方向縱向延伸，以及 該第一閘極間隔層、該第三閘極間隔層及該第四閘極間隔層，在該第二閘極結構的側壁上方，其中該第四閘極間隔層、該第三閘極間隔層、及該第二閘極間隔層具有不同組成，其中該第三閘極間隔層直接在該第二區域中的該第一閘極間隔層上。
  6. 一種製造半導體裝置的方法，包含：在一基板的一第一區域上方沉積一第一虛擬閘極堆疊並且在一基板的一第二區域上方沉積一第二虛擬閘極堆疊；在該第一虛擬閘極堆疊及該第二虛擬閘極堆疊上方沉積一第一間隔材料層；在該第一間隔材料層上方沉積一第二間隔材料層；回蝕該第二間隔材料層；選擇性移除該第二區域中的該第二間隔材料層；在該選擇性移除之後，在該第一虛擬閘極堆疊及該第二虛擬閘極堆疊上方沉積一第三間隔材料層；以及蝕刻該第一間隔材料層、該第二間隔材料層、及該第三間隔材料層以沿著該第一虛擬閘極堆疊的側壁形成一第一閘極間隔件並且沿著該第二虛擬閘極堆疊的側壁形成一第二閘極間隔件，其中該第一間隔材料層、該第二間隔材料層及該第三間隔材料層具有不同組成。
  7. 如請求項6所述之方法，其中該回蝕該第二間隔材料層包含移除面向頂部的表面上的該第二間隔材料層。
  8. 如請求項6所述之方法，其中該選擇性移除該第二間隔材料層包含：形成一光阻劑遮罩以覆蓋該第一區域並且暴露該第二區域；以及使用該光阻劑遮罩作為一蝕刻遮罩來蝕刻該第二區域。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190140077A1 (en) * 2017-09-22 2019-05-09 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20200058754A1 (en) * 2014-11-26 2020-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer and methods of forming
US20200058748A1 (en) * 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130292774A1 (en) * 2012-05-07 2013-11-07 Globalfoundries Inc. Method for forming a semiconductor device having raised drain and source regions and corresponding semiconductor device
US9013003B2 (en) * 2012-12-27 2015-04-21 United Microelectronics Corp. Semiconductor structure and process thereof
FR3042907B1 (fr) * 2015-10-22 2017-12-08 St Microelectronics Crolles 2 Sas Procede de fabrication d'un dispositif a transistors mos
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
KR102460862B1 (ko) * 2016-08-04 2022-10-28 삼성전자주식회사 반도체 장치
US10651171B2 (en) * 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
CN109801965B (zh) * 2017-11-17 2022-06-14 联华电子股份有限公司 具有双层间隙壁的晶体管及其形成方法
US10510861B1 (en) * 2018-06-15 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gaseous spacer and methods of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200058754A1 (en) * 2014-11-26 2020-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer and methods of forming
US20190140077A1 (en) * 2017-09-22 2019-05-09 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US20200058748A1 (en) * 2018-08-14 2020-02-20 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

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