CN112447596A - 半导体装置结构的制造方法 - Google Patents

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fin structure
fin
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semiconductor
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高伟智
江欣哲
简妤珊
梁春昇
潘国华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置结构的制造方法，包括：在一鳍片结构的曝露表面上形成半导体衬垫层，上述鳍片结构延伸至设置于基板上的介电隔离结构上方；形成第一覆盖层以横向地围绕半导体衬垫层的底部部分；在半导体衬垫层的上方部分上形成第二覆盖层；以及退火其上具有半导体衬垫层、第一覆盖层、以及第二覆盖层的上述鳍片结构，上述退火将一掺杂物自半导体衬垫层驱使入上述鳍片结构，其中上述鳍片结构的底部部分中的掺杂浓度曲线，不同于上述鳍片结构的上方部分中的掺杂浓度曲线。

Description

半导体装置结构的制造方法
技术领域
本公开涉及一种半导体装置，特别涉及一种具有一致的临界电压的半导体装置。
背景技术
集成电路(integrated circuit,IC)工业已经历了快速的成长。在IC发展的过程中，功能密度(functional density,例如：每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(例如：使用制造工艺所能产生的最小组件(或线路))则会缩小。这种微缩的过程通常会通过提高生产效率及降低相关成本来提供益处。这种微缩亦增加了IC工艺及制造上的复杂性，且为了实现这些进步，需要在IC工艺及制造方面有着类似的发展。
举例来说，已经导入了多重栅极装置，以通过增加栅极-通道耦合(gate-channelcoupling)、降低截止状态(OFF-state)电流、以及降低短通道效应(short-channeleffect,SCE)的方式来改善栅极控制。这种多重栅极装置的一个范例是鳍式场效晶体管(fin field effect transistor,FinFET)。典型的FinFET被制造成具有自基板延伸的垂直鳍片结构。举例来说，通过蚀刻掉基板的硅层的一部分来形成鳍片结构。FinFET的通道被形成在鳍片结构中。在结构上方提供栅极(例如：围绕着鳍片结构环绕)。在通道的多个侧壁具有栅极可减少短通道效应，并允许更大的电流流动。
FinFET的设计并非不存在其自身的挑战。举例来说，当期望具有低临界电压以增加导通电流(on-state current,Ion)时，所具有的低临界电压会导致高漏电电流，包括不可忽视的截止状态电流(Ioff)。因此，设计FinFET的目标之一是获得一个临界电压，且此临界电压产生良好的Ion/Ioff比值。此外，FinFET中的临界电压并非在整个鳍片的整个高度都是定值──它会受到设计本身或制造工艺所引入的几个因素的影响。举例来说，FinFET的栅极在鳍片的顶部区域处与三个表面接触，但却仅与鳍片的剩余部分的两个相对表面(例如：相对的侧壁)接触。此外，沿着鳍片的高度，它可能并未具有一致的形状及宽度。除此之外，抗接面击穿(anti-punch-through)掺杂物的分布以及源极/漏极特征亦会影响临界电压。如此一来，常会观察到不均匀的临界电压分布。通常，鳍片的具有低于预期的临界电压的部分，会遭受高截止状态电流密度，而鳍片的具有高于预期的临界电压的部分，则会遭受低导通电流密度。
因此，尽管现存的FinFET装置一般而言已足以满足其预期目的，但它们并非在各个方面都是令人满意的。
发明内容
本公开实施例提供一种半导体装置结构的制造方法，包括：形成一鳍片结构，上述鳍片结构延伸至设置于基板上的介电隔离结构上方；在上述鳍片结构的曝露表面上形成半导体衬垫层；在介电隔离结构上形成第一覆盖层，第一覆盖层横向地围绕半导体衬垫层的底部部分，半导体衬垫层的底部部分横向地围绕上述鳍片结构的底部部分；在半导体衬垫层的上方部分上形成第二覆盖层，半导体衬垫层的上方部分横向地围绕上述鳍片结构的上方部分；以及退火其上具有半导体衬垫层、第一覆盖层、以及第二覆盖层的上述鳍片结构，以将一掺杂物自半导体衬垫层驱使入上述鳍片结构，其中上述鳍片结构的底部部分中的掺杂浓度曲线，不同于上述鳍片结构的上方部分中的掺杂浓度曲线。
本公开实施例提供一种半导体装置结构的制造方法，包括：形成一鳍片结构，上述鳍片结构包括源极区域、漏极区域、以及夹设于源极区域与漏极区域之间的通道区域；对上述鳍片结构的通道区域执行工艺，使得在上述鳍片结构的整个高度上的临界电压是一致的，所执行的工艺包括：在上述鳍片结构的通道区域上形成半导体衬垫层，半导体衬垫层包括掺杂物；形成第一覆盖层，以物理性地接触半导体衬垫层的底部部分；形成第二覆盖层，以物理性地接触半导体衬垫层的上方部分；以及执行退火，退火其上具有半导体衬垫层、第一覆盖层、以及第二覆盖层的上述鳍片结构的通道区域，上述退火使得半导体衬垫层的掺杂物扩散至上述鳍片结构的通道区域中，其中通道区域的底部部分的平均掺杂浓度，不同于通道区域的上方部分的平均掺杂浓度；执行蚀刻，蚀刻上述鳍片结构的通道区域，以移除第一覆盖层、第二覆盖层、以及半导体衬垫层，上述蚀刻形成修整后鳍片结构；以及在修整后鳍片结构的通道区域上形成栅极结构。
本公开实施例提供一种半导体装置结构，包括：一鳍状结构，延伸至设置于硅基板上的介电隔离结构上方。上述鳍片结构包括源极区域、漏极区域、以及被设置于源极区域与漏极区域之间的通道区域。通道区域的底部区域中的平均锗浓度，不同于通道区域的上方区域中的平均锗浓度，且上述鳍片结构的临界电压在上述鳍片结构的整个高度上是一致的。
附图说明
本公开从后续实施方式及附图可更好理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1A是根据本公开实施例所示，半导体装置结构的三维附图。
图1B是根据本公开实施例所示，图1A所示的半导体装置结构的截面图。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B是根据本公开实施例所示，形成半导体装置结构的方法的截面图。
图22及图23是根据本公开实施例所示，沿着鳍片结构的高度的掺杂浓度曲线。
附图标记说明：
100：半导体装置结构
102：基板
104：掺杂区域
106：鳍片结构
108：隔离区域
110：栅极介电质
112：栅极电极
114：源极/漏极区域
A-A,B-B：线段
W：宽度
H：高度
UP：上方部分
LP：下方部分
BP：基底部分
200：基板
202a：第一区域
202b：第二区域
202c：第三区域
204a,204b,204c：鳍片结构
206：第一硬遮罩层
208：第一介电层
210a：第一沟槽
210b：第二沟槽
S：间隔
212：介电鳍片
212a：第一填充介电层
212b：第二填充介电层
T1：厚度
208’：被掘入的第一介电层
214：第二介电层
218：半导体衬垫层
T2：厚度
220：第一覆盖层
222a,222c：下方部分
224a,224c：上方部分
T3：厚度
226：第二覆盖层
228：退火工艺
CR：中心区域
α：角度
230：第三介电层
232：栅极堆叠
234：栅极硬遮罩层
234a,234b：遮罩材料薄膜
236a,236b,236c：外延源极/漏极特征
238：层间介电材料
240：金属栅极堆叠
240a：栅极介电层
240b：栅极电极
Δ1,Δ2：浓度差
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。除此之外，本公开于下文所述的将一个特征形成于另一个特征上、连接至另一个特征、及/或耦接至另一个特征，可包括特征的形成是直接接触的实施例，以及亦可包括有额外特征被插入形成于特征之间，使得特征并未直接接触的实施例。此外，例如“较低”、“较高”、“水平”、“垂直”、“上方”、“上”、“下”、“下方”、“向上”、“向下”、“顶部”、“底部”等、及其衍生词(例如：“水平地”、“向下地”、“向上地”等)的空间相对术语被使用，以使本公开的一个特征与另一个特征之间的关系易于理解。空间相对术语旨于涵盖包含特征的装置的不同方向。再进一步来说，而当一数字或一数字范围以“大约”、“大概”或类似的用语描述，该用语旨在涵盖包括所述数字在内的合理数字，例如所述数字的+/-10％或于本技术领域中技术人员所理解的其他数值。举例来说，用语“约5纳米(nm)”涵盖自4.5nm至5.5nm的尺寸范围。
本公开直指一种鳍式场效晶体管(FinFET)，但不限于此。FinFET装置，举例来说，可为互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)装置，包括P型金属氧化物半导体(PMOS)FinFET装置以及N型金属氧化物半导体(NMOS)FinFET装置。以下的公开将继续以一或多个FinFET范例，以说明本公开的各种实施例。然而，应理解的是，本申请不应受限于特定类型的装置，除非特定撰写于发明相关申请文件的保护范围中。
图1A是根据实施例所示，半导体装置结构100的三维附图。在图1A的范例中，半导体装置结构100为鳍式场效晶体管(FinFET)装置。半导体装置结构100可在集成电路(IC)装置或其一部分的生产或工艺期间被制造。IC装置可包括或可为：静态随机存取存储器(SRAM)及/或其他逻辑电路、诸如电阻器、电容器及电感器的无源元件(passivecomponent)、以及诸如P型场效晶体管(PFET)、N型FET(NFET)、FinFET、金属氧化物半导体场效晶体管(MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极性晶体管(bipolartransistor)、高压晶体管、高频晶体管、及/或其他存储器单元的主动元件(activecomponent)。本公开不限于任何特定数量的装置或装置区域，或是受限于任何特定装置配置。
图1A的半导体装置结构100包括基板102、掺杂区域104、以及自掺杂区域104突出(例如：自掺杂区域104垂直延伸)的鳍片结构106。隔离区域108被形成在掺杂区104上，且鳍片结构106自隔离区域108中向外突出(例如：垂直延伸到隔离区域108之外)，进而在空间上隔离相邻的隔离区域108。鳍片结构106包括通道区域，且栅极堆叠接合(engage)鳍片结构106的通道区域。作为范例，栅极堆叠包括沿着鳍片结构106的通道区域的侧壁被设置，且被设置于鳍片结构106的通道区域的顶部表面上的栅极介电质110。栅极堆叠还包括被设置于栅极介电质110上的栅极电极112。鳍片结构106包括设置于鳍片结构106的通道区域的两侧上的源极/漏极区域114。图1A进一步显示了在随后的附图中使用的参考截面。具体来说，沿着线段A-A的截面跨过鳍片结构106的栅极堆叠及通道区域，而沿着线段B-B的截面则跨过鳍片结构106的源极/漏极区域。
图1B显示沿着图1A的线段A-A的截面图。因为栅极堆叠覆盖鳍片结构106的顶部表面以及两个侧壁，因此图1B所示的栅极堆叠通常被称为三栅极(trigate)。在一些实施例中，鳍片结构106的高度H(例如：沿着Z方向测量)可指鳍片结构106的突出到隔离区域108之外的部分的长度。鳍片结构106的被隔离区域108所横向围绕(例如：在Y方向上)的部分，可被称为鳍片结构106的基底部分BP。
本公开实施例提供一种半导体装置结构，沿着鳍片结构106的高度H具有一致的(uniform)临界电压分布，这进一步产生了更好的半导体装置结构直流(DC)性能(例如：因为沿着鳍片结构的高度H的截止态电流密度以及导通电流密度的变化减少了)。举例来说，尽管在图1B所示的三栅极中，与鳍片结构106的下方部分LP相比，鳍片结构106的上方部分UP具有更强的作用，以及尽管鳍片结构106在Y方向上的宽度W(例如：鳍片结构106的侧壁之间的距离)沿着鳍片结构106的高度H发生变化，本公开的鳍片结构106沿着鳍片结构106的高度H具有一致的临界电压分布。本公开亦提供了形成半导体装置结构的方法，用于形成沿着鳍片结构106的高度H具有均匀临界电压分布的半导体装置结构。所提出的方法使得制造工艺期间在鳍片结构106的顶表面处的材料损失(例如：鳍片顶部损失)得以降低，并改善了垂直鳍片轮廓调整(vertical fin profile tuning)。
图2A至图21A以及图2B至图21B是根据本公开实施例所示，形成沿着鳍片结构的高度H具有一致的临界电压分布的半导体装置结构的方法的截面图。图2A至图21A是沿着所提出的半导体装置结构的通道区域(例如：沿着图1A中的线段A-A)截取的，而图2B至图21B则是沿着所提出的半导体装置结构的源极/漏极区域截取的(例如：沿着图1A中的线段B-B)。
参照图2A及图2B，提供了基板200。基板200可包括或可为：元素(单一元素)半导体，例如硅、锗及/或其他合适的材料；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、及/或其他合适的材料；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或其他合适的材料。基板200可为具有均匀组成的单层材料。替代性地，基板200可包括具有适用于IC装置制造的相似或不同组成的多个材料层。在一个范例中，基板200可为绝缘层上硅(silicon-on-insulator,SOI)基板，具有形成于氧化硅层上的硅层。在另一个范例中，基板200可包括导电层、半导体层、介电层、其他薄层、或其组合。
基板200包括根据IC装置的设计需求配置的各种掺杂区域。举例来说，基板200可包括N型掺杂区域(例如：N型井)，掺杂有诸如磷、砷、其他N型掺杂物、或其组合的N型掺杂物。或者，基板200可包括P型掺杂区域(例如：P型井)，掺杂有诸如硼(例如：BF2)、铟、其他P型掺杂物、或其组合的P型掺杂物。在图2A及图2B的范例中，N型掺杂区域(例如：N井区域)被描绘为第一区域202a及第三区域202c，而P型掺杂区域(例如：P井区域)则被描绘为第二区域202b。举例来说，各种掺杂区域可被直接形成在基板200之上及/或之中，进而提供P井结构、N井结构、双井结构、凸起结构(raised structure)、或其组合。可通过掺杂物原子的布植(implantation)、原位(in-situ)掺杂外延生长、扩散工艺、及/或其他合适的技术来形成各种掺杂区域。
参照图3A及图3B，一或多个鳍片结构被形成在第一区域202a、第二区域202b、以及第三区域202c中的每一者中。在图3A及图3B所示的实施例中，第一区域202a中形成有两个鳍片结构204a、第二区域202b中形成有两个鳍片结构204b、且第三区域202c中形成有两个鳍片结构204c。然而，在其他实施例中，第一区域202a、第二区域202b、以及第三区域202c的每一者中，可形成有不同数量的鳍片结构。此外，在其他实施例中，形成于第一区域202a、第二区域202b、以及第三区域202c的每一者中的鳍片数量，可多于2或是少于2。分别形成在第一区域202a及第三区域202c(例如：N井区域)中的鳍片结构204a及204c，可适用于提供P型半导体装置，而形成在第二区域202b(例如：P井区域)中的鳍片结构202b，可适用于提供一或多个N型半导体装置。
可使用任何合适的工艺形成鳍片结构204a、204b及204c。在图3A及图3B所示范例中，微影(photolithography)及蚀刻工艺被用于形成鳍片结构204a、204b及204c。举例来说，第一硬遮罩层206可被形成在基板200上，以及被形成在形成于基板200之中或之上的第一区域202a、第二区域202b、以及第三区域202c上。在一些范例中，第一硬遮罩层206包括介电材料，例如半导体氧化物、半导体氮化物、半导体氮氧化物、或是半导体碳化物。第一硬遮罩层206可包括堆叠在一起的两个或更多个薄膜，例如堆叠的氧化硅薄膜以及氮化硅薄膜。可通过热生长(thermal growth)、ALD、CVD、HDP-CVD、PVD、及/或其他合适的沉积工艺来形成第一硬遮罩层206。第一硬遮罩层206可包括其他合适的材料，例如氧化硅层以及氧化硅层上的多晶硅层。
在将第一硬遮罩层206形成于基板200的第一区域202a、第二区域202b、以及第三区域202c上之后，光刻胶(或阻剂)层(未图示)被形成在第一硬遮罩层206上。光刻胶层包括光敏材料，光敏材料在曝露于诸如紫外(UV)光、深紫外(DUV)光、或是极紫外(EUV)光之类的光束时，会使该薄层发生特性上的变化。这种特性上的变化可用于通过显影工艺选择性地移除光刻胶层的曝光或未曝光部分。这种形成图案化的光刻胶层的过程，亦被称为微影图案化或微影工艺。
在一个实施例中，通过微影工艺对光刻胶层进行图案化，以留下光刻胶材料被设置于第一硬遮罩层206上的一些部分。在图案化光刻胶层后，在第一硬遮罩层206上执行蚀刻工艺，进而将图案自光刻胶层转移到第一硬遮罩层206。在图案化第一硬遮罩层206之后，剩余的光刻胶层可被移除。范例性的微影工艺包括自旋涂布(spin-on coating)光刻胶层、软烤光刻胶层、掩模(mask)对准、曝光、曝后烤、显影光刻胶层、清洗(rinsing)、以及干燥(例如：硬烤)。替代性地，可通过诸如无掩模微影、电子束写入、以及离子束写入等其他方法来实施、补充或取代微影工艺。用于图案化第一硬遮罩层206的蚀刻工艺可包括湿式蚀刻、干式蚀刻、或其组合。在一些实施例中，施加于第一硬遮罩层206的蚀刻工艺可包括多个蚀刻步骤。举例来说，可通过稀释的氢氟酸溶液来蚀刻第一硬遮罩层206中的氧化硅薄膜，以及可通过磷酸(phosphoric acid)溶液来蚀刻第一硬遮罩层206中的氮化硅薄膜。
接着，图案化的第一硬遮罩层206被用作蚀刻遮罩，以图案化基板200的第一区域202a、第二区域202b、以及第三区域202c。被施加到基板200的第一区域202a、第二区域202b、以及第三区域202c的蚀刻工艺可包括任何合适的蚀刻技术，例如干式蚀刻、湿式蚀刻，其他蚀刻方法(例如：反应式离子蚀刻(reactive ion etching,RIE))、或其组合。在一些范例中，被施加到基板200的第一区域202a、第二区域202b、以及第三区域202c的蚀刻工艺，可包括具有不同蚀刻化学性质的多个蚀刻步骤，每个蚀刻步骤都针对基板200的特定材料。在一些范例中，可通过使用氟基(fluorine-based)蚀刻剂的干式蚀刻工艺来蚀刻基版200的半导体材料。在一些实施例中，蚀刻包括具有不同蚀刻化学性质的多个蚀刻步骤，每个蚀刻步骤针对基版200的特定材料，且每个蚀刻步骤被选择为抗拒蚀刻第一硬遮罩层206。举例来说，干式蚀刻工艺可施用含氧气体、含氟气体(例如：CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯气体(例如：Cl2、CHCl3、CCl4、及/或BCl3)、含溴气体(例如：HBr及/或CHBR3)、含碘气体、其他合适的气体、及/或等离子体、及/或其组合。举例来说，湿式蚀刻工艺可包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨；含有氢氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液；或其他合适的湿式蚀刻剂中进行蚀刻。基板200的第一区域202a、第二区域202b、以及第三区域202c的剩余部分，变为鳍片结构204a、204b以及204c。
蚀刻工艺被设计以产生自基版200延伸的具有任何合适的高度及宽度的鳍片结构204a、204b及204c。具体来说，被施加到基板200的第一区域202a、第二区域202b、以及第三区域202c的蚀刻工艺被控制，使得第一区域202a、第二区域202b、以及第三区域202c被部分蚀刻，如图3A及图3B所示。这可通过控制蚀刻时间或是通过控制其他蚀刻参数来实现。
在本文所提供的范例中，鳍片结构204a、204b及204c在第一方向(例如：在X方向)上纵向地(例如：长度上地)延伸，且在第二方向(例如：在Y方向上)上彼此分隔(例如：横向地分隔)。第一区域202a、第二区域202b、以及第三区域202c的每一者的高度，在第三方向上(例如：在Z方向上)测量。应理解的是，X方向及Y方向是彼此垂直的水平方向，而Z方向是与由X方向和Y方向所定义的平面正交(或垂直)的垂直方向。基板200的第一区域202a、第二区域202b、以及第三区域202c的每一者，可具有与XY平面平行对准的顶部表面。
参照图4A及图4B，第一介电层208被形成在鳍片结构204a、204b及204c上。在本实施例中，第一介电层208被形成为具有顺应性的(conformal)轮廓，覆盖鳍片结构204a、204b及204c。应注意的是，尽管第一介电层208被形成为具有顺应性的轮廓，但相邻的鳍片结构204a之间相对较窄的间隔S(例如：小于2nm)可能被第一介电层所填充(例如：完全填充)。相似的结果可见于相邻的鳍片结构204b之间的间隔S以及相邻的鳍片结构204c之间的间隔S。
第一介电层208可包括单一介电材料层或多个介电材料层。适合用于第一介电层208的介电材料可包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(FSG)、低k值介电材料(例如：所具有的介电常数小于SiO2的介电常数(大约为3.9)的介电材料)、其他合适的介电材料、或其组合。可通过任何合适的技术来形成介电材料，包括热生长、CVD、HDP-CVD、PVD、ALD、及/或旋涂技术。在所绘实施例中，ALD工艺被用作顺应性的沉积技术。第一介电层208构成，或至少部分地构成隔离特征，例如浅沟槽隔离特征(hallow trench isolation feature,STI)。
在图4A及图4B所示的实施例中，第一介电层208顺应性的轮廓定义了第一沟槽210a以及第二沟槽210b。第一沟槽210a在空间上(例如：在Y方向上)将鳍片结构204a与鳍片结构204b分隔。第二沟槽210b在空间上(例如：在Y方向上)将鳍片结构204b与鳍片结构204c分隔。
参照图5A、图5B、图6A及图6B，介电鳍片212(亦称为混合鳍片或填充鳍片)被形成在第一沟槽210a及第二沟槽210b中。介电鳍片212为介电特征，并不会作为主动区。取而代之的是，介电鳍片212可被用于其他目的，例如为了更好地制造而调整图案形成密度。介电鳍片212可包括多个介电材料层。在本实施例中，介电鳍片212包括第一填充介电层212a以及第二填充介电层212b。在此实施例中，第一填充介电层212a可通过ALD来形成(例如：以在第一沟槽210a、第二沟槽210b中实现顺应性的轮廓)，而第二填充介电层212b则可通过流动式CVD(FCVD)或是替代性地通过自旋涂布来形成。在本公开所示的范例中，第一沟槽210a、第二沟槽210b具有基本上相似的宽度(例如：沿着Y方向测量)。然而，在其他实施例中，第一沟槽210a及第二沟槽210b可具有不同的宽度。在第一沟槽210a及第二沟槽210b具有不同宽度的实施例中，具有较小尺寸(例如：在Y方向上测量的小于40nm的宽度)的沟槽可被第一填充介电层210a完全填充，而具有较大尺寸(例如：在Y方向上测量的大于40nm的宽度)的沟槽则可被第一填充介电层212a与第二填充介电层212b完全填充。对于具有较大尺寸的沟槽，第一填充介电层对沟槽是顺应性的，如图5A及图5B的实施例所示。因此，具有较大尺寸的沟槽具有双重填充介电层，而具有较小尺寸的沟槽则具有单一填充介电层。在一些范例中，第一填充介电层212a所具有的厚度T1(例如：沿着Y方向测量)，处于约1nm至约20nm(例如：约1nm至约3nm)的范围内。
第一填充介电层212a与第二填充介电层212b可包括与第一介电层208的材料不同的合适的介电材料，以在后续的蚀刻阶段达到蚀刻选择性。第一填充介电层212a与第二填充介电层212b可具有不同的组成。举例来说，第一填充介电层212a可为高k值介电材料，例如氧化铪(HfO2)或氧化锆(ZrO2)，而第二填充介电层212b可包括含碳介电材料，例如碳氧化硅、氮氧化硅碳(silicon carbon oxynitride)、或是碳氮化硅。在其他实施例中，第一填充介电层212a可包括其他合适的介电材料，例如金属氧化物(例如：氧化铝Al2O3)、或是金属氮化物(例如：氮化铝AlN)、或其组合。第二填充介电层212b可包括其他介电层，例如氧化硅、氮氧化硅、碳氮化硅、及/或其他合适的介电材料。在一个范例中，第一填充介电层212a包括通过ALD沉积的氧化铪，而第二填充介电层212b则包括通过FCVD或自旋涂布沉积的碳氧化硅。参照图6A及图6B，对介电鳍片212执行诸如化学机械研磨(CMP)工艺的研磨，以平坦化介电鳍片212顶部表面，以及移除第一硬遮罩层206与第一填充介电层212a及第二填充介电层212b的多余部分。研磨工艺曝露鳍片结构204a、204b以及204c的顶部表面。
参照图7A及图7B，第一介电层208被选择性地掘入(recess)，使得介电鳍片212以及鳍片结构204a、204b、204c突出到被掘入的第一介电层208’的上方。通过作为隔离特征的被掘入的第一介电层208’，鳍片结构204a、204b、204c彼此间电性隔离。因此，被掘入的第一介电层208’亦可被称为介电隔离结构，围绕鳍片结构204a，204b，204c的基底部分BP。可使用任何合适的蚀刻技术来掘入第一介电层208，包括干式蚀刻、湿式蚀刻、RIE、及/或其他蚀刻方法。在范例性实施例中，非等向性(anisotropic)干式刻蚀被使用，以在不蚀刻鳍片结构204a、204b、204c及/或介电鳍片212的情况下，选择性地移除第一介电层208，非等向性干式刻蚀使用适当的蚀刻气体，例如含氟气体或含氯气体。鳍片结构204a、204b、204c的自被掘入的第一介电层208’中突出的部分的高度H，可通过用于掘入第一介电层208的蚀刻工艺的蚀刻深度来定义。在一些实施例中，高度H(例如：如在Z方向上测量的)，可处于自约45nm到约60nm的范围内。为了获得最佳的装置性能，此范围可能是必要的。举例来说，大于约60nm的高度H可能导致蚀刻工艺缺乏效率，在范例中，残余物沉积在鳍片结构204a、204b、204c的表面上，并因此对装置性能造成负面影响。作为另一个范例，小于约45nm的高度H可能导致在源极与漏极区域之间感应出小电流，并因此降低了装置DC性能。
参照图8A及图8B，第二介电层214被形成为具有顺应性的轮廓，覆盖鳍片结构204a、204b、204c、介电鳍片212、以及第一介电层208的曝露表面。第二介电层214可包括或可为不同于被掘入的第一介电层208’的材料，以提供蚀刻选择性。举例来说，第二介电层214可包括氮化硅。可通过任何合适的技术来形成第二介电层214，包括热生长、CVD、HDP-CVD、PVD、ALD、及/或旋涂技术。在所绘实施例中，ALD工艺被用作顺应性的沉积技术。
参照图9A及图9B，第二介电层214被设置在第一区域202a及第三区域202c的边界内的部分被移除。这可使用微影及蚀刻工艺来完成(例如：如同以上参照第一硬遮罩层206所讨论的)。换句话说，第二介电层214被设置在第一区域202a及第三区域202c上的部分被移除。作为图9A及图9B所示的工艺的结果，第一区域202a的鳍片结构204a与第三区域202c的鳍片结构204c的表面(例如：侧壁表面及顶部表面)被曝露。应再度注意的是，鳍片结构204a及204c可适用于提供P型半导体装置。随后的操作将半导体材料(例如：与硅相容的掺杂物)导入到鳍片结构204a及204c中，以沿着鳍片结构204a、204c的高度H提供一致的临界电压。
参照图10A及图10B，半导体衬垫层218可被选择性地形成在鳍片结构204a、204c的曝露的侧壁表面及顶部表面上。在一些实施例中，可通过一或多个外延生长工艺来形成半导体衬垫层218，借此在鳍片结构204a、204c上以晶态(crystalline state)生长硅锗(SiGe)特征及/或其他合适的半导体特征。在一些实施例中，半导体衬垫层218的厚度T2(例如：沿着Y方向测量)，可处于约2nm至约3nm的范围内。在半导体衬垫层218包括SiGe的范例中，半导体衬垫层218中的锗浓度，可处于自约20原子百分比(atomic percent)到约70原子百分比的范围内。一般而言，可基于第一区域202a及第三区域202c中形成的P型半导体装置所被期望的临界电压，来调整半导体衬垫层218中的锗浓度。可用于形成半导体衬垫层218的合适的外延工艺包括CVD沉积技术(例如：气相外延(VPE)及/或超高真空CVD(UHV-CVD))、分子束外延、及/或其他合适的工艺。在图10A及图10B所示的操作中，第二介电层214被用作，至少部分地被用作遮罩，用于防止半导体衬垫层218形成在第二区域202b的鳍片结构204b上。
参照图11A及图11B，第一覆盖层220被形成在图10A及图10B的结构上，举例来说，完全覆盖介电鳍片212、第二区域202b的边界内的第二介电层214、以及鳍片结构204a、204c上的半导体衬垫层218。第一覆盖层220可包括氮化物(例如：氮化硅)、氮氧化物(例如：氮氧化碳硅(SiCON))、碳氮化物(例如：碳氮化硅(SiCN))、其组合等。在一些实施例中，第一覆盖层220与第二介电层214可具有相似的成分。可通过任何合适的技术来形成第一覆盖层220，包括热生长、CVD、HDP-CVD、PVD、ALD、及/或旋涂技术。
参照图12A及图12B，第一覆盖层220被回蚀刻(etch back)，以在相邻的鳍片结构204a、204b、204c及介电鳍片之间形成凹陷(recess)。在回蚀刻工艺后剩余的第一覆盖层220的厚度T3(例如：沿着Z方向测量)，可处于约2nm至约4nm的范围内。回蚀刻工艺使得第一覆盖层220物理性地接触半导体衬垫层218的一些部分，这些部分被设置在(例如：横向围地绕)鳍片结构204a的部分222a(亦称为下方部分222a)及鳍片结构204c的部分222c(亦称为下方部分222c)上。在一些实施例中，鳍片结构204a的部分222a及鳍片结构204c的部分222c，可分别为鳍片结构204a及鳍片结构204c的下方部分或底部部分。类似地，回蚀刻工艺使得半导体衬垫层218的一些部分没有第一覆盖层220，这些部分被设置在鳍片结构204a的部分224a(例如：上方部分，因此亦称为上方部分224a)以及鳍片结构204c的部分224c(例如：上方部分，因此亦称为上方部分224c)上。用于图12A及图12B的操作的蚀刻工艺，可包括湿式蚀刻、干式蚀刻、或其组合。作为范例，在第一覆盖层220包括氮化物(例如：氮化硅)的实施例中，包括磷酸溶液的湿式刻蚀工艺可用于回蚀刻第一覆盖层220。如图12A及图12B的范例中所见，蚀刻工艺亦可回蚀刻第二介电层214，特别是在第一覆盖层220与第二介电层214具有相似组成的实施例中更是如此。
参照图13A及图13B，第二覆盖层226被形成为具有顺应性的轮廓，覆盖第一覆盖层220、半导体衬垫层218、鳍片结构204b、以及介电鳍212的曝露表面。第二覆盖层226是由与第一覆盖层220不同的材料所形成的。如图13A及图13B所示，第二覆盖层226物理性地接触半导体衬垫层218被设置于鳍片结构204a、204c的顶部表面上的部分，并横向围绕鳍片结构204a的部分224a以及鳍片结构204c的部分224c。第二覆盖层226可包括氧化硅或是介电常数大于氧化硅的介电常数的介电氧化物材料，范例为氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO、其组合等。可通过任何合适的技术来形成第二覆盖层226，包括ALD、CVD、热氧化、臭氧氧化(ozone oxidation)等。
参照图14A及图14B，执行退火工艺228，以引起掺杂物自半导体衬垫层218到鳍片结构204a、204c之中的固相扩散(solid phase diffusion)。在半导体衬垫层218包括SiGe的实施例中，退火工艺228包括锗进入到鳍片结构204a、204c之中的固相扩散(亦称为固态扩散)。合适的退火工艺包括快速热退火(rapid thermal annealing,RTA)、尖波退火(spike annealing)、毫秒退火、激光退火、其他合适的退火技术、或其组合。退火工艺228所执行的温度，可处于约摄氏900度至约摄氏1100度(例如：约摄氏950度)的范围内。退火工艺228的持续时间(duration)，可处于约5秒至约60秒的范围中(例如：处于约10秒至约50秒的范围中)。温度范围及持续时间范围所具有的作用，可增加第一覆盖层220及第二覆盖层226对退火工艺228的热稳定性(例如：因为所述温度及/或持续时间范围防止在第一覆盖层220及第二覆盖层226中形成裂缝(crack))。此外，当温度及持续时间处于所述范围内时，第一覆盖层220及第二覆盖层226抑制在退火工艺228之前和之中掺杂物(例如：锗)自半导体衬垫层218的耗散(dissipation)或解离(dissociation)。除此之外，第一覆盖层220及第二覆盖层226防止在退火工艺228之前和之中半导体衬垫层218的氧化。
具有不同材料组成的第一覆盖层220及第二覆盖层226，对将半导体衬垫层218的掺杂物驱入(drive-in)鳍片结构204a、204c具有不同的影响。一般而言，应已注意到的是，对于相同温度及持续时间的退火工艺228，与含氧(oxide-containing)覆盖层相比，含氮(nitride-containing)覆盖层会导致半导体衬垫层218的掺杂物更快的热驱入(thermaldrive-in)。因此，与半导体衬垫层218覆盖在鳍片结构204a、204c的上方部分224a、224c上的部分中的掺杂物相比，半导体衬垫层218覆盖在鳍片结构204a、204c的下方部分222a、222c上的部分中的掺杂物，会以更快的速率横向扩散(例如：在Y方向上)到鳍片结构204a、204c之中。如此一来，鳍片结构204a的下方部分222a中的掺杂浓度(例如：平均锗浓度)，大于鳍片结构204a的上方部分224a中的掺杂浓度(例如：锗浓度)。相似地，鳍片结构204c的下方部分222c中的掺杂浓度(例如：平均锗浓度)，大于鳍片结构204c的上方部分224c中的掺杂浓度(例如：平均锗浓度)。如图14A及图14B所示，退火工艺228以及不同材料的第一覆盖层220与第二覆盖层226的结果是，掺杂物(例如：锗)均匀地(homogeneously)分布在鳍片结构204a、204c的下方部分222a、222c中。相较之下，掺杂物(例如：锗)沿着鳍片结构204a、204c的上方部分224a、224c的周边区域分布，同时上方部分224a、224c中的每一者的中心区域CR(例如：鳍片核心(fin core))基本上不存在被驱入的掺杂物(例如：锗)。
参照图15A及图15B，第一覆盖层220及第二覆盖层226被移除(例如：使用蚀刻工艺)。可使用任何合适的蚀刻技术来移除第一覆盖层220及第二覆盖层226，包括干式蚀刻、湿式蚀刻、RIE、及/或其他蚀刻方法。在范例性实施例中，可通过稀氢氟酸溶液蚀刻第二覆盖层226(包括含氧材料)，且可通过磷酸溶液蚀刻第一覆盖层220(包括含氮材料)。在另一个范例性实施例中，非等向性干式蚀刻被使用，以用合适的蚀刻气体(例如：含氟或含氯气体)选择性地移除第一覆盖层220及第二覆盖层226，且不会蚀刻图15A及图15B中所示的其他特征。
参照图16A及图16B，对鳍片结构204a、204c执行修整(trim)工艺。在修整工艺期间，半导体衬垫层218的未活化(non-activated)部分被移除，并因此减少了鳍片结构204a、204c的尺寸(例如：沿Y方向测量的宽度W)。在一些实施例中，宽度W可处于约5nm至约8nm的范围内。一般而言，宽度W可根据，或是至少部分根据形成于第一区域202a及第三区域202c中的P型半导体装置所被期望的通道长度。修整工艺可包括本技术领域已知的湿式或干式蚀刻工艺。与鳍片结构204a、204c的下方部分相比，修整工艺在鳍片结构204a、204c的上方部分的强度可以更大。不过，因为鳍片结构204a、204c的上方部分中的掺杂浓度(例如：平均锗浓度)小于鳍片结构204a、204c的下方部分中的掺杂浓度(例如：平均锗浓度)，因此减少了鳍片顶部损失(fin top loss)，进而对鳍片结构204a、204c产生了更好的垂直鳍片轮廓调整(tuning)以及更好的临界尺寸(critical dimension)控制。在一些实施例中，鳍片结构204a、204c的鳍片结构的侧壁，与被掘入的第一介电层208’的顶部表面之间所夹的角度α，可处于自约85度到约95度的范围内。
在一些实施例中，在图16A及图16B所示的操作之后，对鳍片结构204a、204b、204c的通道区域及源极/漏极区域执行工艺，以分别在其中形成栅极结构及源极/漏极特征。作为范例，参照图17A及图17B，第三介电层230被形成。在一些实施例中，第三介电层230包括通过合适的方法沉积的氧化硅，例如ALD、CVD、热氧化、臭氧氧化等。第三介电层230的形成可进一步包括随后的退火工艺，以改善材料品质，例如增加材料密度以及减少缺陷。在本实施例中，第三介电层230对于鳍片结构204a、204b、204c及介电鳍片212的轮廓是顺应性的薄层。
参照图18A及图18B，栅极堆叠被形成在鳍片结构204a、204b、204c的通道区域上。在后续的制造阶段中，栅极堆叠232可被金属栅极堆叠所取代，且因此亦被称为虚拟(dummy)栅极堆叠232。可通过沉积包含多晶硅或其他合适的材料的虚拟栅极层并对该薄层进行图案化来形成虚拟栅极堆叠232。栅极硬遮罩层234可被形成在虚拟栅极材料层上，且可在虚拟栅极层的图案化期间被用作蚀刻遮罩。栅极硬遮罩层234可包括任何合适的材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的材料、及/或其组合。在一个实施例中，栅极硬遮罩层234包括两个遮罩材料薄膜234a及234b，例如氧化硅及氮化硅。在一些实施例中，形成虚拟栅极堆叠的图案化工艺包括通过微影工艺形成图案化的光刻胶层；使用图案化的光刻胶层作为蚀刻遮罩来蚀刻硬遮罩层；以及使用图案化的硬遮罩层作为蚀刻遮罩来蚀刻虚拟栅极层，以形成虚拟栅极堆叠。在一些实施例中，一或多个栅极侧壁特征(栅极间隔物(spacer)，未图示)被形成在虚拟栅极堆叠232的侧壁上。栅极侧壁特征可被用于偏移(offset)随后形成的源极/漏极特征，且可被用于设计或修改源极/漏极轮廓。栅极侧壁特征可包括任何合适的介电材料，例如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的介电材料、及/或其组合。在一些实施例中，栅极侧壁特征可包括多个薄层，例如位在虚拟栅极堆叠232的侧壁上的第一栅极间隔物(或密封层(seal layer))，以及在第一栅极间隔物上的第二栅极间隔物。在这些实施例的进一步改进中，第一栅极间隔物为氧化硅，而第二栅极间隔物为氮化硅。在一个范例中，栅极侧壁特征是通过沉积及非等向性蚀刻(例如：干式蚀刻)所形成的。在另一个范例中，第一栅极间隔物是通过ALD，而第二栅极间隔物则是通过沉积与非等向性蚀刻所形成的。
参照图19A及图19B，外延源极/漏极特征236a、236b、236c分别位在鳍片结构204a、204b、204c的源极/漏极区域内。可通过选择性外延生长(epitaxy growth)形成外延源极/漏极特征236a、236b、236c，以产生具有增强的载子迁移率及装置性能的应变效应(straineffect)。虚拟栅极堆叠232及栅极侧壁特征进行限制及局限，使得源极/漏极特征236a、236b、236c在源极/漏极区域中自我对准(self-aligned)。在许多实施例中，通过一或多个外延生长(外延工艺)形成源极/漏极特征236a、236b、236c，借此，硅(Si)特征、硅锗(SiGe)特征、碳化硅(SiC)特征、及/或其他合适的半导体特征，被以晶态(crystalline state)在其源极/漏极区域内的鳍片结构204a、204b、204c上生长。在替代性实施例中，如图19A及图19B所示的范例，在外延生长之前，对鳍片结构204a、204b、204c的源极/漏极区域被掘入的部分施加蚀刻工艺。蚀刻工艺亦可移除被设置在源极/漏极区域上的任何介电材料，例如在栅极侧壁特征的形成期间被设置的介电材料。合适的外延工艺包括CVD沉积技术(例如：气相外延(VPE)及/或超高真空CVD(UHV-CVD)、分子束外延、及/或其他合适的工艺)。
可通过导入掺杂物质在外延工艺期间原位(in-situ)掺杂源极/漏极特征236a、236b、236c，掺杂物质包括：P型掺杂物，利如硼或BF2；以及N型掺杂物，例如磷或砷。如果源极/漏极特征236a、236b、236c未被原位掺杂，则执行布植(implantation)工艺(即：接面布植工艺)，以将对应的掺杂物导入到源极/漏极特征236a、236b、236c中。在范例性实施例中，N型半导体装置的源极/漏极特征236b包括以磷掺杂的硅(SiP)，或是以磷掺杂的碳化硅(SiCP)。P型半导体装置的源极/漏极特征236a、236c包括以硼掺杂的硅锗(SiGeB)、SiGeSnB(锡可用于调谐晶格常数)、及/或GeSnB。在一些其他实施例中，源极/漏极特征236a、236b、236c可包括多于一个的半导体材料层。之后可执行一或多个退火工艺，以活化源极/漏极特征236a、236b、236c。合适的退火工艺包括快速热退火(RTA)、激光退火工艺、其他合适的退火技术、或其组合。
参照图20A及图20B，层间介电材料(inter-level dielectric material,ILD)238被形成，以覆盖鳍片结构204a、204b、204c的源极/漏极区域中的源极/漏极特征236a、236b、236c。层间介电材料238扮演绝缘体，支撑及/或电性隔离将要在其中形成的导电线路(trace)(例如：接点(contact)、通孔(via)、及金属线)。层间介电材料238可包括任何合适的介电材料，例如氧化硅、低k值介电材料、多孔(porous)介电材料、其他合适的介电材料、或其组合。在一些实施例中，蚀刻停止层可被夹设于(interpose)在层间介电材料238与源极/漏极特征236a、236b、236c之间。蚀刻停止层在蚀刻期间被用于停止蚀刻，以在随后的制造阶段期间在层间介电材料中形成接点。蚀刻停止层所包括的材料不同于层间介电材料238的材料，以提供蚀刻选择性。举例来说，蚀刻停止层可包括通过CVD或ALD沉积的氮化硅。在一些实施例中，层间介电材料238的形成包括沉积及CMP，以提供平坦的顶部表面。可在CMP工艺、额外的蚀刻操作、或其组合的期间，移除栅极硬遮罩层234。
参照图21A及图21B，金属栅极堆叠240取代虚拟栅极堆叠232。在一个实施例中，可使用一或多个蚀刻工艺来移除虚拟栅极堆叠232及第三介电层230，进而形成栅极沟槽。在移除虚拟栅极堆叠232及第三介电层230后，金属栅极材料被沉积在栅极沟槽中，并施加CMP工艺以移除多余的栅极材料以及平坦化顶部表面。金属栅极堆叠240的栅极材料包括栅极介电层240a及栅极电极240b。在一些实施例中，栅极介电层240a包括高k值介电材料，而栅极电极240b包括金属或金属合金。金属栅极堆叠240被形成，使得其包围环绕鳍片结构204a、204b、204c的通道区域。在一些范例中，栅极介电层240a及栅极电极240b中的每一者，可包括数个子层。高k值介电层可包括金属氧化物、金属氮化物，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、或其他合适的介电材料。高k值介电层由合适的技术沉积，例如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、及/或其他合适的技术。栅极介电层240a可额外包括被设置于鳍片结构与高k值介电层之间的界面层。界面层可包括氧化硅、氮化硅、氮氧化硅、及/或其他合适的材料，并通过合适的方法沉积，例如ALD、CVD、臭氧氧化等。
栅极电极材料接着被填充到栅极沟槽中。栅极电极240b通过ALD、PVD、CVD、电镀、其他合适的工艺、或其组合来形成。栅极电极240b可包括单一薄层或多个薄层，例如金属层、衬垫层、湿润层(wetting layer)、及/或粘着层(adhesion layer)。栅极电极240b可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、或任何合适的材料。在一些实施例中，不同的金属材料用于具有各别功函数(work function)的nFET及pFET装置，例如用于nFET者具有4.2eV或更小的功函数(WF)，而用于pFET者则具有5.2eV或更大的功函数。在一些实施例中，n型WF金属包括钽(Ta)。在其他实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)、或其组合。在其他实施例中，n型WF金属包括Ta、TiAl、TiAlN、氮化钨(WN)、或其组合。n型WF金属可包括各种金属基(metal-based)薄膜作为堆叠，以最佳化装置性能及工艺兼容性。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p型WF金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或其组合。p型WF金属可包括各种金属基薄膜作为堆叠，以最佳化装置性能及工艺兼容性。功函数金属通过合适的技术沉积，例如PVD。在其他范例中，可在沉积物上形成阻障层(barrier layer)，以在填充金属之前对栅极沟槽进行衬垫。阻障层可包括通过合适的技术(例如：PVD)沉积的钛、氮化钛、钽、氮化钽、或其组合。栅极电极240b包括覆盖层、用于调节功函数的金属层、以及填充金属，例如铝、铜或钨。在后续的步骤中，对金属栅极堆叠240及源极/漏极特征236a、236b、236c形成接点特征，以电性连接FET来形成功能性电路。
图22是根据本公开的实施方式所示，沿着鳍片结构204a、204c的高度H的掺杂(例如：锗)浓度曲线(profile)。如图22所示，鳍片结构204a、204c中的每一者，在鳍片结构204a、204c的下方部分LP中显示了较高的平均掺杂浓度，且在鳍片结构204a、204c的上方部分UP中显示出较低的平均掺杂浓度。在一些情况下，鳍片结构204a、204c的基底部分BP中的掺杂浓度为零。在一些实施例中，鳍片结构204a、204c的上方部分UP中的平均掺杂浓度，与鳍片结构204a、204c的下方部分LP中的平均掺杂浓度之间的差距(在图22中显示为浓度差Δ1)，处于约3％至约10％(例如约5％)的范围内。此浓度差Δ1的数值范围对装置性能具有有利的影响，因为所述范围平衡了对装置增压(device boost)的需求(例如：通过晶格不匹配在通道中引起应变)以及临界电压一致性的需求。
在上述实施例中，第一覆盖层220为含氮层，而第二覆盖层226为含氧层。在其他实施例中，组成可被切换，也就是说，第一覆盖层220为含氧层，而第二覆盖层226为含氮层。图23显示了在这样的实施例中，沿着鳍片结构204a、204c的高度H的掺杂(例如：锗)浓度曲线。在图23中，鳍片结构204a、204c中的每一者，在鳍片结构204a、204c的上方部分UP中显示了较高的平均掺杂浓度，并在鳍片结构204a、204c的下方部分LP中显示出较低的平均掺杂浓度。在一些情况下，鳍片结构204a、204c的基底部分BP中的掺杂浓度为零。在一些实施例中，鳍片结构204a、204c的上方部分UP中的平均掺杂浓度，与鳍片结构204a、204c的下方部分LP中的平均掺杂浓度之间的差距(在图23中显示为浓度差Δ2)，处于约3％至约10％(例如约5％)的范围内。此浓度差Δ2的数值范围对装置性能具有有利的影响，因为所述范围平衡了对装置增压的需求(例如：通过晶格不匹配在通道中引起应变)以及临界电压一致性的需求。
尽管本文提出的半导体装置结构沿着鳍片结构204a、204c的高度H具有不一致的掺杂浓度曲线，但这种不一致的浓度曲线带来的结果是，沿着鳍片结构204a、204c的高度H的均匀临界电压分布。沿着鳍片结构204a、204c的高度H的不一致的掺杂浓度曲线，补偿了可能影响沿着鳍片结构204a、204c的高度H的临界电压的因素。沿着鳍片结构204a、204c的高度H的一致的临界电压分布，产生了对半导体装置结构更好的DC性能(例如：因为沿着鳍状结构的高度H的截止状态电流密度及导通电流密度的变化得以降低)。本公开亦提供了形成半导体装置结构的方法，此半导体装置结构具有沿着鳍片结构的高度H的一致的临界电压分布(例如：见图2A至图21A以及图2B至图21B)。所提出的方法在制造工艺中减少了鳍片顶部损失，并改善了垂直鳍片轮廓调整。
本公开的一种实施方式涉及一种半导体装置结构的制造方法，包括：形成一鳍片结构，上述鳍片结构延伸至设置于基板上的介电隔离结构上方；在上述鳍片结构的曝露表面上形成半导体衬垫层；在介电隔离结构上形成第一覆盖层，第一覆盖层横向地围绕半导体衬垫层的底部部分，半导体衬垫层的底部部分横向地围绕上述鳍片结构的底部部分；在半导体衬垫层的上方部分上形成第二覆盖层，半导体衬垫层的上方部分横向地围绕上述鳍片结构的上方部分；以及退火其上具有半导体衬垫层、第一覆盖层、以及第二覆盖层的上述鳍片结构，以将一掺杂物自半导体衬垫层驱使入上述鳍片结构，其中上述鳍片结构的底部部分中的掺杂浓度曲线，不同于上述鳍片结构的上方部分中的掺杂浓度曲线。
在一或多个实施例中，第二覆盖层的材料不同于第一覆盖层。在一或多个实施例中，第一覆盖层为含氮层，而第二覆盖层为含氧层。在一或多个实施例中，在上述鳍片结构的退火之后，上述鳍片结构的上方部分的中心区域不存在来自半导体衬垫层的掺杂物，且上述鳍片结构的底部部分中的掺杂浓度曲线基本上是一致的。在一或多个实施例中，第一覆盖层为含氧层，而第二覆盖层为含氮层。在一或多个实施例中，在上述鳍片结构的退火之后，上述鳍片结构的上方部分中的掺杂浓度曲线基本上是一致的，且上述鳍片结构的底部部分的中心区域不存在来自半导体衬垫层的掺杂物。在一或多个实施例中，用于执行上述鳍片结构的退火的温度，介于自约摄氏900度到约摄氏1100度的范围中。在一或多个实施例中，用于执行上述鳍片结构的退火的持续时间，介于自约5秒到约60秒的范围中。在一或多个实施例中，上述半导体装置结构的制造方法还包括：在上述鳍片结构的退火后，移除第一覆盖层及第二覆盖层，以曝露半导体衬垫层以及介电隔结构的顶部部分；修整上述鳍片结构以移除半导体衬垫层，上述鳍片结构的修整产生修整后鳍片结构，修整后鳍片结构具有基本上垂直的侧壁；以及在修整后鳍片结构上形成栅极堆叠。
本公开的另一种实施方式涉及一种半导体装置结构的制造方法，包括：形成一鳍片结构，上述鳍片结构包括源极区域、漏极区域、以及夹设于源极区域与漏极区域之间的通道区域；对上述鳍片结构的通道区域执行工艺，使得在上述鳍片结构的整个高度上的临界电压是一致的，所执行的工艺包括：在上述鳍片结构的通道区域上形成半导体衬垫层，半导体衬垫层包括掺杂物；形成第一覆盖层，以物理性地接触半导体衬垫层的底部部分；形成第二覆盖层，以物理性地接触半导体衬垫层的上方部分；以及执行退火，退火其上具有半导体衬垫层、第一覆盖层、以及第二覆盖层的上述鳍片结构的通道区域，上述退火使得半导体衬垫层的掺杂物扩散至上述鳍片结构的通道区域中，其中通道区域的底部部分的平均掺杂浓度，不同于通道区域的上方部分的平均掺杂浓度；执行蚀刻，蚀刻上述鳍片结构的通道区域，以移除第一覆盖层、第二覆盖层、以及半导体衬垫层，上述蚀刻形成修整后鳍片结构；以及在修整后鳍片结构的通道区域上形成栅极结构。
在一或多个实施例中，掺杂物包括锗，而上述鳍片结构包括硅。在一或多个实施例中，上述鳍片结构为p型晶体管装置的鳍片结构。在一或多个实施例中，通道区域的底部部分中的平均掺杂浓度与通道区域的上方部分中的平均掺杂浓度之间的差异，处于自约3％至约10％的范围内。在一或多个实施例中，第一覆盖层为含氮层，而第二覆盖层为含氧层。在一或多个实施例中，在上述退火之后，通道区域的上方部分的核心区域不存在掺杂物，且通道区域的底部部分中的平均掺杂物浓度基本上是一致的。在一或多个实施例中，第一覆盖层为含氧层，而第二覆盖层为含氮层。在一或多个实施例中，在上述退火之后，通道区域的上方部分中的平均掺杂物浓度基本上是不变的，且通道区域的底部部分的核心区域不存在掺杂物。
本公开的又一种实施方式涉及一种半导体装置结构，包括：一鳍状结构，延伸至设置于硅基板上的介电隔离结构上方。上述鳍片结构包括源极区域、漏极区域、以及被设置于源极区域与漏极区域之间的通道区域。通道区域的底部区域中的平均锗浓度，不同于通道区域的上方区域中的平均锗浓度，且上述鳍片结构的临界电压在上述鳍片结构的整个高度上是一致的。
在一或多个实施例中，以百分比表示的通道区域的底部区域中的平均锗浓度，与以百分比表示的通道区域的上方部分中的平均锗浓度之间的差距，处于自约3％至约10％的范围中。在一或多个实施例中，上述半导体装置结构还包括栅极结构，被设置于上述鳍片结构的通道区域上，栅极结构包括顺应性地衬垫上述鳍片结构的通道区域的栅极介电层，以及包括被设置于栅极介电层上的栅极电极。
前述内文概述多项实施例的特征，如此可使于本技术领域中技术人员更好地了解本公开的实施方式。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种半导体装置结构的制造方法，包括：
形成一鳍片结构，上述鳍片结构延伸至设置于一基板上的一介电隔离结构上方；
在上述鳍片结构的曝露表面上形成一半导体衬垫层；
在上述介电隔离结构上形成一第一覆盖层，上述第一覆盖层横向地围绕上述半导体衬垫层的一底部部分，上述半导体衬垫层的上述底部部分横向地围绕上述鳍片结构的一底部部分；
在上述半导体衬垫层的一上方部分上形成一第二覆盖层，上述半导体衬垫层的上述上方部分横向地围绕上述鳍片结构的一上方部分；以及
退火其上具有上述半导体衬垫层、上述第一覆盖层、以及上述第二覆盖层的上述鳍片结构，以将一掺杂物自上述半导体衬垫层驱使入上述鳍片结构，其中上述鳍片结构的上述底部部分中的掺杂浓度曲线，不同于上述鳍片结构的上述上方部分中的掺杂浓度曲线。
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