KR101707730B1 - Finfet 디바이스를 위한 방법 및 구조체 - Google Patents

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Abstract

본 개시는 핀형 전계 효과 트랜지스터(FinFET)를 제조하는 방법을 제공한다. 이 방법은 기판 위에 제1 핀 구조체를 형성하는 단계, n타입 FET 영역의 제1 게이트 영역에서 제1 핀 구조체를 노출하기 위해 기판 위에 패턴화된 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계, 제1 게이트 영역의 제1 핀 구조체의 중간 부위에 반도체 산화물 피처를 형성하는 단계, PFET 영역에 제2 핀 구조체를 형성하는 단계, 더미 게이트들을 형성하는 단계, 소스/드레인(S/D) 피처들을 형성하는 단계, 더미 게이트들을 NFET 영역의 제1 하이-k/금속 게이트(HK/MG) 및 PFET 영역의 제2 HK/MG로 대체하는 단계를 포함한다.

Description

FINFET 디바이스를 위한 방법 및 구조체{A METHOD AND STRUCTURE FOR FINFET DEVICE}
본 출원은 2013년 1월 14일에 출원된 발명의 명칭이 “Semiconductor Device and Fabricating the Same”인 미국 특허출원 제13/740,373호, 2013년 5월 24일에 출원된 발명의 명칭이 “FinFET Device and Method of Fabricating Same”인 미국 특허출원 제13/902,322호, 2013년 7월 3일에 출원된 발명의 명칭이 “Fin Structure of Semiconductor Device”인 미국 특허출원 제13/934,992호, 및 2014년 1월 15일에 출원된 미국 특허출원 제14/155,793호에 관한 것으로서, 그 내용은 참조로서 여기에 통합되어 있다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 소재 및 설계에서의 기술적 진보들은 IC 세대들을 양산했는데, 각각의 세대는 이전 세대에 비해 더 작고 더 복잡한 회로들을 갖는다. IC 진화의 과정에서, 기능 밀도(functional density)(즉, 칩 면적당 상호 연결된 디바이스들의 개수)는 일반적으로 증가하지만, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이러한 소형화(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 줄임으로써 이점들을 제공한다.
이러한 소형화는 또한 IC들을 프로세싱하고 제조하는 복잡성을 증가시켰고, 이들 진보의 실현을 위해 IC 프로세싱 및 제조에서 유사한 개발이 필요하다. 예를 들어, 평면 트랜지스터(planar transistor)를 대체하기 위해 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 등의 3차원 트랜지스터가 도입되었다. 일반적으로 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들이 이들의 의도한 목적에 적당함에도 불구하고, 모든 관점에서 전적으로 만족스러운 것은 아니다.
이에 따라, 본 개시는 핀형 전계 효과 트랜지스터(FinFET) 디바이스를 제조하는 방법을 제공한다. 이 방법은 n타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계를 포함한다. 방법은 또한 NFET 영역 및 PFET 영역에 제1 핀 구조체들을 형성하는 단계; NFET 영역의 제1 게이트 영역에 제1 핀 구조체를 노출시키기 위해 NFET 영역 및 PFET 영역에 패턴화된 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계, 제1 게이트 영역에서 제1 핀 구조체의 중간부에 반도체 산화물 피처를 형성하는 단계, NFET를 하드 마스크 층으로 덮은 이후 PFET 영역에 제2 핀 구조체를 형성하는 단계, 제1 게이트 영역에 더미 게이트들을 형성하고 제2 핀 구조체에 제2 게이트 영역을 형성하는 단계; NFET에서 제1 핀 구조체의 제1 S/D 영역에 제1 소스/드레인(S/D) 피처를 형성하는 단계; PFET에서 제2 핀 구조체의 제2 S/D 영역에 제2 S/D 피처를 형성하는 단계; 및 NFET 영역에서 제1 하이-k/금속 게이트(first high-k/metal gate, HK/MG)로 더미 게이트들을 대체하는 단계 - 제1 HK/MG는 제1 게이트 영역에서의 제2 핀 구조체의 상부를 감싸는 것을 포함함 - 를 포함한다. 이 방법은 또한 PFET 영역에서 제2 HK/MG로 더미 게이트들을 대체하는 단계 - 상기 제2 HK/MG는 제2 게이트 영역에서 제2 핀 구조체의 상부를 감싸는 것을 포함함 - 를 포함한다.
본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스를 제조하는 다른 방법을 제공한다. 이 방법은 n타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계를 포함한다. 이 방법은 또한 NFET 영역 및 PFET 영역에 제1 핀 구조체들을 형성하는 단계를 포함한다. 제1 핀 구조체는 하부로서 기판, 중간부로서 제1 에피택셜 성장 실리콘 게르마늄(SiGe) 층, 및 상부로서 실리콘(Si) 층을 포함한다. 방법은 또한, NFET 영역의 제1 게이트 영역에 제1 핀 구조체를 노출시키기 위해 NFET 영역 및 PFET 영역에 패턴화 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계, 열 산화 프로세스를 적용하여 SiGe의 외부 층을 SiGeO 피처로 변환하는 단계, PFET 영역에서 제1 핀 구조체의 Si 층의 일부를 리세싱하는 단계, NFET의 제1 게이트 영역에 및 PFET의 제2 게이트 영역에 폴리-실리콘 게이트를 형성하는 단계, NFET 영역의 제1 게이트 영역에 의해 분리된 제1 소스/드레인(S/D) 영역들에 Si 층을 리세싱하는 단계, 하부로서 Si:C을 갖고 상부로서 Si:P를 갖는 리세싱 층의 상부에 제1 소스/드레인(S/D) 피처를 형성하는 단계, PFET에서 제2 게이트 영역에 의해 분리된 제2 S/D 영역들에 제2 SiGe 층을 리세싱하는 단계, 및 리세싱된 SiGe 층의 상부에 SiGeB S/D 피처를 형성하는 단계를 포함한다.
본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 실시예를 제공한다. 이 방법은 n타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 포함한다. 디바이스는 또한 NFET 영역에서 제1 게이트 영역에 의해 분리된 제1 소스/드레인(S/D) 영역들 및 NFET 영역에서 제2 게이트 영역에 의해 분리된 제2 소스/드레인(S/D) 영역들을 포함한다. 디바이스는 또한 제1 핀 구조체의 상부를 감싸는 것을 포함하는 제1 게이트 영역의 제1 하이-k/금속 게이트(high-k/metal gate, HK/MG)를 포함하는데, 제1 핀 구조체는 상부로서 에피택셜 실리콘(Si) 층, 중간부로서 외부 층에 실리콘 게르마늄 산화물(SiGeO)을 갖는 에피택셜 성장 실리콘 게르마늄(SiGe), 하부로서 기판을 포함한다. 디바이스는 또한 제2 핀 구조체의 상부를 감싸는 것을 포함하는 제2 게이트 영역의 제2 HK/MG를 포함한다. 제2 핀 구조체는 상부로서 에피택셜 SiGe 층, 중상부로서 에피택셜 Si 층, 중하부로서 에피택셜 층, 및 하부서 기판을 포함한다. 디바이스는 또한 제1 S/D 영역에 리세싱된 Si 층을 갖는 제1 핀 구조체의 상부에 제1 S/D 구조체를 포함한다. 제1 S/D 피처는 하부로서 Si:C 층 및 상부로서 Si:P 층을 포함한다. 디바이스는 또한 제2 S/D 영역에 리세싱된 SiGe 층을 갖는 제2 핀 구조체의 상부에 SiGeB S/D 피처를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라 도면에서 다양한 피처들이 스케일 대로 그려지지 않았다는 점에 유의한다. 실제로, 예시된 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 예시적인 방법의 흐름도이다.
도 2a는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 2b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 2a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 3a는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 3b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 3a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 4a 및 도 4b는 일부 실시예에 따라 프로세스들을 경험한 FinFET 디바이스의 도식적 사시도이다.
도 5는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 4a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 6a는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 4a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 6b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 4b의 선 B-B를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 7a는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 7b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 4b의 선 B-B를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 8a 및 도 8b는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 9a 및 도 9b는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 10a는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9a의 선 AB-AB를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 10b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9ba의 선 BB-BB를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 11a 및 도 11b와 도 12a 및 도 12b는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 12c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 12a의 선 AA-AA를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 12d는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 12a의 선 BA-BA를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 이하, 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예시들이 설명된다. 당연히, 이들은 단순히 예시로서 제한하려는 것이 아니다. 예를 들어, 다음의 설명에서 제2 피처 위에 또는 제2 피처에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 피처들이 제1 피처와 제2 피처 사이에 형성되어 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그것 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
본 개시는 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 관한 것이지만, 이로 제한되지 않는다. FinFET 디바이스는, 예를 들어, P타입 금속 산화물 반도체(P-type metal-oxide-semiconductor, PMOS) FinFET 디바이스 및 N타입 금속 산화물 반도체(N-type metal-oxide-semiconductor, NMOS) FinFET 디바이스를 포함하는 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 디바이스일 수 있다. 다음의 개시는 본 발명의 다양한 실시예를 예시하기 위해 FinFET를 예로 들어 계속될 것이다. 그러나, 본 출원은 특별히 요구되는 경우를 제외하고 특정한 타입의 디바이스로 제한되지 않아야 한다는 점이 이해된다.
도 1은 일부 실시예에 따른 FinFET 디바이스(200)를 제조하기 위한 방법(100)의 흐름도이다. 추가 단계들이 방법 이전, 도중, 및 이후에 구현될 수 있고, 설명된 단계들 중 일부는 이 방법의 다른 실시예들의 경우 대체 또는 제거될 수 있다는 점이 이해된다. FinFET 디바이스(200) 및 이를 제조하는 방법(100)은 다양한 도면을 참조하여 집합적으로 설명된다.
도 1, 도 2a, 및 도 2b를 참조하면, 방법(100)은 기판(210)을 제공함으로써 단계(102)에서 시작된다. 기판(210)은 벌크 실리콘 기판을 포함할 수 있다. 다른 방법으로, 기판(210)은 또한 결정 구조에서의 실리콘 또는 게르마늄 등의 원소 반도체(elementary semiconductor); 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 기판(210)은 기판에 있는 절연체 층을 갖는 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 구조체를 갖는다. 예시적인 절연체 층은 매몰 산화물 층(buried oxide layer, BOX)일 수 있다. SOI 기판은 산소 주입 분리법(separation by implantation of oxygen, SIMOX), 웨이퍼 접합(wafer bonding), 및/또는 다른 적절한 방법들을 이용하여 제조될 수 있다.
본 실시예에서, 기판(210)은 제1 반도체 금속 층(212), 제1 반도체 물질 층(212) 위에 배치된 제2 반도체 물질 층(214), 및 제2 반도체 물질 층(214) 위에 배치된 제3 반도체 물질 층(216)을 포함한다. 제2 반도체 물질 층(214)과 제3 반도체 물질 층(216)은 서로 상이하다. 제2 반도체 물질 층(214)은 제1 격자 상수를 갖고, 제3 반도체 물질 층(216)은 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 본 실시예에서, 제2 반도체 물질 층(214)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 반도체 물질 층(212)과 제3 반도체 물질 층(216)은 모두 실리콘을 포함한다. 다양한 예시들에서, 제1, 제2, 및 제3 반도체 물질 층(212, 214, 및 216)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소 인화물(GaAsP) 또는 다른 적절한 물질들을 포함할 수 있다. 본 실시예에서, 제2 및 제3 반도체 물질 층(214 및 216)은 블랭킷 채널(epi)라고 지칭되는 에피택셜 성장(epitaxial growth)에 의해 퇴적된다. 다양한 예시에서, 에피택셜 프로세스들은 CVD 증착 기법들(예를 들어, 기상 에피택시(vapor-phase epitaxy, VPE), 및/또는 초고 진공 CVD(ultra-high vacuum CVD, UHV-CVD), 분자선 에피택시(molecular beam epitaxy), 및/또는 다른 적절한 프로세스들을 포함한다.
기판(210)은 공지된 설계 요건들에 따라 다양한 도핑 피처들을 포함할 수 있다. 일부 실시예에서, 기판(210)은 설계 요건들(예를 들어, p타입 기판 또는 n타입 기판)에 따라 다양한 도핑 영역들을 포함할 수 있다. 일부 실시예에서, 도핑 영역들은 p타입 도펀트들 또는 n타입 도펀트들로 도핑될 수 있다. 예를 들어, 도핑 영역들은 붕소 또는 BF2와 같은 p타입 도펀트들, 인 또는 비소와 같은 n타입 도펀트들, 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역들은 n타입 FinFET(NFET)을 위해 구성되거나, 다른 방법으로 p타입 FinFET(PFET)을 위해 구성될 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면, 방법(100)은 기판(210)에 제1 핀 구조체들(220) 및 트렌치들(230)을 형성함으로써 단계(104)로 진행한다. 제1 핀 구조체(220)는 약 4nm 내지 약 10nm의 범위에서 제1 폭(w1)을 갖는다. 일 실시예에서, 패턴화된 핀 하드 마스크(fin hard mask, FHM) 층(222)이 기판(210) 위에 형성된다. 패턴화 FHM 층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전 물질을 포함한다. 패턴화 FHM 층(222)은 단일의 물질 층 또는 다수의 물질 층을 포함할 수 있다. 패턴화 FHM 층(222)은 열 산화(thermal oxidation), 화학적 증기 증착(chemical vapor deposition, CVD), 원자 층 증착(atomic layer deposition, ALD), 또는 임의의 다른 적절한 방법에 의해 물질 층을 퇴적하는 단계, 리소그래피 프로세스에 의해 패턴화 포토레지스트(레지스트) 층을 형성하는 단계, 및 패턴화 포토레지스트 층의 개구들을 통해 물질 층을 에칭하여 패턴화 FHM 층(222)을 형성하는 단계에 의해 형성될 수 있다.
예시적인 포토리소그래피 프로세스는 포토레지스트 층을 형성하는 단계, 리소그래피 노광 프로세스에 의해 레지스트를 노광시키는 단계, 노광후 베이킹(post-exposure bake) 프로세스를 수행하는 단계, 및 포토레지스트 층을 현상하여 패턴화 포토레지스트 층을 형성하는 단계를 포함할 수 있다. 다른 방법으로, 리소그래피 프로세스는 이-빔 묘화(e-beam writing), 이온-빔 묘화(ion-beam writing), 무마스크 패턴화(maskless patterning), 또는 분자 프린팅(molecular printing) 등의 다른 기법에 의해 대체될 수 있다.
그 다음, 기판(210)은 패턴화 FHM 층(222)을 통해 에칭되어 기판(210)에 제1 핀 구조체들(220) 및 트렌치들(230)을 형성한다. 다른 실시예에서, 패턴화 포토레지스트 층은 에칭 프로세스의 에칭 마스크로서 패턴화 FHM 층(222)에 직접 사용되어 기판(210)에 제1 핀 구조체들(220) 및 트렌치들(230)을 형성한다. 에칭 프로세스는 습식 에칭 또는 건식 에칭을 포함할 수 있다. 일 실시예에서, 습식 에칭 용액은 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide, TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 각각의 에칭 프로세스는 사용된 부식제(etchant), 에칭 온도, 에칭 용액 농도, 에칭 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 부식제 유동 속도, 및/또는 다른 적절한 파라미터들과 같은 다양한 에칭 파라미터들을 이용하여 튜닝될 수 있다. 예를 들어, 습식 에칭 용액은 NH4OH, KOH(수산화칼륨), HF(불산), TMAH(테트라메틸암모늄 수산화물), 다른 적절한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 프로세스들은 염소 계열 화학 물질을 사용하는 바이어스된 플라즈마 에칭 프로세스를 포함한다. 그 밖의 건식 부식제 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 심도 반응성 이온 에칭(deep reactive-ion etching, DRIE)으로서 이러한 메커니즘을 이용하여 이방성으로 수행될 수 있다.
본 실시예에서는, 제3 및 제2 반도체 물질 층(216 및 214)이 노출되지만, 제1 반도체 물질 층(212)은 트렌치(230)에서 부분 노출되도록 에칭 깊이가 제어된다. 이로써, 제1 핀 구조체(220)는 상부로서 제3 반도체 물질 층(216)을 갖고, 중간부로서 제2 반도체 물질 층(214)을 갖고, 하부로서 제1 반도체 물질 층(212)을 갖도록 형성된다.
일부 실시예에서, FinFET 디바이스(200)는 도면 부호 200A로 지정되어 FinFET 디바이스(200A)라고 지칭되는 NFET 디바이스를 포함한다. FinFET 디바이스(200)는 또한 도면 부호 200B로 지정되어 FinFET 디바이스(200B)라고 지칭되는 PFET 디바이스를 포함한다.
도 1, 도 4a 및 도 4b를 참조하면, 방법(100)은 기판(210) 위에 패턴화된 산화 하드 마스크(oxidation-hard-mask, OHM; 310)를 형성함으로써 단계(106)로 진행하는데, 제1 핀 구조체들(220)의 일부를 감싸는 것을 포함한다. 본 실시예에서, NFET(200A)에서, 패턴화 OHM(310)은 기판(210)에서 제1 영역(312)을 덮고, 제2 영역(314)을 노출시킨다. PFET(200B)에서, 패턴화 OHM(310)은 제1 핀 구조체들(220) 전체를 감싼다. 패턴화 OHM 층(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전 물질을 포함할 수 있다. 패턴화 OHM 층(310)은 열 산화법, CVD, ALD, 또는 임의의 다른 적절한 방법에 의해 물질 층을 퇴적하는 단계, 리소그래피 프로세스에 의해 패턴화 포토레지스트(레지스트) 층을 형성하는 단계, 및 패턴화 포토레지스트 층의 개구들을 통해 물질 층을 에칭하여 패턴화 OHM 층(310)을 형성하는 단계에 의해 형성될 수 있다.
또한, 도 1, 도 4a 내지 도 5를 참조하면, 방법(100)은 FinFET 디바이스(200)에 대해 열 산화 프로세스를 수행함으로써 단계(108)로 진행한다. 일 실시예에서, 열 산화 프로세스는 산소 환경(oxygen ambient)에서 행해진다. 다른 실시예에서, 열 산화 프로세스는 수증기 환경 및 산소 환경의 조합에서 행해진다. NFET(200A)의 제2 영역(314)에서, 열 산화 프로세스 중에, 제1, 제2, 및 제3 반도체 물질 층(212, 214, 및 216)의 적어도 외부 층들은 각각 제1, 제2, 및 제3 반도체 산화물 피처들(322, 324, 및 326)로 각각 변환된다. 반면, PFET(200B) 전체뿐 아니라 NFET(200A)의 제1 영역(312)에서는 패턴화 OHM(310)이 제1 핀 구조체(220)가 산화되는 것을 방지한다. 그러므로, 열 산화 프로세스는 선택적 산화라고 지칭된다.
열 산화 프로세스 후에, 제2 영역(324)의 제1 핀 구조체(220)는 제1 영역(312)의 제1 핀 구조체(220)와 상이한 구조를 갖는다. 더 나은 설명에 대한 명확성을 위해, (제2 반도체 산화물 피처(214)를 갖는) 제2 영역(324)의 제1 핀 구조체(220)는 제2 핀 구조체(320)라고 지칭된다. 이에 따라, 제2 핀 구조체(320)는 상부로서 제3 반도체 물질 층(216)을 갖고, 중간 부위로서 외부 층에 제2 반도체 산화물 피처(324)를 갖는 제2 반도체 물질 층(214)을 갖고, 하부로서 제1 반도체 물질 층(212)을 갖는다.
본 실시예에서는 제2 반도체 물질 층(214)이 제1 및 제3 반도체 물질 층들(212 및 216)보다 훨씬 더 빠르게 산화되도록 열 산화 프로세스가 제어된다. 다시 말하면, 제2 반도체 산화물 피처(324)에 비해, 제1 및 제3 반도체 산화물 피처들(322 및 326)은 상당히 얇다. 일례로서, FinFET 디바이스(200)에 대한 열 산화 프로세스는 약 1atm 내지 약 20atm 범위의 압력 하에서 약 400℃ 내지 약 600℃ 범위의 온도를 갖는 H2O 반응 기체에서 수행된다. 산화 프로세스 후에, 제1 및 제3 반도체 산화물 피처들(322 및 326)을 제거하기 위해 세척 프로세스(cleaning process)가 수행된다. 세척 프로세스는 희석된 플루오르화 수소산(DHF acid)을 사용하여 수행될 수 있다.
본 발명의 예시에서, 제2 반도체 산화물 피처들(324)은 수직 방향으로 연장되는데, 수평 치수가 제2 반도체 물질 층(214)의 상부면으로부터 하부면으로 달라진다. 나아가, 제2 반도체 산화물 피처들(324)의 수평 치수는 제1 폭(w1)이라고 지칭되는 최대치에 도달하고, 제2 반도체 산화물 피처들(324)의 상부 표면 및 하부 표면에 접근하면 0에 가깝게 감소하는데, 그 결과 단면이 타원형이 된다. 열 산화 프로세스를 튜닝하고, 제2 반도체 물질 층(214)의 조성비 및 두께를 선택하고, 산화 온도를 튜닝함으로써, 제1 핀 구조체(220)의 제3 반도체 물질 층(216)에 적당한 응력을 인가하는 제2 반도체 산화물 피처(324)의 목표 제2 폭(w2)을 달성하는데, 여기서 나중에 설명될 게이트 영역의 기저가 되는 게이트 채널이 정의될 것이다.
일 실시예에서, 제2 반도체 물질 층(214)은 실리콘 게르마늄(SiGex1)을 포함하고, 제1 및 제3 반도체 물질 층(212 및 216) 모두는 실리콘(Si)을 포함한다. 서브스크립트(x1)는 원자 퍼센트(atomic percent) 단위의 제1 Ge 조성비로서 소정의 볼륨 확장 목표를 충족시키기 위해 조정될 수 있다. 일 실시예에서, x1은 약 45% 내지 약 100%의 범위에서 선택된다. 열 산화 프로세스에 의해 SiGex1 층(214)의 외부층이 산화되며, 이로써 실리콘 게르마늄 산화물(SiGeO) 피처(324)를 형성한다. SiGeO 피처(324)의 제2 폭(w2)은 약 3nm 내지 약 10nm의 범위에 있다. SiGex1 층(214)의 중심 부위는 x1보다 훨씬 더 높은 제2 Ge 조성비(x2)로 변경된다. SiGex2의 중심 부위의 사이즈 및 형상은 열 산화 온도 및 시간 등의 프로세스 조건들에 따라 달라진다. 중심 부위에서의 제2 Ge 조성비(x2)는 상부, 하부, 좌측 부위, 및 우측 부위 등의 다른 부위들보다 높다.
도 1, 도 6a, 및 도 6b를 참조하면, NFET(200A) 및 PFET(200B)에서, 방법(100)은 기판(210)에 유전체층(410)을 퇴적함으로써 단계(110)로 진행하는데, 트렌치(230)를 채우는 단계를 포함한다. 우선, 패턴화 OHM 층(310)은 선택적 습식 에칭과 같은 에칭 프로세스에 의해 제거된다. 유전체층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 유전체층(410)은 CVD, 물리적 증기 증착(physical vapor deposition, PVD), ALD, 열 산화, 다른 적절한 기법, 또는 이들의 조합에 의해 퇴적될 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 방법(100)은 패턴화 하드 마스크(hard mask, HM) 층(415)을 이용하여 NFET(200A)를 덮고, 제1 핀 구조체(220)를 리세싱하고, PFET(200B)에서 리세싱된 제1 핀 구조체(220)에 제4 반도체 물질 층(430)을 형성함으로써 단계(112)로 진행한다. 패턴화 HM 층(415)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 임의의 다른 적절한 유전 물질을 포함할 수 있다. 패턴화 HM 층(415)은 단계(106)에서 패턴화 OHM 층(310)의 형성과 유사하게 형성될 수 있다. 본 실시예에서, 패턴화 HM 층(415)은 NFET 디바이스(200A)를 덮고, PFET 디바이스(200B)는 덮지 않은 채로 남겨 둔다.
PFET 디바이스(200B)에서, 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합 등의 적절한 에칭 프로세스에 의해 제1 핀 구조체(220)의 제3 반도체 물질 층이 리세싱된다. 본 실시예에서는 프로세스 통합 유연성을 획득하기 위해, 나머지 제3 반도체 물질 층(216)이 제1 높이(h1)를 계속 갖도록 리세싱 프로세스가 제어된다. 그 다음, 제4 반도체 물질 층(430)은 리세싱된 제3 반도체 물질 층에 퇴적되어 제3 핀 구조체(440)를 형성한다. 제4 반도체 물질 층(430)은 에피택셜 성장에 의해 퇴적될 수 있다. 에피택셜 프로세스는 CVD 증착 기법들, 분자선 에피택시, 및/또는 다른 적절한 프로세스들을 포함할 수 있다. 제4 반도체 물질 층(430)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소 인화물(GaAsP) 또는 다른 적절한 물질들을 포함할 수 있다. 본 실시예에서, 제4 반도체 물질 층(430)은 제2 반도체 물질 층(214), 즉 SiGe와 동일하다. 이와 같이, 제3 핀 구조체(440)는 상부로서 제4 반도체 물질 층(430)을 갖고, 중상부로서 제3 반도체 물질 층(216)을 갖고, 중하부로서 제2 반도체 물질 층(214)을 갖고, 하부로서 제1 반도체 물질 층(212)을 갖도록 형성된다.
이후, CMP 프로세스가 수행되어, 과도한 제4 반도체 물질 층(430)을 제거하고, PFET 디바이스(200B)의 상부 표면을 평탄화할 수 있다. NFET 디바이스(200A)에서의 HM 층(415)은 습식 에칭, 건식 에칭, 또는 이들의 조합 등의 적절한 에칭 프로세스에 의해 제거된다.
도 1, 도 8a, 및 도 8b를 참조하면, 방법(100)은 유전체층(410)을 선택적으로 리세싱하여 (NFET 디바이스(200A)에서의) 제1 핀 구조체(220)의 상부 및 (PFET 디바이스(200B)에서의 제3 핀 구조체(440)의 상부를 노출시킴으로써 단계(114)로 진행한다. 본 실시예에서, 트렌치(230)에 있는 남은 유전체층(410)은 얕은 트렌치 격리(shallow trench isolation, STI) 피처들을 형성한다.
일부 실시예에서, 제1, 제2, 및 제3 핀 구조체들(220, 320, 및 440)은 소스/드레인(S/D) 영역들(450) 및 게이트 영역들(460)을 포함한다. 나아가, S/D 영역들(450) 중 하나는 소스 영역이고, S/D 영역들(450) 중 다른 하나는 드레인 영역이다. S/D 영역들(450)은 게이트 영역(460)에 의해 분리된다. 더 나은 설명에 대한 명확성을 위해, NFET 디바이스(200A)에서의 S/D 영역들 및 게이트 영역들은 제1 S/D 영역들(450A) 및 제1 게이트 영역들(460A)이라고 지칭되고; PFET 디바이스들(200B)에서의 S/D 영역들 및 게이트 영역들은 제2 S/D 영역들(450B) 및 제2 게이트 영역들(460B)이라고 지칭된다.
또한 도 8a 및 도 8b를 참조하면, 일 실시예에서, 제1 S/D 영역들(450A)은 제1 핀 구조체(220)의 일부에 위치하는데, 제2 핀 구조체(320)의 일부에 위치한 제1 게이트 영역(460)에 의해 분리된다. 그러므로, 이전 단계(108) 동안에, 제1 게이트 영역(460A)을 포함하는 제2 핀(320)에 적절한 스트레인(strain)이 유발되고, 제1 게이트 영역(460A)의 채널 영역에 이동성을 향상시킬 것이다. PFET 디바이스(200B)에서, 제3 핀 구조체(440)는 제2 게이트 영역(460B)에 의해 분리된 제2 S/D 영역들을 포함한다.
도 1, 도 9a, 및 도 9b를 참조하면, 제1 게이트 영역들(460A 및 460B)에 게이트 스택(510) 및 게이트 스택(510)의 측벽들에 있는 측벽 스페이서들(520)을 형성함으로써 방법(100)은 단계(116)로 진행한다. 게이트-라스트 프로세스(gate-last process)를 이용하는 일 실시예에서, 게이트 스택(510)은 더미 게이트이고, 후속 스페이지에서 최종 게이트 스택으로 대체될 것이다. 특히, 더미 게이트 스택들(510)은 소스/드레인 형성 중에 S/D 활성화를 위한 열 처리(thermal annealing)와 같은 고온 프로세스 후에 하이-k 유전체층(HK) 및 금속 게이트 전극(MG)으로 나중에 대체될 것이다. 더미 게이트 스택(510)은 기판(210)에 형성되고, 제1 게이트 영역(460A) 내의 제2 핀 구조체(320) 및 제2 게이트 영역(460B) 내의 제3 핀 구조체(440) 위에 부분적으로 배치된다. 일 실시예에서, 더미 게이트 스택(510)은 유전체층(512), 전극 층(514), 및 게이트 하드 마스크(gate hard mask, GHM; 516)를 포함한다. 더미 게이트 스택(510)은 퇴적 및 패턴화를 포함하는 적절한 절차에 의해 형성된다. 패턴화 프로세스는 리소그래피 및 에칭을 더 포함한다. 다양한 예시에서, 퇴적은 CVD, 물리적 증기 증착(physical vapor deposition, PVD), ALD, 열 산화, 다른 적절한 기법, 또는 이들의 조합을 포함한다. 리소그래피 프로세스는 포토레지스트(또는 레지스트) 코팅(예를 들어, 스핀-온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬(mask aligning), 노광, 노광후 베이킹, 포토레지스트 현상, 린싱(rinsing), 건조(예를 들어, 하드 베이킹), 다른 적절한 프로세스 및/또는 이들의 조합을 포함한다. 에칭 프로세스는 건조 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)을 포함한다.
유전체층(512)은 실리콘 산화물을 포함한다. 대체 또는 추가적으로, 유전체층(512)은 실리콘 질화물, 하이-k 유전 물질 또는 다른 적절한 물질을 포함할 수 있다. 전극 층(514)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. GHM(516)은 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물 등의 적절한 유전 물질을 포함한다. 측벽 스페이서들(520)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 측벽 스페이서들(520)은 다수의 층을 포함할 수 있다. 측벽 스페이서들(520)을 위한 통상적인 형성 방법들은 게이트 스택(510) 위에 유전 물질을 퇴적하는 단계 및 유전 물질을 이방성 에칭하는 단계를 포함한다. 에칭 프로세스는 에칭 선택성, 유연성, 및 원하는 과에칭(overetch) 제어를 얻기 위한 다단계 에칭을 포함할 수 있다.
도 1, 도 10a, 및 도 10b를 다시 참조하면, 방법(100)은 제1 S/D 영역들(450A)에 제1 S/D 피처들(610A)을 형성하고, 제2 S/D 영역들(450B)에 제2 S/D 피처들(610B)을 형성함으로써 단계(118)로 진행한다. 일 실시예에서, 제1 S/D 피처들(610A)은 제1 S/D 영역(450A)에서 제1 핀 구조체(220)의 상부의 일부를 리세싱함으로써 형성되고, 제2 S/D 피처들(610B)은 제2 S/D 영역(450B)에서 제3 핀 구조체(440)의 상부의 일부를 리세싱함으로써 형성된다. 일 실시예에서, 제1 핀 구조체(220)와 제3 핀 구조체(440)는 하나의 에칭 프로세스에서 리세싱된다. 다른 실시예에서, 제1 핀 구조체(220)와 제3 핀 구조체(440)는 2개의 상이한 에칭 프로세스에서 리세싱된다. 본 실시예에서는 프로세스 통합 유연성을 얻기 위해, 제1 핀 구조체(220)의 나머지 제3 반도체 물질 층(216)이 제2 높이(h2)를 계속 갖고, 제3 핀 구조체(440)의 나머지 제4 반도체 물질 층(430)이 제3 높이(h3)를 계속 갖도록 리세싱 프로세스가 제어된다. 일 실시예에서, 제2 높이(h2)는 약 3nm 내지 약 10nm 범위에 있다. 제3 높이(h3) 또한 약 3nm 내지 약 10nm 범위에 있다.
그 다음, 제1 S/D 피처들(610A) 및 제2 S/D 피처들(610B)은 제1 S/D 영역(450A)에서 리세싱된 제1 핀 구조체(220) 그리고 제2 S/D 영역(450B)에서 리세싱된 제3 핀 구조체(440) 위에 에피택셜 성장된다. 제1 S/D 피처들(610A) 및 제2 S/D 피처들(610B)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 물질을 포함한다. 제1 S/D 피처들(610A) 및 제2 S/D 피처들(610B)은 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스에 의해 형성될 수 있다. 제1 S/D 피처들(610A) 및 제2 S/D 피처들(610B)은 또한 epi 프로세스 동안 인-시츄(in-situ) 도핑과 같이 도핑될 수 있다. 다른 방법으로, 제1 S/D 피처들(610A) 및 제2 S/D 피처들(610B)은 인-시츄 도핑되지 않고, 주입 프로세스들(즉, 접합 주입 프로세스(junction implant process))이 수행되어 제1 S/D 피처들(610A) 및 제2 S/D 피처들(610B)을 도핑한다.
일 실시예에서, 제1 S/D 피처들(610A)은 제1 S/D 피처들(610A)의 하부(605)로서 Si:Cz를 형성하기 위해 탄소로 도핑된 에피택셜 성장 Si 층 및 제1 S/D 피처들(610A)의 상부(606)로서 Si:P를 형성하기 위해 인으로 도핑된 에피택셜 성장 Si 층에 의해 형성되고, z는 원자 퍼센트 단위의 탄소 조성비이다. 일 실시예에서, z는 약 0.5% 내지 약 1.5%의 범위에 있다. Si:Cz는 약 5nm 내지 약 15nm의 범위에 있는 제1 두께(t1)를 갖는다. Si:P는 약 20nm 내지 약 35nm의 범위에 있는 제2 두께를 갖는다. 도핑됨으로써, 제1 S/D 피처들(610A)은 적절한 스트레인을 인접한 제1 게이트 영역(460A)에 유발하여 NFET(200A)의 성능을 개선하는데, 따라서 제1 S/D 피처들(610A)은 또한 내장된 소스/드레인 스트레서(stressor)라고 지칭된다.
제2 S/D 피처들(610B)은 SiGeαB를 형성하기 위해 붕소로 도핑된 에피택셜 성장 SiGe 층에 의해 형성되는데, 여기서 α는 원자 퍼센트 단위의 게르마늄 조성비이다. 일 실시예에서, α는 약 60% 내지 약 100%의 범위에 있다. SiGeαB는 약 20nm 내지 약 35nm의 범위에 있는 제3 두께(t3)를 갖는다. SiGe에 의해 형성되고 도핑됨으로써, 제2 S/D 피처들(610B)은 적절한 스트레인을 인접한 제2 게이트 영역(460B)에 유발하여 PFET 디바이스(200B)의 성능을 개선하는데, 따라서 제2 S/D 피처들(610B) 또한 내장된 소스/드레인 스트레서(stressor)라고 지칭된다.
도 1, 도 11a, 및 도 11b를 참조하면, 방법(100)은 더미 게이트 스택들(510)의 갭 사이의 기판(210)에 층간 유전체(interlayer dielectric, ILD) 층(720)을 형성함으로써 단계(120)로 진행한다. ILD 층(720)은 실리콘 산화물, 실리콘 산질화물, 로우-k 유전 물질, 또는 다른 적절한 유전 물질들을 포함한다. ILD 층(720)은 단일의 층 또는 다수의 층을 포함할 수 있다. ILD 층(720)은 CVD, ALD, 및 스핀-온(SOG) 등의 적절한 기법에 의해 형성된다. 이후, 과도한 ILD 층(720)을 제거하고, FinFET 디바이스(200)의 상부 표면을 평탄화하기 위해 화학 기계적 연마(chemical mechanical polishing, CMP) 프로세스가 수행될 수 있다.
도 1, 도 11a, 및 도 11b를 계속 참조하면, 방법(100)은 제1 게이트 영역(460A)에서 더미 게이트 스택(510)을 제거하여 하나 이상의 제1 게이트 트렌치(810A)를 형성하고, 제2 게이트 영역(460B)에서 더미 게이트 스택들(510)을 제거하여 하나 이상의 제2 게이트 트렌치(810B)를 형성함으로써 단계(122)로 진행한다. 제2 핀 구조체(320)의 상부는 제1 게이트 트렌치(810A)에서 노출되고, 제3 핀 구조체(440)의 상부는 제2 게이트 트렌치(810B)에서 노출된다. 더미 게이트 스택들(510)은 제1 게이트 트렌치(810A)의 제3 반도체 물질 층(216) 및 제2 게이트 트렌치(810B)의 제4 반도체 물질 층(430)에 대해 적절한 에칭 선택성을 갖도록 설계된 (선택적 습식 에칭 또는 선택적 건식 에칭과 같은) 에칭 프로세스에 의해 제거된다. 에칭 프로세스는 개별 부식제(etchant)를 이용하는 하나 이상의 에칭 단계들을 포함할 수 있다. 게이트 하드 마스크 층(516) 및 스페이서들(520) 또한 제거된다. 다른 방법으로, 더미 게이트 스택(510)은 포토리소그래피 패턴화 및 에칭 프로세스를 포함하는 일련의 프로세스에 의해 제거될 수 있다.
도 1 및 도 12a 내지 도 12d를 참조하면, 방법(100)은 기판(210) 위에 제1 및 제2 금속 게이트(metal gate, MG) 스택들(910A 및 910B)를 형성함으로써 단계(124)로 진행하는데, 제1 게이트 트렌치(810A)의 제2 핀 구조체(320)의 일부 및 제2 게이트 트렌치(810B)의 제3 핀 구조체(440)의 일부를 감싸는 것을 포함한다. 제1 및 제2 HK/MG 스택들(910A 및 910B)은 게이트 유전체층 및 게이트 유전체 상의 게이트 전극을 포함한다. 일 실시예에서, 게이트 유전체층은 유전 상수가 높은 유전 물질 층(본 실시예에서 열 실리콘 산화물의 유전 상수보다 큰 HK 유전체층)을 포함하고, 게이트 전극은 금속, 금속 합금, 또는 금속 규화물을 포함한다. 제1 및 제2 HK/MG 스택들(910A 및 910B)의 형성은 다양한 게이트 물질들을 형성하기 위한 증착들, 및 과도한 게이트 물질들을 제거하고 NFET 디바이스(200A) 및 PFET 디바이스(200B)의 상부 표면을 평탄화하기 위한 CMP 프로세스를 포함한다.
일 실시예에서, 게이트 유전체층은 원자 층 증착(atomic layer deposition, ALD), CVD, 열 산화 또는 오존 산화 등의 적절한 방법에 의해 퇴적된 계면 층(interfacial layer, IL)을 포함한다. IL은 산화물, HfSiO, 및 산질화물을 포함한다. ALD, CVD, 금속 유기 CVD(metal-organic CVD, MOCVD), 물리적 증기 증착(physical vapor deposition, PVD), 다른 적절한 기법 또는 이들의 조합 등의 적절한 기법에 의해 IL에 HK 유전체층이 퇴적된다. HK 유전체층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 실리콘 산질화물(SiON), 또는 다른 적절한 물질을 포함할 수 있다. 게이트 유전체층들은 제1 게이트 영역(460A) 내의 제2 핀 구조체들(320)의 상부 및 제2 게이트 영역(460B) 내의 제3 핀 구조체들(440)의 상부를 감싼다.
금속 게이트(MG) 전극은 단층 구조체, 또는 다른 방법으로, 디바이스 성능을 향상시키기 위한 일 함수(work function)를 갖는 금속 층(일 함수 금속 층), 라이너 층(liner layer), 웨팅 층(wetting layer), 접착 층(adhesion layer), 및 금속, 금속 합금, 또는 금속 규화물의 전도 층의 다양한 조합 등의 다층 구조체를 포함할 수 있다. MG 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적절한 물질들, 또는 이들의 조합을 포함할 수 있다. MG 전극은 ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. MG 전극은 상이한 금속 층을 갖는 NFET(200A) 및 PFET(200B)를 위해 별도로 형성될 수 있다. 과도한 MG 전극을 제거하기 위해 CMP 프로세스가 수행될 수 있다.
본 실시예에서, 제1 HK/MG 스택들(910A)은 제1 게이트 영역(460A)에 형성되는데, 제2 핀 구조체(320)의 상부를 감싸는 것을 포함한다. 그러므로, 제2 핀 구조체(320)에 제2 반도체 산화물 피처(324)를 형성하는 동안, 제1 게이트 영역(460A)에 적당한 스트레인이 유발되고, 제1 게이트 영역(460A)의 채널 영역에서 이동성을 증가시킬 것이다. PFET 디바이스(200B)에서, 제2 HK/MG 게이트(910B)는 제2 게이트 영역(460B)에 형성되는데, 제3 핀 구조체(440)의 상부를 감싸는 것을 포함한다.
FinFET 디바이스(200)는 추가적인 CMOS 또는 MOS 기술 프로세싱을 통해 공지된 다양한 피처들 및 영역들을 형성할 수 있다. 예를 들어, 후속 프로세싱은 다양한 피처들을 연결하여 하나 이상의 FinFET 전계 효과 트랜지스터를 포함하는 기능성 회로를 형성하도록 구성된 다양한 컨택/비아/라인들 및 다층 상호 연결 피처들(예를 들어, 금속 층들 및 층간 유전체들)을 기판(210)에 형성할 수 있다. 나아가, 다층 상호 연결부는 비아 또는 컨택과 같은 수직 상호 연결부들 및 금속 라인과 같은 수평 상호 연결부들을 포함한다. 다양한 상호 연결 피처들은 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 전도성 물질들을 구현할 수 있다. 일례에서, 구리 관련 다층 상호 연결 구조체를 형성하기 위해 다마신(damascene) 및/또는 듀얼 다마신 프로세스가 사용된다.
추가 동작들이 방법(100)의 이전, 도중, 및 이후에 구현될 수 있고, 전술된 일부 동작들은 이 방법의 다른 실시예들의 경우 대체 또는 제거될 수 있다.
전술된 바에 기반하여, 본 개시는 FinFET 디바이스를 위해 NFET 및 PFET를 함께 이용하여 제조하는 방법을 제공한다. 이 방법은 소스 영역 및 드레인 영역에서의 S/D 스트레서들 및 스트레인 게이트 영역의 형성을 채택한다. FinFET는 게이트 영역에 대한 효율적인 스트레인을 입증하여 디바이스 성능을 개선한다.
이에 따라, 본 개시는 핀형 전계 효과 트랜지스터(FinFET) 디바이스를 제조하는 방법을 제공한다. 이 방법은 n타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계를 포함한다. 방법은 또한 NFET 영역 및 PFET 영역에 제1 핀 구조체들을 형성하는 단계; NFET 영역의 제1 게이트 영역에 제1 핀 구조체를 노출시키기 위해 NFET 영역 및 PFET 영역에 패턴화된 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계, 제1 게이트 영역에서 제1 핀 구조체의 중간부에 반도체 산화물 피처를 형성하는 단계, NFET를 하드 마스크 층으로 덮은 이후 PFET 영역에 제2 핀 구조체를 형성하는 단계, 제1 게이트 영역에 더미 게이트들을 형성하고 제2 핀 구조체에 제2 게이트 영역을 형성하는 단계; NFET에서 제1 핀 구조체의 제1 S/D 영역에 제1 소스/드레인(S/D) 피처를 형성하는 단계; PFET에서 제2 핀 구조체의 제2 S/D 영역에 제2 S/D 피처를 형성하는 단계; 및 NFET 영역에서 제1 하이-k/금속 게이트(first high-k/metal gate, HK/MG)로 더미 게이트들을 대체하는 단계 - 제1 HK/MG는 제1 게이트 영역에서의 제2 핀 구조체의 상부를 감싸는 것을 포함함 - 를 포함한다. 이 방법은 또한 PFET 영역에서 제2 HK/MG로 더미 게이트들을 대체하는 단계 - 상기 제2 HK/MG는 제2 게이트 영역에서 제2 핀 구조체의 상부를 감싸는 것을 포함함 - 를 포함한다.
본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스를 제조하는 다른 방법을 제공한다. 이 방법은 n타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계를 포함한다. 이 방법은 또한 NFET 영역 및 PFET 영역에 제1 핀 구조체들을 형성하는 단계를 포함한다. 제1 핀 구조체는 하부로서 기판, 중간부로서 제1 에피택셜 성장 실리콘 게르마늄(SiGe) 층, 및 상부로서 실리콘(Si) 층을 포함한다. 방법은 또한, NFET 영역의 제1 게이트 영역에 제1 핀 구조체를 노출시키기 위해 NFET 영역 및 PFET 영역에 패턴화 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계, 열 산화 프로세스를 적용하여 SiGe의 외부 층을 SiGeO 피처로 변환하는 단계, PFET 영역에서 제1 핀 구조체의 Si 층의 일부를 리세싱하는 단계, NFET의 제1 게이트 영역에 및 PFET의 제2 게이트 영역에 폴리-실리콘 게이트를 형성하는 단계, NFET 영역의 제1 게이트 영역에 의해 분리된 제1 소스/드레인(S/D) 영역들에 Si 층을 리세싱하는 단계, 하부로서 Si:C을 갖고 상부로서 Si:P를 갖는 리세싱 층의 상부에 제1 소스/드레인(S/D) 피처를 형성하는 단계, PFET에서 제2 게이트 영역에 의해 분리된 제2 S/D 영역들에 제2 SiGe 층을 리세싱하는 단계, 및 리세싱된 SiGe 층의 상부에 SiGeB S/D 피처를 형성하는 단계를 포함한다.
본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 실시예를 제공한다. 이 방법은 n타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 포함한다. 디바이스는 또한 NFET 영역에서 제1 게이트 영역에 의해 분리된 제1 소스/드레인(S/D) 영역들 및 NFET 영역에서 제2 게이트 영역에 의해 분리된 제2 소스/드레인(S/D) 영역들을 포함한다. 디바이스는 또한 제1 핀 구조체의 상부를 감싸는 것을 포함하는 제1 게이트 영역의 제1 하이-k/금속 게이트(high-k/metal gate, HK/MG)를 포함하는데, 제1 핀 구조체는 상부로서 에피택셜 실리콘(Si) 층, 중간부로서 외부 층에 실리콘 게르마늄 산화물(SiGeO)을 갖는 에피택셜 성장 실리콘 게르마늄(SiGe), 하부로서 기판을 포함한다. 디바이스는 또한 제2 핀 구조체의 상부를 감싸는 것을 포함하는 제2 게이트 영역의 제2 HK/MG를 포함한다. 제2 핀 구조체는 상부로서 에피택셜 SiGe 층, 중상부로서 에피택셜 Si 층, 중하부로서 에피택셜 층, 및 하부서 기판을 포함한다. 디바이스는 또한 제1 S/D 영역에 리세싱된 Si 층을 갖는 제1 핀 구조체의 상부에 제1 S/D 구조체를 포함한다. 제1 S/D 피처는 하부로서 Si:C 층 및 상부로서 Si:P 층을 포함한다. 디바이스는 또한 제2 S/D 영역에 리세싱된 SiGe 층을 갖는 제2 핀 구조체의 상부에 SiGeB S/D 피처를 포함한다.
당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 전술된 내용은 여러 실시예들의 특징을 약술한 것이다. 당업자는 여기에 제시된 실시예들과 동일한 목적을 성취하고/거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 균등한 구조들이 본 개시의 사상 및 범위에서 벗어나지 않는다는 것을 이해할 것이며, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경, 대체, 및 변형을 수행할 수 있다.

Claims (20)

  1. 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 디바이스를 제조하는 방법에 있어서,
    n타입 핀형 전계 효과 트랜지스터(n-type fin-like field-effect transistor, NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(p-type fin-like field-effect transistor, PFET) 영역을 갖는 기판을 제공하는 단계;
    상기 NFET 영역 및 상기 PFET 영역에 제1 핀 구조체들을 형성하는 단계;
    상기 NFET 영역의 제1 게이트 영역에서 상기 제1 핀 구조체를 노출시키기 위해 상기 NFET 영역 및 상기 PFET 영역 위에 패턴화된 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계;
    상기 제1 게이트 영역에서 상기 제1 핀 구조체의 중간부에 반도체 산화물 피처(feature)를 형성하는 단계;
    상기 NFET 영역을 하드 마스크 층으로 덮은 이후 상기 PFET 영역에 제2 핀 구조체를 형성하는 단계;
    상기 제1 게이트 영역에 더미 게이트들을 형성하고 상기 제2 핀 구조체에 제2 게이트 영역을 형성하는 단계;
    상기 NFET 영역에서 상기 제1 핀 구조체의 제1 소스/드레인(S/D: source/drain) 영역에 제1 소스/드레인(S/D) 피처를 형성하는 단계;
    상기 PFET 영역에서 상기 제2 핀 구조체의 제2 S/D 영역에 제2 S/D 피처를 형성하는 단계;
    상기 NFET 영역에서 제1 하이-k/금속 게이트(high-k/metal gate, HK/MG)로 상기 더미 게이트들을 대체하는 단계 - 상기 제1 HK/MG는 상기 제1 게이트 영역에서의 상기 제1 핀 구조체의 상부를 감싸는 것(wrapping)을 포함함 -; 및
    상기 PFET 영역에서 제2 HK/MG로 상기 더미 게이트들을 대체하는 단계 - 상기 제2 HK/MG는 상기 제2 게이트 영역에서 상기 제2 핀 구조체의 상부를 감싸는 것을 포함함 - 를 포함하는, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 제1 핀 구조체들을 형성하는 단계는,
    상기 기판 위에 제1 반도체 물질 층을 에피택셜 성장시키는 단계;
    상기 제1 반도체 물질 층의 상부에 제2 반도체 물질 층을 에피택셜 성장시키는 단계; 및
    상기 기판에 트렌치 및 상기 제1 핀 구조체를 형성하기 위해 상기 제2 반도체 물질 층 및 상기 제1 반도체 물질 층을 에칭하는 단계를 포함하고,
    상기 제2 반도체 물질 층은 상기 제1 핀 구조체의 상부이고, 상기 제1 반도체 물질 층은 상기 제1 핀 구조체의 중간부이고, 상기 기판은 상기 제1 핀 구조체의 하부인 것인, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 패턴화된 OHM 층을 형성하는 단계는,
    상기 NFET 영역 및 상기 PFET 영역 위에 OHM 층을 퇴적하는 단계; 및
    상기 제1 게이트 영역으로부터 상기 OHM 층을 제거하기 위해 패턴화된 포토레지스트 층을 통해 상기 OHM 층을 에칭하는 단계를 포함하는 것인, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  4. 제2항에 있어서, 상기 제1 게이트 영역에서 상기 제1 핀 구조체의 중간부에 반도체 산화물 피처를 형성하는 단계는,
    상기 노출된 제1 핀 구조체에 열 산화 프로세스를 적용하는 단계; 및
    상기 제1 반도체 물질 층의 외부 층을 상기 반도체 산화물 피처로 변환하는 단계를 포함하는 것인, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  5. 제2항에 있어서, 상기 PFET 영역에 제2 핀 구조체를 형성하는 단계는,
    상기 NFET 영역을 덮기 위해 하드 마스크 층을 형성하는 단계;
    상기 제1 핀 구조체의 제2 반도체 물질 층을 리세싱하는 단계; 및
    상기 리세싱된 제2 반도체 물질 층의 상부에 제3 반도체 물질 층을 에피택셜 성장시키는 단계를 포함하는 것인, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  6. 제1항에 있어서,
    상기 PFET 영역에 상기 제2 핀 구조체를 형성하기 전에 상기 패턴화된 OHM을 제거하는 단계; 및
    상기 제2 핀 구조체를 형성하기 전에 상기 NFET 영역을 덮기 위해 하드 마스크 층을 형성하는 단계를 더 포함하는, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 더미 게이트들을 상기 제1 HK/MG로 대체하는 단계는,
    상기 NFET 영역에 제1 게이트 트렌치를 형성하기 위해 상기 더미 게이트들을 선택적으로 제거하는 단계; 및
    상기 제1 게이트 트렌치에 상기 제1 HK/MG를 형성하는 단계를 포함하는 것인, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 더미 게이트들을 상기 제2 HK/MG로 대체하는 단계는,
    상기 PFET 영역에 제2 게이트 트렌치를 형성하기 위해 상기 더미 게이트들을 선택적으로 제거하는 단계; 및
    상기 제2 게이트 트렌치에 상기 제2 HK/MG를 형성하는 단계를 포함하는 것인, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  9. 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 디바이스를 제조하는 방법에 있어서,
    n타입 핀형 전계 효과 트랜지스터(n-type fin-like field-effect transistor, NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(p-type fin-like field-effect transistor, PFET) 영역을 갖는 기판을 제공하는 단계;
    상기 NFET 영역 및 상기 PFET 영역에 제1 핀 구조체들 - 상기 제1 핀 구조체들 각각은,
    하부로서 상기 기판;
    중간부로서 제1 에피택셜 성장 실리콘 게르마늄(SiGe) 층; 및
    상부로서 실리콘(Si) 층을 포함함 - 을 형성하는 단계;
    상기 NFET 영역의 제1 게이트 영역에 제1 핀 구조체를 노출시키기 위해 상기 NFET 영역 및 상기 PFET 영역 위에 패턴화된 산화 하드 마스크(oxidation-hard-mask, OHM)를 형성하는 단계;
    상기 SiGe 층의 외부 층을 SiGeO로 변환시키기 위해 열 산화 프로세스를 적용하는 단계;
    상기 PFET 영역에서 상기 제1 핀 구조체에 상기 Si 층의 일부를 리세싱하는 단계;
    제2 핀 구조체를 형성하기 위해 상기 리세싱된 Si 층의 상부에 제2 SiGe 층을 에피택셜 성장시키는 단계;
    상기 NFET 영역에서 상기 제1 게이트 영역에 그리고 상기 PFET 영역에서 제2 게이트 영역에 폴리-실리콘 게이트를 형성하는 단계;
    상기 NFET 영역에서 상기 제1 게이트 영역에 의해 분리된 제1 소스/드레인(S/D: source/drain) 영역들에서 상기 Si 층을 리세싱하는 단계;
    하부로서 Si:C를 갖고, 상부로서 Si:P를 갖는 상기 리세싱된 Si 층의 상부에 제1 소스/드레인(S/D) 피처를 형성하는 단계;
    상기 PFET 영역에서 상기 제2 게이트 영역에 의해 분리된 제2 S/D 영역들에서 상기 제2 SiGe 층을 리세싱하는 단계; 및
    상기 리세싱된 SiGe 층의 상부에 SiGeB S/D 피처를 형성하는 단계를 포함하는, 핀형 전계 효과 트랜지스터 디바이스 제조 방법.
  10. 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 디바이스로서,
    n타입 핀형 전계 효과 트랜지스터(n-type fin-like field-effect transistor, NFET) 영역 및 p타입 핀형 전계 효과 트랜지스터(p-type fin-like field-effect transistor, PFET) 영역을 갖는 기판;
    상기 NFET 영역에서 제1 게이트 영역에 의해 분리된 제1 소스/드레인(S/D: source/drain) 영역들;
    상기 NFET 영역에서 제2 게이트 영역에 의해 분리된 제2 소스/드레인(S/D: source/drain) 영역들;
    제1 핀 구조체 - 상기 제1 핀 구조체는,
    상부로서 에피택셜 실리콘(Si) 층;
    중간부로서 외부 층에 실리콘 게르마늄 산화물(silicon germanium oxide, SiGeO) 피처를 갖는 에피택셜 성장 실리콘 게르마늄(SiGe); 및
    하부로서 상기 기판을 포함함 - 의 상부를 감싸는 것을 포함하는 상기 제1 게이트 영역 내의 제1 하이-k/금속 게이트(HK/MG: high k/metal gate);
    제2 핀 구조체 - 상기 제2 핀 구조체는,
    상부로서 에피택셜 SiGe 층;
    중상부로서 에피택셜 Si 층;
    중하부로서 에피택셜 SiGe 층; 및
    하부로서 상기 기판을 포함함 - 의 상부를 감싸는 것을 포함하는 상기 제2 게이트 영역 내의 제2 HK/MG;
    상기 제1 S/D 영역에서 리세싱된 Si 층을 갖는 상기 제1 핀 구조체의 상부 상의 제1 S/D 피처 - 상기 제1 S/D 피처는,
    하부로서 Si:C 층; 및
    상부로서 Si:P 층을 포함함 -; 및
    상기 제2 S/D 영역에서 리세싱된 SiGe 층을 갖는 상기 제2 핀 구조체의 상부의 SiGeB S/D 피처들을 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
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