KR101759054B1 - ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스 - Google Patents

ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스 Download PDF

Info

Publication number
KR101759054B1
KR101759054B1 KR1020170040016A KR20170040016A KR101759054B1 KR 101759054 B1 KR101759054 B1 KR 101759054B1 KR 1020170040016 A KR1020170040016 A KR 1020170040016A KR 20170040016 A KR20170040016 A KR 20170040016A KR 101759054 B1 KR101759054 B1 KR 101759054B1
Authority
KR
South Korea
Prior art keywords
layer
fin structure
silicon
germanium
feature
Prior art date
Application number
KR1020170040016A
Other languages
English (en)
Other versions
KR20170040147A (ko
Inventor
쿠오쳉 칭
카힝 펑
지퀴앙 유
카를로스 에이치 디아즈
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170040147A publication Critical patent/KR20170040147A/ko
Application granted granted Critical
Publication of KR101759054B1 publication Critical patent/KR101759054B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02161—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L27/11—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Abstract

본 개시는 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 실시예를 제공한다. 디바이스는 기판의 n 타입 FinFET(NFET) 영역 위에 배치된 제1 핀 구조물을 포함한다. 제1 핀 구조물은 실리콘(Si) 층, 실리콘 층 위에 배치된 실리콘 게르마늄 산화물(SiGeO) 층, 및 SiGeO 층 위에 배치된 게르마늄(Ge) 특징부를 포함한다. 디바이스는 또한, p 타입 FinFET(PFET) 영역에서의 기판 위의 제2 핀 구조물을 포함한다. 제2 핀 구조물은 실리콘(Si) 층, 실리콘 층 위에 배치된 리세싱된 실리콘 게르마늄 산화물(SiGeO) 층, 리세싱된 SiGeO 층 위에 배치된 에피텍셜 실리콘 게르마늄(SiGe) 층 및 에피텍셜 SiGe 층 위에 배치된 게르마늄(Ge) 특징부를 포함한다.

Description

ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스{STRUCTURE AND METHOD FOR SRAM FINFET DEVICE}
본 출원은, "Semiconductor Device and Fabricating the Same"으로서 2013년 1월 14일 출원된 미국 특허 출원 13/740,373, "FinFET Device and Method of Fabricating Same"으로서 2013년 5월 24일 출원된 미국 특허 출원 13/902,322, "Fin Structure of Semiconductor Device"로서 2013년 7월 3일 출원된 미국 특허 출원 13/934,992, "Semiconductor Device and Formation Thereof"로서 2014년 1월 15일 출원된 미국 특허 출원 14/155,793, "A Method and Structure for FinFET Device"로서 2014년 4월 16일 출원된 미국 특허 출원 14/254,072, 및 "FinFET Device With High-K Metal Gate Stack"으로서 2014년 4월 16일 출원된 미국 특허 출원 14/254,035와 관련되며, 이들 전체 개시는 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 경험하였다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들어 왔으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡도를 증가시켰으며, 이들 발전이 실현되기 위해 IC 프로세싱 및 제조에 있어서의 유사한 개발이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(FinFET; fin-like field-effect transistor)와 같은 3차원 트랜지스터가 평면 트랜지스터를 대체하도록 도입되었다. 기존의 FinFET 디바이스 및 FinFET 디바이스를 제조하는 방법은 그의 의도한 목적에는 일반적으로 충분하였지만, 모든 점에서 완전히 만족스럽지는 못했다.
본 개시는 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 실시예를 제공한다. 디바이스는 기판의 n 타입 FinFET(NFET) 영역 위에 배치된 제1 핀 구조물을 포함한다. 제1 핀 구조물은 실리콘(Si) 층, 실리콘 층 위에 배치된 실리콘 게르마늄 산화물(SiGeO) 층, 및 SiGeO 층 위에 배치된 게르마늄(Ge) 특징부를 포함한다. 디바이스는 또한, p 타입 FinFET(PFET) 영역에서의 기판 위의 제2 핀 구조물을 포함한다. 제2 핀 구조물은 실리콘(Si) 층, 실리콘 층 위에 배치된 리세싱된 실리콘 게르마늄 산화물(SiGeO) 층, 리세싱된 SiGeO 층 위에 배치된 에피텍셜 실리콘 게르마늄(SiGe) 층 및 에피텍셜 SiGe 층 위에 배치된 게르마늄(Ge) 특징부를 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따라 FinFET 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2는 일부 실시예에 따른 프로세스를 진행한 예시적인 FinFET 디바이스의 사시도이다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 및 도 6b는 도 1의 방법에 따라 구성된 제조 단계에서의 예시적인 FinFET 디바이스의 사시도이다.
도 7a는 도 1의 방법에 따라 구성된 제조 단계에서 도 6a의 라인 A-A에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 7b는 도 1의 방법에 따라 구성된 제조 단계에서 도 6b의 라인 B-B에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 7c, 도 7d, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 및 도 11b는 일부 실시예에 따른 프로세스를 진행한 FinFET 디바이스의 사시도이다.
도 11c는 도 1의 방법에 따라 구성된 제조 단계에서 도 11a의 라인 A-A에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 11d는 도 1의 방법에 따라 구성된 제조 단계에서 도 11a의 라인 AA-AA에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 11e는 도 1의 방법에 따라 구성된 제조 단계에서 도 11b의 라인 B-B에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 11f는 도 1의 방법에 따라 구성된 제조 단계에서 도 11b의 라인 BB-BB에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 12는 일부 실시예에 따라 FinFET 디바이스를 제조하는 예시적인 방법의 또다른 흐름도이다.
도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 및 도 18b는 일부 실시예에 따른 프로세스를 진행한 FinFET 디바이스의 사시도이다.
도 18c는 도 12의 방법에 따라 구성된 제조 단계에서 도 18b의 라인 B-B에 따른 예시적인 FinFET 디바이스의 단면도이다.
도 18d는 도 12의 방법에 따라 구성된 제조 단계에서 도 18b의 라인 BB-BB에 따른 예시적인 FinFET 디바이스의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
본 개시는 핀형 전계 효과 트랜지스터(FinFET; fin-like field-effect transistor) 디바이스에 관한 것이지만, 이에 한정되는 것은 아니다. FinFET 디바이스는 예를 들어, P 타입 금속 산화물 반도체(PMOS; P-type metal-oxide-semiconductor) FinFET 디바이스 및 N 타입 금속 산화물 반도체(NMOS; N-type metal-oxide-semiconductor) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 디바이스일 수 있다. 다음의 개시는 본 발명의 다양한 실시예를 예시하기 위해 FinFET 예를 이용해 이어질 것이다. 그러나, 본 출원은 명시적으로 청구하지 않는 한 특정 타입의 디바이스에 한정되어서는 안 된다는 것을 이해하여야 할 것이다.
도 1은 일부 실시예에 따라 FinFET 디바이스(200)를 제조하기 위한 방법(1000)의 흐름도이다. 방법의 다른 실시예에 대하여, 방법 전에, 방법 동안 그리고 방법 후에 추가의 단계들이 구현될 수 있고 기재된 단계들 중 일부가 교체되거나 제거될 수 있다는 것을 이해하여야 한다. FinFET 디바이스(200) 및 이를 제조하는 방법(1000)은 다양한 도면을 참조하여 총괄적으로 기재된다.
도 1 및 도 2를 참조하면, 방법(1000)은 기판(210)을 제공하는 단계(1002)로 시작된다. 기판(210)은 벌크 실리콘 기판을 포함할 수 있다. 대안으로서, 기판(210)은 결정질 구조의 실리콘 또는 게르마늄과 같은 원소 반도체, 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체, 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 기판(210)은 기판에 절연체 층을 구비한 SOI(silicon-on-insulator) 구조를 갖는다. 예시적인 절연체 층은 매립 산화물 층(BOX; buried oxide layer)일 수 있다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 기타 적합한 방법을 사용하여 제조될 수 있다.
본 실시예에서, 기판(210)은 제1 반도체 재료 층(212), 제1 반도체 재료 층(212) 위에 배치된 제2 반도체 재료 층(214), 및 제2 반도체 재료 층(214) 위에 배치된 제3 반도체 재료 층(216)을 포함한다. 제2 및 제3 반도체 재료 층(214 및 216)은 서로 상이하다. 제2 반도체 재료 층(214)은 제1 격자 상수를 갖고, 제3 반도체 재료 층(216)은 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 본 실시예에서, 제2 반도체 재료 층(214)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 및 제3 반도체 재료 층(212 및 216)은 둘 다 실리콘(Si)을 포함한다. 다양한 예에서, 제1, 제2 및 제3 반도체 재료 층(212, 214 및 216)은 게르마늄(Ge), 실리콘(Si), 갈륨 비소(GaAs), 알루미늄 갈륨 비소화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비소화물 인화물(GaAsP), 또는 기타 적합한 재료를 포함할 수 있다. 본 실시예에서, 제2 및 제3 반도체 재료 층(214 및 216)은 전면 채널 에피(blanket channel epi)로 지칭되는 에피텍셜 성장에 의해 성막된다. 다양한 예에서, 에피텍셜 프로세스는 CVD 성막 기술(예를 들어, VPE(vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)), 분자 빔 에피텍시, 및/또는 기타 적합한 프로세스를 포함한다.
도 1 및 도 2를 다시 참조하면, 방법(1000)은 기판(210)에 제1 핀 구조물(220) 및 트렌치(230)를 형성하는 단계 1004로 진행한다. 하나의 실시예에서, 패터닝된 핀 하드 마스크(FHM; fin hard mask) 층(222)이 기판(210) 위에 형성된다. 패터닝된 FHM 층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 기타 적합한 유전체 재료를 포함한다. 패터닝된 하드 마스크 층(222)은 단일 재료 층 또는 복수의 재료 층을 포함할 수 있다. 패터닝된 FHM 층(222)은, 열 산화, 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 또는 임의의 기타 적합한 방법에 의해 재료 층을 성막하고, 리소그래피 프로세스에 의해 패터닝된 포토레지스트(레지스트) 층을 형성하고, 패터닝된 FHM 층(222)을 형성하도록 패터닝된 포토레지스트 층의 개구를 통해 재료 층을 에칭함으로써 형성될 수 있다.
그 다음, 기판(210)에 제1 핀 구조물(220) 및 트렌치(230)를 형성하도록, 기판(210)은 패터닝된 FHM 층(222)을 통해 에칭된다. 다른 실시예에서, 기판(210)에 제1 핀 구조물(220) 및 트렌치(230)를 형성하기 위한 에칭 프로세스의 에칭 마스크로서 패터닝된 포토레지스트 층이 패터닝된 FHM 층(222)으로 직접 사용된다. 에칭 프로세스는 습식 에칭 또는 건식 에칭을 포함할 수 있다. 하나의 실시예에서, 습식 에칭 용액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액 또는 기타 적합한 용액을 포함한다.
본 실시예에서, 에칭 깊이는 트렌치(230)에서 제3 및 제2 반도체 재료 층(216 및 214)이 노출되면서 제1 반도체 재료 층(212)의 일부가 노출되도록 제어된다. 따라서, 제1 핀 구조물(220)은, 그의 상부 부분으로서 제3 반도체 재료 층(216)을 갖고, 그의 중간 부분으로서 제2 반도체 재료 층(214)을 갖고, 그의 하부 부분으로서 1 반도체 재료 층(212)을 갖도록 형성된다.
도 1 및 도 2에 관련한 앞의 설명은 n 타입 FinFET(NFET) 디바이스 및/또는 p 타입 FinFET(PFET) 디바이스를 제조하는 방법에 적용된다. 아래에 기재된 프로세스는 NFET 디바이스 및/또는 PFET 디바이스를 제조하는 프로세스를 설명한다. 일부 실시예에서, FinFET 디바이스(200)는, 참조 번호 200A로 지정되며 NFET 디바이스(200A)라 지칭되는 NFET 디바이스를 포함한다. FinFET 디바이스(200)는 또한, 참조 번호 200B로 지정되며 PFET 디바이스(200B)라 지칭되는 PFET 디바이스를 포함한다.
도 1 및 도 3a, 도 3b를 참조하면, 방법(1000)은 NFET 디바이스(200A)의 제2 반도체 재료 층(214)을 반도체 산화물 층(324)으로 변환하는 단계 1006으로 진행한다. 하나의 실시예에서, 먼저 패터닝된 산화-하드-마스크(OHM; oxidation-hard-mask)(310)가 제1 핀 구조물(220)의 일부를 감싸는 것을 포함하여 기판(210) 위에 형성된다. 패터닝된 OHM(310)은, NFET 디바이스(200A)의 제2 반도체 재료 층(214)을 반도체 산화물 층(324)으로 변환하는 단계 동안, NFET 디바이스(200A)를 커버되지 않는 채 남기며 PFET(200B)을 커버한다.
패터닝된 OHM 층(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 기타 적합한 유전체 재료를 포함할 수 있다. 패터닝된 OHM 층(310)은, 열 산화, 화학적 CVD, ALD, 또는 임의의 기타 적합한 방법에 의해 재료 층을 성막하고, 리소그래피 프로세스에 의해 패터닝된 포토레지스트(레지스트) 층을 형성하고, 패터닝된 OHM 층(310)을 형성하도록 패터닝된 포토레지스트 층의 개구를 통해 재료 층을 에칭함으로써 형성될 수 있다.
본 실시예에서, 열 산화 프로세스는 NFET 디바이스(200A)의 제2 반도체 재료 층(214)을 반도체 산화물 층(324)으로 변환하도록 수행된다. 하나의 실시예에서, 열 산화 프로세스는 산소 분위기에서 수행된다. 다른 실시예에서, 열 산화 프로세스는 스팀 분위기 및 산소 분위기의 조합에서 수행된다. 하나의 실시예에서, 열 산화 프로세스는 제2 반도체 재료 층(214)이 제1 및 제3 반도체 재료 층(212 및 216)보다 훨씬 더 빨리 산화되도록 제어된다. 따라서, 산화되는 제1 및 제3 반도체 재료 층(212 및 216)의 외부 층은 매우 얇다. 산화 프로세스 후에, 제1 및 제3 반도체 층(212 및 216)의 산화된 외부 층을 제거하도록 세척 프로세스가 수행된다. 세척 프로세스는 DHF(diluted hydrofluoric) 산을 사용하여 수행될 수 있다.
열 산화 프로세스 후에, NFET 디바이스(200A)의 제1 핀 구조물(220)은 PFET 디바이스(200B)의 구조와는 상이한 구조를 갖는다. 보다 나은 기재를 위해 명확하게 하자면, NFET 디바이스(200A)의 제1 핀 구조물(220)은 제2 핀 구조물(330)이라 지칭된다. 따라서, 제2 핀 구조물(330)은, 그의 상부 부분으로서 제3 반도체 재료 층(216)을 갖고 그의 중간 부분으로서 반도체 산화물 층(324)을 갖고 그의 하부 부분에 제1 반도체 재료 층(212)을 갖는다. 반도체 산화물 층(324)은, 나중에 기재될 게이트 영역 아래에 게이트 채널이 정의될 곳인, 제2 핀 구조물(330)의 제3 반도체 재료 층(216)에 충분한 응력을 인가한다.
하나의 실시예에서, 제2 반도체 재료 층(214)은 실리콘 게르마늄(SiGe)을 포함하고, 반도체 산화물 층(324)은 실리콘 게르마늄 산화물(SiGeO)을 포함하고, 제1 및 제3 반도체 재료 층(212 및 216)은 둘 다 실리콘(Si)을 포함한다.
대안의 실시예에서, 단계 1006 동안 OHM(310)의 형성이 스킵되고, NFET 디바이스(200A) 및 PFET 디바이스(200B)의 제1 핀 구조물(220)이 열 산화에 노출된다. NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다의 제1 핀 구조물(220)의 제2 반도체 재료 층(214)은 반도체 산화물 층(324)으로 변환된다.
다음의 기재는 NFET 디바이스(200A)에서만 반도체 산화물 층(324)을 갖는 실시예에 관련될 것이다. 당해 기술 분야에서의 숙련자는 또한, 방법(1000)이 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다에 반도체 산화물 층(324)을 갖는 실시예와 같은 다양한 실시예에 마찬가지로 적용될 것임을 알아야 한다.
도 1 및 도 4a, 도 4b를 참조하면, 방법(1000)은, NFET(200A) 및 PFET(200b) 둘 다에서 기판(210) 위에 라이너(405)를 성막한 다음 유전체 층(410)으로 트렌치(230)를 채우는 단계 1008로 진행한다. 먼저, 선택적 습식 에칭과 같은 에칭 프로세스에 의해, 패터닝된 OHM 층(310)이 제거된다. 본 실시예에서는, 그 다음, 제1 및 제2 핀 구조물(220 및 330) 위를 등각으로 감싸는 것을 포함하여 라이너(405)가 기판(210) 위에 성막된다. 라이너(405)는 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 기타 적합한 재료를 포함할 수 있다. 하나의 실시예에서, 라이너(405)는 제1 및 제2 핀 구조물(220 및 330) 위를 감싸는 충분한 막 커버리지를 달성하도록 ALD에 의해 성막된다. 대안으로서, 라이너(405)는 CVD, 물리적 기상 증착(PVD; physical vapor deposition), 또는 기타 적합한 기술에 의해 성막될 수 있다. 본 실시예에서, 라이너(405)는, 하향 또는 추후 처리시에 제2 반도체 재료 층(214)이 더 산화되는 것을 막을 버퍼 층 및 제2 반도체 재료 층(214)의 외부 확산(out-diffusion)의 배리어가 되도록 설계되며, 이는 아래에 상세하게 기재될 것이다.
NFET(200A) 및 PFET(200B) 둘 다의 트렌치(230)를 채우는 것을 포함하여 유전체 층(410)이 기판(210)의 라이너(405) 위에 성막된다. 유전체 층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀온글래스, 스핀온폴리머, 또는 기타 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 유전체 층(410)은 CVD, 물리적 기상 증착(PVD), ALD, 열 산화, 스핀온 코팅, 또는 기타 적합한 기술, 또는 이들의 조합에 의해 성막될 수 있다. 앞서 언급한 바와 같이, 라이너(405)가 제1 및 제2 핀 구조물(220 및 330)을 커버하게 함으로써, 유전체 층(410)에 대한 열 경화 프로세스에서와 같이 유전체 층(410)의 형성 동안 유도되는 악영향에 대한 버퍼를 제공한다.
그 후에, 과도한 라이너(405) 및 유전체 층(410) 뿐만 아니라 FHM(222)을 제거하고 NFET 디바이스(200A) 및 PFET 디바이스(200B)의 상부 표면을 평탄화하도록 CMP 프로세스가 수행될 수 있다.
도 1 및 도 5a, 도 5b를 참조하면, 방법(1000)은 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다에서 라이너(405) 및 유전체 층(410)을 리세싱(recessing)하는 단계 1010로 진행한다. 라이너(405) 및 유전체 층(410)은 선택적 습식 에칭, 선택적 건식 에칭, 또는 이들의 조합과 같은 적절한 에칭 프로세스에 의해 리세싱된다. 대안으로서, 라이너(405) 및 유전체 층(410)은 NFET 디바이스(200A) 및 PFET 디바이스(200B) 위에 형성된 패터닝된 포토레지스트 층을 통해 리세싱된다. 본 실시예에서, 리세싱 프로세스는 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다의 제3 반도체 층(216)을 완전히 노출시키도록 제어된다.
도 1 및 도 6a, 도 6b를 참조하면, 방법(1000)은, 제4 반도체 재료 층(420) 및 제4 반도체 재료 층(420) 위의 산화물 캐핑 층(425)에 의해 제1 및 제2 핀 구조물(220 및 330)의 노출된 제3 반도체 재료 층(216) 위를 감싸는 단계 1012로 진행한다. 하나의 실시예에서, 제4 반도체 재료 층(420)은 Ge 층을 포함하며, 제3 반도체 재료 층은 Si 층을 포함한다. 다른 실시예에서, 제4 반도체 재료 층(420)은 SiGe 층을 포함하며, 제3 반도체 재료 층은 Si 층을 포함한다. 제4 반도체 재료 층(420) 및 산화물 캐핑 층(425)은 CVD, ALD, PVD, 또는 기타 적합한 프로세스에 의해 성막될 수 있다.
도 1 및 도 7a, 도 7b를 참조하면, 방법(1000)은 Ge를 응축시켜(condense) 제1 및 제2 핀 구조물(220 및 330)의 상부 부분으로서 Ge 특징부(430)를 형성하도록 고온 어닐링을 수행하는 단계 1014로 진행한다. 하나의 실시예에서, 온도 범위는 약 800 ℃ 내지 약 1100 ℃이다. 본 실시예에서, 제3 반도체 재료 층(216)은 Si 층이고, 제4 반도체 재료 층(420)은 Ge 층 또는 SiGe 층이다. 고온 어닐링 동안, Ge(또는 SiGe) 층(420)으로부터 Ge가 응축되어 상부 부분의 중간 섹션(section)(435)에 집중되며, 실리콘 산화물 층이 제1 및 제2 핀 구조물(220 및 330)의 상부 부분의 외부 층(436)으로서 형성된다. 본 실시예에서, 고온 어닐링 프로세스는 상부 부분의 중간 섹션(435)이 순수한 Ge 특징부(430)가 되게 하도록 제어된다. 어닐링 프로세스 후에, 실리콘 산화물 외부 층(436)은 선택적 습식 에칭과 같은 적합한 에칭 프로세스에 의해 제거된다. 따라서, 제1 및 제2 핀 구조물(220 및 330)의 상부 부분으로서 제3 반도체 재료 층(216)을 대체한 Ge 특징부(430)는, 각각 도 7c 및 도 7d에 도시된 바와 같이 제3 및 제4 핀 구조물(440 및 445)로서 지칭된다. 고온 어닐링에서 Ge를 응축시킴으로써 형성된 Ge 특징부(430)는 낮은 에피텍셜 결함의 이점을 제공한다.
일부 실시예에서, FinFET 디바이스(200)는 소스/드레인(S/D; source/drain) 영역 및 게이트 영역을 포함한다. 실시예에 더하여, S/D 영역 중의 하나는 소스 영역이고, S/D 영역 중의 또다른 것은 드레인 영역이다. S/D 영역은 게이트 영역에 의해 분리된다. 보다 나은 기재를 위해 명확하게 하자면, NFET 디바이스(200A)에서의 S/D 영역 및 게이트 영역은 제1 S/D 영역(450A) 및 제1 게이트 영역(460A)으로 지칭되고, PFET 디바이스(200B)에서의 S/D 영역 및 게이트 영역은 제2 S/D 영역(450B) 및 제2 게이트 영역(460B)으로 지칭된다.
도 1 및 도 8a, 도 8b를 참조하면, 방법(1000)은, 제1 및 제2 게이트 영역(460A 및 460B)에 게이트 스택(510) 및 게이트 스택(510)의 측벽 상에 측벽 스페이서(520)를 형성하는 단계 1016으로 진행한다. 게이트 라스트(gate-last) 프로세스를 사용하는 하나의 실시예에서, 게이트 스택(510)은 더미 게이트이고, 후속 단계에서 최종 게이트 스택으로 교체될 것이다. 특히, 더미 게이트 스택(510)은, 소스/드레인 형성 중의 S/D 활성화를 위한 열 어닐링과 같은 고온 열 프로세스 후에 하이 k 유전체 층(HK; high-k dielectric) 및 금속 게이트 전극(MG; metal gate)으로 나중에 교체될 것이다.
하나의 실시예에서, 더미 유전체 층(505)이 제3 및 제4 핀 구조물(430 및 440) 위를 감싸는 것을 포함하여 기판(210) 위에 성막된다. 더미 유전체 층(505)은 나중에 기재될 더미 게이트 스택을 형성하는 후속 프로세스 동안 제3 및 제4 핀 구조물(440 및 445)을 보호하도록 설계된다. 더미 유전체 층(505)은 ALD, CVD, PVD, 및 기타 적합한 기술에 의해 성막될 수 있다. 하나의 실시예에서, 더미 유전체 층(505)은 실리콘 산화물을 포함한다.
더미 게이트 스택(510)은 기판(210) 위에 형성되고, 제1 게이트 영역(460A)의 제4 핀 구조물(445) 및 제2 게이트 영역(460B)의 제3 핀 구조물(440) 위에 부분적으로 배치된다. 하나의 실시예에서, 더미 게이트 스택(510)은 유전체 층(512), 전극 층(514) 및 게이트 하드 마스크(GHM; gate hard mask)(516)를 포함한다. 더미 게이트 스택(510)은 성막 및 패터닝을 포함한 적합한 절차에 의해 형성된다. 패터닝 프로세스는 리소그래피 및 에칭을 더 포함한다. 다양한 예에서, 성막은 CVD, 물리적 기상 증착(PVD), ALD, 열 산화, 기타 적합한 기술, 또는 이들의 조합을 포함한다. 리소그래피 프로세스는, 포토레지스트(또는 레지스트) 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 포스트 노광 베이킹, 포토레지스트의 현상, 린싱, 건조(예를 들어, 하드 베이킹), 기타 적합한 프로세스, 및/또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 및/또는 기타 에칭 방법(예를 들어, 반응성 이온 에칭)을 포함한다.
유전체 층(512)은 실리콘 산화물을 포함한다. 대안으로서 또는 추가적으로, 유전체 층(512)은 실리콘 질화물, 하이 k 유전체 재료 또는 기타 적합한 재료를 포함할 수 있다. 전극 층(514)은 다결정질 실리콘(폴리실리콘)을 포함할 수 있다. GHM(516)은 실리콘 질화물, 실리콘 산질화물 또는 실리콘 카바이드와 같은 적합한 유전체 재료를 포함한다. 측벽 스페이서(520)는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 측벽 스페이서(520)는 복수의 층을 포함할 수 있다. 측벽 스페이서(520)에 대한 통상의 형성 방법은, 게이트 스택(510) 위에 유전체 재료를 성막한 다음 유전체 재료를 이방성 에칭 백하는 것을 포함한다. 에칭 백 프로세스는 에칭 선택도, 유연성 및 원하는 오버에칭 제어를 얻도록 다단계 에칭을 포함할 수 있다.
도 1 및 도 9a, 도 9b를 참조하면, 방법(1000)은, 제1 S/D 영역(450A)에 제1 S/D 특징부(610A)를 그리고 제2 S/D 영역(450B)에 제2 S/D 특징부(610B)를 형성하는 단계 1018로 진행한다. 하나의 실시예에서, 제1 S/D 영역(450A)의 제4 핀 구조물(445)의 상부 부분의 일부 및 제2 S/D 영역(450B)의 제3 핀 구조물(440)의 상부 부분의 일부가 리세싱된다. 리세싱 프로세스는 Ge 특징부(430)의 일부를 제3 및 제4 핀 구조물(440 및 445)에 남게 하도록 제어된다. 그 다음, 제1 S/D 특징부(610A) 및 제2 S/D 특징부(610B)는 각각 제1 및 제2 S/D 영역(450A 및 450B)에서 리세싱된 제3 및 제4 핀 구조물(440 및 450) 상에 에피텍셜 성장된다. 제1 및 제2 S/D 특징부(610A 및 610B)는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 기타 적합한 재료를 포함한다. 제1 및 제2 S/D 특징부(610A 및 610B)는 하나 이상의 에피텍시 또는 에피텍셜(에피) 프로세스에 의해 형성될 수 있다. 제1 및 제2 S/D 특징부(610A 및 610B)는 또한 에피 프로세스 동안 인시추(in-situ) 도핑되는 것과 같이 도핑될 수 있다. 대안으로서, 제1 및 제2 S/D 특징부(610A 및 610B)는 인시추 도핑되지 않고, 제1 및 제2 S/D 특징부(610A 및 610B)를 도핑하도록 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다.
하나의 실시예에서, 제1 S/D 특징부(610A)는 에피텍셜 성장된 SiGe 층이 SiGe:P S/D 특징부를 형성하도록 인으로 도핑됨으로써 형성된다. 반면에, 제2 S/D 특징부(610B)는 에피텍셜 성장된 GeSn 층이 GeSnB S/D 특징부를 형성하도록 붕소로 도핑됨으로써 형성된다.
도 1 및 도 10a, 도 10b를 참조하면, 방법(1000)은, 더미 게이트 스택(510)의 갭들 사이의 기판(210) 상에 층간 유전체(ILD; interlayer dielectric) 층(720)을 형성하는 단계 1020으로 진행한다. ILD 층(720)은 실리콘 산화물, 실리콘 산질화물, 로우 k 유전체 재료 또는 기타 적합한 유전체 재료를 포함한다. ILD 층(720)은 단층 또는 대안의 복수 층을 포함할 수 있다. ILD 층(720)은 CVD, ALD 및 스핀온(SOG)과 같은 적합한 기술에 의해 형성된다. 그 후에, 과도한 ILD 층(720)을 제거하고 SRAM FinFET 디바이스(200)의 상부 표면을 평탄화하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스가 수행될 수 있다
다시 도 1 및 도 10a, 도 10b를 참조하면, 방법(100)은, 하나 이상의 제1 게이트 트렌치(810A)를 형성하도록 제1 게이트 영역(460A)에서 그리고 하나 이상의 제2 게이트 트렌치(810B)를 형성하도록 제2 게이트 영역(460B)에서 더미 게이트 스택(510)을 제거하는 단계 1022로 진행한다. 제2 핀 구조물(320)의 상부 부분이 제1 게이트 트렌치(810A)에서 노출되고 제3 핀 구조물(440)의 상부 부분이 제2 게이트 트렌치(810B)에서 노출된다. 더미 게이트 스택(510)은, 제1 게이트 트렌치(810A)의 제3 반도체 재료 층(216) 및 제2 게이트 트렌치(810B)의 제4 반도체 재료 층(445)에 관련하여 적합한 에칭 선택도를 갖도록 설계된 (선택적 습식 에칭 또는 선택적 습식 에칭과 같은)에칭 프로세스에 의해 제거된다. 에칭 프로세스는 각자의 에천트를 이용한 하나 이상의 에칭 단계를 포함할 수 있다. 게이트 하드 마스크 층(516) 및 스페이서(520)도 제거된다. 대안으로서, 더미 게이트 스택(510)은 포토리소그래피 패터닝 및 에칭 프로세스를 포함한 일련의 프로세스에 의해 제거될 수 있다.
도 1 및 도 11a, 도 11b를 참조하면, 방법(1000)은, 각각 제1 게이트 트렌치(810A) 내의 제4 핀 구조물(445)의 일부 및 제2 게이트 트렌치(810B) 내의 제3 핀 구조물(440)의 일부 위를 감싸는 것을 포함하여, 기판(210) 위에, 제1 및 제2 하이 k/금속 게이트(HK/MG) 스택(910A 및 910B)을 형성하는 단계 1024로 진행한다. 제1 및 제2 HK/MG 스택(910A 및 920B)은 게이트 유전체 층 및 게이트 유전체 상의 게이트 전극을 포함한다. 하나의 실시예에서, 게이트 유전체 층은 높은 유전 상수를 갖는 유전체 재료 층(본 실시예에서는, 열 실리콘 산화물의 유전 상수보다 더 높은 HK 유전체 층)을 포함하고, 게이트 전극은 금속, 금속 합금, 또는 금속 실리사이드를 포함한다. 제1 및 제2 HK/MG 스택(910A 및 910B)의 형성은, 다양한 게이트 재료를 형성할 성막, 그리고 과도한 게이트 재료를 제거하며 NFET 디바이스(200A) 및 PFET 디바이스(200B)의 상부 표면을 평탄화할 CMP 프로세스를 포함한다.
하나의 실시예에서, 게이트 유전체 층은 원자층 증착(ALD), CVD, 열 산화 또는 오존 산화와 같은 적합한 방법에 의해 성막된 계면 층(IL; interfacial layer)을 포함한다. IL은 산화물, HfSiO 및 산질화물을 포함한다. HK 유전체 층은 ALD, CVD, 금속 유기 CVD(MOCVD; metal-organic CVD), 물리적 기상 증착(PVD), 기타 적합한 기술, 또는 이들의 조합과 같은 적합한 기술에 의해 IL 상에 성막된다. HK 유전체 층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 또는 기타 적합한 재료를 포함할 수 있다. 게이트 유전체 층은 제1 게이트 영역(460A) 내의 제2 핀 구조물(320)의 상부 부분 및 제2 게이트 영역(460B) 내의 제3 핀 구조물(440)의 상부 부분 위를 감싼다.
금속 게이트(MG) 전극은 단일 층을 포함하거나, 대안으로서 디바이스 성능을 향상시킬 일함수를 갖는 금속 층(일 함수 금속 층), 라이너 층, Ÿ‡팅 층, 접착 층, 및 금속, 금속 합금 또는 금속 실리사이드의 전도성 층의 다양한 조합과 같은 다층 구조물을 포함할 수 있다. MG 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적합한 재료 또는 이들의 조합을 포함할 수 있다. MG 전극은 ALD, PVD, CVD, 또는 기타 적합한 프로세스에 의해 형성될 수 있다. MG 전극은 상이한 금속 층으로 NFET(200A) 및 PFET(200B)에 대하여 개별적으로 형성될 수 있다. 과도한 MG 전극을 제거하도록 CMP 프로세스가 수행될 수 있다.
도 11c 및 도 11d를 참조하면, NFET 디바이스(200A)에서, 제1 게이트 영역(460A)은 제4 핀 구조물(445)의 상부 부분 위를 감싸는 제1 HM/MG(910A)를 포함한다. 제4 핀 구조물(445)은, 그의 상부 부분으로서 Ge 특징부(430)를, 그의 중간 부분으로서 반도체 산화물 층(324)을, 그리고 그의 하부 부분으로서 제1 반도체 재료 층(212)을 포함한다. 따라서, 제4 핀 구조물(445)에 반도체 산화물 층(324)을 형성하는 동안, 적절한 스트레인(strain)이 제1 게이트 영역(460A)에 유도되고, 이는 제1 게이트 영역(460A) 내의 채널 영역에서의 전자 이동도를 증가시킬 것이다. 라이너(405)는 제4 핀 구조물(445)의 하부 및 중간 부분의 측벽을 커버한다. 반도체 산화물 층(324)은 또한 Ge 특징부(430)를 제1 반도체 재료 층(212)으로부터 격리하여 그의 악영향을 피한다. 제1 S/D 영역(450A)은, 에피텍셜 시드 층을 제공하는 리세싱된 Ge 특징부(430) 위에 SiGeP S/D 특징부(610A)를 포함한다.
도 11e 및 도 11f를 참조하면, PFET 디바이스(200B)에서, 제2 게이트 영역(460B)은, 제3 핀 구조물(440)의 상부 부분 위를 감싸는 제2 HM/MG(910B)를 포함한다. 제3 핀 구조물(440)은, 그의 상부 부분으로서 Ge 특징부(430)를, 그의 중간 부분으로서 SiGe 층(214)을, 그리고 그의 하부 부분으로서 제1 반도체 재료 층(212)을 포함한다. 라이너(405)는 제3 핀 구조물(440)의 하부 및 중간 부분의 측벽을 커버한다. 제2 S/D 영역(450B)은, 에피텍셜 시드 층을 제공하는 리세싱된 Ge 특징부(430) 위에 GeSnB S/D 특징부(610B)를 포함한다. 대안으로서, 제2 S/D 영역(450B)은 SiGeSn S/D 특징부를 포함한다.
본 개시는 또한, 방법(2000)에 따라 제조되는, 도 12, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 및 도 18b에 도시된 바와 같은 FinFET 디바이스(200)의 여러 상이한 실시예들을 설명한다. 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복한다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
도 11 및 도 13a, 도 13b를 참조하면, 방법(2000)은 NFET(200A) 및 PFET(200B)에서 기판(2210)에 제5 핀 구조물(2220) 및 트렌치(2230)를 형성하는 단계 2002에서 시작된다. 기판(2210)은 제1 반도체 재료 층(212) 위의 제2 반도체 재료 층(214) 및 패터닝된 FHM(222)을 포함한다. 제5 핀 구조물(2220) 및 트렌치(2230)는 리소그래피 및 에칭 프로세스와 같은 절차에 의해 형성된다. 제5 핀 구조물(2220) 및 트렌치(2230)의 형성은 도 2와 관련하여 상기에 설명한 제1 핀 구조물(220)과 많은 점에서 유사하다. 에칭 프로세스의 깊이는 제2 반도체 재료 층(214)의 나머지가 제1 두께 t1를 갖도록 제어된다.
도 12 및 도 14a를 참조하면, 방법(2000)은 제2 반도체 재료 층(214)의 일부를 제거함으로써 PFET(200B)의 트렌치(2230)의 깊이를 연장하는 단계 2004로 진행한다. 도시된 바와 같이, PFET 디바이스(200B)의 트렌치(2230)가 연장된 후에(또는 더 리세싱된 후에), 제2 반도체 재료 층(214)의 일부가 PFET 디바이스(200B)에 남으며 제2 두께 t2를 갖는다. 보다 나은 기재를 위해 명확하게 하자면, PFET에서의 제5 핀 구조물(2220)은 제6 핀 구조물(2234)로 지칭된다.
추가적으로, 단계 2004는 PFET 디바이스(200B)에서 트렌치(2230)를 연장하기 전에 NFET 디바이스(200A) 위에 제2 FHM(2235)를 형성하는 것을 포함한다. 도 14a에 도시된 바와 같이, 제2 FHM(2235)는 NFET 디바이스(200A)의 제5 핀 구조물(2220) 위를 감싼다. 제2 FHM(2235)은 도 2와 관련하여 상기에 설명한 FHM(222)과 많은 점에서 유사하다
도 12 및 도 15a, 도 15b를 참조하면, 방법(2000)은, 기판(2210) 위에 제3 FHM(2240)을 형성하고 트렌치(2230)를 더 리세싱하는 단계 2006으로 진행한다. 제3 FHM(2240)은 제5 및 제6 핀 구조물(2220 및 2234) 위를 감싸는 것을 포함하여 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다에 형성된다. 제3 FHM(2240)은 도 2와 관련하여 상기에 설명한 FHM(222)와 많은 점에서 유사하다. NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다에서의 트렌치(2230)는 제1 반도체 재료 층(212)으로 연장하도록 더 리세싱된다. 따라서, 제2 반도체 재료 층(124)의 일부가 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다의 연장된 트렌치(2230)에서 노출된다.
도 12 및 도 16a, 도 16b를 참조하면, 방법(2000)은 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다의 노출된 제2 반도체 재료 층(214)을 반도체 산화물 층(324)으로 변환하는 단계 2008로 진행한다. 단계 2008은 도 3a 및 도 3b와 관련하여 상기에 설명한 방법(1000)의 단계 1006과 많은 점에서 유사하다. 반도체 산화물 층(324)을 형성한 후에, 제3 FHM(2240)이 적합한 에칭 프로세스에 의해 제거된다.
도 12를 참조하면, 방법(2000)은, NFET(200A) 및 PFET(200B) 둘 다에서 라이너(405)를 성막하고 기판(210) 위에 유전체 층(410)으로 트렌치(230)를 채우는 단계 2010으로 진행한다. 단계 2010은 도 4a 및 도 4b와 관련하여 상기에 설명한 방법(1000)의 단계 1008과 많은 점에서 유사하다.
도 12 및 도 17a, 도 17b를 참조하면, 방법(2000)은 NFET 디바이스(200A) 및 PFET 디바이스(200B) 둘 다에서 라이너(405) 및 유전체 층(410)을 리세싱하는 단계 2012로 진행한다. 단계 2012는 방법(1000)의 단계 1010과 많은 점에서 유사하다. PFET 디바이스(200B)에서, 제2 반도체 재료 층(214)이 부분적으로 노출되며 제6 핀 구조물(2234)의 상부 부분을 형성하는 반면에, 노출되지 않은 제2 반도체 재료 층(214)은 중간 부분의 상부 섹션을 형성하고 반도체 산화물 층(324)은 중간 부분의 하부 섹션을 형성하며 제1 반도체 재료 층(212)은 하부 부분을 형성한다. NFET 디바이스(200A)에서, 제2 반도체 재료 층(214)이 완전히 노출되며 제7 핀 구조물(2440)의 상부 부분을 형성하는 반면에, 반도체 산화물 층(324)은 중간 부분을 형성하고 제1 반도체 재료 층(212)은 하부 부분을 형성한다.
S/D 영역은 게이트 영역에 의해 분리된다. 보다 나은 기재를 위해 명확하게 하자면, NFET 디바이스(200A)에서 S/D 영역 및 게이트 영역은 제1 S/D 영역(450A) 및 제1 게이트 영역(460A)으로 지칭되고, PFET 디바이스(200B)에서 S/D 영역 및 게이트 영역은 제2 S/D 영역(450B) 및 제2 게이트 영역(460B)으로 지칭된다.
도 12를 참조하면, 방법(2000)은, 제4 반도체 재료 층(420) 및 제4 반도체 재료 층(420) 위의 산화물 캐핑 층(425)에 의해 제6 및 제 7 핀 구조물(2234 및 2440)의 노출된 제2 반도체 재료 층(214) 위를 감싸는 단계 2014로 진행한다. 단계 2014는 도 6a 및 도 6b와 관련하여 상기에 설명한 방법(1000)의 단계 1012와 많은 점에서 유사하다.
도 12를 참조하면, 방법(2000)은, 제6 및 제7 핀 구조물(2234 및 2440)의 중심 섹션(435)으로서 Ge 특징부(430)를 그리고 외부 층으로서 산화물 층(436)을 형성하도록 고온 어닐링을 수행하는 단계 2016으로 진행한다. 산화물 외부 층(436)은 적절한 에칭 프로세스에 의해 나중에 제거된다. 단계 2016은 도 7a 내지 도 7d와 관련하여 상기에 설명한 방법(1000)의 단계 1014와 많은 점에서 유사하다.
도 12를 참조하면, 방법(2000)은 제1 및 제2 게이트 영역(460A 및 460B)에서 게이트 스택(510) 및 게이트 스택(510)의 측벽 상의 측벽 스페이서(520)를 형성하는 단계 2018로 진행한다. 단계 2018은 도 8a 및 도 8b와 관련하여 상기에 설명한 방법(1000)의 단계 1016과 많은 점에서 유사하다.
도 12를 참조하면, 방법(2000)은 제1 S/D 영역(450A)에 제1 S/D 특징부(610A)를 그리고 제2 S/D 영역(450B)에 제2 S/D 특징부(610B)를 형성하는 단계 2020으로 진행한다. 단계 2020은 도 9a 및 도 9b와 관련하여 상기에 설명한 방법(1000)의 단계 1018과 많은 점에서 유사하다.
도 12를 참조하면, 방법(2000)은 더미 게이트 스택(510)의 갭들 사이의 기판(210) 상에 층간 유전체(ILD) 층(720)을 형성하는 단계 2022로 진행한다. 단계 2022는 도 10a 및 도 10b와 관련하여 상기에 설명한 방법(1000)의 단계 1020과 많은 점에서 유사하다.
도 12를 참조하면, 방법(2000)은, 하나 이상의 제1 게이트 트렌치(810A)를 형성하도록 제1 게이트 영역(460A)에서 그리고 하나 이상의 제2 게이트 트렌치(810B)를 형성하도록 제2 게이트 영역(460B)에서 더미 게이트 스택(510)을 제거하는 단계 2024로 진행한다. 단계 2024는 도 10a 및 도 10b와 관련하여 상기에 설명한 방법(1000)의 단계 1022와 많은 점에서 유사하다.
도 12 및 도 18a, 도 18b를 참조하면, 방법(2000)은, 하나 이상의 제1 게이트 트렌치(810A)를 형성하도록 제1 게이트 영역(460A)에서 그리고 하나 이상의 제2 게이트 트렌치(810B)를 형성하도록 제2 게이트 영역(460B)에서 더미 게이트 스택(510)을 제거하는 단계 2026으로 진행한다. 단계 2026은 방법(1000)의 단계 1024와 많은 점에서 유사하다.
도 18c 및 도 18d를 참조하면, PFET 디바이스(200B)에서, 제2 게이트 영역(460B)은 제6 핀 구조물(2234)의 상부 부분 위를 감싸는 제2 HM/MG(910B)를 포함한다. 제6 핀 구조물(2234)은, 그의 상부 부분으로서 Ge 특징부(430)를, 그의 중간 부분의 상부 섹션으로서 SiGe 층(214)을, 그의 중간 부분의 하부 섹션으로서 반도체 산화물 층(324)을, 그리고 그의 하부 부분으로서 제1 반도체 재료 층(212)을 포함한다. 라이너(405)는 제3 핀 구조물(430)의 하부 및 중간 부분의 측벽을 커버한다. 제6 핀 구조물(2234)의 SiGe 층(214)(중간 부분의 하부 섹션)은, 제2 게이트 영역(460B)의 채널 영역 내의 채널 이동도를 향상시키도록 제2 게이트 영역(460B)에 적절한 스트레인을 제공한다. 반도체 산화물 층(324)(중간 부분의 하부 섹션)은 Ge 특징부(430)을 제1 반도체 재료 층(212)으로부터 격리하여 그의 악영향을 피한다. 일 실시예로, 제1 핀 구조물의 중간 부분의 SiGeO 층은 20 nm 내지 90 nm 범위의 두께를 가질 수 있다. 다른 일 실시예로, 제2 핀 구조물의 중간 부분의 상부 섹션(section)의 에피텍셜 SiGe 층은 10 nm 내지 30 nm 범위의 두께를 가질 수 있다. 다른 일 실시예로, 제2 핀 구조물의 중간 부분의 하부 섹션의 리세싱된 SiGeO 층은 10 nm 내지 60 nm 범위의 두께를 가질 수 있다. 다른 일 실시예로, 제1 핀 구조물 또는 제2 핀 구조물 중 적어도 하나의 리세싱된 상부 부분은 3 nm 내지 10 nm 범위의 두께를 갖는 잔여 Ge 특징부를 가질 수 있다.
방법의 다른 실시예에 대하여, 방법(100) 전에, 방법(100) 동안, 그리고 방법(100) 후에 추가의 동작들이 구현될 수 있고, 상기에 기재된 일부 동작이 교체되거나 제거될 수 있다. 예를 들어, 하나의 실시예에서, 단계 2004가 제거된다. 따라서, PFET 디바이스(200B)의 제6 핀 구조물(2440)은 NFET 디바이스(200A)의 제7 핀 구조물(2445)과 동일한 것이다.
상기에 기초하여, 본 개시는 FinFET 디바이스에 대한 핀 구조물을 제공한다. 핀 구조물은, 상부 부분의 중심 섹션으로 Ge를 집중시키도록 고온 어닐링 동안 SiGe 층으로부터 Ge를 응축시킴으로써 형성된 순수한 Ge 특징부를 그의 상부 부분으로서 채용한다. 에피텍셜 성장에 의해 형성하는 대신에, Ge를 응축시킴으로써 형성된 Ge 특징부는 낮은 에피 결함의 이점을 제공한다. 핀 구조물은 또한, Ge 특징부를 Si 층, 핀 구조물의 하부 부분으로부터 떨어져 분리하도록 SiGeO 층을 채용하며, 그의 악영향을 감소시킨다. PFET 디바이스에서, 핀 구조물은 적절한 압축 채널 스트레인을 제공하도록 Ge 특징부과 SiGeO 층 사이에 SiGe 층을 채용한다. 핀 구조물은 또한, S/D 특징부 형성을 위한 에피텍셜 시드 층으로서 얇은 SiGe 층을 채용한다. 핀 구조물은 디바이스 성능 개선을 입증한다.
본 개시는 반도체 디바이스의 실시예를 제공한다. 디바이스는, 기판의 n 타입 FinFET(NFET) 영역 위에 배치된 제1 핀 구조물을 포함한다. 제1 핀 구조물은, 실리콘(Si) 층, 실리콘 층 위에 배치된 실리콘 게르마늄 산화물(SiGeO) 층 및 SiGeO 층 위에 배치된 게르마늄(Ge) 특징부를 포함한다. 디바이스는 또한, p 타입 FinFET(PFET) 영역 내의 기판 위의 제2 핀 구조물을 포함한다. 제2 핀 구조물은, 실리콘(Si) 층, 실리콘 층 위에 배치된 리세싱된(recessed) 실리콘 게르마늄 산화물(SiGeO) 층, 리세싱된 SiGeO 층 위에 배치된 에피텍셜 실리콘 게르마늄(SiGe) 층 및 에피텍셜 SiGe 층 위에 배치된 게르마늄(Ge) 특징부를 포함한다.
본 개시는 또한, 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 또다른 실시예를 제공한다. 디바이스는 n 타입 FinFET(NFET) 및 p 타입 FinFET(PFET) 영역을 갖는 기판을 포함한다. 디바이스는 또한, NFET 영역 내의 기판 위에 있는 제1 핀 구조물을 포함한다. 제1 핀 구조물은, 그의 상부 부분으로서의 게르마늄(Ge) 층, 그의 중간 부분으로서의 실리콘 게르마늄 산화물(SiGeO) 층 및 그의 하부 부분으로서의 실리콘(Si) 층을 포함한다. 디바이스는 또한, PFET 영역 내의 기판 위에 있는 제2 핀 구조물을 포함한다. 제2 핀 구조물은, 그의 상부 부분으로서의 게르마늄(Ge) 층, 그의 중간 부분으로서의 에피텍셜 실리콘 게르마늄(SiGe) 층 및 그의 하부 부분으로서의 실리콘(Si) 층을 포함한다. 디바이스는 또한, 제1 핀 구조물의 일부의 상부 부분 위를 감싸는 것을 포함하여 NFET 영역에서의 기판 위에 있는 하이 k(HK)/금속 게이트(MG) 스택과, 제1 핀 구조물의 리세싱된 상부 부분 위에 HK/MG 스택에 의해 분리된 제1 소스/드레인(S/D) 특징부와, 제2 핀 구조물의 일부의 상부 부분 위를 감싸는 것을 포함하여 PFET 영역에서의 기판 위에 있는 하이 k(HK)/금속 게이트(MG) 스택과, 제2 핀 구조물의 리세싱된 상부 부분 위에 HK/MG 스택에 의해 분리된 제2 소스/드레인(S/D) 특징부를 포함한다.
본 개시는 또한, FinFET을 제조하는 방법을 제공한다. 방법은 기판 위에 핀 구조물을 제공하는 단계를 포함한다. 핀 구조물은, 그의 하부 부분으로서 제1 반도체 재료 층, 그의 중간 부분으로서 반도체 산화물 층 및 그의 상부 부분으로서 제3 에피텍셜 반도체 재료 층을 포함한다. 방법은 또한, 핀 구조물 위에 게르마늄 함유 반도체 재료 층을 성막하는 단계, 게르마늄 함유 반도체 재료 층 위에 산화물 층을 성막하는 단계, 상부 부분의 중심 섹션에 게르마늄(Ge)을 그리고 핀 구조물의 상부 부분의 외측 부분에 반도체 산화물을 집중시키도록 고온 어닐링을 적용하는 단계 및 핀 구조물의 상부 부분의 외측 부분의 반도체 산화물을 제거하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예의 특징들을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에서 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자들은 또한, 이러한 등가의 구성이 본 개시의 사상 및 범위에서 벗어나지 않고, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 디바이스에 있어서,
    기판의 n 타입 FinFET(NFET; n-type fin-like field-effect transistor) 영역 위에 배치된 제1 핀 구조물로서,
    실리콘(Si) 층;
    상기 실리콘 층 위에 배치된 실리콘 게르마늄 산화물(SiGeO) 층; 및
    상기 SiGeO 층 위에 배치된 게르마늄(Ge) 특징부(feature)
    를 포함하는 상기 제1 핀 구조물과,
    p 타입 FinFET(PFET; p-type FinFET) 영역 내의 상기 기판 위의 제2 핀 구조물로서,
    상기 실리콘(Si) 층;
    상기 실리콘 층 위에 배치된 리세싱된(recessed) 상기 실리콘 게르마늄 산화물(SiGeO) 층;
    상기 리세싱된 SiGeO 층 위에 배치된 에피텍셜 실리콘 게르마늄(SiGe) 층; 및
    상기 에피텍셜 SiGe 층 위에 배치된 상기 게르마늄(Ge) 특징부
    를 포함하는 상기 제2 핀 구조물
    을 포함하는 디바이스.
  2. 청구항 1에 있어서, 상기 제1 핀 구조물의 중간 부분의 상기 SiGeO 층은 20 nm 내지 90 nm 범위의 두께를 갖는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 제2 핀 구조물의 중간 부분의 상부 섹션(section)의 상기 에피텍셜 SiGe 층은 10 nm 내지 30 nm 범위의 두께를 갖는 것인 디바이스.
  4. 청구항 1에 있어서, 상기 제2 핀 구조물의 중간 부분의 하부 섹션의 상기 리세싱된 SiGeO 층은 10 nm 내지 60 nm 범위의 두께를 갖는 것인 디바이스.
  5. 청구항 1에 있어서,
    상기 제1 핀 구조물의 일부의 상부 부분 위를 감싸는 것을 포함하여, 상기 NFET 영역에서의 상기 기판 위에 있는 하이 k(HK; high-k)/금속 게이트(MG; metal gate) 스택; 및
    상기 제1 핀 구조물의 리세싱된 상부 부분 위에 상기 HK/MG 스택에 의해 분리된 제1 소스/드레인(S/D; source/drain) 특징부
    를 더 포함하는 디바이스.
  6. 청구항 1에 있어서,
    상기 제2 핀 구조물의 일부의 상부 부분 위를 감싸는 것을 포함하여, 상기 PFET 영역에서의 상기 기판 위에 있는 하이 k(HK)/금속 게이트(MG) 스택; 및
    상기 제2 핀 구조물의 리세싱된 상부 부분 위에 상기 HK/MG 스택에 의해 분리된 제2 소스/드레인(S/D) 특징부
    를 더 포함하는 디바이스.
  7. 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 있어서,
    기판의 n 타입 FinFET(NFET) 영역 위의 제1 핀 구조물로서,
    상부 부분으로서의 게르마늄(Ge) 특징부;
    중간 부분으로서의 실리콘 게르마늄 산화물(SiGeO) 층; 및
    하부 부분으로서의 실리콘(Si) 층
    을 포함하는 상기 제1 핀 구조물과,
    상기 기판의 p 타입 FinFET(PFET) 영역 위의 제2 핀 구조물로서,
    상부 부분으로서의 상기 게르마늄(Ge) 특징부;
    중간 부분으로서의 에피텍셜 실리콘 게르마늄(SiGe) 층; 및
    하부 부분으로서의 상기 실리콘(Si) 층
    를 포함하는 상기 제2 핀 구조물과,
    상기 제1 핀 구조물의 일부의 상부 부분 위를 감싸는 것을 포함하여, 상기 NFET 영역에서의 상기 기판 위에 있는 하이 k(HK)/금속 게이트(MG) 스택과,
    상기 제1 핀 구조물의 리세싱된 상부 부분 위에 상기 HK/MG 스택에 의해 분리된 제1 소스/드레인(S/D) 특징부와,
    상기 제2 핀 구조물의 일부의 상부 부분 위를 감싸는 것을 포함하여, 상기 PFET 영역에서의 상기 기판 위에 있는 하이 k(HK)/금속 게이트(MG) 스택과,
    상기 제2 핀 구조물의 리세싱된 상부 부분 위에 상기 HK/MG 스택에 의해 분리된 제2 소스/드레인(S/D) 특징부
    를 포함하는 FinFET 디바이스.
  8. 청구항 7에 있어서, 상기 제1 핀 구조물 또는 상기 제2 핀 구조물 중 적어도 하나의 리세싱된 상부 부분은 3 nm 내지 10 nm 범위의 두께를 갖는 잔여 Ge 특징부를 갖는 것인 FinFET 디바이스.
  9. 청구항 7에 있어서, 상기 제1 S/D 특징부는 SiGeP 또는 GeSnB 중 적어도 하나를 포함하는 것인 FinFET 디바이스.
  10. 방법에 있어서,
    기판 위에,
    하부 부분으로서 제1 반도체 재료 층;
    중간 부분으로서 반도체 산화물 층; 및
    상부 부분으로서 제3 에피텍셜 반도체 재료 층
    을 포함하는 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 게르마늄 함유 반도체 재료 층을 성막하는 단계;
    상기 게르마늄 함유 반도체 재료 층 위에 산화물 층을 성막하는 단계;
    상기 상부 부분의 중심 섹션에 게르마늄(Ge)을 그리고 상기 핀 구조물의 상부 부분의 외측 부분에 반도체 산화물을 응축시키도록(condense) 기설정된 온도로 어닐링을 적용하는 단계; 및
    상기 핀 구조물의 상부 부분의 외측 부분의 상기 반도체 산화물을 제거하는 단계를 포함하고,
    상기 응축된 게르마늄(Ge)은 게르마늄(Ge) 특징부를 형성하는 방법.
KR1020170040016A 2014-06-27 2017-03-29 ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스 KR101759054B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/317,907 US9224736B1 (en) 2014-06-27 2014-06-27 Structure and method for SRAM FinFET device
US14/317,907 2014-06-27

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020150071653A Division KR20160001621A (ko) 2014-06-27 2015-05-22 ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스

Publications (2)

Publication Number Publication Date
KR20170040147A KR20170040147A (ko) 2017-04-12
KR101759054B1 true KR101759054B1 (ko) 2017-07-17

Family

ID=54839877

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020150071653A KR20160001621A (ko) 2014-06-27 2015-05-22 ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스
KR1020170040016A KR101759054B1 (ko) 2014-06-27 2017-03-29 ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020150071653A KR20160001621A (ko) 2014-06-27 2015-05-22 ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스

Country Status (5)

Country Link
US (3) US9224736B1 (ko)
KR (2) KR20160001621A (ko)
CN (1) CN105322014B (ko)
DE (1) DE102015106573B4 (ko)
TW (1) TWI567875B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9881830B2 (en) * 2015-01-06 2018-01-30 Globalfoundries Inc. Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
US9577101B2 (en) 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
US9449885B1 (en) * 2015-06-19 2016-09-20 International Business Machines Corporation High germanium content FinFET devices having the same contact material for nFET and pFET devices
US9953881B2 (en) 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US9397215B1 (en) * 2015-09-04 2016-07-19 International Business Machines Corporation FinFET with reduced source and drain resistance
CN114300363A (zh) * 2015-09-16 2022-04-08 蓝枪半导体有限责任公司 半导体元件及其制作方法
WO2017111873A1 (en) * 2015-12-26 2017-06-29 Intel Corporation A method to achieve a uniform group iv material layer in an aspect ratio trapping trench
TWI681542B (zh) 2016-05-04 2020-01-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US10083962B2 (en) 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
US9947663B2 (en) 2016-09-10 2018-04-17 International Business Machines Corporation FinFET CMOS with silicon fin N-channel FET and silicon germanium fin P-channel FET
CN108257849B (zh) * 2016-12-28 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10361130B2 (en) * 2017-04-26 2019-07-23 International Business Machines Corporation Dual channel silicon/silicon germanium complementary metal oxide semiconductor performance with interface engineering
WO2019005106A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PROHIBITED WIDE BAND CHANNEL TRANSISTOR AND SOURCE / BAND DRAIN PROHIBITED NARROW
US10685834B2 (en) * 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
US10622489B2 (en) * 2017-10-13 2020-04-14 International Business Machines Corporation Vertical tunnel FET with self-aligned heterojunction
US10446669B2 (en) * 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors
US11164866B2 (en) 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
US10818674B2 (en) 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
US11038058B2 (en) 2019-04-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080296702A1 (en) 2007-05-30 2008-12-04 Tsung-Lin Lee Integrated circuit structures with multiple FinFETs
JP2009259865A (ja) 2008-04-11 2009-11-05 Toshiba Corp 半導体装置、およびその製造方法
US20100025822A1 (en) 2008-07-31 2010-02-04 Ravi Pillarisetty Germanium on insulator (goi) semiconductor substrates
US20150303198A1 (en) 2014-04-16 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for finfet device

Family Cites Families (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338783B1 (en) 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6359311B1 (en) 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
EP1519421A1 (en) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Multiple gate semiconductor device and method for forming same
KR100487566B1 (ko) 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
US7078299B2 (en) 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer
US8008136B2 (en) 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
KR100521384B1 (ko) 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100550343B1 (ko) 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7259050B2 (en) 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
KR100591770B1 (ko) 2004-09-01 2006-06-26 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법
KR100674914B1 (ko) 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US20090130826A1 (en) 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
KR100672826B1 (ko) 2004-12-03 2007-01-22 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
WO2006079964A2 (en) 2005-01-28 2006-08-03 Nxp B.V. Method of fabricating a dual-gate fet
US7384838B2 (en) 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US8093659B2 (en) * 2006-01-30 2012-01-10 Nxp B.V. Three-dimensional stacked-fin-MOS device with multiple gate regions
US7709312B2 (en) 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US7939403B2 (en) 2006-11-17 2011-05-10 Micron Technology, Inc. Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells
JP5525694B2 (ja) * 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US7485520B2 (en) 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
US20090020792A1 (en) * 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
US7939889B2 (en) 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US20110193187A1 (en) 2008-09-01 2011-08-11 Toto Ltd. Electrode member for specific detection of analyte using photocurrent
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8058692B2 (en) 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US7955928B2 (en) * 2009-03-30 2011-06-07 International Business Machines Corporation Structure and method of fabricating FinFET
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8211735B2 (en) * 2009-06-08 2012-07-03 International Business Machines Corporation Nano/microwire solar cell fabricated by nano/microsphere lithography
US7855105B1 (en) 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8211772B2 (en) 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8557692B2 (en) 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
US20120276695A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Strained thin body CMOS with Si:C and SiGe stressor
US8455307B2 (en) 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
CN102903749B (zh) 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8796124B2 (en) 2011-10-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Doping method in 3D semiconductor device
US8623716B2 (en) 2011-11-03 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices and methods of forming the same
US8963257B2 (en) 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
KR101849688B1 (ko) 2011-12-20 2018-04-18 인텔 코포레이션 반도체 구조물
US8698199B2 (en) 2012-01-11 2014-04-15 United Microelectronics Corp. FinFET structure
JP2013183085A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
KR101835655B1 (ko) * 2012-03-06 2018-03-07 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9129827B2 (en) 2012-04-13 2015-09-08 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
CN103426755B (zh) 2012-05-14 2015-12-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
EP2682983B1 (en) * 2012-07-03 2016-08-31 Imec CMOS device comprising silicon and germanium and method for manufacturing thereof
US8883570B2 (en) 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US8815739B2 (en) 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
US8823085B2 (en) 2012-08-08 2014-09-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
US9947773B2 (en) 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8815668B2 (en) 2012-12-07 2014-08-26 International Business Machines Corporation Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask
US8957476B2 (en) 2012-12-20 2015-02-17 Intel Corporation Conversion of thin transistor elements from silicon to silicon germanium
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9257559B2 (en) 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9202917B2 (en) 2013-07-29 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Buried SiGe oxide FinFET scheme for device enhancement
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9202691B2 (en) 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9564353B2 (en) 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9997617B2 (en) 2013-03-13 2018-06-12 Qualcomm Incorporated Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods
US9018054B2 (en) 2013-03-15 2015-04-28 Applied Materials, Inc. Metal gate structures for field effect transistors and method of fabrication
KR20140116632A (ko) 2013-03-25 2014-10-06 삼성전자주식회사 사용자의 모션을 감지하는 웨어러블 장치 및 방법
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
US9412866B2 (en) 2013-06-24 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. BEOL selectivity stress film
US9494278B2 (en) 2013-07-03 2016-11-15 Frank M. Mantua Holster rest
US9299810B2 (en) 2013-07-05 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Fin-type field effect transistor and method of fabricating the same
US9293586B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9023697B2 (en) 2013-08-08 2015-05-05 International Business Machines Corporation 3D transistor channel mobility enhancement
US9153694B2 (en) 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9219115B2 (en) 2013-10-11 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming conductive STI liners for FinFETS
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US10468528B2 (en) * 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9460920B1 (en) * 2015-05-11 2016-10-04 Applied Materials, Inc. Horizontal gate all around device isolation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080296702A1 (en) 2007-05-30 2008-12-04 Tsung-Lin Lee Integrated circuit structures with multiple FinFETs
JP2009259865A (ja) 2008-04-11 2009-11-05 Toshiba Corp 半導体装置、およびその製造方法
US20100025822A1 (en) 2008-07-31 2010-02-04 Ravi Pillarisetty Germanium on insulator (goi) semiconductor substrates
US20150303198A1 (en) 2014-04-16 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for finfet device

Also Published As

Publication number Publication date
CN105322014A (zh) 2016-02-10
TW201601257A (zh) 2016-01-01
TWI567875B (zh) 2017-01-21
US20150380410A1 (en) 2015-12-31
US9224736B1 (en) 2015-12-29
US10453961B2 (en) 2019-10-22
DE102015106573A1 (de) 2015-12-31
DE102015106573B4 (de) 2021-12-09
US20160079427A1 (en) 2016-03-17
KR20160001621A (ko) 2016-01-06
US20200052119A1 (en) 2020-02-13
US11563118B2 (en) 2023-01-24
KR20170040147A (ko) 2017-04-12
CN105322014B (zh) 2018-06-22

Similar Documents

Publication Publication Date Title
KR101759054B1 (ko) ＳＲＡＭ ＦｉｎＦＥＴ 디바이스에 대한 구조물 및 디바이스
KR101707730B1 (ko) Finfet 디바이스를 위한 방법 및 구조체
US11171238B2 (en) FinFET device with high-k metal gate stack
US11889674B2 (en) Structure and method for SRAM FinFET device having an oxide feature
TWI502747B (zh) 半導體元件與其製造方法
KR101799636B1 (ko) 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
KR101623660B1 (ko) Finfet 디바이스를 위한 구조물 및 방법
KR101769211B1 (ko) Finfet 디바이스를 위한 방법 및 구조체
KR101656151B1 (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조물 및 방법
US20160071846A1 (en) Structure of Fin Feature and Method of Making Same
US20220352345A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant