CN108257849B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，形成方法包括：提供基底，所述基底包括衬底以及位于所述衬底上的锗硅层；对所述锗硅层进行氧化处理，在所述锗硅层上形成含氧锗硅层；对所述含氧锗硅层表面进行还原处理，降低所述含氧锗硅层中的锗含量；在进行所述还原处理后，在所述含氧锗硅层上形成高k栅介质层；在所述高k栅介质层上形成金属栅极。本发明改善锗硅沟道区与高k栅介质层之间的界面性能，且提高形成的高k栅介质层的质量，从而提高形成的半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。
为了改善半导体器件的电学性能，引入锗硅材料作为沟道区材料。然而，现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，改善形成的半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上的锗硅层；对所述锗硅层进行氧化处理，在所述锗硅层上形成含氧锗硅层；对所述含氧锗硅层表面进行还原处理，降低所述含氧锗硅层中的锗含量；在进行所述还原处理后，在所述含氧锗硅层上形成高k栅介质层；在所述高k栅介质层上形成金属栅极。
可选的，在还原性气体氛围下，进行所述还原处理。
可选的，所述还原性气体包括H2S、H2或者CO中的一种或多种。
可选的，所述还原处理的处理温度在550℃～850℃范围内。
可选的，所述还原处理的处理时长在30min～2h范围内。
可选的，在进行所述还原处理之前，所述含氧锗硅层的厚度为8埃～20埃。
可选的，所述还原处理适于降低所述含氧锗硅层表面的锗含量。
可选的，在进行所述还原处理后、形成所述高k栅介质层之前，还包括：对所述含氧锗硅层表面进行再氧化处理，在所述含氧锗硅层上形成氧化硅层。
可选的，采用快速热退火工艺进行所述再氧化处理。
可选的，所述再氧化处理的工艺参数包括：O2流量为5sccm～50sccm，处理温度在600℃～800℃范围内。
可选的，在进行所述还原处理后、进行所述再氧化处理之前，还包括：对所述含氧锗硅层表面进行清洗处理。
可选的，所述氧化处理采用的工艺为热氧化工艺。
可选的，在形成所述金属栅极之前，还包括：在含氧氛围下，对所述高k栅介质层进行退火处理。
可选的，采用尖峰退火工艺进行所述退火处理，所述退火处理的退火温度在800℃～950℃范围内。
可选的，所述衬底的材料为硅、锗、锗化硅、碳化硅或砷化镓。
可选的，采用后栅工艺形成所述半导体器件；在进行所述氧化处理之前，还包括在部分所述锗硅层上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述伪栅结构露出的锗硅层上形成层间介质层，且所述层间介质层露出所述伪栅结构顶部；在形成所述层间介质层之后，去除所述伪栅结构，露出部分锗硅层表面。
可选的，形成所述源漏掺杂区的工艺步骤包括：刻蚀去除位于所述伪栅结构两侧的部分厚度的基底，形成凹槽；在所述凹槽内填充满应力层；在形成所述应力层的工艺过程中进行原位掺杂，形成所述源漏掺杂区；或者，在形成所述应力层之后对所述应力层进行掺杂，形成所述源漏掺杂区。
可选的，采用先栅工艺形成所述半导体器件；在形成所述金属栅极之后，还包括：图形化所述金属栅极、高k栅介质层以及含氧锗硅层，在所述基底上形成栅极结构，且所述栅极结构露出部分基底表面；在所述栅极结构两侧的基底内形成源漏掺杂区。
本发明还提供一种半导体器件，包括：基底，所述基底包括衬底以及位于所述衬底上的锗硅层；位于所述锗硅层上的含氧锗硅层；位于所述含氧锗硅层上的高k栅介质层；位于所述高k栅介质层上的金属栅极。
可选的，所述半导体器件还包括：位于所述含氧锗硅层与所述高k栅介质层之间的氧化硅层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，在对锗硅层进行氧化处理形成含氧锗硅层后，对所述含氧锗硅层表面进行还原处理，降低所述含氧锗硅层中的锗含量，从而可以减少所述含氧锗硅层内的缺陷含量，进而提高在所述含氧锗硅层上形成的高k栅介质层的质量，且改善所述高k栅介质层与所述含氧锗硅层之间的界面性能，进而提高形成的半导体器件的电学性能。
可选方案中，在形成高k栅介质层之前，对所述含氧锗硅层表面进行再氧化处理，在所述含氧锗硅层上形成氧化硅层，有利于进一步提高形成的高k栅介质层的质量，且进一步的改善所述含氧锗硅层与高k栅介质层之间的界面性能。
附图说明
图1至图10为本发明实施例提供的半导体器件形成方法各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
经分析，当采用锗硅材料作为沟道区材料时，为了提高沟道区与高k栅介质层之间的界面性能且提高形成的高k栅介质层质量，在形成高k栅介质层之前，会对锗硅材料表面进行氧化处理，在锗硅沟道区与高k栅介质层之间形成含氧锗硅层作为界面层。一般的，采用热氧化工艺形成所述含氧锗硅层，形成的含氧锗硅层中具有较多缺陷(defect)，使得形成的半导体器件的电学性能仍较差。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上的锗硅层；对所述锗硅层进行氧化处理，在所述锗硅层上形成含氧锗硅层；对所述含氧锗硅层表面进行还原处理，所述还原处理降低所述含氧锗硅层中的锗含量；在进行所述还原处理后，在所述含氧锗硅层上形成高k栅介质层；在所述高k栅介质层上形成金属栅极。
本发明提供的半导体器件的形成方法的技术方案中，在对锗硅层进行氧化处理形成含氧锗硅层后，对所述含氧锗硅层表面进行还原处理，降低所述含氧锗硅层中的锗含量，从而可以减少所述含氧锗硅层内的缺陷含量，进而提高在所述含氧锗硅层上形成的高k栅介质层的质量，且改善所述高k栅介质层与所述含氧锗硅层之间的界面性能，进而提高形成的半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明实施例提供的半导体器件形成方法各步骤对应的剖面结构示意图。
本实施例中，以采用后栅(gate last)工艺为例对半导体器件形成方法进行详细说明。
参考图1，提供基底，所述基底包括衬底101以及位于所述衬底101上的锗硅层102。
以形成的半导体器件为CMOS器件为例，所述基底包括第一区域I和第二区域II，所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，所述第一区域I和第二区域II的区域类型不同。本实施例中，所述第一区域I为NMOS区域，所述第二区域II为PMOS区域。在其他实施例中，所述第一区域为PMOS区域，第二区域为NMOS区域。在另一实施例中，所述基底还能够仅包括PMOS区域或NMOS区域，相应形成的半导体器件为PMOS管或NMOS管。
所述基底为形成半导体器件提供工艺平台。本实施例中，所述衬底101的材料与所述锗硅层102的材料不同，所述衬底101的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或者镓化铟。
所述锗硅层102的材料为锗化硅。
需要说明的是，在其他实施例中，所述衬底的材料还可以与所述锗硅层的材料相同。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述衬底101包括第一衬底以及位于所述第一衬底上的第二衬底，其中，所述锗硅层102以及第二衬底构成位于所述第一衬底上的鳍部，且所述基底还包括：位于相邻鳍部露出的剩余衬底101上的隔离层103，所述隔离层103覆盖鳍部的部分侧壁，且所述隔离层103顶部低于所述鳍部顶部。
本实施例中，所述隔离层103的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或者氮氧化硅。
在其他实施例中，形成的半导体器件还可以为平面器件。
后续的工艺步骤包括，对所述锗硅层102进行氧化处理，在所述锗硅层102上形成含氧锗硅层。
本实施例中，采用后栅工艺进行所述半导体器件；在进行所述氧化处理之前，还包括：在部分所述锗硅层102上形成伪栅结构104,；在所述伪栅结构104两侧的基底内形成源漏掺杂区105。
具体地，在所述第一区域I的部分锗硅层102上形成所述伪栅结构104，且还在所述第二区域II的部分锗硅层102上形成所述伪栅结构104。
本实施例中，所述伪栅结构104包括氧化硅层以及位于所述氧化层上的多晶硅层。在形成所述伪栅结构104之后，还保留位于所述伪栅结构104顶部上的硬掩膜层107，所述硬掩膜层107的材料为氮化硅。
在形成所述伪栅结构104之后、形成所述源漏掺杂区105之前，还在所述伪栅结构104侧壁上形成侧墙。本实施例中，所述侧墙包括偏移侧墙(offset spacer)114以及位于所述偏移侧墙114上的主侧墙(main spacer)115，其中，所述主侧墙115还位于鳍部侧壁上。
本实施例中，形成所述源漏掺杂区105的工艺步骤包括：刻蚀去除位于所述伪栅结构104两侧的部分厚度的基底，形成凹槽；在所述凹槽内填充满应力层；在形成所述应力层的工艺过程中进行原位掺杂，形成所述源漏掺杂区105；或者，在形成所述应力层之后对所述应力层进行掺杂，形成所述源漏掺杂区105。
具体地，所述第一区域I为NMOS区域，位于第一区域I的应力层的材料为SiC或者SiCP；所述第二区域II为PMOS区域，位于所述第二区域II的应力层的材料为SiGe或者SiGeB。
在其他实施例中，形成所述源漏掺杂区的工艺步骤还可以包括：对所述伪栅结构两侧的基底进行掺杂处理，形成所述源漏掺杂区。
参考图2及图3，在所述伪栅结构104露出的锗硅层102上形成层间介质层106，且所述层间介质层106露出所述伪栅结构104顶部。
本实施例中，形成所述层间介质层106的工艺步骤包括：在所述伪栅结构104露出的锗硅层102上以及隔离层103上形成层间介质膜16，所述层间介质膜16顶部高于所述硬掩膜层107(参考图1)顶部；去除高于所述伪栅结构104顶部的层间介质膜16以及硬掩膜层107，形成所述层间介质层106。
所述层间介质层106顶部与所述伪栅结构104顶部齐平。本实施例中，所述层间介质层106的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或者氮氧化硅。
参考图4，在形成所述层间介质层106之后，去除所述伪栅结构104(参考图3)，暴露出部分锗硅层102表面。
本实施例中，去除所述伪栅结构104中的多晶硅层以及氧化硅层，为形成半导体器件的实际栅极结构提供工艺基础。
在去除所述伪栅结构104之后，还可以对所述露出的锗硅层102进行预清洗处理(pre-clean)，去除所述锗硅层102上残留的杂质。
参考图5，对所述锗硅层102进行氧化处理，在所述锗硅层102上形成含氧锗硅层108。
本实施例中，对所述露出的锗硅层102进行所述氧化处理，形成所述含氧锗硅层108。
所述氧化处理采用的工艺为热氧化工艺(thermal oxidation)，在所述锗硅层102上形成含氧锗硅层108，有利于降低沟道区与后续形成的高k栅介质层之间的界面陷阱密度(interfacial trap density)，改善半导体器件的漏电流问题。
其中，所述热氧化工艺可以为原位水汽氧化生成(ISSG)工艺，还可以为蓄热式热氧化工艺(RTO，Regenerative Thermal Oxidation)。
所述含氧锗硅层108的厚度不宜过薄，也不宜过厚。如所述含氧锗硅层108的厚度过薄，则所述氧化处理降低界面陷阱密度的效果较差；若所述含氧锗硅层108的厚度过厚，则所述含氧锗硅层占据所述半导体器件实际栅极结构的厚度过厚。
为此，本实施例中，在进行所述氧化处理之后，形成的含氧锗硅层108的厚度在8埃～20埃范围内。
参考图6，对所述含氧锗硅层108表面进行还原处理109，
前述在对所述锗硅层102进行氧化处理形成含氧锗硅层108后，所述含氧锗硅层108中具有的缺陷数量多；若后续直接在所述含氧锗硅层108上形成高k栅介质层，则形成的高k栅介质层的质量差且所述高k栅介质层与含氧锗硅层108之间的性能差。
为此，本实施例中，对所述含氧锗硅层108进行还原处理109，降低所述含氧锗硅层108中的锗含量，从而减少所述含氧锗硅层108中的缺陷数量，为后续形成高质量的高k栅介质层提供工艺基础。
经分析，在进行还原处理109之前，所述含氧锗硅层108中具有大量的Ge-O复合体，所述Ge-O复合体是导致所述含氧锗硅层108中具有缺陷的主要原因。为此，在进行所述还原处理109之后，所述含氧锗硅层108中的Ge-O复合体的数量减少，从而使得所述含氧锗硅层108中的缺陷数量减少。
本实施例中，在还原性气体氛围下，进行所述还原处理109。其中，所述还原性气体包括H2S、H2或者CO中的一种或多种。
具体的，一方面，所述还原处理109通常在一定高温下进行，在所述高温条件下，所述Ge-O复合体从所述含氧锗硅层108中扩散至外界环境中；另一方面，在所述还原处理109过程中，所述Ge-O复合体中的锗氧键被溶解；此外，在所述还原处理109过程中，所述Ge-O复合体中的Ge键与还原性气体发生化学反应，从而形成气态的生成物从所述含氧锗硅层108中逸出，例如，还原性气体H2或者H2S与Ge键反应形成气态的GeH4。
所述还原处理109的处理温度不宜过低，也不宜过高。若所述还原处理109的处理温度过低，则所述Ge-O复合体从所述含氧锗硅层108中扩散至外界环境中的数量少，所述Ge-O复合体中的锗氧键被溶解的量少，且所述Ge-O复合体中的Ge键与还原性气体发生化学反应的反应速率过慢；若所述还原处理109的处理温度过高，则所述还原性气体可能扩散进入所述锗硅层102中，对形成的半导体器件的沟道区造成不良影响。
为此，本实施例中，所述还原处理109的处理温度在550℃～850℃范围内。
此外，为了保证所述含氧锗硅层108表面的锗含量降低，且避免对锗硅层102造成不良影响，所述还原处理109的处理时长不宜过短也不宜过长。为此，本实施例中，所述还原处理109的处理时长在30min～2h范围内。
本实施例中，所述还原处理109适于降低所述含氧锗硅层108表面的锗含量。在其他实施例中，所述还原处理还可以降低部分厚度或者全部厚度的含氧锗硅层中的锗含量。
参考图7，在进行所述还原处理109(参考图6)之后，对所述含氧锗硅层108表面进行再氧化处理110。
前述在进行了还原处理109之后，所述含氧锗硅层108表面的锗含量降低，使得所述含氧锗硅层108表面材料为富硅氧化物；为此，本实施例中，对所述含氧锗硅层108表面进行再氧化处理110，从而对所述富硅氧化物进一步进行氧化，在所述含氧锗硅层108表面形成氧化硅层111。
所述氧化硅层111为后续形成高质量的高k栅介质层提供工艺基础，且后续形成的高k栅介质层与所述氧化物层111之间也具有良好的界面性能。
本实施例中，采用快速热退火(flash anneal)工艺进行所述再氧化处理110。
所述再氧化处理110的处理温度不宜过低，也不宜过高。若所述再氧化处理110的处理温度过低，则对所述含氧锗硅层108表面的氧化程度过弱；若所述再氧化处理110的处理温度过高，可能会对所述基底内的掺杂区浓度分布造成不良影响。
为此，本实施例中，所述再氧化处理110的工艺参数包括：O2流量为5sccm～50sccm，处理温度在600℃～800℃范围内。
本实施例中，在进行所述还原处理109之后、进行所述再氧化处理110之前，还可以包括：对所述含氧锗硅层108表面进行清洗处理。所述清洗处理有利于减少所述含氧锗硅层108表面的杂质，提高所述再氧化处理110形成的氧化硅层111的质量。
参考图8，在进行所述还原处理109之后，在所述含氧锗硅层108上形成高k栅介质层116。
本实施例中，由于所述含氧锗硅层108表面形成有氧化硅层111，为此，形成的所述高k栅介质层116位于所述氧化硅层111表面。此外，本实施例中，形成的所述高k栅介质层116还位于所述层间介质层106侧壁和顶部上，后续会去除位于所述层间介质层106顶部上的高k栅介质层116。
所述高k栅介质层116的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质层116的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层116。本实施例中，所述高k栅介质层116的材料为HfO2，所述高k栅介质层116的厚度为5埃至15埃，采用原子层沉积工艺形成所述高k栅介质层116。
本实施例中，由于所述含氧锗硅层108中的缺陷数量减少，使得在所述含氧锗硅层108上形成的高k栅介质层116质量得到提高，且所述高k栅介质层116与所述含氧锗硅层108之间的界面性能得到改善。同时，由于所述含氧锗硅层108中的缺陷数量减少，使得形成的半导体器件中漏电问题得到改善。
此外，在形成所述高k栅介质层116之前，在所述含氧锗硅层108表面形成有氧化硅层111，所述氧化硅层111有利于进一步的提高形成的高k栅介质层111的质量。
参考图9，在含氧氛围下，对所述高k栅介质层116进行退火处理117。
具体地，所述退火处理117在O2氛围下进行。
受到高k栅介质层116形成工艺的影响，所述高k栅介质层116内易形成缺陷，所述缺陷包括氧空位、悬挂键和未成键离子中的一种或多种。本实施例中，所述高k栅介质层116内含有氧空位缺陷。
在所述退火处理117过程中，所述氧离子向所述高k栅介质层116内扩散，使所述高k栅介质层116内的氧空位缺陷含量减少。具体的，所述氧离子扩散进入高k栅介质层116中占据氧空位位置，从而减小高k栅介质层116中氧空位缺陷含量，进而改善高k栅介质层116的介电弛豫问题，改善半导体器件的正偏压-温度不稳定特性和负偏压-温度不稳定特性。
所述退火处理117还有利于钝化高k栅介质层116内的悬挂键或未成键离子，从而减小高k栅介质层116内悬挂键含量或未成键离子含量。
本实施例中，采用尖峰退火工艺进行所述退火处理117，所述退火处理117的退火温度在800℃～950℃范围内。
参考图10，在所述高k栅介质层116上形成金属栅极118。
本实施例中，所述金属栅极118顶部与所述层间介质层106顶部齐平。
所述金属栅极118的材料为Al、Cu、W、Ag、Au、Pt、Ni或Ti中的一种或多种；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述金属栅极118。本实施例中，所述金属栅极118的材料为W；采用金属有机化学气相沉积工艺形成所述金属栅极118。
形成所述金属栅极118的工艺步骤包括：在所述高k栅介质层116上形成金属膜，所述金属膜顶部高于所述层间介质层106顶部；研磨去除高于所述层间介质层106顶部的金属膜形成所述金属栅极118，且还研磨去除高于所述层间介质层106顶部的高k栅介质层116。
需要说明的是，在其他实施例中，还可以采用先栅(gate first)工艺形成所述半导体器件；相应的，在形成所述金属栅极之后，还包括：图形化所述金属栅极、高k栅介质层以及含氧锗硅层，在所述基底上形成栅极结构，且所述栅极结构露出部分基底表面；在所述栅极结构两侧的基底内形成源漏掺杂区。
相应的，本发明还提供一种采用上述方法形成的半导体器件，参考图10，所述半导体器件包括：
基底，所述基底包括衬底101以及位于所述衬底101上的锗硅层102；
位于所述锗硅层102上的含氧锗硅层108；
位于所述含氧锗硅层108上的高k栅介质层116；
位于所述高k栅介质层116上的金属栅极118。
以下将结合附图对本发明实施例提供的半导体器件进行详细说明。
本实施例中，所述基底包括第一区域I以及第二区域II，所述第一区域I为PMOS区域，所述第二区域II为NMOS区域。在其他实施例中，所述基底还可以仅包括PMOS区域或者NMOS区域。
有关所述衬底101以及锗硅层102的详细说明可参考前述实施例的说明，在此不再赘述。
本实施例中，所述含氧锗硅层108位于部分锗硅层102上，且所述锗硅层102上还具有层间介质层106。
所述含氧锗硅层108可以起到改善沟道区与高k栅介质层116之间界面性能的作用。本实施例中，所述半导体器件还包括：位于所述含氧锗硅层108与所述高k栅介质层116之间的氧化硅层111。所述氧化硅层111可以进一步的改善所述含氧锗硅层108与高k栅介质层116之间的界面性能。
有关所述高k栅介质层116以及金属栅极118的详细说明可参考前述实施例的相应描述，在此不再赘述。
所述含氧锗硅层108、高k栅介质层116以及金属栅极118构成所述半导体器件的栅极结构；所述半导体器件还包括：位于所述栅极结构两侧的基底内的源漏掺杂区105。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上的锗硅层；
对所述锗硅层进行氧化处理，在所述锗硅层上形成含氧锗硅层；
对所述含氧锗硅层表面进行还原处理，降低所述含氧锗硅层中的锗含量；
在进行所述还原处理后，在所述含氧锗硅层上形成高k栅介质层；
在所述高k栅介质层上形成金属栅极。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，在还原性气体氛围下进行所述还原处理。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述还原性气体包括H2S、H2或者CO中的一种或多种。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述还原处理的处理温度在550℃～850℃范围内。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述还原处理的处理时长在30min～2h范围内。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，在进行所述还原处理之前，所述含氧锗硅层的厚度在8埃～20埃范围内。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述还原处理适于降低所述含氧锗硅层表面的锗含量。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，在进行所述还原处理后、形成所述高k栅介质层之前，还包括：对所述含氧锗硅层表面进行再氧化处理，在所述含氧锗硅层上形成氧化硅层。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，采用快速热退火工艺进行所述再氧化处理。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述再氧化处理的工艺参数包括：O2流量为5sccm～50sccm，处理温度在600℃～800℃范围内。
11.如权利要求8所述的半导体器件的形成方法，其特征在于，在进行所述还原处理后、进行所述再氧化处理之前，还包括：对所述含氧锗硅层表面进行清洗处理。
12.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化处理采用的工艺为热氧化工艺。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述金属栅极之前，还包括：在含氧氛围下，对所述高k栅介质层进行退火处理。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，采用尖峰退火工艺进行所述退火处理，所述退火处理的退火温度在800℃～950℃范围内。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，所述衬底的材料为硅、锗、锗化硅、碳化硅或砷化镓。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，采用后栅工艺形成所述半导体器件；在进行所述氧化处理之前，还包括：
在部分所述锗硅层上形成伪栅结构；
在所述伪栅结构两侧的基底内形成源漏掺杂区；
在所述伪栅结构露出的锗硅层上形成层间介质层，且所述层间介质层露出所述伪栅结构顶部；
在形成所述层间介质层之后，去除所述伪栅结构，露出部分锗硅层表面。
17.如权利要求16所述的半导体器件的形成方法，其特征在于，形成所述源漏掺杂区的工艺步骤包括：刻蚀去除位于所述伪栅结构两侧的部分厚度的基底，形成凹槽；在所述凹槽内填充满应力层；在形成所述应力层的工艺过程中进行原位掺杂，形成所述源漏掺杂区；或者，在形成所述应力层之后对所述应力层进行掺杂，形成所述源漏掺杂区。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，采用先栅工艺形成所述半导体器件；在形成所述金属栅极之后，还包括：图形化所述金属栅极、高k栅介质层以及含氧锗硅层，在所述基底上形成栅极结构，且所述栅极结构露出部分基底表面；在所述栅极结构两侧的基底内形成源漏掺杂区。
19.一种半导体器件，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上的锗硅层；
位于所述锗硅层上的含氧锗硅层；
位于所述含氧锗硅层上的高k栅介质层；
位于所述高k栅介质层上的金属栅极；
所述半导体器件还包括：位于所述含氧锗硅层与所述高k栅介质层之间的氧化硅层。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020079507A1 (en) * | 2000-12-27 | 2002-06-27 | Shim Kyu Hwan | SiGe MODFET with a metal-oxide film and method for fabricating the same |
| US20050148162A1 (en) * | 2004-01-02 | 2005-07-07 | Huajie Chen | Method of preventing surface roughening during hydrogen pre-bake of SiGe substrates using chlorine containing gases |
| CN105322014A (zh) * | 2014-06-27 | 2016-02-10 | 台湾积体电路制造股份有限公司 | Sram finfet器件的结构和方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020079507A1 (en) * | 2000-12-27 | 2002-06-27 | Shim Kyu Hwan | SiGe MODFET with a metal-oxide film and method for fabricating the same |
| US20050148162A1 (en) * | 2004-01-02 | 2005-07-07 | Huajie Chen | Method of preventing surface roughening during hydrogen pre-bake of SiGe substrates using chlorine containing gases |
| CN105322014A (zh) * | 2014-06-27 | 2016-02-10 | 台湾积体电路制造股份有限公司 | Sram finfet器件的结构和方法 |
Non-Patent Citations (2)
| Title |
|---|
| High Mobility SiGe p-Channel Metal–Oxide–Semiconductor;Jungwoo Oh,etal.;《Japanese Journal of Applied Physics》;20090420;全文 * |
| Interface Engineering for Atomic Layer Deposited Alumina Gate Dielectric on SiGe Substrates;Liangliang Zhang，et al.;《ACS Appl. Mater. Interface》;20160712;论文第5-8页及图8-11 * |
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