DE102015106573A1 - Struktur und verfahren für spam-finfet-bauelement - Google Patents

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Abstract

Die vorliegende Offenbarung stellt eine Ausführungsform eines finnenartigen Feldeffekttransistor(FinFET)-Bauelements bereit. Das Bauelement umfasst eine erste Finnenstruktur, die über einer n-FinFET(NFET)-Zone eines Substrates angeordnet ist. Die erste Firmenstruktur umfasst eine Silizium(Si)-Schicht, eine Siliziumgermaniumoxid(SiGeO)-Schicht, die über der Siliziumschicht angeordnet ist, und ein Germanium(Ge)-Merkmal, das über der SiGeO-Schicht angeordnet ist. Das Bauelement umfasst auch eine zweite Finnenstruktur über dem Substrat in einer p-FinFET(PFET)-Zone. Die zweite Finnenstruktur umfasst die Silizium(Si)-Schicht, eine ausgesparte Siliziumgermaniumoxid(SiGeO)-Schicht, die über der Siliziumschicht angeordnet ist, eine epitaktische Siliziumgermanium(SiGe)-Schicht, die über der ausgesparten SiGeO-Schicht angeordnet ist, und das Germanium(Ge)-Merkmal, das über der epitaktischen SiGe-Schicht angeordnet ist.

Description

  • STRUKTUR UND VERFAHREN FÜR SRAM-FINFET-BAUELEMENT
  • Diese Anwendung bezieht sich auf die Patentanmeldungen mit US-Seriennr. 13/740,373, eingereicht am 14. Januar 2013, als „Semiconductor Device and Fabricating the Same”; US-Seriennr. 13/902,322 eingereicht am 24. Mai 2013 als ”FinFET Device and Method of Fabricating Same”; US-Seriennr. 13/934,992 eingereicht am 3. Juli 2013 als „Fin Structure of Semiconductor Device”; US-Seriennr. 14/155,793, eingereicht am 15. Januar 2014 als „Semiconductor Device and Formation Thereof”; US-Seriennr. 14/254,072 eingereicht am 16. April 2014, als „A Method and Structure for FinFET Device”; und US-Seriennr. 14/254,035 eingereicht am 16. April 2014, als „FinFET Device With High-K Metal Gate Stack”, deren gesamte Offenbarungen hiermit durch Bezugnahme aufgenommen werden.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Schaltungen (IC) ist exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h., die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Herstellungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der zugehörigen Kosten.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt. Beispielsweise wurde ein dreidimensionaler Transistor wie ein finnenartiger Feldeffekttransistor (FinFET) eingeführt, um einen Planartransistor zu ersetzen. Obwohl vorhandene FinFET-Bauelemente und Verfahren zur Fertigung von FinFET-Bauelementen für ihre Verwendungszwecke generell geeignet waren, waren sie nicht vollständig in jeder Hinsicht zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale in den Zeichnungen nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der veranschaulichten Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen eines FinFET-Bauelements gemäß einigen Ausführungsformen.
  • 2 ist eine diagrammatische perspektivische Ansicht eines beispielhaften FinFET-Bauelements, das gemäß einigen Ausführungsformen Prozessen unterzogen wird.
  • Die 3A–3B, 4A–4B, 5A–5B und 6A–6B sind diagrammatische perspektivische Ansichten eines beispielhaften FinFET-Bauelements in Herstellungsstufen gemäß dem Verfahren von 1.
  • 7A ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 6A in Herstellungsstufen gemäß dem Verfahren von 1.
  • 7B ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie B-B in 6B in Herstellungsstufen gemäß dem Verfahren von 1.
  • Die 7C–7D, 8A–8B, 9A–9B, 10A–10B und 11A–11B sind diagrammatische perspektivische Ansichten eines FinFET-Bauelements, das gemäß einigen Ausführungsformen Prozessen unterzogen wird.
  • 11C ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 11A in Herstellungsstufen gemäß dem Verfahren von 1.
  • 11D ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie AA-AA in 11A in Herstellungsstufen gemäß dem Verfahren von 1.
  • 11E ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie B-B in 11B in Herstellungsstufen gemäß dem Verfahren von 1.
  • 11F ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie BB-BB in 11B in Herstellungsstufen gemäß dem Verfahren von 1.
  • 12 ist ein weiteres Flussdiagramm eines beispielhaften Verfahrens für das Herstellen eines FinFET-Bauelements gemäß einigen Ausführungsformen.
  • Die 13A–13B, 14A–14B, 15A–15B, 16A–16B, 17A–17B und 18A–18B sind diagrammatische perspektivische Ansichten eines FinFET-Bauelements, das gemäß einigen Ausführungsformen Prozessen unterzogen wird.
  • 18C ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie B-B in 18B in Herstellungsstufen gemäß dem Verfahren von 12.
  • 18D ist eine Schnittdarstellung eines beispielhaften FinFET-Bauelements entlang der Linie BB-BB in 18B in Herstellungsstufen gemäß dem Verfahren von 12.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale der Erfindung zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Die vorliegende Offenbarung ist auf ein finnenartiges Feldeffekttransistor(FinFET)-Bauelement oder eine FinFET-Vorrichtung gerichtet, ist aber nicht anderweitig begrenzt. Das FinFET-Bauelement kann beispielsweise ein komplementäres Metalloxid-Halbleiter(CMOS)-Bauelement sein, das ein P-Metalloxidhalbleiter(PMOS)-FinFET-Bauelement und ein N-Metalloxidhalbleiter(NMOS)-FinFET-Bauelement umfasst. Die folgende Offenbarung fährt mit einem Beispiel eines FinFET fort, um verschiedene Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es versteht sich jedoch, dass die Anwendung nicht auf eine spezielle Bauelementeart begrenzt werden sollte, ausgenommen wie speziell beansprucht.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 1000, um ein FinFET-Bauelement 200 gemäß einigen Ausführungsformen herzustellen. Es ist jedoch offensichtlich, dass zusätzliche Schritte vor, während und nach dem Verfahren implementiert und einige der beschriebenen Schritte für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Das FinFET-Bauelement 200 und das Verfahren 1000 zu seiner Herstellung werden gemeinsam unter Bezugnahme auf verschiedene Figuren beschrieben.
  • Unter Bezugnahme auf die 1 und 2 beginnt das Verfahren 1000 bei Stufe 1002 mit dem Bereitstellen eines Substrates 210. Das Substrat 210 kann ein Bulk-Siliziumsubstrat umfassen. Alternativ kann das Substrat 210 einen Elementhalbleiter wie Silizium oder Germanium in einer kristallinen Struktur; einen Verbindungshalbleiter wie Siliziumgermanium, Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen davon umfassen.
  • Bei einer weiteren Ausführungsform weist das Substrat 210 eine Silizium-auf-Isolator(SOI)-Struktur mit einer Isolatorschicht in dem Substrat auf. Eine beispielhafte Isolatorschicht kann eine vergrabene Oxidschicht (BOX) sein. Das SOI-Substrat kann unter Verwendung von Trennung durch Implantation von Sauerstoff (SIMOX), Waferbonden und/oder anderen geeigneten Verfahren hergestellt sein.
  • Bei der vorliegenden Ausführungsform umfasst das Substrat 210 eine erste Halbleitermaterialschicht 212, eine zweite Halbleitermaterialschicht 214, die über der ersten Halbleitermaterialschicht 212 angeordnet ist, und eine dritte Halbleitermaterialschicht 216, die über der zweiten Halbleitermaterialschicht 214 angeordnet ist. Die zweiten und dritten Halbleitermaterialschichten 214 und 216 unterscheiden sich voneinander. Die zweite Halbleitermaterialschicht 214 weist eine erste Gitterkonstante auf und die dritte Halbleitermaterialschicht 216 weist eine zweite Gitterkonstante auf, die sich von der ersten Gitterkonstante unterscheidet. Bei der vorliegenden Ausführungsform umfasst die zweite Halbleitermaterialschicht 214 Siliziumgermanium (SiGe) und die ersten und die dritten Halbleitermaterialschichten 212 und 216 umfassen Silizium (Si). In verschiedenen Beispielen können die ersten, die zweiten und die dritten Halbleitermaterialschichten 212, 214 und 216 Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminiumgalliumarsenid (AlGaAs), Siliziumgermanium (SiGe), Galliumarsenidphosphid (GaAsP) oder andere geeignete Materialien umfassen. Bei der vorliegenden Ausführungsform werden die zweiten und dritten Halbleitermaterialschichten 214 und 216 durch Epitaxialwachstum abgeschieden, was als Überdeckungskanal-epi bezeichnet wird. In verschiedenen Beispielen umfassen die epitaktischen Prozesse CVD-Abscheidungstechniken (z. B. Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • Unter weiterer Bezugnahme auf die 1 und 2 fährt das Verfahren 1000 mit Stufe 1004 fort, indem die ersten Finnenstrukturen 220 und Gräben 230 im Substrat 210 gebildet werden. Bei einer Ausführungsform wird eine strukturierte Finnenhartmasken(FHM)-Schicht 222 über dem Substrat 210 gebildet. Die strukturierte FHM-Schicht 222 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum. Die strukturierte Hartmaskenschicht 222 kann eine einzelne Materialschicht oder mehrere Materialschichten umfassen. Die strukturierte FHM-Schicht 222 kann durch Abscheiden einer Materialschicht anhand Thermooxidation, chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder jedes anderen geeigneten Verfahrens, Bilden einer strukturierten Fotolack(Resist)-Schicht anhand eines Lithografieprozesses und Ätzen der Materialschicht durch die Öffnungen der strukturierten Fotolackschicht, um die strukturierte FHM-Schicht 222 zu bilden, gebildet werden.
  • Das Substrat 210 wird dann durch die strukturierte FHM-Schicht 222 geätzt, um die ersten Finnenstrukturen 220 und die Gräben 230 im Substrat 210 zu bilden. Bei einer weiteren Ausführungsform wird bei der strukturierten Fotolackschicht direkt die strukturierte FHM-Schicht 222 als eine Ätzmaske des Ätzprozesses verwendet, um die ersten Finnenstrukturen 220 und die Gräben 230 im Substrat 210 zu bilden. Der Ätzprozess kann ein Nassätzen oder ein Trockenätzen umfassen. Bei einer Ausführungsform umfasst die Nassätzlösung ein Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH30OOH-Lösung oder eine andere geeignete Lösung.
  • Bei der vorliegenden Ausführungsform wird die Ätztiefe gesteuert, sodass die dritten und die zweiten Halbleitermaterialschichten 216 und 214 freigelegt werden, während ein Abschnitt der ersten Halbleitermaterialschicht 212 im Graben 230 freigelegt wird. Daher wird die erste Finnenstruktur 220 gebildet, sodass sie die dritte Halbleitermaterialschicht 216 als oberen Abschnitt, die zweite Halbleitermaterialschicht 214 als Mittelabschnitt und die erste Halbleitermaterialschicht 212 als unteren Abschnitt aufweist.
  • Die vorhergehende Erörterung in Bezug auf die 1 und 2 findet auf ein Verfahren zur Herstellung von entweder einem n-FinFET(NFET)-Bauelement und/oder einem p-FinFET(PFET)-Bauelement Anwendung. Der nachfolgend beschriebene Prozess, erörtert den Prozess der Herstellung von entweder einem NFET-Bauelement und/oder einem PFET-Bauelement. Bei einer Ausführungsform umfasst das FinFET-Bauelement 200 ein NFET-Bauelement, das mit der Bezugsnummer 200A gekennzeichnet ist und als das NFET-Bauelement 200A bezeichnet wird. Das FinFET-Bauelement 200 umfasst auch ein PFET-Bauelement, das mit der Bezugsnummer 200B gekennzeichnet ist und als das PFET-Bauelement 200B bezeichnet wird.
  • Unter Bezugnahme auf die 1 und 3A–3B fährt das Verfahren 1000 mit Stufe 1006 fort, indem die zweite Halbleitermaterialschicht 214 in dem NFET-Bauelement 200A in eine Halbleiteroxidschicht 324 umgewandelt wird. Bei einer Ausführungsform wird zuerst eine strukturierte Oxidationshartmaske (OHM) 310 über dem Substrat 210 gebildet, was das Umhüllen eines Abschnitts der ersten Finnenstrukturen 220 umfasst. Die strukturierte OHM 310 deckt den PFET-200B ab, während das NFET-Bauelement 200A während der Stufe des Umwandelns der zweiten Halbleitermaterialschicht 214 in dem NFET-Bauelement 200A in die Halbleiteroxidschicht 324 unabgedeckt gelassen wird.
  • Die strukturierte OHM-Schicht 310 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder jedes andere geeignete Dielektrikum umfassen. Die strukturierte OHM-Schicht 310 kann durch Abscheiden einer Materialschicht anhand Thermooxidation, chemischer CVD, ALD oder jedem anderen geeigneten Verfahren, Bilden einer strukturierten Fotolack(Resist)-Schicht durch einen Lithografieprozess und Ätzen der Materialschicht durch die Öffnungen der strukturierten Fotolackschicht, um die strukturierte OHM-Schicht 310 zu bilden, gebildet werden.
  • Bei der vorliegenden Ausführungsform wird ein Thermooxidationsverfahren ausgeführt, um die zweite Halbleitermaterialschicht 214 in dem NFET-Bauelement 200A in die Halbleiteroxidschicht 324 umzuwandeln. Bei einer Ausführungsform wird der Thermooxidationsprozess in einer Sauerstoffumgebung ausgeführt. Bei einer weiteren Ausführungsform wird das Thermooxidationsverfahren in einer Kombination aus Dampfumgebung und Sauerstoffumgebung ausgeführt. Bei einer Ausführungsform wird das Thermooxidationsverfahren gesteuert, sodass die zweite Halbleitermaterialschicht 214 viel schneller als die ersten und dritten Halbleitermaterialschichten 212 und 216 oxidiert. Daher sind die äußeren Schichten der ersten und dritten oxidierten Halbleitermaterialschichten 212 und 216 ziemlich dünn. Nach dem Oxidationsvorgang wird ein Reinigungsverfahren ausgeführt, um die oxidierten äußeren Schichten der ersten und dritten Halbleiterschichten 212 und 216 zu entfernen. Das Reinigungsverfahren kann unter Verwendung von verdünnter Fluss(DHF)-Säure ausgeführt werden.
  • Nach dem Thermooxidationsverfahren weisen die ersten Finnenstrukturen 220 im NFET-Bauelement 200A unterschiedliche Strukturen auf wie diejenigen im PFET-Bauelement 200B. Der Eindeutigkeit halber und zur besseren Beschreibung wird die erste Finnenstruktur 220 im NFET-Bauelement 200A als eine zweite Finnenstruktur 330 bezeichnet. Daher weist die zweite Finnenstruktur 330 die dritte Halbleitermaterialschicht 216 als oberen Abschnitt, die Halbleiteroxidschicht 324 als Mittelabschnitt und die erste Halbleitermaterialschicht 212 als unteren Abschnitt auf. Die Halbleiteroxidschicht 324 übt eine entsprechende Beanspruchung auf die dritte Halbleitermaterialschicht 216 in der zweiten Finnenstruktur 330 aus, wo ein Gatekanal zu definieren ist, der einer Gatezone unterliegt, die später beschrieben wird.
  • Bei einer Ausführungsform umfasst die zweite Halbleitermaterialschicht 214 (SiGe) Siliziumgermanium, die Halbleiteroxidschicht 324 umfasst Siliziumgermaniumoxid (SiGeO) und die ersten und die dritten Halbleitermaterialschichten 212 und 216 umfassen (Si) Silizium.
  • Bei einer alternativen Ausführungsform wird das Bilden der OHM 310 während der Stufe 1006 übersprungen und die ersten Finnenstrukturen 220 im NFET-Bauelement 200A und dem PFET-Bauelement 200B werden bei der Thermooxidation freigelegt. Die zweite Halbleitermaterialschicht 214 der ersten Finnenstrukturen 220 in sowohl dem NFET-Bauelement 200A als auch dem PFET-Bauelement 200B werden in die Halbleiteroxidschicht 324 umgewandelt.
  • Die folgende Beschreibung ist an die Ausführungsform gerichtet, die nur die Halbleiteroxidschicht 324 im NFET-Bauelement 200A aufweist. Der Fachmann sollte auch erkennen, dass das Verfahren 1000 in ähnlicher Weise auf verschiedene Ausführungsformen wie die Ausführungsform, welche die Halbleiteroxidschicht 324 sowohl im NFET-Bauelement 200A als auch PFET-Bauelement 200B aufweist, Anwendung findet.
  • Unter Bezugnahme auf die 1 und 4A–4B fährt das Verfahren 1000 mit Stufe 1008 mit dem Abscheiden einer Auskleidung 405 über dem Substrat 210 und dann Füllen des Grabens 230 mit einer Dielektrikumschicht 410 in dem NFET 200A und dem PFET-200B fort. Zuerst wird die strukturierte OHM-Schicht 310 durch einen Ätzprozess wie ein selektives Nassätzen entfernt. Bei der vorliegenden Ausführungsform wird die Auskleidung 405 dann über dem Substrat 210 abgeschieden, einschließlich des konformen Umhüllens der ersten und zweiten Finnenstrukturen 220 und 330. Die Auskleidung 405 kann Siliziumnitrid, Siliziumoxinitrid, Aluminiumoxid oder andere geeignete Materialien umfassen. Bei einer Ausführungsform wird die Auskleidung 405 durch ALD abgeschieden, um eine geeignete Filmdeckung des Umhüllens der ersten und zweiten Finnenstrukturen 220 und 330 zu erreichen. Alternativ kann die Auskleidung 405 durch CVD, physikalische Gasphasenabscheidung (PVD) oder andere geeignete Techniken abgeschieden werden. Bei der vorliegenden Ausführungsform ist die Auskleidung 405 als eine Pufferschicht konzipiert, um zu verhindern, dass die zweite Halbleitermaterialschicht 214 weiter im nachgeschalteten oder späteren Prozess oxidiert wird, und als eine Ausdiffundierungsbarriere der zweiten Halbleitermaterialschicht 214, die im Detail nachfolgend beschrieben wird.
  • Die Dielektrikumschicht 410 wird über der Auskleidung 405 im Substrat 210 abgeschieden, einschließlich des Ausfüllens des Grabens 230, in beiden von dem NFET 200A und dem PFET 200B. Die Dielektrikumschicht 410 kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Aufschleuderglas, Aufschleuderpolymer oder andere geeignete Materialien oder Kombinationen davon umfassen. Die Dielektrikumschicht 410 kann durch CVD, physikalische Gasphasenabscheidung (PVD), ALD, Thermooxidation, Rotationsbeschichtung oder andere geeignete Techniken oder eine Kombination davon abgeschieden werden. Wie zuvor erwähnt, stellt das Abdecken der ersten und zweiten Finnenstrukturen 220 und 330 durch die Auskleidung 405 einen Puffer gegen nachteilige Auswirkungen bereit, die während des Bildens der Dielektrikumschicht 410 induziert werden, wie beim Warmhärteprozess für die Dielektrikumschicht 410.
  • Ein CMP-Prozess kann danach ausgeführt werden, um übermäßige Auskleidung 405 und die Dielektrikumschicht 410 sowie die FHM 222 zu entfernen und die obere Fläche des NFET-Bauelements 200A und des PFET-Bauelements 200B zu planarisieren.
  • Unter Bezugnahme auf die 1 und 5A–5B fährt das Verfahren 1000 mit Stufe 1010 mit dem Aussparen der Auskleidung 405 und der Dielektrikumschicht 410 in dem NFET-Bauelement 200A und dem PFET-Bauelement 200B fort. Die Auskleidung 405 und die Dielektrikumschicht 410 werden durch geeignete Ätzprozesse wie ein selektives Nassätzen, ein selektives Trockenätzen oder eine Kombination davon ausgespart. Alternativ wird die Auskleidung 405 und die Dielektrikumschicht 410 durch eine strukturierte Fotolackschicht ausgespart, die über dem NFET-Bauelement 200A und dem PFET-Bauelement 200B gebildet wird. Bei der vorliegenden Ausführungsform werden die Aussparprozesse gesteuert, um die dritte Halbleiterschicht 216 sowohl im NFET-Bauelement 200A als auch im PFET-Bauelement 200B vollständig freizulegen.
  • Unter Bezugnahme auf die 1 und 6A–6B fährt das Verfahren 1000 mit Stufe 1012 und dem Umhüllen der freigelegten dritten Halbleitermaterialschicht 216 in den ersten und zweiten Finnenstrukturen 220 und 330 durch eine vierte Halbleitermaterialschicht 420 und eine Oxidverkappungsschicht 425 über der vierten Halbleitermaterialschicht 420 fort. Bei einer Ausführungsform umfasst die vierte Halbleitermaterialschicht 420 eine Ge-Schicht, während die dritte Halbleitermaterialschicht eine Si-Schicht umfasst. Bei einer weiteren Ausführungsform umfasst die vierte Halbleitermaterialschicht 420 eine SiGe-Schicht, während die dritte Halbleitermaterialschicht eine Si-Schicht umfasst. Die vierte Halbleitermaterialschicht 420 und die Oxidverkappungsschicht 425 können durch CVD, ALD, PVD oder andere geeignete Prozesse abgeschieden werden.
  • Unter Bezugnahme auf die 1 und 7A–7B fährt das Verfahren 1000 mit Stufe 1014 mit dem Ausführen eines Hochtemperaturglühens fort, um Ge zu verdichten und Ge-Merkmale 430 als der obere Abschnitt der ersten und zweiten Finnenstrukturen 220 und 330 zu bilden. Bei einer Ausführungsform ist der Temperaturbereich ungefähr 800°C bis zu ungefähr 1100°C. Bei der vorliegenden Ausführungsform ist die dritte Halbleitermaterialschicht 216 eine Si-Schicht und die vierte Halbleitermaterialschicht 420 ist eine Ge-Schicht oder SiGe-Schicht. Während des Hochtemperaturglühens verdichtet sich Ge von der Ge(oder SiGe-)-Schicht 420, um sich in einem Mittelteil 435 des oberen Abschnitts zu konzentrieren, während sich eine Siliziumoxidschicht als äußere Schicht 436 des oberen Abschnitts der ersten und zweiten Finnenstrukturen 220 und 330 bildet. Bei der vorliegenden Ausführungsform wird der Hochtemperaturglühprozess gesteuert, sodass der Mittelteil 435 des oberen Abschnitts ein reines Ge-Merkmal 430 ist. Nach dem Glühprozess wird die äußere Siliziumoxidschicht 436 durch einen geeigneten Ätzprozess wie ein selektives Nassätzen entfernt. Daher ersetzt das Ge-Merkmal 430 die dritte Halbleitermaterialschicht 216 als die oberen Abschnitte der ersten und zweiten Firmenstrukturen 220 und 330, die entsprechend als dritte und vierte Firmenstrukturen 440 und 445 bezeichnet werden, wie gezeigt in den 7C und 7D. Das Ge-Merkmal 430, das durch Verdichten von Ge in einem Hochtemperaturglühen gebildet wird, stellt den Vorteil von geringen epitaktischen Defekten bereit.
  • Bei einigen Ausführungsformen umfasst das FinFET-Bauelement 200 Source-/Drain(S/D)-Zonen und Gatezonen. Zur Unterstützung der Ausführungsform ist eine der S/D-Zonen eine Source-Zone und eine andere der S/D-Zonen ist eine Drain-Zone. Die S/D-Zonen sind durch die Gatezone getrennt. Der Eindeutigkeit halber und zur besseren Beschreibung werden die S/D-Zonen und die Gatezone im NFET-Bauelement 200A als erste S/D-Zonen 450A und erste Gatezonen 460A bezeichnet; die S/D-Zonen und die Gatezonen im PFET-Bauelement 200B werden als zweite S/D-Zonen 450B und zweite Gatezonen 460B bezeichnet.
  • Unter Bezugnahme auf die 1 und 8A–8B fährt das Verfahren 1000 mit Stufe 1016 anhand des Bildens eines Gatestapels 510 und von Seitenwand-Abstandselementen 520 an Seitenwänden des Gatestapels 510 in den ersten und zweiten Gatezonen 460A und 460B fort. Bei einer Ausführungsform ist unter Verwendung eines Gate-Last-Prozesses der Gatestapel 510 ein Dummygate und er wird durch den endgültigen Gatestapel bei einer anschließenden Stufe ersetzt. Insbesondere sind nach Prozessen mit hoher Temperatur wie thermisches Glühen für die S/D-Aktivierung während des Bildens der Sources/Drains die Dummygatestapel 510 später durch eine High-k-Dielektrikumschicht (HK) und eine Metallgateelektrode (MG) zu ersetzen.
  • Bei einer Ausführungsform wird eine Dummydielektrikumschicht 505 über dem Substrat 210 abgeschieden einschließlich des Umhüllens der dritten und vierten Finnenstrukturen 430 und 440. Die Dummydielektrikumschicht 505 ist konzipiert, die dritten und vierten Finnenstrukturen 440 und 445 während eines anschließenden Prozesses des Bildens von Dummygatestapeln, der später beschrieben wird, zu schützen. Die Dummydielektrikumschicht 505 kann mittels ALD, CVD, PVD und andere geeignete Techniken abgeschieden werden. Bei einer Ausführungsform umfasst die Dummydielektrikumschicht 505 Siliziumoxid.
  • Der Dummygatestapel 510 wird über dem Substrat 210 gebildet und ist teilweise über der vierten Firmenstruktur 445 in der ersten Gatezone 460A und der dritten Finnenstruktur 440 in der zweiten Gatezone 460B angeordnet. Bei einer Ausführungsform umfasst der Dummygatestapel 510 eine Dielektrikumschicht 512, eine Elektrodenschicht BB 514 und eine Gatehartmaske (GHM) 516. Der Dummygatestapel 510 wird durch eine geeignete Verfahrensweise einschließlich Abscheiden und Strukturieren gebildet. Der Strukturierungsprozess umfasst weiter Lithografie und Ätzen. In verschiedenen Beispielen umfasst das Abscheiden CVD, physikalische Gasphasenabscheidung (PVD), ALD, Thermooxidation, andere geeignete Techniken oder eine Kombination davon. Der Lithografieprozess umfasst Fotolack(oder Resist)-Beschichtung (z. B. Rotationsbeschichtung), Vorhärten, Maskenausrichten, Belichten, Härten nach Belichten, den Fotolack entwickeln, Spülen, Trocknen (z. B. Nachhärten), andere geeignete Prozesse und/oder Kombinationen davon. Der Ätzprozess umfasst Trockenätzen, Nassätzen und/oder andere Ätzverfahren (z. B. reaktives Ionenätzen).
  • Die Dielektrikumschicht 512 umfasst Siliziumoxid. Alternativ oder zusätzlich kann die Dielektrikumschicht 512 Siliziumnitrid, ein High-k-Dielektrikummaterial oder ein anderes geeignetes Material umfassen. Die Elektrodenschicht 514 kann polykristallines Silizium (Polysilizium) umfassen. Die GHM 516 umfasst ein geeignetes Dielektrikum wie Siliziumnitrid, Siliziumoxinitrid oder Siliziumkarbid. Die Seitenwand-Abstandselemente 520 können ein Dielektrikum wie Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder Kombinationen davon umfassen. Die Seitenwand-Abstandselemente 520 können Mehrfachschichten umfassen. Typische Verfahren zur Bildung der Seitenwand-Abstandselemente 520 umfassen das Abscheiden eines Dielektrikums über dem Gatestapel 510 und dann das anisotrope Zurückätzen des Dielektrikums. Der Rückätzprozess kann ein Mehrstufenätzen umfassen, um Ätzselektivität, Flexibilität und eine gewünschte Überätzsteuerung zu gewinnen.
  • Unter Bezugnahme auf die 1 und 9A–9B fährt das Verfahren 1000 mit Stufe 1018 mit dem Bilden erster S/D-Merkmale 610A in den ersten S/D-Zonen 450A und zweiter S/D-Merkmale 610B in den zweiten S/D-Zonen 450B fort. Bei einer Ausführungsform werden ein Abschnitt des oberen Abschnitts der vierten Finnenstrukturen 445 in der ersten S/D-Zone 450A und ein Abschnitt des oberen Abschnitts der dritten Finnenstrukturen 440 in der zweiten S/D-Zone 450B ausgespart. Der Aussparungsprozess wird gesteuert, sodass ein Abschnitt des Ge-Merkmals 430 in den dritten und vierten Firmenstrukturen 440 und 445 verbleibt. Die ersten S/D-Merkmale 610A und die zweiten S/D-Merkmale 610B werden dann entsprechend auf den ausgesparten dritten und vierten Finnenstrukturen 440 und 450 in den ersten und zweiten S/D-Zonen 450A und 450B epitaktisch gewachsen. Die ersten und die zweiten S/D-Merkmale 610A und 610B umfassen Ge, Si, GaAs, AlGaAs, SiGe, GaAsP oder ein anderes geeignetes Material. Die ersten und die zweiten S/D-Merkmale, 610A und 610B können durch einen oder mehrere Epitaxie- oder epitaktische (epi) Prozesse gebildet werden. Die ersten und die zweiten S/D-Merkmale 610A und 610B können auch dotiert werden, wie beispielsweise während des epi-Prozesses in-situ dotiert werden. Alternativ werden die ersten und die zweiten S/D-Merkmale 610A und 610B nicht in-situ dotiert und es werden Implantationsprozesse (d. h., ein Verbindungsimplantationsprozess) ausgeführt, um die ersten und die zweiten S/D-Merkmale 610A und 610B zu dotieren.
  • Bei einer Ausführungsform werden die ersten S/D-Merkmale 610A durch die epitaktisch gewachsene SiGe-Schicht gebildet, die mit Phosphor dotiert wird, um SiGe:P-S/D-Merkmale zu bilden. Während die zweiten S/D-Merkmale 610B durch die epitaktisch gewachsene GeSn-Schicht gebildet werden, die mit Bor dotiert wird, um GeSnB-S/D-Merkmale zu bilden.
  • Unter Bezugnahme auf die 1 und 10A–10B fährt das Verfahren 1000 mit Stufe 1020 mit dem Bilden einer Zwischenschicht-Dielektrikum(ILD)-Schicht 720 auf dem Substrat 210 zwischen den Spalten der Dummygatestapel 510 fort. Die ILD-Schicht 720 umfasst Siliziumoxid, Siliziumoxinitrid, Low-k-Dielektrikum oder andere geeignete Dielektrika. Die ILD-Schicht 720 kann eine einzelne Schicht oder alternativ mehrfache Schichten umfassen. Die ILD-Schicht 720 wird durch eine geeignete Technik wie CVD, ALD und Aufschleudern (SOG) gebildet. Ein Prozess des chemisch-mechanischen Polierens (CMP) kann danach ausgeführt werden, um eine übermäßige ILD-Schicht 720 zu entfernen und die obere Fläche des SRAM-FinFET-Bauelements 200 zu planarisieren.
  • Bezug nehmend auf die 1 und 10A–10B fährt das Verfahren 100 mit Stufe 1022 mit dem Entfernen der Dummygatestapel 510 in der ersten Gatezone 460A fort, um einen oder mehrere erste Gategräben 810A zu bilden, und in der zweiten Gatezone 460B, um einen oder mehrere zweite Gategräben 810B zu bilden. Der obere Abschnitt der zweiten Firmenstruktur 320 wird im ersten Gategraben 810A freigelegt und der obere Abschnitt der dritten Firmenstruktur 440 wird im zweiten Gategraben 810B freigelegt. Die Dummygatestapel 510 werden durch einen Ätzprozess (wie selektives Nassätzen oder selektives Trockenätzen) entfernt, der konzipiert ist, eine geeignete Ätzselektivität in Bezug auf die dritte Halbleitermaterialschicht 216 im ersten Gategraben 810A und die vierte Halbleitermaterialschicht 445 im zweiten Gategraben 810B aufzuweisen. Der Ätzprozess kann einen oder mehrere Ätzstufen mit entsprechenden Ätzmitteln umfassen. Die Gatehartmaskenschicht 516 und die Abstandselemente 520 werden auch entfernt. Alternativ kann der Dummygatestapel 510 durch eine Reihe von Prozessen entfernt werden, die einen Fotolithografiestrukturier- und Ätzprozess umfassen.
  • Unter Bezugnahme auf die 1 und 11A–11B fährt das Verfahren 1000 mit Stufe 1024 mit dem Bilden von ersten und zweiten High-k-/Metallgate(HK/MG)-Stapeln 910A und 910B über dem Substrat 210 fort, einschließlich des entsprechenden Umhüllens eines Abschnitts der vierten Firmenstrukturen 445 im ersten Gategraben 810A und eines Abschnitts der dritten Finnenstruktur 440 im zweiten Gategraben 810B. Der erste und der zweite HK/MG-Stapel, 910A und 910B umfassen eine Gatedielektrikumschicht und eine Gateelektrode auf dem Gatedielektrikum. Bei einer Ausführungsform umfasst die Gatedielektrikumschicht eine Dielektrikumschicht, die eine hohe Dielektrizitätskonstante aufweist (HK-Dielektrikumschicht größer als die des thermischen Siliziumoxids in der vorliegenden Ausführungsform), und die Gateelektrode umfasst Metall, eine Metalllegierung oder Metallsilizid. Die Bildung der ersten und zweiten HK/MG-Stapel 910A und 910B umfasst Abscheidungen, um verschiedene Gatematerialien zu bilden, und einen CMP-Prozess, um die übermäßigen Gatematerialien zu entfernen und die obere Fläche des NFET-Bauelements 200A und des PFET-Bauelements 200B zu planarisieren.
  • Bei einer Ausführungsform umfasst die Gatedielektrikumschicht eine Zwischenschicht (IL), die durch ein geeignetes Verfahren wie Atomlagenabscheidung (ALD), CVD, Thermooxidation oder Ozonoxidation abgeschieden wird. Die IL umfasst Oxid, HfSiO und Oxynitrid. Eine HK-Dielektrikumschicht wird auf der IL durch eine geeignete Technik wie ALD, CVD, metallorganische CVD (MOCVD), physikalische Gasphasenabscheidung (PVD), eine andere geeignete Technik oder eine Kombination davon abgeschieden. Die HK-Dielektrikumschicht kann LaO, AlO, ZrO, TiO, Ta205, Y203, SrTi03 (STO), BaTi03 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr) Ti03 (BST), Al203, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien umfassen. Die Gatedielektrikumschichten umhüllen den oberen Abschnitt der zweiten Firmenstrukturen 320 in der ersten Gatezone 460A und den oberen Abschnitt der dritten Finnenstrukturen 440 in der zweiten Gatezone 460B.
  • Eine Metallgate(MG)-Elektrode kann eine einzelne Schicht oder alternativ eine mehrschichtige Struktur wie verschiedene Kombinationen einer Metallschicht mit einer Arbeitsfunktion umfassen, um das Betriebsverhalten des Bauelements zu verbessern (Arbeitsfunktionsmetallschicht), Auskleidungsschicht, Benetzungsschicht, Haftschicht und eine leitende Schicht aus Metall, Metalllegierung oder Metallsilizid). Die MG-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, jegliche geeigneten Materialien oder eine Kombination davon umfassen. Die MG-Elektrode kann durch ALD, PVD, CVD oder einen anderen geeigneten Prozess gebildet werden. Die MG-Elektrode kann für den NFET 200A und PFET-200B mit unterschiedlichen Metallschichten separat gebildet werden. Ein CMP-Prozess kann ausgeführt werden, um eine übermäßige MG-Elektrode zu entfernen.
  • Unter Bezugnahme auf die 11C und 11D umfasst im NFET-Bauelement 200A die erste Gatezone 460A die erste HM/MG 910A, welche den oberen Abschnitt der vierten Finnenstruktur 445 umhüllt. Die vierte Finnenstruktur 445 umfasst das Ge-Merkmal 430 als oberen Abschnitt, die Halbleiteroxidschicht 324 als Mittelabschnitt und die erste Halbleitermaterialschicht 212 als unteren Abschnitt. Während des Bildens der Halbleiteroxidschicht 324 in der vierten Firmenstruktur 445 wird daher eine geeignete Gitterdeformation an der ersten Gatezone 460A induziert und diese vergrößert die Elektronenbeweglichkeit in einer Kanalzone in der ersten Gatezone 460A. Die Auskleidung 405 deckt die Seitenwände des unteren und Mittelabschnitts der vierten Finnenstrukturen 445 ab. Die Halbleiteroxidschicht 324 isoliert auch das Ge-Merkmal 430 von der ersten Halbleitermaterialschicht 212, um deren nachteilige Auswirkungen zu vermeiden. Die erste S/D-Zone 450A umfasst SiGeP-S/D-Merkmale 610A über einem ausgesparten Ge-Merkmal 430, das eine epitaktische Bekeimungsschicht bereitstellt.
  • Unter Bezugnahme auf die 11E und 11F umfasst im PFET-Bauelement 200B die zweite Gatezone 460B die zweite HM/MG 910B, welche den oberen Abschnitt der dritten Finnenstruktur 440 umhüllt. Die dritte Finnenstruktur 440 umfasst das Ge-Merkmal 430 als oberen Abschnitt, die SiGe-Schicht 214 als Mittelabschnitt und die erste Halbleitermaterialschicht 212 als unteren Abschnitt. Die Auskleidung 405 deckt die Seitenwände des unteren und Mittelabschnitts der dritten Finnenstrukturen 440 ab. Die zweite S/D-Zone 450B umfasst GeSnB-S/D-Merkmale 610B über einem ausgesparten Ge-Merkmal 430, das eine epitaktische Bekeimungsschicht bereitstellt. Alternativ umfasst die zweite S/D-Zone 450B SiGeSn-S/D-Merkmale.
  • Die Offenbarung beschreibt auch mehrere unterschiedliche Ausführungsformen eines FinFET-Bauelements 200, wie gezeigt in den 12, 13A–13B, 14A–14B, 15A–15B, 16A–16B, 17A–17B und 18A–18D, das gemäß einem Verfahren 2000 hergestellt wird. Die vorliegende Offenbarung wiederholt Bezugsnummern und/oder -zeichen in den verschiedenen Ausführungsformen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Unter Bezugnahme auf die 11 und 13A–13B beginnt das Verfahren 2000 bei Stufe 2002 mittels des Bildens der fünften Finnenstruktur 2220 und der Gräben 2230 in einem Substrat 2210 im NFET 200A und dem PFET-200B. Das Substrat 2210 die zweite Halbleitermaterialschicht 214 über der ersten Halbleitermaterialschicht 212 und die strukturierte FHM 222. Die fünfte Finnenstruktur 22220 und der Graben 2230 werden durch Prozesse wie Lithografie- und Ätzprozesse gebildet. Ein Bilden der fünften Finnenstrukturen 2220 und der Gräben 2230 ist in vielerlei Hinsicht derjenigen, die vorstehend für die erste Finnenstruktur 220 in Verbindung mit 2 erörtert wurde, ähnlich. Eine Tiefe des Ätzprozesses wird derart gesteuert, dass ein Rest der zweiten Halbleitermaterialschicht 214 eine erste Dicke t1 aufweist.
  • Unter Bezugnahme auf die 12 und 14A fährt das Verfahren 2000 mit Stufe 2004 mit dem Erweiternder Tiefe des Grabens 2230 im PFET-200B durch Entfernen eines Abschnitts der zweiten Halbleitermaterialschicht 214 fort. Wie gezeigt verbleibt ein Abschnitt der zweiten Halbleitermaterialschicht 214 im PFET-Bauelement 200B und weist eine zweite Dicke t2 auf, nachdem die Gräben 2230 im PFET-Bauelement 200E erweitert (oder weiter ausgespart) wurden. Der Eindeutigkeit halber und zur besseren Beschreibung werden die fünften Finnenstrukturen 2220 im PFET als sechste Finnenstrukturen 2234 bezeichnet.
  • Zusätzlich umfasst die Stufe 2004 das Bilden einer zweiten FHM 2235 über dem NFET-Bauelement 200A vor dem Erweitern der Gräben 2230 im PFET-Bauelement 200B. Wie gezeigt in 14A, umhüllt die zweite FHM 2235 die fünften Finnenstrukturen 2220 des NFET-Bauelements 200A. Die zweite FHM 2235 ist in vielerlei Hinsicht der vorstehend in Verbindung mit 2 erörterten FHM 222 ähnlich.
  • Unter Bezugnahme auf die 12 und 15A–15B fährt Verfahren 2000 mit Stufe 2006 mit dem Bilden einer dritten FHM 2240 über dem Substrat 2210 und dem weiteren Aussparen der Gräben 2230 fort. Die dritte FHM 2240 wird in beiden von dem NFET-Bauelement 200A und dem PFET-Bauelement 200B gebildet, einschließlich des Umhüllens der fünften und sechsten Finnenstrukturen, 2220 und 2234. Die dritte FHM 2240 ist in vielerlei Hinsicht der vorstehend in Verbindung mit 2 erörterten FHM 222 ähnlich. Die Gräben 2230 in dem NFET-Bauelement 200A und dem PFET-Bauelement 200B werden weiter ausgespart, sodass sie sich zur ersten Halbleitermaterialschicht 212 erstrecken. Daher wird ein Abschnitt der zweiten Halbleitermaterialschicht 214 in dem erweiterten Graben 2230 in dem NFET-Bauelement 200A und dem PFET-Bauelement 200B freigelegt.
  • Unter Bezugnahme auf die 12 und 16A–16B fährt das Verfahren 2000 mit Stufe 2008 mit dem Umwandeln der freigelegten zweiten Halbleitermaterialschicht 214 sowohl in dem NFET-Bauelement 200A als auch in dem PFET-Bauelement 200B in eine Halbleiteroxidschicht 324 fort. Stufe 2008 ist in vielerlei Hinsicht der Stufe 1006 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 3A–3B erörtert wurde. Nach dem Bilden der Halbleiteroxidschicht 324 wird die dritte FHM 2240 durch einen geeigneten Ätzprozess entfernt.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2010 und dem Abscheiden einer Auskleidung 405 und dann dem Ausfüllen des Grabens 230 mit einer Dielektrikumschicht 410 über dem Substrat 210 in dem NFET 200A und dem PFET 200B fort. Die Stufe 2010 ist in vielerlei Hinsicht der Stufe 1008 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 4A–4B erörtert wurde.
  • Unter Bezugnahme auf die 12 und 17A–17B fährt das Verfahren 2000 mit Stufe 2012 mit dem Aussparen der Auskleidung 405 und der Dielektrikumschicht 410 in dem NFET-Bauelement 200A und dem PFET-Bauelement 200B fort. Die Stufe 2012 ist in vielerlei Hinsicht der Stufe 1010 des Verfahrens 1000 ähnlich. Im PFET-Bauelement 200B ist die zweite Halbleitermaterialschicht 214 teilweise freigelegt, die einen oberen Abschnitt der sechsten Finnenstruktur 2234 bildet, während die nicht freigelegte zweite Halbleitermaterialschicht 214 ein oberer Teil eines Mittelabschnitts bildet und die Halbleiteroxidschicht 324 einen unteren Teil des Mittelabschnitts bildet und die erste Halbleitermaterialschicht 212 einen unteren Abschnitt bildet. Im NFET-Bauelement 200A wird die zweite Halbleitermaterialschicht 214 vollständig freigelegt, was einen oberen Abschnitt einer Sieben-Finnenstruktur 2440 bildet, während die Halbleiteroxidschicht 324 einen Mittelabschnitt und die erste Halbleitermaterialschicht 212 einen unteren Abschnitt bildet.
  • Die S/D-Zonen werden durch die Gatezone getrennt. Der Eindeutigkeit halber und zur besseren Beschreibung werden die S/D-Zonen und die Gatezone im NFET-Bauelement 200A als die ersten S/D-Zonen 450A und die ersten Gatezonen 460A bezeichnet; die S/D-Zonen und die Gatezonen im PFET-Bauelement 200B werden als die zweiten S/D-Zonen 450B und die zweiten Gatezonen 460B bezeichnet.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2014 und dem Umhüllen der freigelegten zweiten Halbleitermaterialschicht 214 in den sechsten und siebten Finnenstrukturen, 2234 und 2440 durch die vierte Halbleitermaterialschicht 420 und eine Oxidverkappungsschicht 425 über der vierten Halbleitermaterialschicht 420 fort. Die Stufe 2014 ist in vielerlei Hinsicht der Stufe 1012 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 6A–6B erörtert wurde.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2016 mit dem Ausführen eines Hochtemperaturglühens fort, um Ge-Merkmale 430 als ein Mittelteil 435 und eine Oxidschicht 436 als äußere Schichten des oberen Abschnitts der sechsten und siebten Finnenstrukturen 2234 und 2440 zu bilden. Die äußeren Oxidschichten 436 werden später durch einen geeigneten Ätzprozess entfernt. Die Stufe 2016 ist in vielerlei Hinsicht der Stufe 1014 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 7A–7D erörtert wurde.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2018 anhand des Bildens eines Gatestapels 510 und von Seitenwand-Abstandselementen 520 an Seitenwänden des Gatestapels 510 in den ersten und zweiten Gatezonen 460A und 460B fort. Die Stufe 2018 ist in vielerlei Hinsicht der Stufe 1016 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 8A–8B erörtert wurde.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2020 und dem Bilden der ersten S/D-Merkmale 610A in den ersten S/D-Zonen 450A und den zweiten S/D-Merkmalen 610B in den zweiten S/D-Zonen 450B fort. Die Stufe 2020 ist in vielerlei Hinsicht der Stufe 1018 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 9A–9B erörtert wurde.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2022 mit dem Bilden einer Zwischenschicht-Dielektrikum(ILD)-Schicht 720 auf dem Substrat 210 zwischen den Spalten der Dummygatestapel 510 fort. Die Stufe 2022 ist in vielerlei Hinsicht der Stufe 1020 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 10A–10B erörtert wurde.
  • Unter Bezugnahme auf 12 fährt das Verfahren 2000 mit Stufe 2024 mit dem Entfernen der Dummygatestapel 510 in der ersten Gatezone 460A fort, um einen oder mehrere erste Gategräben 810A zu bilden, und in der zweiten Gatezone 460B, um einen oder mehrere zweite Gategräben 810B zu bilden. Die Stufe 2024 ist in vielerlei Hinsicht der Stufe 1022 des Verfahrens 1000 ähnlich, das vorstehend in Verbindung mit den 10A–10B erörtert wurde.
  • Bezug nehmend auf die 12 und 18A–18B fährt das Verfahren 2000 mit Stufe 2026 und dem Entfernen der Dummygatestapel 510 in der ersten Gatezone 460A fort, um einen oder mehrere erste Gategräben 810A zu bilden, und in der zweiten Gatezone 460B, um einen oder mehrere zweite Gategräben 810B zu bilden. Die Stufe 2026 ist in vielerlei Hinsicht der Stufe 1024 des Verfahrens 1000 ähnlich.
  • Unter Bezugnahme auf die 18C und 18D umfasst im PFET-Bauelement 2008 die zweite Gatezone 460B die zweite HM/MG 910B, welche den oberen Abschnitt der dritten Finnenstruktur 2234 umhüllt. Die sechste Finnenstruktur 2234 umfasst das Ge-Merkmal 430 als oberen Abschnitt, die SiGe-Schicht 214 als oberen Teil des Mittelabschnitts, die Halbleiteroxidschicht 324 als unteren Teil des Mittelabschnitts und die erste Halbleitermaterialschicht 212 als unterer Abschnitt. Die Auskleidung 405 deckt die Seitenwände des unteren und Mittelabschnitts der dritten Finnenstrukturen 430 ab. Die SiGe-Schicht 214 in der sechsten Finnenstruktur 2234 (der obere Teil des Mittelabschnitts) stellt eine geeignete Gitterdeformation an der zweiten Gatezone 460B bereit, um die Kanalbeweglichkeit in einer Kanalzone in der zweiten Gatezone 460B zu verbessern. Die Halbleiteroxidschicht 324 (der untere Teil des Mittelabschnitts) isoliert das Ge-Merkmal 430 von der ersten Halbleitermaterialschicht 212, um dessen nachteilige Auswirkungen zu vermeiden.
  • Zusätzliche Arbeitsvorgänge können vor, während und nach dem Verfahren 100 implementiert werden und einige vorstehend beschriebene Arbeitsvorgänge können ersetzt oder für andere Ausführungsformen des Verfahrens eliminiert werden. Beispielsweise wird bei einer Ausführungsform die Stufe 2004 eliminiert. Daher ist die sechste Finnenstruktur 2440 im PFET-Bauelement 200B die Gleiche wie die siebte Firmenstruktur 2445 im NFET-Bauelement 200A.
  • Basierend auf dem Vorstehenden bietet die vorliegende Offenbarung Finnenstrukturen für ein FinFET-Bauelement an. Die Finnenstrukturen setzen ein reines Ge-Merkmal als oberer Abschnitt ein, der durch Verdichten von Ge von der SiGe-Schicht während eines Hochtemperaturglühens gebildet wird, um Ge in einem Mittelteil des oberen Abschnitts zu konzentrieren. Anstatt des Bildens durch ein epitaktisches Wachsen stellt das Ge-Merkmal, das durch Verdichten von Ge gebildet ist, den Vorteil von niedrigen epi-Defekten bereit. Die Finnenstrukturen setzen auch eine SiGeO-Schicht ein, um das Ge-Merkmal von einer Si-Schicht, einem unteren Abschnitt der Finnenstruktur, zu trennen, um eine nachteilige Auswirkung des Substrates zu reduzieren. In einem PFET-Bauelement setzen die Finnenstrukturen eine SiGe-Schicht zwischen dem Ge-Merkmal und der SiGeO-Schicht ein, um eine angemessene kompressive Kanaldeformation bereitzustellen. Die Finnenstrukturen setzen auch eine dünne SiGe-Schicht als epitaktische Bekeimungsschicht für die S/D-Merkmal-Bildung ein. Die Finnenstruktur demonstriert Verbesserungen bei der Bauelementeleistung.
  • Die vorliegende Offenbarung stellt eine Ausführungsform eines Halbleiterbauelements bereit. Das Bauelement umfasst eine erste Finnenstruktur, die über einer n-FinFET(NFET)-Zone eines Substrates angeordnet ist. Die erste Finnenstruktur umfasst eine Silizium(Si)-Schicht, eine Siliziumgermaniumoxid(SiGeO)-Schicht, die über der Siliziumschicht angeordnet ist, und ein Germanium(Ge)-Merkmal, das über der SiGeO-Schicht angeordnet ist. Das Bauelement umfasst auch eine zweite Finnenstruktur über dem Substrat in einer p-FinFET(PFET)-Zone. Die zweite Firmenstruktur umfasst die Silizium(Si)-Schicht, eine ausgesparte Siliziumgermaniumoxid(SiGeO)-Schicht, die über der Siliziumschicht angeordnet ist, eine epitaktische Siliziumgermanium(SiGe)-Schicht, die über der ausgesparten SiGeO-Schicht angeordnet ist, und das Germanium(Ge)-Merkmal, das über der epitaktischen SiGe-Schicht angeordnet ist.
  • Die vorliegende Offenbarung stellt auch eine weitere Ausführungsform eines finnenartigen Feldeffekttransistor(FinFET)-Bauelements bereit. Das Bauelement umfasst ein Substrat, das eine n-FinFET (NFET) und eine p-FinFET(PFET)-Zone aufweist. Das Bauelement umfasst auch eine erste Finnenstruktur über dem Substrat in der NFET-Zone. Die erste Firmenstruktur umfasst eine Germanium(Ge)-Schicht als oberen Abschnitt, eine Siliziumgermaniumoxid(SiGeO)-Schicht als Mittelabschnitt und eine Silizium(Si)-Schicht als unteren Abschnitt. Das Bauelement umfasst auch eine zweite Firmenstruktur über dem Substrat in der PFET-Zone. Die zweite Finnenstruktur umfasst die Germanium(Ge)-Schicht als oberen Abschnitt, eine epitaktische Siliziumgermanium(SiGe)-Schicht als Mittelabschnitt und die Silizium(Si)-Schicht als unteren Abschnitt. Das Bauelement umfasst auch einen High-k(HK)/Metallgate(MG)-Stapel über dem Substrat in der NFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der ersten Finnenstruktur, erste Source-/Drain(S/D)-Merkmale, die durch den HK/MG-Stapel getrennt sind, über dem ausgesparten oberen Abschnitt der ersten Finnenstruktur, den High-k(HK)/Metallgate(MG)-Stapel über dem Substrat in der PFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der zweiten Firmenstruktur, zweite Source-/Drain(S/D)-Merkmale, die durch den HK/MG-Stapel getrennt sind, über dem ausgesparten oberen Abschnitt der zweiten Firmenstruktur.
  • Die vorliegende Offenbarung stellt auch ein Verfahren bereit, um einen FinFET herzustellen. Das Verfahren umfasst das Bereitstellen einer Finnenstruktur über einem Substrat. Die Firmenstruktur umfasst eine erste Halbleitermaterialschicht als unterer Abschnitt, eine Halbleiteroxidschicht als Mittelabschnitt und eine dritte epitaktische Halbleitermaterialschicht als oberer Abschnitt. Das Verfahren umfasst auch das Abscheiden einer germaniumhaltigen Halbleitermaterialschicht über der Firmenstruktur, das Abscheiden einer Oxidschicht über der germaniumhaltigen Halbleitermaterialschicht, das Anwenden eines Hochtemperaturglühens, um Germanium (Ge) in einem Mittelabschnitt des oberen Abschnitts und Halbleiteroxid in einem äußeren Abschnitt des oberen Abschnitts der Firmenstruktur zu konzentrieren, und das Entfernen des Halbleiteroxids des äußeren Abschnitts des oberen Abschnitts der Finnenstruktur.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vorrichtung, umfassend: eine erste Finnenstruktur, die über einer n-FinFET(NFET)-Zone eines Substrates angeordnet ist, wobei die erste Finnenstruktur umfasst: ein Silizium(Si)-Schicht; eine Siliziumgermaniumoxid(SiGeO)-Schicht, die über der Siliziumschicht angeordnet ist; und ein Germanium(Ge)-Merkmal, das über der SiGeO-Schicht angeordnet ist; und eine zweite Finnenstruktur über dem Substrat in einer p-FinFET(PFET)-Zone, wobei die zweite Finnenstruktur umfasst: die Silizium(Si)-Schicht; die ausgesparte Siliziumgermaniumoxid(SiGeO)-Schicht, die über der Siliziumschicht angeordnet ist; eine epitaktische Siliziumgermanium(SiGe)-Schicht, die über der ausgesparten SiGeO-Schicht angeordnet ist; und das Germanium(Ge)-Merkmal, das über der epitaktischen SiGe-Schicht angeordnet ist.
  2. Vorrichtung nach Anspruch 1, wobei die SiGO-Schicht des Mittelabschnitts der ersten Firmenstruktur eine Dicke in einem Bereich von ungefähr 20 nm bis zu ungefähr 90 nm aufweist.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die epitaktische SiGe-Schicht des oberen Teils des Mittelabschnitts der zweiten Finnenstruktur eine Dicke in einem Bereich von ungefähr 10 nm bis zu ungefähr 30 nm aufweist.
  4. Vorrichtung nach irgendeinem der vorhergehenden Ansprüche, wobei die ausgesparte SiGeO-Schicht des unteren Teils des Mittelabschnitts der zweiten Finnenstruktur eine Dicke in einem Bereich von ungefähr 10 nm bis zu ungefähr 60 nm aufweist.
  5. Vorrichtung nach irgendeinem der vorhergehenden Ansprüche, weiter umfassend: ein High-k(HK)/Metallgate(MG)-Stapel über dem Substrat in der NFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der ersten Finnenstruktur; und erste Source-/Drain(S/D)-Merkmale, die durch den HK/MG-Stapel getrennt sind, über dem ausgesparten oberen Abschnitt der ersten Finnenstruktur.
  6. Vorrichtung nach Anspruch 5, wobei der ausgesparte obere Abschnitt der ersten Finnenstruktur ein verbleibendes Ge-Merkmal mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist.
  7. Vorrichtung nach Anspruch 5 oder 6, wobei das erste S/D-Merkmal Siliziumgermaniumphosphor (SiGeP) umfasst.
  8. Vorrichtung nach irgendeinem der vorhergehenden Ansprüche, weiter umfassend: den High-k(HK)/Metallgate(MG)-Stapel über dem Substrat in der PFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der zweiten Finnenstruktur; und zweite Source-/Drain(S/D)-Merkmale, die durch den HK/MG-Stapel getrennt sind, über dem ausgesparten oberen Abschnitt der zweiten Finnenstruktur.
  9. Vorrichtung nach Anspruch 8, wobei der ausgesparte obere Abschnitt der zweiten Finnenstruktur ein verbleibendes Ge-Merkmal mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist.
  10. Vorrichtung nach Anspruch 8 oder 9, wobei das erste S/D-Merkmal Germaniumzinnbor (GeSnB) umfasst.
  11. Finnenartiges Feldeffekttransistor(FinFET)-Bauelement, umfassend: eine erste Finnenstruktur über einer n-FinFET(NFET)-Zone eines Substrates, wobei die erste Finnenstruktur umfasst: ein Germanium(Ge)-Merkmal als oberer Abschnitt; eine Siliziumgermaniumoxid(SiGeO)-Schicht als Mittelabschnitt; und eine Silizium(Si)-Schicht als unterer Abschnitt; und eine zweite Finnenstruktur über einer p-FinFET(PFET)-Zone des Substrates, wobei die zweite Finnenstruktur umfasst: das Germanium(Ge)-Merkmal als oberer Abschnitt; eine epitaktische Siliziumgermanium(SiGe)-Schicht als Mittelabschnitt; und die Silizium(Si)-Schicht als unterer Abschnitt; einen High-k(HK)/Metallgate(MG)-Stapel über dem Substrat in der NFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der ersten Finnenstruktur; erste Source-/Drain(S/D)-Merkmale, die durch den HK/MG-Stapel getrennt sind, über dem ausgesparten oberen Abschnitt der ersten Finnenstruktur; den High-k(HK)/Metallgate(MG)-Stapel über dem Substrat in der PFET-Zone, einschließlich des Umhüllens des oberen Abschnitts eines Abschnitts der zweiten Finnenstruktur; und zweite Source-/Drain(S/D)-Merkmale, die durch den HK/MG-Stapel getrennt sind, über dem ausgesparten oberen Abschnitt der zweiten Finnenstruktur.
  12. Vorrichtung nach Anspruch 11, wobei die SiGO-Schicht des Mittelabschnitts der ersten Finnenstruktur eine Dicke in einem Bereich von ungefähr 20 nm bis zu ungefähr 90 nm aufweist.
  13. Vorrichtung nach Anspruch 11 oder 12, wobei die epitaktische SiGe-Schicht eine Zusammensetzung mit ungefähr 20% bis zu ungefähr 80% Ge in Atomprozent aufweist.
  14. Vorrichtung nach irgendeinem der Ansprüche 11 bis 13, wobei der ausgesparte obere Abschnitt der ersten Finnenstruktur ein verbleibendes Ge-Merkmal mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist.
  15. Vorrichtung nach irgendeinem der Ansprüche 11 bis 14, wobei der ausgesparte obere Abschnitt der zweiten Finnenstruktur ein verbleibendes Ge-Merkmal mit einer Dicke in einem Bereich von ungefähr 3 nm bis 10 nm aufweist.
  16. Vorrichtung nach irgendeinem der Ansprüche 11 bis 15, wobei das erste S/D-Merkmal Siliziumgermaniumphosphor (SiGeP) umfasst.
  17. Vorrichtung nach irgendeinem der Ansprüche 11 bis 15, wobei das erste S/D-Merkmal Germaniumzinnbor (GeSnB) umfasst.
  18. Verfahren, umfassend: eine Finnenstruktur über einem Substrat, wobei die Finnenstruktur umfasst: eine erste Halbleitermaterialschicht als unterer Abschnitt; eine Halbleiteroxidschicht als Mittelabschnitt; und eine dritte epitaktische Halbleitermaterialschicht als oberer Abschnitt; Abscheiden einer germaniumhaltigen Halbleitermaterialschicht über der Finnenstruktur; Abscheiden einer Oxidschicht über der germaniumhaltigen Halbleitermaterialschicht; Anwenden eines Hochtemperaturglühens, um Germanium (Ge) in einem Mittelteil des oberen Abschnitts und Halbleiteroxid in einem äußeren Abschnitt des oberen Abschnitts der Finnenstruktur zu verdichten; und Entfernen des Halbleiteroxids des äußeren Abschnitts des oberen Abschnitts der Finnenstruktur.
  19. Verfahren nach Anspruch 18, wobei: die erste Halbleitermaterialschicht eine Silizium(Si)-Schicht umfasst; die Halbleiteroxidschicht Siliziumgermaniumoxid (SiGeO) umfasst; die dritte epitaktische Halbleitermaterialschicht eine Si-Schicht umfasst; und die germaniumhaltige Halbleitermaterialschicht eine Germanium(Ge)-Schicht umfasst.
  20. Verfahren nach Anspruch 19, wobei die germaniumhaltige Halbleitermaterialschicht eine Siliziumgermanium(SiGe)-Schicht umfasst.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9881830B2 (en) * 2015-01-06 2018-01-30 Globalfoundries Inc. Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
US9577101B2 (en) 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
US9449885B1 (en) * 2015-06-19 2016-09-20 International Business Machines Corporation High germanium content FinFET devices having the same contact material for nFET and pFET devices
US9953881B2 (en) 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US9397215B1 (en) * 2015-09-04 2016-07-19 International Business Machines Corporation FinFET with reduced source and drain resistance
CN114300363A (zh) 2015-09-16 2022-04-08 蓝枪半导体有限责任公司 半导体元件及其制作方法
WO2017111873A1 (en) * 2015-12-26 2017-06-29 Intel Corporation A method to achieve a uniform group iv material layer in an aspect ratio trapping trench
TWI681542B (zh) 2016-05-04 2020-01-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
US9917154B2 (en) 2016-06-29 2018-03-13 International Business Machines Corporation Strained and unstrained semiconductor device features formed on the same substrate
US10083962B2 (en) 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
US9947663B2 (en) * 2016-09-10 2018-04-17 International Business Machines Corporation FinFET CMOS with silicon fin N-channel FET and silicon germanium fin P-channel FET
CN108257849B (zh) * 2016-12-28 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10361130B2 (en) * 2017-04-26 2019-07-23 International Business Machines Corporation Dual channel silicon/silicon germanium complementary metal oxide semiconductor performance with interface engineering
WO2019005106A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PROHIBITED WIDE BAND CHANNEL TRANSISTOR AND SOURCE / BAND DRAIN PROHIBITED NARROW
US10685834B2 (en) * 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
US10622489B2 (en) * 2017-10-13 2020-04-14 International Business Machines Corporation Vertical tunnel FET with self-aligned heterojunction
US10446669B2 (en) * 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors
US11164866B2 (en) * 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
US10818674B2 (en) * 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
US11038058B2 (en) * 2019-04-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338783B1 (en) 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6359311B1 (en) 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
EP1519421A1 (de) * 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum Vzw Halbleiterbauelement mit mehrfachem Gate und diesbezügliches Herstellungsverfahren
KR100487566B1 (ko) 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
US8008136B2 (en) 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices
US7078299B2 (en) 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
KR100521384B1 (ko) 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100550343B1 (ko) 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7259050B2 (en) 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
KR100591770B1 (ko) 2004-09-01 2006-06-26 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법
KR100674914B1 (ko) 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US20090130826A1 (en) 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
KR100672826B1 (ko) 2004-12-03 2007-01-22 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7741182B2 (en) 2005-01-28 2010-06-22 Nxp B.V. Method of fabricating a dual gate FET
US7384838B2 (en) 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
ATE496394T1 (de) * 2006-01-30 2011-02-15 Nxp Bv Mos-vorrichtung und verfahren zu seiner herstellung
US7709312B2 (en) 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US7939403B2 (en) 2006-11-17 2011-05-10 Micron Technology, Inc. Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells
JP5525694B2 (ja) * 2007-03-14 2014-06-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US8174073B2 (en) 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7485520B2 (en) 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
US20090020792A1 (en) * 2007-07-18 2009-01-22 Rafael Rios Isolated tri-gate transistor fabricated on bulk substrate
US7939889B2 (en) 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5285947B2 (ja) 2008-04-11 2013-09-11 株式会社東芝 半導体装置、およびその製造方法
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US7884354B2 (en) * 2008-07-31 2011-02-08 Intel Corporation Germanium on insulator (GOI) semiconductor substrates
JPWO2010024446A1 (ja) 2008-09-01 2012-01-26 Toto株式会社 光電流による被検物質の特定的検出に用いられる電極部材
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8058692B2 (en) 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US7955928B2 (en) * 2009-03-30 2011-06-07 International Business Machines Corporation Structure and method of fabricating FinFET
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8211735B2 (en) * 2009-06-08 2012-07-03 International Business Machines Corporation Nano/microwire solar cell fabricated by nano/microsphere lithography
US7855105B1 (en) 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8211772B2 (en) 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8557692B2 (en) 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8642996B2 (en) * 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
US20120276695A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Strained thin body CMOS with Si:C and SiGe stressor
US8455307B2 (en) 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
CN102903749B (zh) 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8796124B2 (en) 2011-10-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Doping method in 3D semiconductor device
US8623716B2 (en) 2011-11-03 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices and methods of forming the same
US8963257B2 (en) 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
WO2013095384A1 (en) 2011-12-20 2013-06-27 Intel Corporation Semiconductor device with isolated body portion
US8698199B2 (en) 2012-01-11 2014-04-15 United Microelectronics Corp. FinFET structure
JP2013183085A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
KR101835655B1 (ko) * 2012-03-06 2018-03-07 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
WO2013154574A1 (en) 2012-04-13 2013-10-17 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
CN103426755B (zh) 2012-05-14 2015-12-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8883570B2 (en) 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
EP2682983B1 (de) * 2012-07-03 2016-08-31 Imec CMOS-Vorrichtung mit Silizium und Germanium und Herstellungsverfahren dafür
US8815739B2 (en) 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
US8823085B2 (en) 2012-08-08 2014-09-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
US9947773B2 (en) 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8815668B2 (en) 2012-12-07 2014-08-26 International Business Machines Corporation Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask
US8957476B2 (en) 2012-12-20 2015-02-17 Intel Corporation Conversion of thin transistor elements from silicon to silicon germanium
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9202917B2 (en) 2013-07-29 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Buried SiGe oxide FinFET scheme for device enhancement
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9257559B2 (en) 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9202691B2 (en) 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9564353B2 (en) 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9997617B2 (en) 2013-03-13 2018-06-12 Qualcomm Incorporated Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods
US9018054B2 (en) 2013-03-15 2015-04-28 Applied Materials, Inc. Metal gate structures for field effect transistors and method of fabrication
KR20140116632A (ko) 2013-03-25 2014-10-06 삼성전자주식회사 사용자의 모션을 감지하는 웨어러블 장치 및 방법
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9006842B2 (en) 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US8963251B2 (en) * 2013-06-12 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strain technique
US9412866B2 (en) 2013-06-24 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. BEOL selectivity stress film
US9494278B2 (en) 2013-07-03 2016-11-15 Frank M. Mantua Holster rest
US9299810B2 (en) 2013-07-05 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Fin-type field effect transistor and method of fabricating the same
US9293586B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9023697B2 (en) 2013-08-08 2015-05-05 International Business Machines Corporation 3D transistor channel mobility enhancement
US9153694B2 (en) 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9219115B2 (en) 2013-10-11 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming conductive STI liners for FinFETS
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9209185B2 (en) * 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US10468528B2 (en) * 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9460920B1 (en) * 2015-05-11 2016-10-04 Applied Materials, Inc. Horizontal gate all around device isolation

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