DE102016116472A1 - Halbleitervorrichtung und herstellungsverfahren davon - Google Patents

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Wei-Yang LO
Tung-Wen CHENG
Chia-Ling Chan
Mu-Tsang Lin
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Abstract

Eine Halbleitervorrichtung weist ein Substrat, mindestens ein Source-Drain-Merkmal, eine Gatestruktur und mindestens einen Gate-Spacer auf. Das Source/Drain-Merkmal ist mindestens teilweise in dem Substrat vorhanden. Die Gatestruktur ist auf dem Substrat vorhanden. Der Gate-Spacer ist auf mindestens einer Seitenwand der Gatestruktur vorhanden. Mindestens ein unterer Abschnitt des Gate-Spacers weist mehrere Dotierstoffe darin auf.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit Seriennummer 62/269,012, die am 17. Dezember 2015 eingereicht wurde und hierin durch Bezugnahme aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Mit zunehmender Verkleinerung von integrierten Schaltungen und einem immer größeren Wunsch nach Geschwindigkeit von integrierten Schaltungen weisen Transistoren höhere Antriebsströme mit kleineren Abmessungen auf. Daher wurden Fin-(„Flosse”)-Feldeffekttransistoren (FinFET) entwickelt. FinFET-Transistoren weisen erhöhte Kanalbreiten auf. Die Erhöhung der Kanalbreiten wird durch Bilden von Kanälen erzielt, die Abschnitte auf den Seitenwänden der Flossen und Abschnitte auf den oberen Oberflächen der Flossen aufweisen. Da die Antriebsströme von Transistoren zu den Kanalbreiten proportional sind, werden die Antriebsströme von FinFET erhöht.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese mit den beiliegenden Figuren gelesen wird. Es sei klargestellt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden.
  • 1 ist eine schematische Ansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • 2 bis 11 sind Querschnittsansichten eines Verfahrens zum Herstellen der Halbleitervorrichtung aus 1 bei verschiedenen Stufen gemäß Ausführungsformen der vorliegenden Offenbarung.
  • 12 ist ein Profil der Arsenkonzentration gegenüber der Tiefe einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung unterschiedlicher Merkmal des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich reine Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nun folgenden Beschreibung Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, sodass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Begriffe wie „unterhalb”, „unter”, „unterer”, „über”, „oberer” und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en), die in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Ausdrücke sollen neben den in den Figuren dargestellten Ausrichtungen andere Ausrichtungen der Vorrichtung umfassen, die verwendet wird oder in Betrieb ist. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad oder in anderen Ausrichtungen gedreht sein) und die hierin verwendeten räumlichen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Beispiele von Vorrichtungen, die aus einer oder mehreren Ausführungsformen der vorliegenden Anmeldung verbessert werden können, sind Halbleitervorrichtungen. Eine solche Vorrichtung ist zum Beispiel eine Flossen-Feldeffekttransistor-(FinFET)-Vorrichtung. Die folgende Offenbarung wird mit einem FinFET-Beispiel fortgesetzt, um verschiedene Ausführungsformen der vorliegenden Anmeldung zu veranschaulichen. Es versteht sich jedoch, dass die Anmeldung nicht auf einen bestimmten Vorrichtungstyp eingeschränkt sein soll.
  • 1 ist eine schematische Darstellung einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung und 2 bis 11 sind Querschnittsansichten eines Verfahrens zum Herstellen der Halbleitervorrichtung aus 1 bei verschiedenen Stufen gemäß Ausführungsformen der vorliegenden Offenbarung. Die Querschnittspositionen aus 2 bis 11 erstrecken sich entlang Linie A-A aus 1 Es wird auf 2 Bezug genommen. Ein Substrat 110 wird bereitgestellt. In einigen Ausführungsformen weist das Substrat 110 ein Silicium auf. Als Alternative kann das Substrat 110 Germanium, Siliciumgermanium, Galliumarsenid oder andere geeignete Halbleitermaterialien aufweisen. Ebenfalls als Alternative kann das Substrat 110 eine Epitaxieschicht aufweisen. Zum Beispiel kann das Substrat 110 eine Epitaxieschicht aufweisen, die über einem Bulk-Halbleiter liegt. Ferner kann das Substrat 110 zur Leistungsverbesserung gestreckt sein. Zum Beispiel kann die Epitaxieschicht ein anderes Halbleitermaterial als das des Bulk-Halbleiters wie eine Siliciumgermaniumschicht aufweisen, die über einem Bulk-Silicium liegt, oder eine Siliciumschicht aufweisen, die über einem Bulk-Siliciumgermanium liegt. Ein solches gestrecktes Substrat kann durch selektives epitaxiales Wachstum (SEG) gebildet werden. Darüber hinaus kann das Substrat 110 eine Halbleiter-auf-Isolator-(SOI)-Struktur aufweisen. Als Alternative kann das Substrat 110 auch eine vergrabene dielektrische Schicht wie eine vergrabene Oxid-(BOX)-Schicht aufweisen, die beispielsweise durch die Technologie der Trennung mittels Implantation von Sauerstoff (SIMOX), Wafer-Bonding, SEG oder ein anderes geeignetes Verfahren gebildet wird.
  • Mindestens eine Halbleiterflosse 112 wird auf dem Substrat 110 gebildet. In einigen Ausführungsformen weist die Halbleiterflosse 112 Silicium auf. Die Halbleiterflosse 112 kann zum Beispiel durch Strukturieren und Ätzen des Substrats 110 unter Verwendung von Photolithographietechniken gebildet werden. In einigen Ausführungsformen wird eine Schicht von Fotolackmaterial (nicht dargestellt) über dem Substrat 110 abgeschieden. Die Schicht von Fotolackmaterial wird in Übereinstimmung mit einer gewünschten Struktur (der Halbleiterflosse 112 in diesem Fall) bestrahlt (belichtet) und entwickelt, um einen Abschnitt des Fotolackmaterials zu entfernen. Das restliche Fotolackmaterial schützt das darunterliegende Material vor nachfolgenden Bearbeitungsschritten wie dem Ätzen. Es sei klargestellt, dass andere Masken wie eine Oxid- oder Siliciumnitridmaske ebenfalls in dem Ätzprozess verwendet werden können.
  • Es wird auf 1 Bezug genommen. Mehrere Isolierstrukturen 105 können auf dem Substrat 110 gebildet werden. Isolierstrukturen 105, die als eine flache Grabenisolation (STI) um die Halbleiterflosse 112 fungieren, können durch Techniken der chemischen Dampfphasenabscheidung (CVD) unter Verwendung von Tetra-Ethyl-Ortho-Silikat (TEOS) und Sauerstoff als ein Vorläufer gebildet werden können. In einigen anderen Ausführungsformen können die Isolierstrukturen 105 durch Implantieren von Ionen wie Sauerstoff, Stickstoff, Kohlenstoff oder dergleichen in das Substrat 110 gebildet werden. In wieder anderen Ausführungsformen sind die Isolierstrukturen 105 Isolatorschichten eines SOI-Wafers.
  • Es wird auf 2 Bezug genommen. Ein Gatedielektrikum 120 wird gebildet, um die Halbleiterflossen 112 abzudecken. Das Gatedielektrikum 120 kann durch thermische Oxidation, chemische Dampfphasenabscheidung, Sputtern oder andere Verfahren gebildet werden, die im Stand der Technik zur Bildung eines Gatedielektrikums bekannt sind und angewendet werden. Je nach der Technik zur Bildung einer dielektrischen Schicht kann die Dicke des Gatedielektrikums 120 auf der Oberseite der Halbleiterflossen 112 eine andere sein als die Dicke des Gatedielektrikums 120 auf der Seitenwand (nicht dargestellt) der Halbleiterflossen 112. Das Gatedielektrikum 120 kann zum Beispiel ein dielektrisches High-k-Material wie Metalloxide, Metallnitride, Metalsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxinitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat oder Kombinationen davon aufweisen. Einige Ausführungsformen können Hafniumoxid (HfO2), Hafniumsiliciumoxid (HfSiO), Hafniumsiliciumoxinitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (HfZrO), Lanthanoxid (LaO), Zirkoniumoxid (ZrO), Titanoxid (TiO), Tantaloxid (Ta2O5), Yttriumoxid (Y2O3), Strontiumtitanoxid (SrTiO3, STO), Bariumtitanoxid (BaTiO3, BTO), Bariumzirkoniumoxid (BaZrO), Hafniumlanthanoxid (HfLaO), Lanthanumsiliciumoxid (LaSiO), Aluminiumsiliciumoxid (AlSiO), Aluminiumoxid (Al2O3), Siliciumnitrid (Si3N4), Oxinitride (SiON) und Kombinationen davon aufweisen. Das Gatedielektrikum 120 kann eine mehrschichtige Struktur wie eine Schicht von Siliciumoxid (z. B. Grenzflächenschicht) und eine andere Schicht aus High-k-Material aufweisen.
  • Eine Dummy-Schicht 130 wird auf dem Gatedielektrikum 130 gebildet. Die Dummy-Schicht 130 kann durch chemische Dampfphasenabscheidung (CVD), durch Sputterabscheidung oder durch andere Techniken abgeschieden werden, die im Stand der Technik zum Abscheiden von leitfähigen Materialien bekannt sind und angewendet werden. Die Dummy-Schicht 130 kann polykristallines Silicium (poly-Si) oder polykristallines Siliciumgermanium (poly-SiGe) aufweisen. Zum Beispiel weist die Dummy-Schicht 130 in einigen Ausführungsformen Polysilicium auf, das undotiert durch chemische Niederdruck-Dampfphasenabscheidung (LPCVD) abgeschieden wird. Das Polysilicium kann zum Beispiel auch durch Ofenabscheidung eines in-situ-dotierten Polysiliciums abgeschieden werden. Als Alternative kann die Dummy-Schicht 130 andere geeignete Materialien umfassen. Ferner kann die Dummy-Schicht 130 dotiertes Polysilicium mit gleichmäßiger oder nicht gleichmäßiger Dotierung sein.
  • Eine Maskenschicht 210 wird auf der Dummy-Schicht 130 durch (einen) geeignete(n) Prozess(e) auf eine geeignete Dicke gebildet. Die Maskenschicht 210 deckt einen Abschnitt der Dummy-Schicht 130 ab, während andere Abschnitte der Dummy-Schicht 130 nicht abgedeckt bleiben. Die Maskenschicht 210 ist in einigen Ausführungsformen eine Hartmaskenschicht, die Siliciumoxid aufweist. Die Maskenschicht 210 kann in einigen anderen Ausführungsformen Siliciumnitrid (SiN), Siliciumoxinitrid (SiON), Siliciumcarbid (SiC), SiOC, Spin-on-Glas (SOG), einen Low-k-Film, Tetraethylorthosilikat (TEOS), durch plasmagestützte CVD gebildetes Oxid (PE-Oxid), Oxid, das durch einen Prozess mit hohem Seitenverhältnis (HARP) gebildet wird, amorphes Kohlenstoffmaterial, Tetraethylorthosilikat (TEOS) oder andere geeignete Materialien und/oder Kombinationen davon aufweisen. Die Siliciumoxidschicht kann mittels Verfahren wie CVD, PVD oder ALD gebildet werden und kann eine Dicke im Bereich von etwa 100 Angström bis etwa 500 Angström aufweisen. In einigen anderen Ausführungsformen kann die Maskenschicht 210 eine Fotolackschicht sein. Die Fotolackschicht wird auf der Dummy-Schicht 130 zum Beispiel durch Rotationsbeschichtung abgeschieden werden und wird zur Bildung einer gewünschten Struktur mittels Bestrahlung, Entwicklung, Trocknung, Ätzung und anderen geeigneten Prozessen verwendet. In einigen Ausführungsformen weist die Maskenschicht 210 eine Siliciumnitridschicht 212, die auf der Dummy-Schicht 130 angeordnet ist, und eine Oxidschicht 214 auf, die auf der Siliciumnitridschicht 212 angeordnet ist.
  • Es wird auf 3 Bezug genommen. Ein Entfernungs-(oder Ätz-)-Prozess wird ausgeführt, um Abschnitte zu entfernen, die nicht die gewünschte Struktur der Dummy-Schicht 130 sind (siehe 1) (das heißt, die Abschnitte, die von der Maskenschicht 210 nicht abgedeckt sind), um ein Dummy-Gate 132 zu bilden. In einigen Ausführungsformen kann ein solcher Ätzprozess viele Male ausgeführt werden. Allerdings ist der Strukturierungsprozess nicht auf einen Photolithographieprozess, bei dem Fotolacke verwendet werden, eingeschränkt und kann durch eine Immersionslithographie, Elektronenstrahllithographie oder andere geeignete Prozesse ausgeführt werden. Infolgedessen wird die Struktur des Dummy-Gates 132 wie in 3 dargestellt erhalten. Mindestens ein Abschnitt der Halbleiterflosse 112, der von dem Dummy-Gate 132 abgedeckt ist, wird als ein Kanalabschnitt 114 der Halbleiterflosse 112 bezeichnet, wobei andere Abschnitte der Halbleiterflosse 112, die von dem Dummy-Gate 132 nicht abgedeckt sind, als nicht abgedeckte Abschnitte 116 bezeichnet werden. In einigen Ausführungsformen wird das Gatedielektrikum 120 auch strukturiert, sodass die Halbleiterflosse 112 Abschnitte aufweist, die von dem Gatedielektrikum 120 und dem Dummy-Gate 132 (wie in 3 dargestellt) nicht abgedeckt sind. In einigen anderen Ausführungsformen kann die Halbleiterflosse 112 mit einem Gatedielektrikum 120 abgedeckt werden.
  • Es wird auf 4 Bezug genommen. Eine Spacer-Schicht 140 wird zum Abdecken des Dummy-Gates 132, der Maskenschicht 210 und der Halbleiterflosse 112 gebildet. In einigen Ausführungsformen ist die Spacer-Schicht 140 eine Verbundschicht, die eine untere Teilschicht 142 und eine obere Teilschicht 144 aufweist, die unterschiedliche Ätzeigenschaften aufweisen können. In einigen Ausführungsformen ist die untere Teilschicht 142 aus Oxiden gebildet, sodass sie austauschbar als eine Oxidauskleidungsschicht bezeichnet wird, und die obere Teilschicht 144 ist aus Siliciumnitrid oder Siliciumoxidnitrid gebildet, sodass sie als eine Nitridschicht bezeichnet wird. In einigen anderen Ausführungsformen kann die Spacer-Schicht 140 eine einzelne oder eine Verbundschicht sein, die Oxid, Siliciumnitrid, Siliciumoxinitrid (SiON) und/oder andere dielektrische Materialien aufweist. Die Spacer-Schicht 140 kann durch plasmagestützte chemische Dampfphasenabscheidung (PECVD), chemische Niederdruck-Dampfphasenabscheidung (LPCVD), subatmosphärische chemische Dampfphasenabscheidung (SACVD) usw. gebildet werden.
  • Die Spacer-Schicht 140 kann danach dotiert werden. In einigen Ausführungsformen kann die Spacer-Schicht 140 durch Ausführen eines Plasmaabscheidungs-(PLAD)-Prozesses dotiert werden. Genauer wird eine dotierstoffreiche Schicht 150 auf der Spacer-Schicht 140 gebildet. Die dotierstoffreiche Schicht 150 kann zum Beispiel durch plasmaionengestützte Abscheidung (PIAD) gebildet werden. Die dotierstoffreiche Schicht 150 weist die Verunreinigung auf, die zur Bildung von Dotierstoffen in der Spacer-Schicht 140 verwendet wird. Die dotierstoffreiche Schicht 150 kann aus einer n-leitenden Verunreinigung (Verunreinigung) oder einer p-leitenden Verunreinigung (Verunreinigungen) gebildet werden. Zum Beispiel kann die dotierstoffreiche Schicht 150 Bor (wie BF2 oder B2H6), Indium, Phosphor und/oder Arsen aufweisen. In einigen Ausführungsformen beträgt die Dicke T der dotierstoffreichen Schicht 150 etwa 5 nm bis etwa 6 nm.
  • Es wird auf 5 Bezug genommen. Eine Knock-on-Implantation wird ausgeführt, um die Verunreinigung in der dotierstoffreichen Schicht 150 in die Spacer-Schicht 140 zu stoßen. Die Ionen 220, die bei der Knock-on-Implantation verwendet werden, Können Ionen von Gasen der Gruppe VIIIA oder von Inertgasen umfassen, wie Xe, Ar, Ne, He, Kr oder Kombinationen davon oder andere Ionen, welche die Eigenschaften des resultierenden Fin-Feldeffekttransistors (FinFET) nicht nachteilig beeinflussen. In einigen Ausführungsformen wird die Knock-on-Implantation durch Streuen der Inertgasionen herbeigeführt. In einigen Ausführungsformen können die PIAD und die Knock-on-Implantation als ein plasmadotierender (PLAD) Prozess in Abscheidungs- und Ionenmodi betrachtet werden. Da der PLAD-Prozess durch Streuen der Inertgasionen herbeigeführt wird, ist der PLAD-Prozess ein isotropisch dotierender Prozess. Das heißt, die Abschnitte der Spacer-Schicht 140 auf der Seitenwand des Dummy-Gates 132 können dotiert werden. Daher weisen die Spacer-Schichten 140 Verunreinigungen der Gruppe VIIIA auf. In einigen Ausführungsformen kann mindestens ein Annealing-Prozess an der dotierten Spacer-Schicht 140 ausgeführt werden, um die Dotierstoffe darin zu diffundieren. In einigen Ausführungsformen, wenn die Dotierstoffe Arsen sind, liegt die Arsendotierstoffkonzentration der Spacer-Schicht 140 in einem Bereich von etwa 6 × 1019 Atome/cm3 bis etwa 1 × 1021 Atome/cm3; wenn die Dotierstoffe Phosphor sind, liegt die Phosphordotierstoffkonzentration der Spacer-Schicht 140 in einem Bereich von etwa 2 × 1019 Atome/cm3 bis etwa 3 × 1020 Atome/cm3; wenn die Dotierstoffe Bor sind, liegt die Bordotierstoffkonzentration der Spacer-Schicht 140 in einem Bereich von etwa 1 × 1020 Atome/cm3 bis etwa 1 × 1021 Atome/cm3. Wenn die Inertgasionen in einigen Ausführungsformen Xe sind, liegt die Xe-Konzentration der Spacer-Schicht 140 in einem Bereich von etwa 2 × 1018 Atome/cm3 bis etwa 5 × 1018 Atome/cm3.
  • Es wird auf 6 Bezug genommen. Mehrere leicht dotierte Drain-(LDD)-Regionen 160 werden in der Halbleiterflosse 112 gebildet. Genauer werden die LDD-Regionen 160 in dem nicht abgedeckten Abschnitt 116 der Halbleiterflosse 112 gebildet. Das Dummy-Gate 132 ist zwischen den zwei LDD-Regionen 160 angeordnet. Das heißt, die LDD-Regionen 160 sind mit der Seitenwand 134 des Dummy-Gates 132 im Wesentlichen ausgerichtet. Die LDD-Regionen 160 können durch einen PLAD-Prozess, einen Ionenimplantationsprozess, Diffusionsprozess und/oder andere geeignete Prozesse gebildet werden. In einigen Ausführungsformen können die Dotierung der Spacer-Schicht 140 und die Bildung der LDD-Regionen 160 zusammen ausgeführt werden, falls die LDD-Regionen 160 durch Ausführen des PLAD-Prozesses gebildet werden. Das heißt, die Spacer-Schicht 140 und die LDD-Regionen 160 weisen im Wesentlichen die gleichen Dotierstoffe auf. Allerdings können in einigen anderen Ausführungsformen die Dotierung der Spacer-Schicht 140 und die Bildung der LDD-Regionen 160 separat ausgeführt werden. Je nach dem Leitfähigkeitstyp des resultierenden FinFET- können die LDD-Regionen 160 mit n-leitenden Dotierstoffen oder p-leitenden Dotierstoffen dotiert werden. Falls zum Beispiel der resultierende FinFET ein n-leitender FinFET ist, können die Dotierstoffe in den LDD-Regionen 160 Phosphor, Arsen oder Kombinationen davon sein, während, falls der resultierende FinFET ein p-leitender FinFET ist, die Dotierstoffe in den LDD-Regionen 160 Bor, Indium oder Kombinationen davon sein können.
  • Es wird auf 7 Bezug genommen. Die Spacer-Schicht 140 wurde als ein Paar von Gate-Spacern 140' strukturiert, die auf gegenüberliegenden Seitenwänden 134 des Dummy-Gates 132 und auf gegenüberliegenden Seitenwänden der Maskenschicht 210 vorhanden sind. Für die Strukturierung kann entweder eine Nassätzung oder eine Trockenätzung angewendet werden. Der Gate-Spacer 140' weist einen Oxidauskleidungsabschnitt (auch als ein innerer Abschnitt bezeichnet) und einen Nitridabschnitt (auch als ein äußerer Abschnitt bezeichnet) auf.
  • Es wird auf 8 Bezug genommen. Abschnitte der Halbleiterflosse 112, die sowohl durch das Dummy-Gate 132 als auch die Gate-Spacer 140' freigelegt sind, werden entfernt (oder versenkt), um mindestens eine Aussparung R in der Halbleiterflosse 112 zu bilden. Zum Beispiel sind in 8 zwei Aussparungen R vorhanden. Eine beliebige geeignete Menge von Material kann entfernt werden. In einigen Ausführungsformen werden auch Abschnitte der LDD-Regionen 160 entfernt, wobei die restlichen LDD-Regionen 160 benachbart zu den Aussparungen R und den Gate-Spacern 140' liegen. Die zurückbleibende Halbleiterflosse 112 weist versenkte Abschnitte 118 und den Kanalabschnitt 114 auf. Die versenkten Abschnitte 118 sind in dem Substrat 110 eingebettet, wobei Abschnitte davon durch die Aussparungen R freigelegt sind. Der Kanalabschnitt 114 befindet sich unter dem Dummy-Gate 132 und ist der Kanal des FinFET. Die LDD-Regionen 160 sind in den Kanalabschnitten 114 und unter den Gate-Spacern 140' vorhanden.
  • Das Entfernen von Abschnitten der Halbleiterflosse 112 kann das Bilden einer Fotolackschicht oder einer Deckschicht (wie einer Oxiddeckschicht) über der Struktur aus 7, Strukturieren des Fotolacks oder der Deckschicht, sodass Öffnungen vorhanden sind, die einen Abschnitt der Halbleiterflosse 112 freilegen, und ein Zurückätzen von Material von der Halbleiterflosse 112 beinhalten. In einigen Ausführungsformen kann die Halbleiterflosse 112 mittels eines Trockenätzprozesses geätzt werden. Als Alternative ist der Ätzprozess ein Nassätzprozess oder eine Kombination von Trocken- und Nassätzprozess. Eine Entfernung kann einen Lithographieprozess beinhalten, um den Ätzprozess zu ermöglichen. Der Lithographieprozess kann eine Fotolackbeschichtung (z. B. Aufschleuderbeschichtung), langsames Backen, Maskenausrichtung, Belichtung, Backen nach der Belichtung, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. schnelles Backen), andere geeignete Prozesse oder Kombinationen davon beinhalten. Als Alternative wird der Lithographieprozess durch andere Verfahren implementiert oder ersetzt, wie eine maskenlose Photolithographie, Elektronenstrahlschreiben und Ionenstrahlschreiben. In wieder anderen Ausführungsformen könnte der Lithographieprozess eine Nanoprägetechnologie implementieren. In einigen Ausführungsformen kann ein Vorreinigungsprozess ausgeführt werden, um die Aussparungen R mit HF oder einer anderen geeigneten Lösung zu reinigen.
  • Es wird auf 9 Bezug genommen. Mehrere Epitaxieschichten 170 werden in den jeweiligen Aussparungen R und auf den versenkten Abschnitten 118 der Halbleiterflosse 112 gebildet. Die Epitaxiestrukturen 170 und die versenkten Abschnitte 118 bilden Source-Drain-Abschnitte der Halbleiterflosse 112. Die Epitaxiestrukturen 170 können mittels einer oder mehrerer Epitaxie- oder epitaxialer (Epi-)Prozesse gebildet werden, sodass Si-Merkmale, SiGe-Merkmale und/oder andere geeignete Merkmale in einem kristallinen Zustand auf den versenkten Abschnitten 118 der Halbleiterflosse 112 gebildet werden können. In einigen Ausführungsformen sind die Gitterkonstanten der Epitaxiestrukturen 170 andere als die Gitterkonstante der Halbleiterflosse 112, wobei die Epitaxiestrukturen 170 gestreckt oder belastet werden, um eine Trägermobilität der Halbleitervorrichtung zu ermöglichen und die Vorrichtungsleistung zu verbessern. Die Epitaxieprozesse beinhalten CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE) und/oder ultrahohe Vakuum-CVD (UGV-CVD), molekulare Strahlenepitaxie und/oder andere geeignete Prozesse. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der versenkten Abschnitte 118 der Halbleiterflosse 112 (z. B. Silicium) interagieren. Somit kann ein gestreckter Kanal erzielt werden, um eine Trägermobilität zu erhöhen und die Vorrichtungsleistung zu verbessern. Die Epitaxiestrukturen 170 können in-situ dotiert werden. Die Dotierspezies umfassen p-leitende Dotierstoffe wie Bor oder BF2; n-leitende Dotierstoffe wie Phosphor oder Arsen; und/oder andere geeignete Dotierstoffe, einschließlich Kombinationen davon. Falls die Epitaxiestrukturen 170 nicht in-situ dotiert werden, wird ein zweiter Implantationsprozess (d. h. einen Übergangsimplantationsprozess) ausgeführt, um die Epitaxiestrukturen 170 zu dotieren. Ein oder mehrere Annealing-Prozesse können ausgeführt werden, um die Epitaxiestrukturen 170 zu aktivieren. Die Annealing-Prozesse umfassen das Rapid Thermal Annealing (RTA) und/oder Laser-Annealing-Prozesse.
  • In einigen Ausführungsformen sind mehrere Silicidkontakte (nicht dargestellt) auf den Epitaxiestrukturen 170 vorhanden. Silicide, die Verbindungen sind, die aus einem Metall oder Silicium gebildet werden, werden für Kontakte in Halbleitervorrichtungen verwendet. Silicidkontakte sind thermisch stabil, weisen einen niedrigeren Widerstand als Polysilicium auf und sind gute ohmsche Kontakte. Silicidkontakte sind auch zuverlässig, da die Silicidierungsreaktion viele Defekte an einer Grenzfläche zwischen einem Kontakt und einem Vorrichtungsmerkmal beseitigt. Eine Technik, die in der Halbleiterherstellungsindustrie angewendet wird, ist die selbst ausgerichtete Silicid-(„Salicid”)-Bearbeitung. Eine Silicidbearbeitung kann bei der Herstellung von komplementären Hochgeschwindigkeits-Metalloxidhalbleiter-(CMOS)-Vorrichtungen verwendet werden. Der Silicidprozess wandelt die Oberflächenabschnitte der Epitaxiestrukturen 170 in die Silicidkontakte um. Eine Silicidbearbeitung beinhaltet die Abscheidung eines Metalls, das einer Silicidierungsreaktion mit Silicium (Si) unterzogen wird. Zur Bildung von Silicidkontakten auf den Epitaxiestrukturen 170 wird ein Metallmaterial auf den Epitaxiestrukturen 170 abgeschieden. Nach Erwärmen des Wafers auf eine Temperatur, bei der das Metall mit dem Silicium der Epitaxiestrukturen 170 reagiert, um Kontakte zu bilden, wird nicht umgesetztes Metall entfernt. Silicidkontakte verbleiben über den Epitaxiestrukturen 170, während nicht umgesetztes Metall von anderen Bereichen entfernt wird.
  • Danach wird eine dielektrische Schicht 180 an Außenseiten der Gate-Spacer 140' und auf dem Substrat 110 gebildet. Das heißt, die dielektrische Schicht 180 umgibt die Gate-Spacer 140' und das Dummy-Gate 132. Die dielektrische Schicht 180 weist Siliciumoxid, Oxinitrid oder andere geeignete Materialien auf. Die dielektrische Schicht 180 weist eine einzige Schicht oder mehrere Schichten auf. Die dielektrische Schicht 180 wird durch eine geeignete Technik wie CVD oder ALD gebildet. Ein chemisch-mechanischer Planarisierungs-(CMP)-Prozess kann angewendet werden, um überschüssige dielektrische Schicht 180 zu entfernen und die obere Oberfläche des Dummy-Gates 132 für einen nachfolgenden Dummy-Gate-Entfernungsprozess freizulegen.
  • Es wird auf 10 Bezug genommen. Das Dummy-Gate 132 (siehe 9) wird entfernt, um eine Öffnung 182 mit den Gate-Spacern 140' als seine Seitenwand zu bilden. In einigen anderen Ausführungsformen wird das Gatedielektrikum 120 aus 9 ebenfalls entfernt. Als Alternative wird in einigen Ausführungsformen das Dummy-Gate 132 entfernt, während das Gatedielektrikum 120 behalten wird. Das Dummy-Gate 132 (und das Gatedielektrikum 120) können durch Trockenätzung, Nassätzung oder eine Kombination von Trocken- und Nassätzung entfernt werden. Zum Beispiel kann ein Nassätzprozess das Aussetzen einer hydroxidhaltigen Lösung (z. B. Ammoniumhydroxid), entionisiertem Wasser und/oder anderen geeigneten Ätzmittellösungen umfassen.
  • Da die Gate-Spacer 140' in 10 dotiert sind, ist die Ätzrate der Gate-Spacer 140' geringer als die eines undotierten Gate-Spacers. Wenn also das Dummy-Gate 132 entfernt wird, sind die Gate-Spacer 140' nicht ohne Weiteres zu entfernen. Bei solchen Konfigurationen wird eine Gatestruktur 190 (siehe 11), die in der Öffnung 182 gebildet wird, nicht mit den Source-Drain-Merkmalen (wie der Halbleiterflosse 112 und/oder den Epitaxiestrukturen 170) verbunden. Die Gate-Spacer 140' könne eine gute Isolation dazwischen aufweisen.
  • Es wird auf 11 Bezug genommen. Eine Gatestruktur 190 wird in der Öffnung 182 gebildet. Mit anderen Worten werden die Gate-Spacer 140' auf gegenüberliegenden Seitenwänden 192 der Gatestruktur 190 angeordnet. Die gebildete Gatestruktur 190 kann auch dielektrische Gateschicht(en), Deckschicht(en), Füllschicht(en) und/oder andere geeignete Schichten aufweisen, die in einem Metallgatestapel wünschenswert sind. Eine Austrittsarbeitsmetallschicht, die in der Gatestruktur 190 enthalten ist, kann eine n-leitende oder p-leitende Austrittsarbeitsschicht sein. Zu beispielhaften p-leitenden Austrittsarbeitsmetallen gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-leitende Austrittsarbeitsmaterialien oder Kombinationen davon. Zu beispielhaften n-leitenden Austrittsarbeitsmetallen gehören Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-leitende Austrittsarbeitsmaterialien oder Kombinationen davon. Die Austrittsarbeitsschicht kann mehrere Schichten aufweisen. Die Austrittsarbeitsschicht(en) können durch CVD, PVD, Galvanotechnik und/oder einen anderen geeigneten Prozess abgeschieden werden. In einigen Ausführungsformen ist die gebildete Gatestruktur 190 ein p-leitendes Metallgate, das eine p-leitende Austrittsarbeitsschicht aufweist. In einigen Ausführungsformen kann die Deckschicht, die in der Gatestruktur 190 enthalten ist, hochschmelzende Metalle und ihre Nitride (z. B. TiN, TaN, W2N, TiSiN, TaSiN) aufweisen. Die Deckschicht kann durch PVD, CVD, metallorganische chemische Dampfphasenabscheidung (MOCVD) und ALD abgeschieden werden. In einigen Ausführungsformen kann die Füllschicht, die in der Gatestruktur 180 enthalten ist, Wolfram (W) aufweisen. Die Metallschicht kann durch ALD, PVD, CVD oder einen anderen geeigneten Prozess abgeschieden werden. Nach der Bildung der Gatestruktur 190 ist die Halbleitervorrichtung wie in 1 dargestellt.
  • Es wird auf 1 und 11 Bezug genommen. Aus struktureller Sicht weist der Gate-Spacer 140' einen oberen Abschnitt 140t und einen unten Abschnitt 140b auf. Der untere Abschnitt 140b ist zwischen dem oberen Abschnitt 140t und der Halbleiterflosse 112 vorhanden. In einigen Ausführungsformen liegt der untere Abschnitt 140b des Gate-Spacers 140' benachbart zu der Halbleiterflosse 112. Da mindestens die unteren Abschnitte 140b der Gate-Spacer 140' dotiert sind und die Dotierstoffkonzentration der unteren Abschnitte 140b der Gate-Spacer 140' etwa 6 × 1019 Atome/cm3 bis etwa 1 × 1020 Atome/cm3 beträgt, ist die Ätzrate der Gate-Spacer 140' geringer als die Ätzrate eines undotierten Gate-Spacers. Daher zerbrechen die Gate-Spacer 140' nicht, wenn die Öffnung 182 gebildet wird. Bei einer solchen Konfiguration wird die Gatestruktur 190, die in der Öffnung 182 gebildet wird, nicht mit den Source-Drain-Merkmalen (wie der Halbleiterflosse 112 und/oder den Epitaxiestrukturen 170) verbunden. Die Gate-Spacer 140' könne eine gute Isolation dazwischen aufweisen.
  • Es wird auf 11 Bezug genommen. Die LDD-Region 160 der Halbleiterflosse 112 weist einen oberen Abschnitt 160t und einen unten Abschnitt 160b auf. Der obere Abschnitt 160t ist zwischen dem unteren Abschnitt 160b und dem Gate-Spacer 140' vorhanden. Die Dotierstoffkonzentration des oberen Abschnitts 160t kann etwa 2 × 1020 Atome/cm3 bis etwa 3 × 1020 Atome/cm3 betragen und die Dotierstoffkonzentration des unteren Abschnitts 160b kann etwa 2 × 1019 Atome/cm3 bis etwa 4 × 1019 Atome/cm3 betragen. Das heißt, die Dotierstoffkonzentration des unteren Abschnitts 140b des Gate-Spacers 140' ist höher als die Dotierstoffkonzentration des unteren Abschnitts 160b der LDD-Region 160 und die Dotierstoffkonzentration des unteren Abschnitts 140b des Gate-Spacers 140' ist geringer als die Dotierstoffkonzentration des oberen Abschnitts 160t der LDD-Region 160.
  • 12 ist ein Profil der Arsenkonzentration gegenüber der Tiefe einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen. Die Dotierstoffe des Gate-Spacers und der LDD-Regionen waren Arsen. Die Inertgasionen waren Xe. Die Gate-Spacer waren aus Oxid und Nitrid hergestellt. Der obere Abschnitt der LDD-Region war etwa 18 nm tief und der untere Abschnitt der LDD-Region war etwa 46 nm tief.
  • Gemäß einigen Ausführungsformen weist eine Halbleitervorrichtung ein Substrat, mindestens ein Source-Drain-Merkmal, eine Gatestruktur und mindestens einen Gate-Spacer auf. Das Source/Drain-Merkmal ist mindestens teilweise in dem Substrat vorhanden. Die Gatestruktur ist auf dem Substrat vorhanden. Der Gate-Spacer ist auf mindestens einer Seitenwand der Gatestruktur vorhanden. Mindestens ein unterer Abschnitt des Gate-Spacers weist mehrere Dotierstoffe darin auf.
  • Gemäß einigen Ausführungsformen weist eine Halbleitervorrichtung ein Substrat, mindestens eine Halbleiterflosse, eine Gatestruktur und mindestens einen Gate-Spacer auf. Die Halbleitervorrichtungsflosse ist auf dem Substrat vorhanden. Die Halbleiterflosse weist mindestens einen Kanalabschnitt und mindestens einen Source-Drain-Abschnitt auf. Die Gatestruktur ist auf dem Kanalabschnitt der Halbleiterflosse vorhanden. Der Gate-Spacer ist benachbart zu der Gatestruktur auf der Halbleiterflosse und zwischen dem Kanalabschnitt und dem Source-Drain-Abschnitt der Halbleiterflosse vorhanden. Der Gate-Spacer weist mehrere Verunreinigungen der Gruppe VIIIA darin auf.
  • Gemäß einigen Ausführungsformen beinhaltet ein Verfahren zum Herstellen einer Halbleitervorrichtung das Bilden einer Halbleiterflosse auf einem Substrat. Eine Gatestruktur wird auf der Halbleiterflosse gebildet. Eine Spacer-Schicht wird gebildet, um die Gatestruktur und die Halbleiterflosse abzudecken. Ein isotropisch dotierender Prozess wird ausgeführt, um die Spacer-Schicht zu dotieren. Die Spacer-Schicht wird strukturiert, um mindestens einen Gate-Spacer auf mindestens einer Seitenwand der Gatestruktur zu bilden.
  • Die vorstehenden Ausführungen heben Merkmale mehrerer Ausführungsformen hervor, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Konzipierung oder Modifizierung anderer Prozesse und Strukturen für die gleichen Zwecke und/oder zur Erzielung der gleichen Vorteile der hierin vorgestellten Ausführungsformen nutzen kann. Der Fachmann sollte auch realisieren, dass solche äquivalenten Konstruktionen vom Geist und Schutzbereich der vorliegenden Offenbarung nicht abweichen und dass verschiedene Änderungen, Substitutionen und Veränderungen hierin vorgenommen werden können, ohne von dem Geist und Schutzbereich der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat; mindestens ein Source-Drain-Merkmal, das mindestens teilweise in dem Substrat vorhanden ist; eine Gatestruktur, die auf dem Substrat vorhanden ist; und mindestens einen Gate-Spacer, der auf mindestens einer Seitenwand der Gatestruktur vorhanden ist, wobei mindestens ein unterer Abschnitt des Gate-Spacers mehrere Dotierstoffe darin aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Dotierstoffkonzentration des unteren Abschnitts des Gate-Spacers in einem Bereich von etwa 6 × 1019 Atome/cm3 bis etwa 1 × 1020 Atome/cm3 liegt.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Dotierstoffe As, P, B oder Kombinationen davon umfassen.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Source-Drain-Merkmal eine leicht dotierte Drain-(LDD)-Region umfasst.
  5. Halbleitervorrichtung nach Anspruch 4, wobei ein unterer Abschnitt der LDD-Region eine Dotierstoffkonzentration aufweist, die niedriger als eine Dotierstoffkonzentration des unteren Abschnitts des Gate-Spacers ist.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei ein unterer Abschnitt der LDD-Region eine Dotierstoffkonzentration aufweist, die höher als eine Dotierstoffkonzentration des unteren Abschnitts des Gate-Spacers ist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt des Gate-Spacers zu dem Source-Drain-Merkmal benachbart ist.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Source-Drain-Merkmal eine Epitaxie-Struktur umfasst.
  9. Halbleitervorrichtung, umfassend: ein Substrat; mindestens eine Halbleiterflosse, die auf dem Substrat vorhanden ist, wobei die Halbleiterflosse mindestens einen Kanalabschnitt und mindestens einen Source-Drain-Abschnitt umfasst; eine Gatestruktur, die auf dem Kanalabschnitt der Halbleiterflosse vorhanden ist; und mindestens einen Gate-Spacer, der benachbart zu der Gatestruktur auf der Halbleiterflosse und zwischen dem Kanalabschnitt und dem Source-Drain-Abschnitt der Halbleiterflosse vorhanden ist, wobei der Gate-Spacer mehrere Verunreinigungen der Gruppe VIIIA darin umfasst.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die Verunreinigungen der Gruppe VIIIA Xe umfassen.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei die Halbleiterflosse eine leicht dotierte Drain-(LDD)-Region aufweist, die unter dem Gate-Spacer vorhanden ist.
  12. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei der Source-Drain-Abschnitt der Halbleiterflosse eine Epitaxie-Struktur darin umfasst.
  13. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Halbleiterflosse auf einem Substrat; Bilden einer Gatestruktur auf der Halbleiterflosse; Bilden einer Spacer-Schicht, um die Gatestruktur und die Halbleiterflosse abzudecken; Ausführen eines isotropisch dotierenden Prozesses, um die Spacer-Schicht zu dotieren; und Strukturieren der Spacer-Schicht, um mindestens einen Gate-Spacer auf mindestens einer Seitenwand der Gatestruktur zu bilden.
  14. Verfahren nach Anspruch 13, wobei der isotropisch dotierende Prozess ein Plasmadotierungs-(PLAD)-Prozess ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei der isotropisch dotierende Prozess ferner Folgendes umfasst: Bilden einer dotierstoffreichen Schicht, die mehrere Dotierstoffe auf der Spacer-Schicht umfasst; und Ausführen einer Knock-on-Implantation, um die Dotierstoffe in die Spacer-Schicht zu stoßen.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei der isotropisch dotierende Prozess ferner mindestens eine leicht dotierte Drain-(LDD)-Region in der Halbleiterflosse bildet.
  17. Verfahren nach Anspruch 13 bis 16, ferner umfassend das Bilden einer leicht dotierten Drain-(LDD)-Region in der Halbleiterflosse, wobei das Bilden der leicht dotierten Drain-(LDD)-Region und das Ausführen des isotropisch dotierenden Prozesses getrennt ausgeführt werden.
  18. Verfahren nach einem der Ansprüche 13 bis 17, ferner umfassend: Entfernen der Gatestruktur, um eine Öffnung benachbart zu dem Gate-Spacer zu bilden; und Bilden einer Metallgatestruktur in der Öffnung.
  19. Verfahren nach einem der Ansprüche 13 bis 18, ferner umfassend: Bilden mindestens einer Aussparung in der Halbleiterflosse; und Bilden einer Epitaxie-Struktur in der Aussparung.
  20. Verfahren nach einem der Ansprüche 13 bis 19, wobei eine Dotierstoffkonzentration des Gate-Spacers in einem Bereich von etwa 6 × 1019 Atome/cm3 bis etwa 1 × 1020 Atome/cm3 liegt.
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