CN105723514B - 用于半导体器件的双应变包覆层 - Google Patents

用于半导体器件的双应变包覆层 Download PDF

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Abstract

本发明描述了与用于半导体器件的双应变包覆层有关的技术和方法，以及并入了这样的半导体器件的系统。

Description

用于半导体器件的双应变包覆层
背景技术
典型的金属氧化物半导体场效应晶体管(MOSFET)可以包括半导体(例如，硅)、用于与源极区和漏极区接触的电极、以及用于与栅极接触或耦合的电极。FinFET是围绕从盘形衬底向上延伸的半导体材料的细带(通常被称为鳍状物)构建的MOSFET。鳍状物的一个端部是源极区，而鳍状物的相对端部是漏极区。鳍状物的中间区域形成由栅极电介质和栅极电极覆盖的沟道区。器件的导电沟道存在于鳍状物的在栅极电介质下面的外侧上。具体而言，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧)并且在这两个侧壁内流动，并且沿着鳍状物的顶部(平行于衬底表面的侧)流动。因为这样的构造的导电沟道实质上沿着鳍状物的三个不同外部平面区而存在，所以这种FinFET有时被称为三栅极FinFET。其它类型的FinFET构造也是可用的，例如所谓的双栅极FinFET，其中，导电沟道主要地仅沿着鳍状物的两个侧壁(并且不沿着鳍状物的顶部)而存在。互补型金属氧化物半导体(CMOS)具有双鳍状物，一个鳍状物用于p型晶体管，并且另一个鳍状物用于n型晶体管。例如，双鳍状物被集成电路上的绝缘氧化物层分隔开。仍然可以改进这样的基于鳍状物的晶体管上的载流子迁移率。
附图说明
在附图中通过示例的方式并且不是通过限制的方式图示了本文所描述的材料。为了图示的简洁和清楚，图中所图示的元素不必按比例绘制。例如，为了清楚，可以相对于其它元素而放大一些元素的尺寸。此外，在认为适当的地方，在各图之中重复参考标记以指示对应或者类似的元素。在附图中：
图1是双互补型金属氧化物半导体器件的上透视视图；
图2-8是在执行特定制作操作时的示例性晶体管的截面视图；
图9是图示用于在半导体器件的鳍状物上形成包覆层的过程的流程图；
图10-12是在执行特定制作操作时的其它示例性晶体管的截面视图；
图13-14是示出由本文中所描述的半导体器件提供的垂直应力和电流流动方向应力的图形；
图15是采用具有晶体管的集成电路的移动计算平台的示意图，所述晶体管在晶体管的鳍状物上具有包覆层；以及
图16是全部根据本公开内容的至少一些实施方式布置的计算设备的功能框图。
具体实施方式
现在参考附图描述一个或多个实施方式。尽管讨论了具体的构造和布置，但是应当理解这么做仅是出于说明性目的。相关领域技术人员将认识到，可以在不脱离本说明书的精神和范围的情况下采用其它构造和布置。对相关领域的技术人员而言将显而易见的是，也可以在除了本文中所描述的之外的各种其它系统和应用中采用本文中所描述的技术和/或布置。
在以下具体实施方式中参考附图，所述附图形成具体实施方式的部分，其中，相同的附图标记可以始终指代相同的部分，以指示相对应或者类似的元素。将认识到，为了图示的简洁和/或清楚，图中所图示的元素不必按比例绘制。例如，为了清楚，可以相对于其它元素而放大一些元素的尺寸。此外，要理解的是，可以在不脱离所要求保护的主题的范围的情况下利用其它实施方式并且对这些实施方式做出结构和/或逻辑的改变。还应当注意的是，方向和引用(例如上、下、顶、底等)可以被用于便于对附图的讨论，并且不旨在限制对所要求保护的主题的应用。因此，不要以限制性的意义来理解以下具体实施方式，并且由所附权利要求及其等价物来限定所要求保护的主题的范围。
在以下描述中阐述了许多细节，然而对于本领域技术人员而言将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，以框图的形式而非详细地示出了公知方法和设备，以避免使本发明难以理解。在整个本说明书中对“实施方式”或“在一个实施方式中”的引用意味着结合所述实施方式描述的特定特征、结构、功能或者特性被包括在本发明的至少一个实施方式中。因此，在整个本说明书中的各处出现的短语“在实施方式中”不一定指代本发明的相同实施方式。此外，可以在一个或多个实施方式中以任何适合的方式来组合特定特征、结构、功能或特性。例如，可以在两个实施方式没有被规定为相互排斥的任何情况下，将第一实施方式与第二实施方式组合。
可以在本文中使用术语“耦合”和“连接”连同其派生词来描述部件之间的结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施方式中，可以使用“连接”来指示两个或更多个元素彼此直接物理或电接触。可以使用“耦合”来指示两个或更多个元素彼此直接或间接(在它们之间具有其它中间元素)物理或电接触，和/或两个或更多个元素彼此合作或交互(例如，如因果关系中那样)。
如本文中所使用的术语“在……之上”、“在……之下”、“在……之间”、“在……上”等指代一个材料层或部件关于其它层或部件的相对位置。例如，设置在一层之上或之下的另一层可以直接与所述一层接触，或者可以具有一个或多个中间层。此外，设置在两层之间的一层可以直接与这两层接触，或者可以具有一个或多个中间层。相比之下，第二层“上”的第一层与第二层直接接触。类似地，除非明确声明，否则设置在两个特征之间的一个特征可以与邻近的特征直接接触，或者可以具有一个或多个中间特征。另外，除非另外声明，否则术语“在……之下”或“在……之上”或“下”或“上”和/或涉及相对位置的类似术语意在表达部件之间的内部相对位置，并且不一定意指相对于地面向上或向下。
以下关于用于半导体器件的双应变包覆层描述了器件、微处理器、装置、计算平台、以及方法。
许多半导体器件具有p型和n型鳍状物两者，这两者可以或可以不在晶片上相对地靠近彼此放置。一个这种示例是互补型金属氧化物半导体(CMOS)器件，所述互补型金属氧化物半导体(CMOS)器件可以具有双鳍状物，所述双鳍状物包括由绝缘层分隔开的邻近平行n型鳍状物的p型鳍状物。当试图增大两个鳍状物类型的效率时出现困难，因为p型鳍状物与n型鳍状物具有不同的特性。例如，锗(Ge)常常被用于增大p型鳍状物上的空穴迁移率，但能够减小n型鳍状物上的电子迁移率。因此，期望不同地处置p型鳍状物和n型鳍状物。
当将应变包覆层施加到鳍状物时，这个问题可能会出现。应变包覆层可以沉积在鳍状物上以便增大鳍状物的外壁与栅极电介质之间的界面处的电荷载流子迁移率，这可以增大半导体器件能够运行的速度，从而增强性能并且降低能量消耗。当材料赝形生长(pseudomorphically grown)在鳍状物(在本文中被称为核或半导体主体)上时形成应变包覆层，并且核和包覆层具有不同的晶格常数。核与包覆层之间的晶格常数的差异使核和包覆层两者产生应变。各自的应变量和应变的方向将由它们的厚度、相对刚度、它们的自由表面的位置、以及所沉积的包覆层材料与下层鳍状物核之间的晶格失配度来确定。通过为NMOS和PMOS器件两者适当地选择晶片取向、公共核、以及不同的包覆层，能够为NMOS和PMOS层两者形成具有高迁移率和驱动电流的应变层。例如，在具有NMOS的拉伸Si包覆和PMOS的压缩Ge包覆的晶片上构建的弛豫硅锗(SiGe)核将产生高的电子和空穴传输。代替Ge，可以使用SiGe PMOS包覆层，SiGe PMOS包覆层具有比SiGe核的Ge浓度大的Ge浓度。
常常通过使用覆盖具有相同包覆层材料的p型和n型鳍状物两者的均厚沉积或非选择性沉积来获得包覆层。如所提及的，由于包含不同的材料，这将不会为两种电荷类型提供最有效的迁移率，或者可以需要附加的制造步骤来从具有一种类型的电荷载流子的鳍状物中去除或替换包覆层。
参考图1，本文中所描述的各种实施方式克服了上述困难，并且在一个图示的示例中，集成电路可以具有晶体管或半导体器件100，所述晶体管或半导体器件100被提供有直立的半导体主体102和104(也被称为半导体鳍状物、鳍状物部分、或者核)。半导体主体102和104可以被提供在衬底106和弛豫层108之上，弛豫层108在一个示例中由SiGe组成并且形成半导体主体102和104。在该示例中，半导体主体102是p型的，并且半导体主体104是n型的。具有不同材料的层114和116取决于半导体主体的载流子电荷。在一种形式中，p型半导体主体102之上的包覆层114是Ge或者具有比半导体主体中的Ge的量更大的比率的Ge的SiGe。n型半导体主体104可以具有晶格常数小于n型半导体主体104的晶格常数的Si的包覆层116。为了制作半导体器件，非选择性或均厚覆盖物沉积在半导体器件上，并且穿过具有一种电荷载流子类型(例如，诸如p型)的半导体主体处的覆盖物形成开口或者穿孔。随后，第一包覆层选择性地生长在一种载流子电荷类型(例如p型)的半导体主体上，而不生长在具有另一种电荷载流子类型(例如，通过示例的n型)的半导体主体上。一旦生长了第一包覆层，就会容易地去除所使用的覆盖物，并且可以在特定位置处沉积和穿孔新的覆盖物，以在具有另一种电荷载流子的半导体主体(例如n型半导体主体)上生长不同材料的第二包覆层。以下利用图2-12更详细地解释了该过程。
更具体而言，半导体器件100可以形成在晶片上作为集成电路管芯的部分。所述半导体器件可以是晶片上的多个半导体器件中的一个器件，无论晶片上有数十、数百、数千或者更多的半导体器件。为指出几个非限制性示例，微电子器件100可以是微处理器、静态随机存取存储器(SRAM)电路、或者微处理器的SRAM高速缓存存储器的一部分等的部分。
半导体器件100可以是具有至少一个p型半导体主体或鳍状物102和至少一个n型半导体主体或鳍状物104的非平面finFET。半导体器件100可以形成在体结晶半导体衬底上或者半导体器件100可以形成在绝缘体上半导体(SOI)结构上。鳍状物可以以许多不同取向布置在晶片上。因此，在一种形式中，相同载流子电荷的鳍状物可以集合在一起，或者替代地或另外地，如互补型金属氧化物半导体(CMOS)那样，可以在一个p型鳍状物邻近一个n型鳍状物的情况下使不同载流子电荷的鳍状物交替或成对。因此，半导体器件可以是具有许多这样的半导体器件的集成电路的部分，或者可以是集成电路上的隔离的半导体器件。在其它情况下，例如，半导体器件可以位于其自身的芯片或者管芯上。针对集成电路，半导体器件还可以在单个p型或者n型鳍状物的对偶对具有它们自身的栅极的情况下被隔离，而在电路上没有任何相对靠近的半导体器件，或者半导体器件可以嵌套在类似的平行半导体器件的长线或者2D网络内。将理解的是，尽管在初始制作步骤期间鳍状物和/或半导体主体被讨论为p型或者n型，但是该区分可能不会实际发生直到形成良好的掺杂、子鳍状物掺杂、栅极金属、和/或半导体主体的源极区和漏极区，从而产生不同的NMOS和PMOS晶体管。
半导体器件100的基本晶体管元件包括：衬底106、形成在衬底之上或上的弛豫SiGe层108、以及以上所提及的并且由绝缘层118(也被称为沟槽隔离或简称为隔离)分隔开的直立半导体主体或鳍状物102和104。栅极电极120在半导体主体102和104之上延伸并且横贯半导体主体102和104。包覆层114和116以及电介质层122和124设置在半导体主体102和104的沟道区126和128之上并且设置在栅极电极120下方。半导体主体102和104还具有为了清晰而以虚线示出的源极区130和132、以及漏极区134和136。
如上所提及的，半导体器件100可以是隔离的晶体管，其中，在沟槽隔离之间沿着电流流动方向存在一个栅极电极。在其它情况下，半导体器件100可以是鳍状物方向上的细长电路的一部分。换言之，在电流流动(或沿着鳍状物)方向上，可以提供嵌套的晶体管，其中，单个鳍状物在沟槽隔离之间包含更多晶体管。
参考图2-4，例如对于半导体器件100，在半导体主体的制作期间的各种状态中示出了半导体器件200的截面。截面沿着栅极电极延伸并且横贯半导体主体(或者鳍状物)，以提供穿过所示半导体主体中的每个主体的沟道区的截面。参考图2，在初始阶段中，半导体衬底202(例如用于形成衬底106)可以由一些形式的未掺杂的单晶硅(Si)构成。在其它情况下，衬底可以由SiGe、锗衬底、硅锗合金、砷化镓、InSb、以及GaP形成。尽管此处半导体衬底202是本征(例如，未掺杂的)硅衬底，但是在其它形式中，衬底202可以被掺杂为p型或者n型导电性。
另外，在一个示例中，半导体衬底202可以包括(110)法向表面或者(110)法向取向，从而使弛豫层也具有(110)法向表面。
弛豫SiGe的层或者膜204可以外延生长在衬底202上并且可以由Si(1-x)Gex形成，其中，x为约0.2到0.9，并且通过一种方法实现0.2到0.9。在一种形式中，x为0.3到0.7，并且在另一种形式中，Si0.50Ge0.50被用作弛豫层204的材料。弛豫SiGe层204可以外延生长。弛豫膜在所有方向上保持其自身的晶体晶格参数，而非顺应在其上沉积弛豫层的层的材料的晶格结构。这通过以下方式实现：有意地允许缺陷或者错位存在于弛豫层中，从而使沉积层和衬底的晶格结构不再对齐。然而，这些缺陷可能导致在弛豫层上生长的另外的半导体层中的不期望的匹配缺陷。因此，存在试图通过将弛豫层形成为相对厚的来使缺陷保持远离弛豫层的顶部或上部的技术。这包括弛豫缓冲层技术或者通过使用纵横比捕获(ART)来局部地形成弛豫SiGe。
缓冲层技术可以包括在缓冲子层的叠置体中生长缓冲层，在所述缓冲子层的叠置体中，每个子层可以具有比其下方的缓冲子层更大的晶格常数。对于Si(1-x)Gex层，这能够通过随着每个更高的缓冲子层增加Ge的浓度来实现。ART技术依赖于对氧化物侧壁处的错位的捕获并且能够被用于生长将被用作双应变层的核的弛豫SiGe鳍状物。在任一种情况下，弛豫SiGe层204被形成为相对厚的(或者换言之，在图2上相对高的)，从而使缺陷不会延伸到弛豫层的要与包覆层接口连接的上部或者外部区域，从而在形成要被沉积到弛豫层204上的半导体包覆层的接口的上部区域中产生较少缺陷。通过一种形式，这可以意味着缺陷要被整体保持在半导体主体之外，或者在半导体主体中至少大体上被减少，并且仅在以下所描述的沟槽区域下方的弛豫层204的基底212(图3)内。例如，通过如图1中所示的替代方法，包覆层114、116向下延伸到隔离层118，但是不会延伸半导体主体102、104的整体高度。因此，通过一种方法，初始无沟槽的弛豫SiGe层可以为约3000至高。从弛豫层开始，半导体主体或者鳍状物可以被形成为约1000至高，并且在一种形式中约为并且在另一形式中为高，其中，缺陷主要被保持到半导体主体或者鳍状物的底部三分之一处。因此，在一种情况下，对于约高的半导体主体或者鳍状物，缺陷可以被保持为更靠近弛豫层204的大约底部
一旦形成弛豫层204，可以在弛豫层204上对掩模206进行沉积和图案化。在一些形式中，掩模206可以包括硬掩模(例如，诸如氧化硅)，并且可以是抗氧化掩模。在一种形式中，掩模206可以包括下面的、薄的衬垫氧化物层208(例如二氧化硅)、以及由氮化物(例如，氮化硅)构成的较厚的上层210、或者其它抗氧化层。这些层可以均厚沉积在弛豫层204之上。在一些方法中，掩模206可以是光可界定的材料。然后光刻技术可以被用于在要形成掩模部分306的位置之上对光致抗蚀剂掩蔽层进行掩蔽、暴露、和显影。与所形成的光致抗蚀剂掩模对准地，对氮化物膜210和衬垫氧化物层208进行蚀刻以形成掩模部分306。掩模部分306可以限定弛豫层206中的要形成半导体主体302的有源区。
参考图3，图3是图2在Ⅲ处的特写，例如，通过各向异性蚀刻过程并且与掩模部分306的外部边缘对准，对弛豫层204的暴露的部分进行蚀刻，以形成半导体主体或鳍状物302以及位于半导体主体302之间的沟槽304。沟槽304被蚀刻到足够将邻近的晶体管彼此隔离的深度。
绝缘或隔离层402(图4)沉积在沟槽304中以形成浅沟槽隔离STI区，并且可以由电介质或电绝缘材料形成。电绝缘材料可以包括用于浅沟槽隔离(STI)的任何适合的材料。在一些形式中，用于绝缘层402的电绝缘材料可以包括由于它们在集成电路结构中的适用性而已知的电介质材料(例如，低k电介质材料)。可以用于绝缘层402的电介质材料的示例包括但不限于：氧化硅、碳掺杂的氧化物(CDO)、氮化硅、有机聚合物(例如，八氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)、以及有机硅酸盐(例如，硅半倍氧烷、硅氧烷或有机硅酸盐玻璃)。
通过一种方法，可以通过首先在沟槽304的底部中生长薄的内衬氧化物来形成绝缘层402。接下来，通过由例如高密度等离子体(HDP)化学气相沉积工艺在内衬氧化物之上均厚沉积氧化物电介质层来填充沟槽304。该均厚沉积将绝缘层402留在沟槽304内和掩模部分306上。可以使用化学机械抛光来去除绝缘层402在掩模部分306上的部分以及掩模部分306自身，以产生层302和402的平坦表面。随后，可以使用对于层302有选择性的湿法或者干法蚀刻技术将沟槽306内的绝缘材料蚀刻到某一深度。这在暴露半导体主体302的顶部404和侧部406的同时，在沟槽304的底部中留下具有类似于绝缘层118的绝缘层402的结构，并且为接收包覆层做准备，如图4上所示。
图5-8在用于包覆层的制作的各种状态中示出了半导体器件200，并且结合图9的制作的方法900参考图5-8。过程900被提供用于形成半导体器件的双鳍状物上的应变包覆层，并且更具体而言，用于形成根据本公开内容的至少一些实施方式而布置的半导体器件上的用于p型和n型半导体主体的不同包覆层。在图示的实施方式中，过程900可以包括如由均匀编号的操作902至922中的一个或多个操作所图示的一个或多个操作、功能或者动作。然而，本文中的实施方式可以包括任何数量的操作，以使得可以跳过操作中的一些操作等。此外，各种实施方式还包括为了清晰而并未示出的附加操作。另外，总体而言，针对关于图9所描述的技术，过程900提供用于形成图1-8的半导体结构的示例性方法，并且可以或者可以不包括图10-12的源极区和漏极区；然而，其它方法对于形成这样的结构可以是可用的。
如以上已经描述的，过程900可以包括用于“形成p型和n型半导体主体”902并且更具体而言用于在衬底之上形成至少一个p型半导体主体和至少一个n型半导体主体的操作。通过一种方法，每个半导体主体具有源极区、沟道区、和漏极区，并且至少沟道区由包括SiGe的材料形成。如以上所解释的，材料可以是弛豫SiGe。
参考图5，通过一种形式，一旦p型金属氧化物半导体(PMOS)主体或者鳍状物502被形成为从绝缘层402向上延伸，并且n型金属氧化物半导体(NMOS)主体或者鳍状物504被形成为从绝缘层402向上延伸，过程可以继续进行形成包覆层。将理解的是，如以上所提及的，p型和n型半导体主体可以或者可以不被定位为直接邻近于彼此，以使得n型和p型半导体主体502和504两者接触设置在这两个半导体主体之间的相同的绝缘层或者层部分402。
过程900可以继续用于“沉积可去除的覆盖层”904的操作，并且通过一个示例，可以继续用于首先覆盖至少一个或多个n型半导体主体504以将第一包覆层放置在一个或多个p型半导体主体502上的操作。在另一种形式中，该操作可以包括在第一载流子电荷类型和第二载流子电荷类型两者的半导体主体的至少部分之上均厚沉积可去除的覆盖物层，其中，第一和第二载流子电荷类型是不同的并且包括p型或者n型。如图5中所示，可以通过化学气相沉积(CVD)(并且在一种形式中是低温CVD)、或者原子层沉积(ALD)来在晶片之上均厚沉积覆盖物层506(还被称为掩模)。这种覆盖物可以由诸如二氧化硅或氮化硅之类的氧化物或氮化物组成。
随后可以使用光刻法来将覆盖物层506图案化，以“穿过可去除的覆盖物层形成开口以至少暴露一种载流子电荷类型的半导体主体的沟道区”906，例如形成图5上的开口508以暴露p型半导体主体502。选择性外延生长或其它类似的沉积工艺可以被用于“在暴露的半导体主体上形成第一包覆层”908，或者更具体而言，在第一载流子电荷类型的暴露的半导体主体上形成第一包覆层。在图示的示例中，n型半导体主体504保持被覆盖，而第一包覆层602生长在暴露的p型半导体主体502上。第一包覆层602可以生长为覆盖半导体主体502的侧壁406和顶表面404。包覆层可以为10至的厚度，并且在其它示例中，为约约或者
通过一个示例，p型半导体主体上的包覆层602、或者第一包覆层602可以由Si(1-y)Gey形成，其中，y大于x，或者换言之，包覆层602中的Ge浓度大于p型半导体主体502中的Ge浓度。这在包覆层中产生了应变，所述应变可以和核与包覆物中的Ge％的差异成比例。例如，具有50％Ge的核与具有100％Ge的包覆层可以导致晶格尺寸在应变方向上的100/50或者约2％的应变。这沿着电流流动方向和垂直方向二者在包覆层602中产生并维持压缩应变，这改进了包覆层中的空穴迁移率，因为多数载流子存在于包覆层处。外延生长也使得包覆层602的晶体晶格与半导体主体502的晶格的取向匹配，从而提供(110)沟道方向(其中，晶格的110面面向电流流动方向)，包覆层的侧壁具有(100)表面，并且提供了(110)表面，意味着上部的面向表面也是(110)。
一旦形成第一包覆层602，可以执行用于“去除可去除的覆盖物层的至少部分”910、以及覆盖物层上的任何过量的包覆材料的操作。可以例如通过干法或者湿法蚀刻来去除覆盖物层506，从而产生在p型半导体主体502之上具有包覆层602的未覆盖的结构，如图6中所示。
对于这种方法，可以在过程继续“提供可去除的覆盖物层”912之前，并且在一种形式中，在过程继续在第一载流子电荷类型的半导体主体的至少部分之上提供可去除的覆盖物层之前，整体去除第一覆盖物层506。因此，通过图示的示例，与第一覆盖物层506材料类似的材料的新的第二覆盖物层702(图7)可以均厚沉积在晶片和两种电荷类型的半导体主体上。替代地，将理解的是，第一覆盖物层506可以在n型半导体主体504之上留在原位，而新的覆盖物层702被均厚沉积、或在其它情况下被选择性沉积在第一包覆层602之上，并且转而沉积在p型半导体主体502之上，尽管该替代方案可以建立随后要被蚀刻掉的双重叠层。
在任一种情况下，过程900然后包括用于“形成穿过可去除的覆盖物层的开口以至少暴露另一载流子电荷类型的半导体主体的沟道区”914的操作，并且在一种形式中，具有开口704，以使用与以上所提及的用于暴露p型半导体主体502的过程相同或者相似的过程来暴露n型半导体主体504。一旦被暴露，过程900继续“在暴露的半导体主体上形成第二包覆层”916，并且在一种形式中，在第二载流子电荷类型的半导体主体上形成第二包覆层，所述第二包覆层可以是n型半导体主体504上的包覆层802(图8)。包覆层可以为10至的厚度，并且在一个示例中为约约或者的厚度。
对于沉积在n型半导体主体上的包覆层802，材料包括具有小于n型弛豫SiGe半导体主体504的晶格常数的晶体晶格常数的硅。对于50％SiGe核和Si包覆的示例，Si中的应变将约为2％的拉伸应变。包覆层选择性地外延生长在弛豫SiGe半导体主体504上，从而使包覆层802在拉伸应力下应变，以朝如以上所解释的弛豫SiGe半导体主体504的晶体晶格结构伸展。
一旦沉积第二包覆层802，过程900可以包括用于“去除可去除的覆盖物层”918的操作。如上所提及的，这可以包括去除第二覆盖物层702，或者所述操作可以包括去除第一和第二可去除的覆盖物层两者。这可以由以上所提及的湿法或干法刻蚀工艺来执行。这产生了图8上所示的结构，其中，p型和n型半导体主体502和504两者具有不同的包覆层602和802。
过程900还可以包括“形成源极区和漏极区以及电极”920。通过一种方法，在参考图10-12时，可以通过为n型半导体主体提供掺杂的Si源极/漏极区，并且为p型半导体主体提供掺杂的SiGe或者Ge源极/漏极区，来形成源极区和漏极区。这些将通过使用湿法蚀刻或干法刻蚀蚀刻掉源极区和漏极区中的包覆层和半导体主体层，并且通过在掺杂的Si、SiGe、或Ge源极和漏极中进行外延生长而形成。在一种示例性形式中，漏极区和源极区的材料与相同半导体主体上的包覆层的材料相同或者相似，以使得n型Si源极或者漏极层可以被形成有晶体晶格结构，所述晶体晶格结构具有比与沟道区处的包覆层相结合的弛豫SiGe半导体主体材料的常数更低的晶格常数，以在源极漏极和沟道区中产生其它基于拉伸的应变。类似地，p型源极和漏极层可以具有带有比弛豫SiGe半导体主体中更大的Ge比率(包括单独的Ge)的SiGe，以形成比沟道区的晶格常数更大的晶格常数，并且在源极区和漏极区和沟道区中产生增加的压缩应变，从而增加迁移率。还可以优化外延源极和漏极以提供良好的外部电阻Rext。在一种形式中，源极区和漏极区具有与包覆层相同的基底材料(相同的摩尔数等)，并且在其它形式中，材料可以是相同的Si或者Ge元素但是具有稍微不同的化合物。因此，在一种形式中，Ge可以被用作p型包覆层，而源极和漏极(S/D)中的SiGe(或Ge)将被提供有比沟道中的平均值更高的Ge浓度，以增加沟道中的压缩应力。通过其它替代方案，源极区和漏极区可以是具有不同元素的不同材料。
通过替代方案，可以在源极区和漏极区保持弛豫SiGe层，并且可以使用注入和退火或者从固态源向内扩散来对弛豫SiGe层进行掺杂。
通过一种形式，半导体主体和包覆层的弛豫SiGe材料沿着半导体主体延伸到超过沟道区的长度，并且在一些形式中，穿过半导体主体的源极区和漏极区持续半导体主体的整个长度。在这些情况下，示例性半导体器件100的侧截面(从图2-8旋转90度，并且从器件的端部到沟道区)显露弛豫SiGe鳍状物或者半导体主体1004以及包覆层1006的侧部，包覆层1006延伸非沟槽的弛豫SiGe层或者衬底1002的长度。在这种情况下，弛豫半导体主体1004和包覆层可以保持在沟道区110处，并且可以在源极区或漏极区1112处被蚀刻掉，通过一个示例，干法或者湿法蚀刻可以被用于去除半导体主体和包覆层，从而留下用于外延生长的源极漏极的衬底。
对于一个示例，一旦被清理，可以通过经由选择性外延生长来生长源极或漏极层1216而在源极区或漏极区1112内沉积源极或漏极层1216或者使源极或漏极层1216填充源极区或漏极区1112。随后可以对源极区和漏极区1216进行适当地掺杂以获得期望的p型或n型半导体主体1218。源极或漏极层1216可以类似地对应于本文中所提及的源极区或漏极区中的任何源极区或漏极区，例如图1的源极区130和132、以及漏极区134和136。还将理解的是，通过一个示例，漏极区或源极区1216可以生长为具有弛豫SiGe半导体主体的相同或者相似或者在其它情况下相对应的截面尺寸，以保持连续的鳍状物。通过一种形式，源极或漏极层1216的顶表面1220可以与沟道区1110处的半导体主体1004的顶部1222处于相同的高度。源极或者漏极层1216的底表面1224可以在弛豫SiGe半导体主体的鳍状物形基底部分1226上或处，并且与如图1中所示的绝缘层118的顶表面114对准。在其它情况下，通过一个示例，源极和漏极层可以具有不同尺寸或者形状，例如弯曲的底表面。
通过一种方法，源极/漏极区具有介于约lxl019到2xl021原子/cm3之间的掺杂浓度，并且在一种形式中，为至少约7×1020原子/cm3。源极/漏极区可以由均匀的浓度形成，或者可以包括不同浓度或掺杂配置的子区域，例如尖端区(例如，源极/漏极延伸部)。在一种形式中，当晶体管1000是对称晶体管时，源极区和漏极区将具有相同的掺杂浓度配置。在另一种形式中，晶体管1000是非对称的晶体管，并且源极区和漏极区可以具有变化的掺杂以便获得特定的电特性。
栅极1114还可以被形成并且可以包括栅极电介质，例如栅极电介质122或124(图1)以及栅极电极120(图1)。这可以包括分别在包覆层114或116之上并且在半导体主体1004的沟道区1110处形成栅极电介质层122或124。这种电介质层可以是生长的栅极电介质层，例如但不限于：二氧化硅层、氮氧化硅层或它们的组合。能够使用干法/湿法氧化过程在类似于包覆层602或802(图8)或者114或116(图1)的包覆层1006上生长氧化硅或氮氧化硅层。在一个示例中，当生长栅极电介质层122或124时，栅极电介质层122或124可以选择性地仅形成在诸如包覆层114和116(图1)或包覆层602和802等半导体包含区域中，并且不形成在隔离或绝缘区402或118上。替代地，栅极电介质层122和124可以是均厚沉积的电介质层。栅极电介质层122或124可以是高k栅极电介质层，其包括金属氧化物电介质层，例如但不限于：氧化铪、氧化锆、氧化钽和氧化钛、氧化硅铪，氧化镧、氧化铝镧、氧化硅锆、钛酸锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、铅钪钽氧化物、以及铌酸锌铅，以命名几个示例。可以通过化学气相沉积或溅射沉积等来沉积高k金属氧化物电介质层。在一些形式中，可以对栅极电介质122或124执行退火工艺以在使用高k材料时改进其质量。在一些形式中，栅极电介质122或124可以包括虚设氧化物，该虚设氧化物随后在工艺流程中与虚设栅极电极一起被去除，并且被替换为高k栅极电介质和金属栅极。通过一个示例，当沉积栅极电介质层122和124时，栅极电介质层122和124可以具有形成在隔离区402/118上的端部。
栅极电极120可以形成在栅极电介质122和124上，并且可以由至少一种p型功函数金属或n型功函数金属构成，这取决于晶体管是PMOS(例如，p型)还是NMOS(例如，n型)晶体管。在一些实施方式中，栅极电极120可以包括两个或更多的金属膜或层，其中，至少一个金属层是功函数金属层并且至少一个金属层是填充金属层。在一些形式中，栅极电极120可以是多晶硅栅极电极。在如以上所提及的其它实施方式中，栅极电极120可以是虚设多晶硅栅极电极，所述虚设多晶硅栅极电极随后在工艺流程中被去除并且被金属栅极电极替换。如图1中所示，通过一种形式，栅极电极120被形成到足以完全覆盖或包围半导体主体104和102的沟道区、包覆层114和116以及栅极电介质层122和124的厚度。
对于PMOS晶体管，可以被用于栅极电极120的金属包括但不限于：钌、钯、铂、钴、镍、以及导电金属氧化物，例如氧化钌。p型金属层可以实现具有介于约4.9eV与约5.2eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可以被用于栅极电极120的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝)。n型金属层可以实现具有介于约3.9eV与约4.2eV之间的功函数的NMOS栅极电极的形成。
栅极电极可以由电极材料在绝缘层118之上的均厚沉积形成，从而使栅极电极沉积到栅极电介质层122和124上并且围绕栅极电介质层122和124。即，栅极电极材料沉积到栅极电介质层122和124上，栅极电介质层122和124形成在包覆层114和116上，包覆层114和116形成在半导体主体102和104的顶表面142以及侧壁138和140上。如果没有这么做，可以利用光刻和蚀刻技术来将栅极电极材料和栅极电介质层图案化。尽管提及了减数法工艺，但是诸如替换栅极工艺的其它技术可以用于形成栅极电极120。
在一些形式中，一对间隔体(未示出)可以将栅极电极120括在一起，例如，在栅极电极120的相对表面上。间隔体可以由诸如氮化硅、氧化硅、碳化硅、碳掺杂的氮化硅、以及氮氧化硅等材料形成。用于形成间隔体的工艺通常可以包括沉积和蚀刻工艺和/或其它公知技术。
当半导体器件100或200例如是用于集成电路的许多这样的器件的其中之一而不是作为隔离的晶体管时，过程900还任选地包括“完成集成电路”922。在这种情况下，“后端”技术可以用于形成金属接触部、金属化层以及层间电介质以将各种晶体管互连在一起成为功能集成电路，例如微处理器。
尽管示例性过程900的实施方式可以包括采取以图示的顺序示出的全部操作，但是本公开内容不限于这方面，并且在各种示例中，过程900的实施方式可以包括只采取所示的操作的子集和/或采用与图示的不同的顺序。
此外，可以响应于由一个或多个计算机程序产品提供的指令来采取图9的方框中的任何一个或多个方框。这样的程序产品可以包括信号承载介质，所述信号承载介质在由例如处理器执行时可以提供本文中所描述的功能。可以以任何形式的计算机可读介质来提供计算机程序产品。因此，例如，响应于由计算机可读介质传达到处理器的指令，包括一个或多个处理器核的处理器可以采取图9中所示的方框中的一个或多个方框。
参考图13-14，诸如以上描述的示例性半导体器件可以导致迁移率的极大增加，超过由未包覆的双鳍状物MOSFET器件提供的迁移率。弛豫Si0.50Ge0.50半导体层被用于形成半导体主体，n型包覆层是Si，并且p型包覆层是Ge而没有Si。半导体构建在具有(110)电流流动方向和(100)表面侧壁的(110)晶片上。除了此处被适当地掺杂外，源极区和漏极区保持与沟道包覆和核结构相同的材料。
确定的是，PMOS器件在电流流动方向上产生从约2.7到3.4GPa的范围内的相对大的压缩力并且在包覆层处产生从约0到1.6GPa的一些垂直压缩应力。同样，NMOS器件产生电流流动方向上的从约2.8到3.5GPa和垂直方向上的约0到2.0GPa的相对大的拉伸力。将本文中所描述的包覆结构的迁移率与无应力未包覆的结构的迁移率进行比较，PMOS器件所达到的在5e12cm-2载流子浓度下的1073cm2/Vs的空穴迁移率与无应力未包覆的PMOS器件的320cm2/Vs的迁移率相比，迁移率增益约为3.4。同样，如本文中所描述的被包覆的受应力的NMOS器件所达到在5e12cm-2载流子浓度下的521cm2/Vs的电子迁移率与无应力未包覆的NMOS器件的255cm2/Vs的迁移率相比，迁移率增益约为2。
包覆结构的进一步的益处是对于隔离的器件(以上所描述的)保持应力和改进的迁移率。在隔离的器件中沿着电流流动方向的自由表面允许应变层弹性地弛豫。对于包覆架构，该弹性弛豫效应较小，因为核层帮助抑制包覆层中的应力。
图15是根据本公开内容的至少一些实施方式而布置的采用具有晶体管的IC的移动计算平台的说明性示意图，所述晶体管具有非凹陷的场绝缘体以及场绝缘体之上的较薄电极。移动计算平台1500可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每项的任何便携式设备。例如，移动计算平台1500可以是平板电脑、智能电话、膝上型计算机等中的任何设备，并且可以包括显示屏1505、芯片级(SoC)或封装级集成系统1510、以及电池1515，所述显示屏1505在示例性实施方式中是触摸屏(例如，电容式、电感式、电阻式等触摸屏)。
还在扩展的视图1520中图示了集成系统1510。在示例性实施方式中，封装器件1550(在图15中，被标记为“具有带p型和n型包覆鳍状物的晶体管的存储器/处理器”)包括采用如本文中所讨论的具有p型和n型包覆鳍状物的晶体管的至少一个存储器芯片(例如，RAM)和/或至少一个处理器芯片(例如，微处理器、多核微处理器或者图形处理器等)。在实施方式中，封装器件1550是包括SRAM高速缓存存储器的微处理器，所述SRAM高速缓存存储器采用如本文中所讨论的具有p型和n型包覆鳍状物的晶体管(例如，SRAM高速缓存存储器可以包括采用如本文中所讨论的晶体管的反相器电路)。
所采用的晶体管可以包括半导体器件，所述半导体器件具有衬底、形成诸如鳍状物等p型和n型半导体主体两者的弛豫层、以及在半导体主体之上的包覆层，所述包覆层根据半导体主体的载流子电荷类型而不同，其中，通过使用如本文中所描述的覆盖物层和选择性外延生长来生长包覆层。封装器件1550还可以连同功率管理集成电路(PMIC)1530、RF(无线)集成电路(RFIC)1525、以及其控制器1535中的一个或多个一起耦合到(例如，通信地耦合到)板、衬底或内插器1560，RF(无线)集成电路(RFIC)1525包括宽带RF(无线)发射器和/或接收器(Tx/Rx)(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)。通常，封装器件1550还可以耦合到(例如，通信地耦合到)显示屏1505。
功能上，PMIC 1530可以执行电池功率调整、DC到DC转换等，并且因此具有耦合到电池1515的输入，并且具有向其它功能模块提供电流供应的输出。如进一步图示的，在示例性实施方式中，RFIC 1525具有耦合到天线(未示出)的输出，以实施多个无线标准或协议中的任何标准或协议，其包括但不限于：Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。在替代的实施方式中，可以将这些板级模块中的每个模块集成到耦合到封装器件1550的封装衬底的单独的IC上，或者集成在耦合到封装器件1550的封装衬底的单个IC(SoC)内。
图16是根据本公开内容的至少一些实施方式而布置的计算设备1600的功能框图。例如，可以在平台1500内部找到计算设备1600，并且计算设备1600还包括母板1602，母板1602容纳多个部件，例如但不限于：处理器1604(例如，应用处理器)以及至少一个通信芯片1606，所述处理器1604可以并入如本文中所讨论的具有被包覆的p型和n型半导体主体的晶体管。在实施方式中，处理器1604、一个或多个通信芯片1606等的至少其中之一可以物理耦合和/或电耦合到母板1602。在一些示例中，处理器1604包括封装在处理器1604内的集成电路管芯。通常，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或者设备的部分。
在各种示例中，一个或多个通信芯片1606也可以物理耦合和/或电耦合到母板1602。在其它实施方式中，通信芯片1606可以是处理器1604的部分。根据其应用，计算设备1600可以包括可以或者可以不物理耦合和电耦合到母板1602的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字通用盘(DVD)等)等。
通信芯片1606可以实现用于将数据往返于计算设备1600传输的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可能不包含任何导线，但是术语并不暗示相关联的设备不包含任何导线。通信芯片1606可以实施多种无线标准或协议中的任何标准或协议，所述多种无线标准或协议包括但不限于本文在别处描述的那些标准或协议。如所讨论的，计算设备1600可以包括多个通信芯片1606。例如，第一通信芯片可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
如本文中所描述的任何实施方式中所使用的，术语“模块”指的是被配置为提供本文中描述的功能的软件逻辑、固件逻辑和/或硬件逻辑的任何组合。软件可以体现为软件包、代码和/或指令集或指令，并且如本文中所描述的任何实施方式中所使用的“硬件”可以单独地或者以任何组合包括例如硬连线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。所述模块可以总体或单个地被体现为形成较大系统的部分的电路，例如，集成电路(IC)、片上系统(SoC)等。例如，对于经由本文中所讨论的编码系统的软件、固件或者硬件的实施方式，模块可以被体现成逻辑电路。
如本文中所描述的任何实施方式中所使用的，术语“逻辑单元”指的是被配置为提供本文中所描述的功能的固件逻辑和/或硬件逻辑的任何组合。如本文中所描述的任何实施方式中所使用的“硬件”可以单独地或以任何组合包括例如硬连线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。逻辑单元可以总体或单个地被体现为形成较大系统的部分的电路，例如，集成电路(IC)、片上系统(SoC)等。例如，对于本文中所讨论的编码系统的固件或硬件的实施方式，逻辑单元可以被体现成逻辑电路。本领域普通技术人员将认识到，可以替代地经由软件来实施由硬件和/或固件执行的操作，软件可以被体现为软件包、代码和/或指令集或指令，并且本领域普通技术人员还将认识到，逻辑单元还可以利用软件的一部分来实施其功能。
尽管已经参考各个实施方式描述了本文阐述的某些特征，但本说明书并非旨在以限制性意义来被解释。因此，对于本公开内容所属领域的技术人员而言显而易见的是，本文中所描述的实施方式的各种修改以及其它实施方式被认为是处于本公开内容的精神和范围内。
以下示例属于另外的实施方式。
对于一个示例，半导体器件包括衬底、至少一个p型半导体主体和至少一个n型半导体主体，所述至少一个p型半导体主体和所述至少一个n型半导体主体两者设置在衬底之上并且两者具有包括SiGe的半导体材料。单个半导体主体具有设置在源极区与漏极区之间的沟道区。应变包覆层可以设置在至少一个p型半导体主体和至少一个n型半导体主体的沟道区上，并且可以具有根据半导体主体是p型还是n型而不同的材料。栅极电介质层可以设置在包覆层之上，而栅极电极可以设置在栅极电介质层之上。源极材料或漏极材料可以分别设置在源极区和漏极区中的每个区域中。
通过另一个示例，半导体器件包括弛豫层，所述弛豫层设置在衬底之上并且具有形成p型半导体主体和n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸。其中，半导体主体由弛豫SiGe形成，所述弛豫SiGe具有比n型半导体主体上的包覆层的晶格常数更大的晶格常数并且具有比p型半导体主体上的包覆层的晶格常数更小的晶格常数。半导体器件包括：在p型半导体主体上的包覆层处的压缩应力、以及在n型半导体主体上的包覆层处的拉伸应力。另外，半导体器件包括以下至少其中之一：(1)p型半导体主体上的包覆层为SiGe或者Ge，并且其中，n型半导体主体上的包覆层为Si；以及(2)p型半导体器件上的包覆层为具有比半导体主体的SiGe中更大的Ge比率的SiGe。源极区和漏极区包括以下至少其中之一：(a)与相同半导体主体上的包覆层相同的材料，以及(b)由于与半导体主体的弛豫材料接近而在源极区和漏极区中产生应变的材料。半导体器件包括隔离层，所述隔离层与p型半导体主体和n型半导体主体两者接触。另外，半导体主体是鳍状物，所述鳍状物具有侧壁和延伸穿过沟道区的沟道流动方向，并且所述鳍状物具有晶格，其被定向为使鳍状物具有(100)侧壁表面和面向沟道流动方向并且在包覆层处的(110)取向。
通过另一个方法，一种移动计算平台包括微处理器，所述微处理器包括衬底、至少一个p型半导体主体和至少一个n型半导体主体，所述至少一个p型半导体主体和所述至少一个n型半导体主体两者设置在衬底之上并且两者具有包括SiGe的半导体材料。单个半导体主体具有设置在源极区与漏极区之间的沟道区。应变包覆层可以设置在至少一个p型半导体主体和至少一个n型半导体主体的沟道区上，并且可以具有根据半导体主体是p型还是n型而不同的材料。栅极电介质层可以设置在包覆层之上，而栅极电极可以设置在栅极电介质层之上。源极或漏极材料可以分别设置在源极区和漏极区中的每个区域中。显示屏可以通信耦合到微处理器，并且无线收发器可以通信耦合到微处理器。
通过又一个方法，移动计算平台包括弛豫层，所述弛豫层设置在衬底之上并且具有形成p型半导体主体和n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸。半导体主体由弛豫SiGe形成，所述弛豫SiGe具有比n型半导体主体上的包覆层的晶格常数更大的晶格常数并且具有比p型半导体主体上的包覆层的晶格常数更小的晶格常数。微处理器包括在p型半导体主体上的包覆层处的压缩应力，以及在n型半导体主体上的包覆层处的拉伸应力。另外，微处理器包括以下至少其中之一：(1)p型半导体主体上的包覆层为SiGe或者Ge，并且其中，n型半导体主体上的包覆层为Si；以及(2)p型半导体器件上的包覆层是具有比半导体主体的SiGe中更大的Ge比率的SiGe。源极区和漏极区可以包括与相同半导体主体上的包覆层相同的材料。微处理器包括隔离层，所述隔离层与p型半导体主体和n型半导体主体两者接触。另外，半导体主体是鳍状物，所述鳍状物具有侧壁和延伸穿过沟道区的沟道流动方向，并且所述鳍状物具有晶格，其被定向为使鳍状物具有(100)侧壁表面和面向沟道流动方向并且在包覆层处的(110)取向。
通过其它实施方式，一种制作半导体器件的方法包括：在衬底之上形成至少一个p型半导体主体和至少一个n型半导体主体，其中，所述半导体主体具有源极区、沟道区、以及漏极区，并且其中，至少沟道区由包括SiGe的材料形成；在第一载流子电荷类型和第二载流子电荷类型两者的半导体主体的至少部分之上沉积可去除的覆盖物层，其中，第一载流子电荷类型和第二载流子电荷类型不同并且包括p型或n型；形成穿过可去除的覆盖物层的开口，以至少暴露第一载流子电荷类型的半导体主体的沟道区；在所暴露的第一载流子电荷类型的半导体主体上形成第一包覆层；在第一载流子电荷类型的半导体主体的至少部分之上提供可去除的覆盖物层；形成穿过可去除的覆盖物层的开口，以至少暴露第二载流子电荷类型的半导体主体的沟道区；以及在所暴露的第二载流子电荷类型的半导体主体上形成第二包覆层。
通过又一个实施方式，一种制作半导体器件的方法包括：形成与第一包覆层的材料相比不同材料的第二包覆层，其中，材料至少部分根据与包覆层接触的半导体主体的载流子电荷的类型而不同。半导体主体的形成包括：形成位于衬底之上的弛豫层，以及形成弛豫硅锗(SiGe)的直立延伸，所述弛豫硅锗(SiGe)的直立延伸形成p型半导体主体和n型半导体主体两者。第一包覆层和第二包覆层的形成包括在开口处选择性地外延生长第一和第二包覆层。另外，形成半导体主体包括形成具有弛豫SiGe的半导体主体，所述弛豫SiGe具有比n型半导体主体上的包覆层的晶格常数更大的晶格常数，并且具有比p型半导体主体上的包覆层的晶格常数更小的晶格常数。方法包括以下至少其中之一：(a)在SiGe或者Ge的p型半导体主体上形成包覆层，并且在Si的n型半导体主体上形成包覆层；以及(b)在具有比半导体主体的SiGe中更大的Ge比率的SiGe的p型半导体主体上形成包覆层。沉积可去除的覆盖物层包括沉积第一可去除的覆盖物层，并且方法包括以下至少其中之一：
(1)在形成第一包覆层后去除第一可去除的覆盖物层，提供第二可去除的覆盖物层以覆盖第一载流子电荷类型的半导体主体的至少部分和第一包覆层，并且在形成第二包覆层后去除第二可去除的覆盖物层，以及
(2)提供第二可去除的覆盖物层以覆盖第一载流子电荷类型的半导体主体的至少部分和第一包覆层，形成至少穿过第一可去除的覆盖物层的开口以暴露第二载流子电荷类型的半导体主体的至少部分，并且去除第一和第二可去除的覆盖物层两者。
在p型半导体主体上沉积包覆层形成了包覆层处的压缩应力，并且在n型半导体主体上沉积包覆层形成了n型半导体主体上的包覆层处的拉伸应力。方法包括在半导体主体的至少其中之一上的沟道区的任一侧上形成源极区和漏极区，并且其中，源极区和漏极区包括以下至少其中之一：(a)与相同半导体主体上的包覆层相同的材料，以及(b)由于与半导体主体的弛豫材料接近而在源极区和漏极区中产生应变的材料。方法还包括形成隔离层，所述隔离层与p型半导体主体和n型半导体主体两者接触。另外，方法包括将半导体主体形成为鳍状物，所述鳍状物具有侧壁和延伸穿过沟道区的沟道流动方向，并且所述鳍状物具有晶格，其被定向为使鳍状物具有(100)侧壁表面和面向沟道流动方向并且在包覆层处的(110)取向。
在一个示例中，微处理器可以包括还具有晶体管的SRAM高速缓存存储器，所述晶体管包括以上示例性结构中的任何一个结构。
在其它示例中，一种移动计算平台可以包括示例性结构中的任何结构。
在又一个示例中，一种装置通过执行根据本文中的示例中的任何示例的方法而制成。
在又一个其它示例中，一种移动计算平台可以包括由本文中的方法中的任何方法形成的半导体器件。
通过另一个示例，包括晶体管的微处理器可以包括本文中所描述的半导体器件中的任何一个半导体器件。
将认识到，本发明不限于这样描述的实施方式，而是能够在不脱离所附权利要求的范围的情况下利用修改和变化来实践本发明。例如，以上实施方式可以包括特征的具体组合。然而，以上实施方式在这个方面不受限制，并且在各个实施方式中，以上实施方式可以包括仅采取这样的特征的子集、采取这样的特征的不同次序、采取这样的特征的不同组合和/或采取除明确列出的那些特征之外的附加特征。因此，应当参考所附权利要求、连同为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (23)

1.一种半导体器件，包括：
衬底；
至少一个p型半导体主体和至少一个n型半导体主体，所述至少一个p型半导体主体和所述至少一个n型半导体主体两者设置在所述衬底之上，并且所述至少一个p型半导体主体和所述至少一个n型半导体主体两者具有包括SiGe的半导体材料，所述单个半导体主体具有设置在源极区与漏极区之间的沟道区；
弛豫层，所述弛豫层设置在所述衬底之上，并且具有形成所述p型半导体主体和所述n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸；
应变包覆层，所述应变包覆层设置在至少一个p型半导体主体和至少一个n型半导体主体的所述沟道区上，并且所述应变包覆层具有根据所述半导体主体是p型还是n型而不同的材料，其中，所述应变包覆层设置在所述至少一个p型半导体主体和所述至少一个n型半导体主体的上部上，而不设置在所述至少一个p型半导体主体和所述至少一个n型半导体主体的下部上，其中，所述至少一个p型半导体主体和所述至少一个n型半导体主体的所述上部中的缺陷浓度比所述至少一个p型半导体主体和所述至少一个n型半导体主体的所述下部中的低；
栅极电介质层，所述栅极电介质层设置在所述包覆层之上；
栅极电极，所述栅极电极设置在所述栅极电介质层之上；以及
源极材料或漏极材料，所述源极材料或所述漏极材料分别设置在所述源极区和所述漏极区中的每个区域中。
2.根据权利要求1所述的半导体器件，其中，所述半导体主体由弛豫SiGe形成，所述弛豫SiGe具有比所述n型半导体主体上的所述包覆层的晶格常数更大的晶格常数，并且具有比所述p型半导体主体上的所述包覆层的晶格常数更小的晶格常数。
3.根据权利要求1-2中的任一项所述的半导体器件，包括：在所述p型半导体主体上的所述包覆层处的压缩应力、以及在所述n型半导体主体上的所述包覆层处的拉伸应力。
4.根据权利要求1-2中的任一项所述的半导体器件，其中，所述p型半导体主体上的所述包覆层为SiGe或Ge，并且其中，所述n型半导体主体上的所述包覆层为Si。
5.根据权利要求1-2中的任一项所述的半导体器件，其中，所述p型半导体主体上的所述包覆层为具有比所述p型半导体主体的SiGe中更大的Ge比率的SiGe。
6.根据权利要求1-2中的任一项所述的半导体器件，其中，所述源极区和所述漏极区包括以下至少其中之一：
与相同半导体主体上的所述包覆层相同的材料，以及
由于与所述半导体主体的弛豫材料接近而在所述源极区和所述漏极区中产生应变的材料。
7.根据权利要求1-2中的任一项所述的半导体器件，其中，所述半导体主体是鳍状物，所述鳍状物具有侧壁和延伸穿过所述沟道区的沟道流动方向，并且其中，所述鳍状物具有晶格，所述晶格被定向为使所述鳍状物具有(100)侧壁表面和面向所述沟道流动方向并且在所述包覆层处的(110)取向。
8.根据权利要求1所述的半导体器件，包括弛豫层，所述弛豫层设置在所述衬底之上并且具有形成所述p型半导体主体和所述n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸；
其中，所述半导体主体由弛豫SiGe形成，所述弛豫SiGe具有比所述n型半导体主体上的所述包覆层的晶格常数更大的晶格常数，并且具有比所述p型半导体主体上的所述包覆层的晶格常数更小的晶格常数；
所述半导体器件包括在所述p型半导体主体上的所述包覆层处的压缩应力、以及在所述n型半导体主体上的所述包覆层处的拉伸应力；
其中，以下情况的至少其中之一：
所述p型半导体主体上的所述包覆层为SiGe或Ge，并且其中，所述n型半导体主体上的所述包覆层为Si，以及
所述p型半导体主体上的所述包覆层为具有比所述p型半导体主体的SiGe中更大的Ge比率的SiGe；
其中，所述源极区和所述漏极区包括以下至少其中之一：
与相同半导体主体上的所述包覆层相同的材料，以及
由于与所述半导体主体的弛豫材料接近而在所述源极区和所述漏极区中产生应变的材料；
所述半导体器件包括隔离层，所述隔离层与所述p型半导体主体和所述n型半导体主体两者接触；并且
其中，所述半导体主体是鳍状物，所述鳍状物具有侧壁和延伸穿过所述沟道区的沟道流动方向，并且其中，所述鳍状物具有晶格，所述晶格被定向为使所述鳍状物具有(100)侧壁表面和面向所述沟道流动方向并且在所述包覆层处的(110)取向。
9.一种移动计算平台，包括：
微处理器，其包括：
衬底；
至少一个p型半导体主体和至少一个n型半导体主体，所述至少一个p型半导体主体和所述至少一个n型半导体主体两者设置在所述衬底之上，并且所述至少一个p型半导体主体和所述至少一个n型半导体主体具有包括SiGe的半导体材料，单个半导体主体具有设置在源极区与漏极区之间的沟道区；
弛豫层，所述弛豫层设置在所述衬底之上，并且具有形成所述p型半导体主体和所述n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸；
应变包覆层，所述应变包覆层设置在至少一个p型半导体主体和至少一个n型半导体主体的沟道区上，并且所述应变包覆层具有根据所述半导体主体是p型还是n型而不同的材料，其中，所述应变包覆层设置在所述至少一个p型半导体主体和所述至少一个n型半导体主体的上部上，而不设置在所述至少一个p型半导体主体和所述至少一个n型半导体主体的下部上，其中，所述至少一个p型半导体主体和所述至少一个n型半导体主体的所述上部中的缺陷浓度比所述至少一个p型半导体主体和所述至少一个n型半导体主体的所述下部中的低；
栅极电介质层，所述栅极电介质层设置在所述包覆层之上；
栅极电极，所述栅极电极设置在所述栅极电介质层之上；以及
源极材料或漏极材料，所述源极材料或所述漏极材料分别设置在所述源极区和所述漏极区中的每个区域中；
显示屏，所述显示屏通信耦合到所述微处理器；以及
无线收发器，所述无线收发器通信耦合到所述微处理器。
10.根据权利要求9所述的平台，包括弛豫层，所述弛豫层设置在所述衬底之上并且具有形成所述p型半导体主体和所述n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸；
其中，所述半导体主体由弛豫SiGe形成，所述弛豫SiGe具有比所述n型半导体主体上的所述包覆层的晶格常数更大的晶格常数，并且具有比所述p型半导体主体上的所述包覆层的晶格常数更小的晶格常数；
所述微处理器包括在所述p型半导体主体上的所述包覆层处的压缩应力、以及在所述n型半导体主体上的所述包覆层处的拉伸应力；
其中，以下情况的至少其中之一：
所述p型半导体主体上的所述包覆层为SiGe或Ge，并且其中，所述n型半导体主体上的所述包覆层为Si，以及
所述p型半导体主体上的所述包覆层为具有比所述p型半导体主体的SiGe中更大的Ge比率的SiGe；
其中，所述源极区和所述漏极区包括以下至少其中之一：
与相同半导体主体上的所述包覆层相同的材料，以及
由于与所述半导体主体的弛豫材料接近而在所述源极区和所述漏极区中产生应变的材料；
所述微处理器包括隔离层，所述隔离层与所述p型半导体主体和所述n型半导体主体两者接触；并且
其中，所述半导体主体是鳍状物，所述鳍状物具有侧壁和延伸穿过所述沟道区的沟道流动方向，并且其中，所述鳍状物具有晶格，所述晶格被定向为使所述鳍状物具有(100)侧壁表面和面向所述沟道流动方向并且在所述包覆层处的(110)取向。
11.一种制作半导体器件的方法，包括：
在衬底之上形成至少一个p型半导体主体和至少一个n型半导体主体，其中，所述半导体主体具有源极区、沟道区、以及漏极区，并且其中，至少所述沟道区由包括SiGe的材料形成；
形成弛豫层，所述弛豫层位于所述衬底之上并且具有形成所述p型半导体主体和所述n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸
在第一载流子电荷类型和第二载流子电荷类型两者的所述半导体主体的至少部分之上沉积可去除的覆盖物层，其中，所述第一载流子电荷类型和所述第二载流子电荷类型不同并且包括p型或n型；
形成穿过所述可去除的覆盖物层的开口，以至少暴露第一载流子电荷类型的所述半导体主体的所述沟道区；
在所暴露的所述第一载流子电荷类型的半导体主体上形成第一包覆层，其中，所述第一包覆层设置在所暴露的所述第一载流子电荷类型的半导体主体的上部上，而不设置在所暴露的所述第一载流子电荷类型的半导体主体的下部上，其中，所暴露的所述第一载流子电荷类型的半导体主体的所述上部中的缺陷浓度比所暴露的所述第一载流子电荷类型的半导体主体的所述下部中的低；
在所述第一载流子电荷类型的所述半导体主体的至少部分之上提供可去除的覆盖物层；
形成穿过可去除的覆盖物层的开口，以至少暴露所述第二载流子电荷类型的所述半导体主体的所述沟道区；以及
在所暴露的所述第二载流子电荷类型的半导体主体上形成第二包覆层，其中，所述第二包覆层设置在所暴露的所述第二载流子电荷类型的半导体主体的上部上，而不设置在所暴露的所述第二载流子电荷类型的半导体主体的下部上，其中，所暴露的所述第二载流子电荷类型的半导体主体的所述上部中的缺陷浓度比所暴露的所述第二载流子电荷类型的半导体主体的所述下部中的低。
12.根据权利要求11所述的方法，包括形成与所述第一包覆层的材料相比不同材料的所述第二包覆层，其中，所述材料至少部分根据与所述包覆层接触的所述半导体主体的载流子电荷的类型而不同。
13.根据权利要求11-12中的任一项所述的方法，其中，沉积所述第一包覆层和所述第二包覆层包括在所述开口处选择性地外延生长所述第一包覆层和所述第二包覆层。
14.根据权利要求11-12中的任一项所述的方法，其中，形成所述半导体主体包括形成具有弛豫SiGe的所述半导体主体，所述弛豫SiGe具有比所述n型半导体主体上的所述包覆层的晶格常数更大的晶格常数，并且具有比所述p型半导体主体上的所述包覆层的晶格常数更小的晶格常数。
15.根据权利要求11-12中的任一项所述的方法，包括在SiGe或Ge的所述p型半导体主体上形成所述包覆层，以及在Si的所述n型半导体主体上形成所述包覆层。
16.根据权利要求11-12中的任一项所述的方法，包括在具有比所述半导体主体的SiGe中更大的Ge比率的SiGe的所述p型半导体主体上形成所述包覆层。
17.根据权利要求11-12中的任一项所述的方法，其中，沉积所述可去除的覆盖物层包括沉积第一可去除的覆盖物层，所述方法包括：
在形成所述第一包覆层后去除所述第一可去除的覆盖物层，
提供第二可去除的覆盖物层以覆盖所述第一载流子电荷类型的所述半导体主体的所述至少部分和所述第一包覆层，以及
在形成所述第二包覆层后去除所述第二可去除的覆盖物层。
18.根据权利要求11-12中的任一项所述的方法，其中，沉积所述可去除的覆盖物层包括沉积第一可去除覆盖物层，所述方法包括：
提供第二可去除的覆盖物层以覆盖所述第一载流子电荷类型的所述半导体主体的所述至少部分和所述第一包覆层；
形成至少穿过所述第一可去除的覆盖物层的开口以暴露所述第二载流子电荷类型的所述半导体主体的至少部分；以及
去除所述第一可去除的覆盖物层和所述第二可去除的覆盖物层两者。
19.根据权利要求11-12中的任一项所述的方法，包括将所述半导体主体形成为鳍状物，所述鳍状物具有侧壁和延伸穿过所述沟道区的沟道流动方向，并且其中，所述鳍状物具有晶格，所述晶格被定向为使所述鳍状物具有(100)侧壁表面和面向所述沟道流动方向并且在所述包覆层处的(110)取向。
20.根据权利要求11所述的方法，包括形成与所述第一包覆层的材料相比不同材料的所述第二包覆层，其中，所述材料至少部分根据与所述包覆层接触的所述半导体主体的载流子电荷的类型而不同；
其中，形成所述半导体主体包括：
形成弛豫层，所述弛豫层位于所述衬底之上并且具有形成所述p型半导体主体和所述n型半导体主体两者的弛豫硅锗(SiGe)的直立延伸；
其中，形成所述第一包覆层和所述第二包覆层包括在所述开口处选择性地外延生长所述第一包覆层和所述第二包覆层；
其中，形成所述半导体主体包括形成具有弛豫SiGe的所述半导体主体，所述弛豫SiGe具有比所述n型半导体主体上的所述包覆层的晶格常数更大的晶格常数，并且具有比所述p型半导体主体上的所述包覆层的晶格常数更小的晶格常数；
所述方法包括在SiGe或Ge的所述p型半导体主体上形成所述包覆层，以及在Si的所述n型半导体主体上形成所述包覆层；
所述方法包括在具有比所述半导体主体的SiGe中更大的Ge比率的SiGe的所述p型半导体主体上形成所述包覆层；
其中，沉积所述可去除的覆盖物层包括沉积第一可去除的覆盖物层，并且所述方法包括以下至少其中之一：
(1)
在形成所述第一包覆层后去除所述第一可去除的覆盖物层，
提供第二可去除的覆盖物层以覆盖所述第一载流子电荷类型的所述半导体主体的所述至少部分和所述第一包覆层，以及
在形成所述第二包覆层后去除所述第二可去除的覆盖物层，以及
(2)
提供第二可去除的覆盖物层以覆盖所述第一载流子电荷类型的所述半导体主体的所述至少部分和所述第一包覆层，
形成至少穿过所述第一可去除的覆盖物层的开口以暴露所述第二载流子电荷类型的所述半导体主体的至少部分，以及
去除所述第一可去除的覆盖物层和所述第二可去除的覆盖物层两者；
其中，在所述p型半导体主体上沉积包覆层形成了所述包覆层处的压缩应力，并且在所述n型半导体主体上沉积包覆层形成了所述n型半导体主体上的所述包覆层处的拉伸应力；
所述方法包括在所述半导体主体的至少其中之一上的所述沟道区的任一侧上形成源极区和漏极区，并且其中，所述源极区和所述漏极区包括以下至少其中之一：
与相同半导体主体上的所述包覆层相同的材料，以及
由于与所述半导体主体的弛豫材料接近而在所述源极区和所述漏极区中产生应变的材料；
所述方法包括形成绝缘层，所述绝缘层与p型半导体主体和n型半导体主体两者接触；并且
所述方法包括将所述半导体主体形成为鳍状物，所述鳍状物具有侧壁和延伸穿过所述沟道区的沟道流动方向，并且其中，所述鳍状物具有晶格，所述晶格被定向为使所述鳍状物具有(100)侧壁表面和面向所述沟道流动方向并且在所述包覆层处的(110)取向。
21.一种装置，通过执行根据权利要求11-20中的任一项所述的方法而制成。
22.一种移动计算平台，包括通过根据权利要求11-20中的任一项所述的方法所形成的半导体器件。
23.一种包括晶体管的微处理器，包括根据权利要求1-8中的任一项所述的半导体器件。
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