CN107924944B - 磷化铝铟子鳍状物锗沟道晶体管 - Google Patents

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Abstract

讨论了涉及具有铝磷化铟子鳍状物和锗沟道的晶体管和集成电路的实施例、包含这些晶体管的系统以及用于形成它们的方法。

Description

磷化铝铟子鳍状物锗沟道晶体管
技术领域
本发明的实施例总体上涉及具有增强的沟道迁移率和减少的泄漏的半导体晶体管，并且更具体地涉及具有磷化铝铟子鳍状物的锗沟道晶体管以及相关器件和制造技术。
背景技术
在一些实施方式中，诸如金属氧化物半导体场效应晶体管(MOSFET)之类的晶体管可以由多栅极器件(例如，三栅极晶体管、FinFET等)来实施。与类似的平面晶体管结构相比，这样的结构可以提供在器件导通时具有更多电流并且在器件关断时具有更少的电流的优点，并且由此可以提供更高的性能和更少的功率使用。例如，多栅极器件可以包括诸如硅鳍状物之类的鳍状物等，其耦合到源极、漏极以及源极与漏极之间的栅极。鳍状物可以包括与栅极相邻的沟道区域。
而且，随着寻求器件改进，可以针对多栅极器件的各种部件实施不同的材料。具体而言，为了改进器件性能，鳍状物或柱可以由除了硅以外的材料制成。例如，这样的材料可以提供增加的电子和/或空穴迁移率等以增加驱动电流。由于在鳍状物结构内提供了新材料，所以沟道迁移率和子鳍状物泄漏的优化可能是一个持续的问题。
这样，现有技术不提供具有增强的沟道迁移率的晶体管结构以及诸如子鳍状物泄漏的最小或减少的泄漏。由于在各种应用中需要具有增加的速度、增强的驱动电流和低功耗的器件，所以这样的问题可能变得至关重要。
附图说明
在附图中通过示例的方式而非限制的方式示出了本文描述的材料。为了说明的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，在被认为是适当的情况下，已经在附图中重复附图标记以指示对应的或类似的元件。在附图中：
图1A是包括示例性晶体管的示例性集成电路的侧视图；
图1B是图1A的示例性晶体管的平面视图；
图2是锗与磷化铝铟之间的示例性异质结的示例性能带图；
图3是示出用于形成具有增强的沟道迁移率和减少的泄漏的晶体管的示例性过程的流程图；
图4A、4B、4C、4D、4E、4F和4G是当执行特定制造操作时的示例性晶体管结构的侧视图；
图5是实施具有增强的沟道迁移率和减少的泄漏的一个或多个晶体管的示例性SRAM单元的视图；
图6是采用带有(多个)晶体管的集成电路的移动计算平台的说明图，所述(多个)晶体管具有锗鳍状物沟道和磷化铝铟子鳍状物层；以及
图7是全部根据本公开内容的至少一些实施方式布置的计算设备的功能方框图。
具体实施方式
现在参考附图对一个或多个实施例或实施方式进行描述。尽管讨论了具体构造和布置，但是应当理解的是这仅是出于说明性的目的。相关领域的技术人员应当认识到在不脱离本说明书的精神和范围的情况下其它构造和布置也是可能的。对于相关领域技术人员而言显而易见的是，本文中描述的技术和/或布置可以用于除本文描述的系统和应用以外的多种其它系统和应用中。
在以下具体实施方式中参考形成其一部分的附图，其中相同的附图标记始终标示相同的部分以指示对应的或类似的元件。将理解的是，为了说明的简单和/或清楚起见，图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，要理解的是，可以利用其它实施例，并且可以在不脱离所要求保护的主题的范围的情况下做出结构和/或逻辑变化。还应该注意的是，可以使用例如上、下、顶部、底部、在……之上、在……之下等等的方向和参考以便于对附图和实施例的讨论，并且不旨在限制所要求保护主题的应用。因此，下面的具体实施方式不应以限制性意义进行理解，并且所要求保护的主题的范围仅由所附权利要求及其等效形式限定。
在下面的描述中，阐述了很多细节。然而，对本领域中的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，公知的方法和设备以方框图的形式而不是详细地示出，以避免使本发明难以理解。在整个说明书中对“实施例”或“在一个实施例中”的引用意指结合该实施例所述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语“在实施例中”在整个说明书中的不同地方中的出现并不一定都指本发明的同一实施例。此外，特定特征、结构、功能或特性可以用任何适合的方式在一个或多个实施例中组合。例如，第一实施例可以与第二实施例在这两个实施例没有被指定为相互排斥的任何地方进行组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用于描述部件之间的结构关系。应理解的是，这些术语并没有被规定为彼此的同义词。更确切地，在特定的实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间有其它中间元件)物理或电接触，和/或两个或更多个元件彼此协作或交互作用(例如，如在原因和结果关系中的)。
如本文所使用的，术语“在……之上”、“在……之下”、“在……之间”，“在……上”等等指的是一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层之上或之下的一层可以直接与另一层接触，或者可以具有一个或多个中间层。而且，设置在两层之间的一层可以直接与两层接触，或者可以具有一层或多层中间层。相比之下，第二层“上”的第一层与该第二层直接接触。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个中间特征。
下文描述了晶体管、集成电路、器件、装置、计算平台和方法，其涉及具有增强的沟道迁移率和减少的泄漏的晶体管。
如上所述，提供具有增强的沟道迁移率和最小或减少的泄漏的晶体管可能是有利的。这样的晶体管可以提供增加的驱动电流和功率节省。在实施例中，晶体管可以包括锗鳍状物沟道和子鳍状物，子鳍状物具有与锗鳍状物沟道相邻的磷化铝铟层和与磷化铝铟层相邻的第二层。锗鳍状物沟道可以为晶体管提供高沟道迁移率材料。此外，子鳍状物层的磷化铝铟层可以通过相对于锗鳍状物沟道提供导带偏移和/或价带偏移来提供减少的泄漏(例如，子鳍状物泄漏)。这样的偏移可以提供能量状态势垒，以用于抑制诸如子鳍状物(例如，经由鳍状物沟道的底部)泄漏之类的泄漏。例如，价带偏移(VBO)可以为PMOS(P型金属氧化物半导体)晶体管提供抑制，并且导带偏移(CBO)可以为NMOS(N型金属氧化物半导体)晶体管提供抑制。
在实施例中，晶体管可以是NMOS晶体管，并且子鳍状物的磷化铝铟层可以向鳍状物沟道提供拉伸应变。在另一实施例中，晶体管可以是PMOS晶体管，并且子鳍状物的磷化铝铟层可以向鳍状物沟道提供压缩应变。例如，磷化铝铟层中较高的铝浓度可以在磷化铝铟层中提供较小的晶格常数，这可以为PMOS晶体管提供有利的压缩应变，并且较低的铝浓度可以为NMOS晶体管提供较大的晶格常数和有利的拉伸应变。
在实施例中，通过选择性地提供不同铝浓度的磷化铝铟子鳍状物层，CMOS(互补金属氧化物半导体)电路可以包括鳍状物沟道处于压缩应变下的PMOS晶体管和鳍状物沟道处于拉伸应变下的NMOS晶体管。在一些实施例中，CMOS电路可以包括具有锗鳍状物沟道和子鳍状物(其具有与锗鳍状物沟道相邻的磷化铝铟层)的NMOS晶体管以及具有不同鳍状物沟道和/或子鳍状物材料的PMOS晶体管。例如，PMOS晶体管鳍状物沟道可以是锗、硅或Ⅲ-Ⅴ族材料，并且与鳍状物沟道相邻的子鳍状物层可以是任何适合的材料。在其它实施例中，CMOS电路可以包括具有锗鳍状物沟道和子鳍状物(其具有与锗鳍状物沟道相邻的磷化铝铟层)的PMOS晶体管以及具有不同鳍状物沟道和/或子鳍状物材料的NMOS晶体管。例如，NMOS晶体管鳍状物沟道可以是锗、硅或Ⅲ-Ⅴ族材料，并且与鳍状物沟道相邻的子鳍状物层可以是任何适合的材料。在实施例中，NMOS晶体管鳍状物沟道可以是砷化铟镓，并且与鳍状物沟道相邻的子鳍状物层可以是砷化镓。
在实施例中，集成电路可以包括晶体管，该晶体管包括鳍状物沟道，该鳍状物沟道包括锗和具有与鳍状物沟道相邻的磷化铝铟层的子鳍状物和与磷化铝铟层相邻的第二层的子鳍状物。这样的晶体管可以提供高性能和低功率以及高沟道迁移率和最小或减少的子鳍状物泄漏。这些和另外的实施例在本文参考附图进一步讨论。
图1A是包括示例性晶体管120、130的示例性集成电路100的侧视图，并且图1B是根据本公开内容的至少一些实施方式布置的示例性晶体管120、130的平面视图。图1A提供了沿着如图1B的平面视图所示的平面A截取的侧视图。在一些示例中，晶体管120可以是NMOS晶体管，并且晶体管130可以是PMOS晶体管。晶体管120、130可以被表征为三栅极晶体管、多栅极晶体管、FinFET等等。晶体管120、130可以提供CMOS电路的鳍状物架构，其用于提供高沟道迁移率和低子鳍状物泄漏。
如图所示，集成电路100可以包括衬底101和电介质层102。在实施例中，衬底101是硅(例如(100)晶体硅)。如图所示，电介质层102可以包括提供用于鳍状物的开口或沟槽的图案。在实施例中，电介质层102是氧化物(例如，氧化硅)。例如，晶体管120可以包括具有鳍状物沟道121的鳍状物和子鳍状物122，子鳍状物122包括基极层103和子鳍状物层104。晶体管130可以包括具有鳍状物沟道131的鳍状物和子鳍状物132，子鳍状物132包括基极层105以及子鳍状物层106。如本文使用的，术语鳍状物可以包括鳍状物沟道和子鳍状物二者。在一些实施例中，子鳍状物可以包括多个层，例如与鳍状物沟道相邻的层(例如，子鳍状物层)和与该子鳍状物层相邻的第二层(例如，基极层)。在其它实施例中，该子鳍状物可以仅包括子鳍状物层。此外，如本文所使用的，术语鳍状物沟道可以包括鳍状物的至少部分地在电介质层等上方延伸的一部分。这种鳍状物沟道可以包括提供工作中的沟道的部分和其它部分(例如提供与源极和漏极的接触的部分)。将理解的是，这种鳍状物沟道的仅一部分在工作中提供了沟道，并且这样的沟道可以在晶体管工作时或者不工作时被描述为沟道区域。在一些实施例中，鳍状物的这样的区域可以被表征为鳍状物部分、有源的鳍状物部分、暴露的鳍状物部分等。
在实施例中，基极层103和/或基极层105包括砷化镓(例如外延生长的、结晶的或大体单晶的砷化镓)或由其组成。在实施例中，子鳍状物层104和/或子鳍状物层106包括外延生长的结晶或大体单晶的磷化铝铟层或者由其组成。子鳍状物层104、106可以包括磷化铝铟的任何组成，例如铝浓度在1％至99％范围内、铟浓度在1％至99％范围内等。在实施例中，鳍状物沟道121和/或鳍状物沟道131包括外延生长的结晶或大体单晶的锗层或由外延生长的结晶或大体单晶的锗层组成。如本文进一步讨论的，基极层103、105、子鳍状物层104、106和鳍状物沟道121、131可以在沟槽(例如，窄或高纵横比沟槽)内外延生长。
同样如图1B所示，晶体管120可以包括栅极107，并且晶体管130可以包括栅极108。栅极107、108可以向鳍状物沟道121、131的部分提供电荷(例如，经由栅极接触部，未示出)，以在晶体管120、130工作期间在鳍状物沟道121、131内感应出沟道。例如，栅极107、108可以设置在鳍状物沟道121、131的部分之上。栅极107、108在图1A中未示出，并且为了清晰起见，在图1B中以虚线(hatched line)示出。
如图1B所示，晶体管120可以包括耦合到鳍状物沟道121的源极109和漏极110，并且晶体管130可以包括耦合到鳍状物沟道131的源极111和漏极112。源极109、111和漏极110、112可以提供与晶体管120、130的电接触，并且可以包括任何适合的一种或多种材料。在一些实施例中，源极109、111和漏极110、112可以经由升高的源极和漏极外延生长或再生长过程或经由材料沉积和图案化过程等形成。图1A中未示出源极109、111和漏极110、112，并且为了呈现清楚，在图1B中以虚线示出。
如所讨论的，鳍状物沟道121、131可以包括锗(例如外延锗)或由其组成。在实施例中，与其它沟道材料相比，鳍状物沟道121、131可以为鳍状物沟道121、131提供增强的或增加的电子和空穴迁移率。例如，锗可以为NMOS和PMOS晶体管两者提供低有效质量，从而允许高迁移率和驱动电流。
同样如所讨论的，子鳍状物层104、106可以包括磷化铝铟(例如外延磷化铝铟)或者由其组成。在实施例中，子鳍状物层104、106可以包括具有相同成分的磷化铝铟或由其组成。磷化铝铟子鳍状物层104、106可以提供相对于锗鳍状物沟道121、131的大能带偏移(band offset)，这可以减少或消除晶体管120、130的工作期间的子鳍状物泄漏。
图2是根据本公开内容的至少一些实施方式布置的锗与磷化铝铟之间的示例性异质结203的示例性能带图200。如图2所示，能带图200可以包括具有指示导带的导带边缘251和指示价带的价带边缘252的锗带隙250。例如，锗带隙250可以包括与锗区域201相关联的窄带隙。还如图所示，能带图200可以包括磷化铝铟带隙260，磷化铝铟带隙260具有指示导带的导带边缘261和指示价带的价带边缘262。例如，磷化铝铟带隙260可以包括与磷化铝铟区域202相关联的宽带隙。如图所示，锗区域201和磷化铝铟区域202可以在异质结203处接触。
如图所示，锗201可以提供具有约0.67eV的间隙宽度(Eg)的窄带隙材料，并且磷化铝铟可以提供具有约2.34eV的间隙宽度(Eg)的宽带隙材料。在从鳍状物沟道121、131向下延伸至子鳍状物层104、106(请参考图1A)的晶体管120、130的物理尺寸上的这样的带隙结构可以提供异质结203上的高导带偏移(CBO)和高价带偏移(VBO)。例如，CBO可以是大约0.51，并且VBO可以是大约1.16，如图2所示。所提供的间隙宽度CBO和VBO是示例值，并且晶体管120、130可以包括如本文所讨论的任何适合的材料。
在图2中所示的锗和磷化铝铟体系中，所示的导带偏移可以为NMOS晶体管中的电子提供最小的、减少的或可以忽略的传输。此外，所示的价带偏移可以为PMOS晶体管中的空穴提供最小的、减少的或可忽略的传输。因此，对于NMOS和PMOS晶体管两者，锗和磷化铝铟体系可以提供高沟道迁移率(例如，经由锗鳍状物沟道)以及最小的、减少的或者可以忽略的子鳍状物泄漏(例如，经由锗鳍状物沟道和磷化铝铟异质结)。
此外，所示的镓和磷化铝铟铟体系可以在异质结203(例如，鳍状物沟道121、131与子鳍状物层104、106之间，请参考图1A)处提供改进的掺杂剂势垒特性。例如，在磷化铝铟区域202(例如，在磷化铝铟子鳍状物层104、106中)中的铝含量可以通过抑制或减少锗区域201的锗(例如，锗鳍状物沟道121、131)和磷化铝铟的混合来改进掺杂剂势垒特性，其例如可以是用于相对层的掺杂剂种类。
回到图1A和1B，在一些实施例中，晶体管120可以是NMOS晶体管，并且晶体管130可以是PMOS晶体管。在一些实施方式中，例如，相对于锗和磷化铝铟体系以及其它材料体系(例如锗鳍状物沟道体系)中的NMOS晶体管，可能更难实现低的子鳍状物泄漏。在一些实施例中，NMOS晶体管120可以包括锗鳍状物沟道121和磷化铝铟子鳍状物层104，而PMOS晶体管130可以包括子鳍状物层106和鳍状物沟道131(其包括其它材料)。在其它实施例中，PMOS晶体管130可以包括锗鳍状物沟道131和磷化铝铟子鳍状物层106，而NMOS晶体管120可以包括子鳍状物层104和鳍状物沟道121(其包括其它材料)。在实施例中，NMOS晶体管120可以包括砷化镓子鳍状物层104和砷化铟镓鳍状物沟道121。
此外，向鳍状物沟道121、131提供应力设计可能是有利的，使得NMOS晶体管120的鳍状物沟道121处于拉伸应变下，而PMOS晶体管130处于压缩应变下，如图经由图1B中的箭头141、142所示。在一些实施例中，NMOS晶体管120可以包括具有可以向锗鳍状物沟道121提供拉伸应变的成分的磷化铝铟子鳍状物层104。在一些实施例中，PMOS晶体管130可以包括子鳍状物层104(例如，包括磷化铝铟或另一种材料)，其具有可以向锗鳍状物沟道121提供压缩应变的成分。
在实施例中，NMOS晶体管120可以包括锗鳍状物沟道121和磷化铝铟子鳍状物层104。例如，锗鳍状物沟道121可以是具有晶格常数在约5.6至
Figure BDA0001575219650000082
的范围内的掺杂锗。可以选择磷化铝铟子鳍状物层104的成分，使得子鳍状物层104相对于锗鳍状物沟道121的晶格常数具有更大的晶格常数，并且使得拉伸应变可以施加在锗鳍状物沟道121上。例如，可以通过增加铟的浓度并降低磷化铝铟子鳍状物层104中铝的浓度来提供更大的晶格常数的磷化铝铟子鳍状物层104。在一些实施例中，磷化铝铟子鳍状物状物层104中的铝浓度可以是在大约35％至50％的范围内，使得拉伸应变可以施加在锗鳍状物沟道121上。如所讨论的，子鳍状物层104可以在NMOS晶体管120的鳍状物沟道121上提供拉伸应变。在一些实施例中，拉伸应变可以高达约1％，虽然可以提供任何拉伸应变。在一些实施例中，没有拉伸应变可以被提供。
在实施例中，PMOS晶体管130可以包括锗鳍状物沟道131和磷化铝铟子鳍状物层106。例如，锗鳍状物沟道131可以是如关于鳍状物沟道所讨论的具有在约5.6至
Figure BDA0001575219650000081
的范围内的晶格常数的掺杂锗。可以选择磷化铝铟子鳍状物层106的成分，使得子鳍状物层106具有相对于锗鳍状物沟道121的晶格常数更小的晶格常数，并且使得可以在锗鳍状物沟道131上施加压缩应变。例如，可以通过降低铟的浓度和增加磷化铝铟子鳍状物层106中的铝的浓度来提供较小的晶格常数的磷化铝铟子鳍状物层106。在一些示例中，磷化铝铟子鳍状物层104中铝浓度可以在约100％至50％的范围内，使得可以在锗鳍状物沟道131上施加压缩应变。如所讨论的，子鳍状物层106可以在PMOS晶体管130的鳍状物沟道131上提供压缩应变。在一些实施例中，压缩应变可以在约1％至2％的范围内，虽然可以提供任何压缩应变。在一些实施例中，没有压缩应变可以被提供。
如所讨论的，在一些实施例中，基于子鳍状物层104、106的成分，NMOS晶体管120的鳍状物沟道121可以处于拉伸应变下并且PMOS晶体管130的鳍状物沟道131可以处于压缩应变下。在实施例中，磷化铝铟子鳍状物层104的铝铟比可以小于磷化铝铟子鳍状物层106的铝铟比，使得可以获得所讨论的应力设计。
在一些实施例中，NMOS晶体管120可以包括砷化镓基极层103、磷化铝铟子鳍状物层104和锗鳍状物沟道121。此外，在一些实施例中，PMOS晶体管130可以包括砷化镓基极层103、磷化铝铟子鳍状物层104和锗鳍状物沟道121。在一些实施例中，子鳍状物层104、106的组成可以不同并且被选择为提供应力设计和/或鳍状物沟道121、131可以被掺杂等以为晶体管120、130提供有利的特性。在一些实施例中，NMOS晶体管120或PMOS晶体管130可以包括不同的材料体系或选择。例如，NMOS晶体管120或PMOS晶体管130可以包括具有除砷化镓之外的材料的基极层、具有除了磷化铝铟之外的材料的子鳍状物层、或者具有除锗之外的材料的鳍状物沟道。在一些实施例中，NMOS晶体管120可以包括砷化镓、磷化铝铟、锗体系并且PMOS晶体管130可以包括不同的材料体系，例如包括砷化镓的基极层、具有可以减少子鳍状物泄漏的任何材料的子鳍状物层以及包括锗、硅、Ⅲ-Ⅴ族材料的鳍状物沟道等等。在一些实施例中，PMOS晶体管130可以包括砷化镓、磷化铝铟、锗体系，并且NMOS晶体管120可以包括不同的材料体系，例如包括砷化镓的基极层、具有可以减少子鳍状物泄漏的任何材料的子鳍状物层以及包括锗、硅、Ⅲ-Ⅴ族材料的鳍状物沟道等等。在实施例中，NMOS晶体管120可以包括基极层、子鳍状物层和鳍状物沟道，其中，基极层包括砷化镓，子鳍状物层包括砷化镓，鳍状物沟道包括砷化铟镓。
在实施例中，子鳍状物层104、106可以包含相同的成分。如关于图1所讨论的，这样的材料体系可以为NMOS和PMOS器件两者提供高的势垒偏移。此外，这样的材料体系可以提供更简单的制造过程流。然而，这样的材料体系可能不允许NMOS和PMOS器件的独立应力设计。
如图1A中所示，在一些示例中，鳍状物沟道121、131可以分别通过部分123和部分133在电介质层102上方延伸。例如，电介质层102可以与基极层103、105相邻并且与子鳍状物层104的一部分和子鳍状物层106的一部分相邻。此外，基极层103、105和电介质层102可以在衬底101上，如图所示。子鳍状物层104、106可以具有延伸超过电介质层102的顶部表面140的部分123、133，使得鳍状物沟道121、131的底部表面在电介质层102上方。这样的布置可以经由栅极107、108提供对鳍状物沟道121、131的增强的控制。例如，如果鳍状物沟道121、131的底部在电介质层102的顶部表面140下方，则栅极107、108可能不利地失去与鳍状物沟道121、131的接触区域，这可能导致栅极控制损失等。
此外，源极109、111和漏极110、112可以包括任何适合的材料。在一些示例中，源极109、111和漏极110、112可以包括外延生长材料。在一些示例中，源极109和漏极110和/或源极111和漏极112可以包括与鳍状物沟道121、131不同的材料或者由其组成。在一些示例中，源极109和漏极110可以包括与源极111和漏极112相同的一种或多种材料或者由其组成。在其它示例中，源极109和漏极110可以包括与源极111和漏极112不同的材料或由其组成。在一些实施例中，源极109、111和漏极110、112可以包括被选择为向鳍状物沟道121、131提供用于改进性能的应变设计的(多种)材料。此外，源极111和漏极112可以重掺杂有p型掺杂剂，并且源极109和漏极110可以重掺杂有n型掺杂剂。
如所讨论的，栅极107、108可以设置在鳍状物沟道121、131之上。栅极107、108可以包括用于在鳍状物沟道121、131的沟道区域之上提供电控制的任何适合的一种材料、多种材料或多种材料的堆叠。在实施例中，栅极107、108包括与鳍状物沟道121、131的沟道区域相邻的硅或其它适合的材料的外延层、在硅的外延层之上的高k栅极电介质以及在高k栅极电介质之上的金属栅极部分。在实施例中，栅极107、108包括与鳍状物沟道121、131的沟道区域相邻的高k栅极电介质和在高k栅极电介质之上的金属栅极部分。
本文参考图4A-4G和相关联的讨论提供了与集成电路100和/或晶体管120、130的所述特征相关联的附加细节，其提供了与集成电路100和晶体管120、130的形成有关的附加细节。此外，如本文进一步讨论的，集成电路100可以以诸如逻辑器件、SRAM等的电子器件结构来实施。
图3是示出用于形成根据本公开内容的至少一些实施方式布置的具有增强的沟道迁移率和减少的泄漏的晶体管的示例性过程300的流程图。例如，可以实施过程300以制造如本文所讨论的晶体管120和/或晶体管130。在所示实施方式中，过程300可以包括如由操作301-304所示的一个或多个操作。然而，本文的实施例可以包括附加的操作、省略的某些操作、或者提供的不按照顺序执行的操作。
过程300可以开始于操作301，“在衬底之上形成具有基极层和磷化铝铟层的子鳍状物，其中，具有基极层和在基极层之上的磷化铝铟层的子鳍状物可以形成在衬底之上或衬底上。例如，基极层可以是第一层，并且磷化铝铟层可以是第二层或如本文所讨论的子鳍状物层。在实施例中，如本文关于图4A-4F以及本文其它地方进一步讨论的，可以在衬底101之上形成子鳍状物122和/或子鳍状物132。在实施例中，子鳍状物122、132可以包括相同或大体相同的材料，并且子鳍状物122、132可以一起形成。在另一实施例中，子鳍状物122、132可以包括不同的材料(例如，在其磷化铝铟层中的不同浓度的铝)，并且如本文进一步讨论的，子鳍状物122、132可以分开形成。在实施例中，可以经由外延生长技术在沟槽中形成子鳍状物。
过程300可以在操作302“将锗鳍状物沟道设置在磷化铝铟层之上”继续，其中，包括锗的鳍状物沟道可以设置在子鳍状物的磷化铝铟层之上。在实施例中，如本文关于图4E-4G以及本文其它地方进一步讨论的，鳍状物沟道121和/或鳍状物沟道131可以分别设置在子鳍状物122和/或子鳍状物132之上。在实施例中，鳍状物沟道121和/或鳍状物沟道131可以设置在子鳍状物122和/或子鳍状物132之上。在实施例中，鳍状物沟道121、131可以包括相同或大体相同的材料，并且鳍状物沟道121、131可以一起形成。在另一实施例中，鳍状物沟道121、131可以包括不同的材料，并且如本文进一步讨论的，鳍状物沟道121、131可以分开形成。在实施例中，可以经由外延生长技术在沟槽中形成鳍状物沟道。
过程300可以在操作303“将栅极设置在鳍状物沟道之上”继续，其中，栅极可以设置在鳍状物沟道之上。在实施例中，栅极107和/或栅极108可以分别形成在鳍状物沟道121的沟道区域和/或鳍状物沟道131的沟道区域之上。例如，栅极107和/或栅极108可以包括硅的外延层或与鳍状物沟道121、131的沟道区域相邻的其它适合的材料的外延层、在硅的外延层之上的高k栅极电介质以及在高k栅极电介质之上的金属栅极部分。例如，可以经由外延生长技术和/或均厚沉积技术和图案化技术等形成栅极。
过程300可以在操作304“将源极和漏极耦合到子鳍状物”继续，其中，源极和漏极可以耦合到鳍状物沟道。在实施例中，源极109和漏极110可以耦合到鳍状物沟道121和/或源极111，并且漏极112可以耦合到鳍状物沟道131。如所讨论的，鳍状物沟道121、131可以包括在工作中提供沟道的沟道区域。此外，鳍状物沟道121、131可以包括用于接触源极和漏极的源极/漏极接触区域。例如，可以经由掩蔽和外延生长技术或者经由均厚沉积和图案化技术等形成源极和漏极。
如所讨论的，过程300可以被实施为制造晶体管120和/或晶体管130。与这样的制造技术相关联的进一步的细节在本文中具体而言参考图4A-4G进行讨论。可以响应于由一个或多个计算机程序产品提供的指令来进行过程300的任何一个或多个操作(或者在本文中关于图4A-4G讨论的操作)。这样的程序产品可以包括提供指令的信号承载介质，该指令在由例如处理器执行时可以提供文本描述的功能。计算机程序产品可以以任何形式的计算机可读介质来提供。因此，例如，包括一个或多个处理器核的处理器可以响应于由计算机可读介质传送到处理器的指令来执行所描述的操作中的一个或多个操作。
图4A-4G是根据本公开内容的至少一些实施方式布置的当执行特定制造操作时的示例性晶体管结构的侧视图。图4A示出了如图1B的平面视图所示的沿平面A截取的晶体管结构401的侧视图。如图4A所示，晶体管结构401包括衬底101、牺牲性鳍状物403、404和电介质层402。例如，衬底101可以是沿着预定晶体取向(例如(100)，(111)，(110)等)大体对齐的衬底。在一些示例中，衬底101可以包括半导体材料，例如单晶硅(Si)、锗(Ge)、硅锗(SiGe)、基于Ⅲ-Ⅴ族材料的材料(例如，砷化镓(GaAs))、碳化硅(SiC)、蓝宝石(Al2O3)或它们的任何组合。在实施例中，衬底101可以包括具有(100)晶体取向的硅。在各种示例中，衬底101可以包括用于集成电路或电子器件(例如晶体管、存储器、电容器、电阻器、光电子器件、开关或由电绝缘层(例如，层间电介质、沟槽绝缘层等)分开的任何其它有源或无源电子器件)的金属化互连层。
同样如图4A所示，可以在衬底101之上形成牺牲性鳍状物403、404和电介质层402，使得牺牲性鳍状物403、404与电介质层402相邻。例如，可以经由如图所示的衬底101的图案化和蚀刻形成牺牲性鳍状物403、404(例如，牺牲物403、404可以包括晶体硅)或者经由材料(例如，多晶硅等)的材料沉积和图案化形成牺牲性鳍状物403、404。牺牲性鳍状物403、404的尺寸和形状可以限定随后形成的开口，这些随后形成的开口进而可以限定子鳍状物122、132和鳍状物沟道121、131的尺寸和形状，子鳍状物122、132和鳍状物沟道121、131可以在牺牲性鳍状物403、404被去除时形成的沟槽中形成。在实施例中，如图所示，牺牲性鳍状物403、404可以具有大体垂直的侧壁。在实施例中，牺牲性鳍状物403、404可以具有成角度的侧壁，使得牺牲性鳍状物403、404的底部可以比牺牲性鳍状物403、404的顶部更宽。在另一实施例中，牺牲性鳍状物403、404的侧壁均可以具有弯曲的形状，使得牺牲性鳍状物403、404的底部可以比牺牲性鳍状物403、404的顶部更宽，并且使得侧壁具有凹形弯曲的形状。本文关于牺牲性鳍状物403、404形成的沟槽进一步讨论了与牺牲性鳍状物403、404相关联的额外细节。
电介质层402可以包括可以相对于牺牲性鳍状物403、404被选择性蚀刻的任何材料以及可以允许从衬底101选择性外延生长(例如，不从电介质层402外延生长)的任何材料。电介质层402可以以任何适合的方式形成，例如体沉积或热生长和平面化技术等。在实施例中，电介质层402是氧化硅。在一些实施例中，电介质层402可以包括氮化硅、氮氧化硅、氧化铝等。例如，可以使用诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、分子束外延(MBE)、有机金属化学气相沉积(MOCVD)、原子层沉积(ALD)等的均厚沉积技术来沉积电介质层402，并且诸如化学机械抛光技术之类的平面技术可以用于暴露牺牲性鳍状物403、404。
图4B示出了在去除牺牲性鳍状物403、404以形成沟槽406、407之后，类似于晶体管结构401的晶体管结构405。可以使用诸如蚀刻操作的任何适合的技术来去除牺牲性鳍状物403、404。如所讨论的，牺牲性鳍状物403、404的尺寸和形状可以限定沟槽406、407的尺寸和形状。在各种实施例中，沟槽406、407可以具有大体垂直的侧壁、倾斜的侧壁或倾斜和凹形的侧壁等等。沟槽406、407可以包括宽度和高度。在一些实施例中，宽度可以在8至20nm的范围内。在一些实施例中，高度可以在200至350nm的范围内。
此外，刻面408、409可以形成在衬底101中作为形成沟槽406、407的一部分。例如，刻面408、409可以支持或帮助沟槽406、407内材料的后续外延生长。在实施例中，刻面408、409可以是硅衬底101中的(111)刻面。在一些实施例中，刻面408、409可以不形成在衬底101中。
图4C示出了在形成基极层103、105之后，类似于晶体管结构405的晶体管结构410。基极层103、105可以例如经由任何适合的外延生长技术形成，诸如举例来说，经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生长技术的外延生长。基极层103、105可以包括任何适合的外延层材料。例如，基极层103、105可以桥接衬底101与随后形成的子鳍状物层之间的任何晶格失配。在实施例中，基极层103、105包括砷化镓。基极层103、105可以具有任何适合的高度，例如在约50至120nm范围内的高度。
图4D示出了在形成掩模412之后，类似于晶体管结构410的晶体管结构411。可以使用诸如光刻技术的任何适合的一种或多种技术来形成掩模412。在一些实施例中，掩模412可以包括硬掩模材料(例如，氧化硅、氮化硅、氮氧化硅、氧化铝等)。掩模412可以是相对于基极层105提供外延生长选择性的任何材料。
如本文所讨论的，在一些实施例中，子鳍状物层104、105可以具有不同的材料成分或不同的材料和/或鳍状物沟道121、131可以具有不同的材料成分或不同的材料。为了形成这样的器件，可以提供掩模412，使得一个子鳍状物层和鳍状物沟道可以形成在一个沟槽中(例如，用于NMOS或PMOS晶体管)，而另一个被掩蔽。随后，掩模可以被去除，并且另一个子鳍状物层和另一个鳍状物沟道可以形成在现在暴露的沟槽(例如，用于其它类型的晶体管)中。经由图4A-4G所示的工艺流程可以提供具有相同基极层的NMOS和PMOS晶体管，并且可以提供不同的子鳍状物层和鳍状物沟道材料。然而，在实施例中，NMOS和PMOS晶体管可以具有相同的子鳍状物层，并且这样的子鳍状物层可以在没有掩蔽的情况下(例如同时)形成。在另一实施例中，NMOS和PMOS晶体管可以具有不同的基极层，并且可以在形成这样的基极层之前执行掩蔽。此外，经由图4A-4G所示的工艺流程示出了在NMOS晶体管的形成部分之前形成的PMOS晶体管的部分。在一些实施例中，可以在形成PMOS晶体管的部分之前形成NMOS晶体管的部分。
图4E示出了在形成子鳍状物层106和鳍状物沟道414之后，类似于晶体管结构411的晶体管结构413。子鳍状物层106可以经由任何适合的外延生长技术形成，诸如举例来说，经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生长技术的外延生长。在实施例中，子鳍状物层106包含磷化铝铟。在实施例中，子鳍状物层106包含具有如本文描述所选择的铝浓度的磷化铝铟，以在鳍状物沟道414(以及随后形成的鳍状物沟道131)上提供压缩应变。子鳍状物层106可以具有任何适合的高度，例如在约50至120nm范围内的高度。
鳍状物沟道414可以例如经由任何适合的外延生长技术形成，诸如举例来说，经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生长技术的外延生长。在实施例中，如本文所讨论的，鳍状物沟道414包含锗。如图所示，鳍状物沟道414可以具有在电介质层402上方延伸的过生长部分。这样的过生长部分随后可以被去除。鳍状物沟道414(在去除这样的过生长部分之后)可以具有任何适合的高度，例如在约50至120nm范围内的高度。而且，如所讨论的，基极层105、子鳍状物层106和鳍状物沟道414可以具有任何适合的宽度，例如在8到20nm范围内的宽度。
图4F示出了在去除掩模412和形成鳍状物沟道131、子鳍状物层104和鳍状物沟道121之后，类似于晶体管结构413的晶体管结构415。例如，掩模层412可以使用任何适合的一种或多种技术被去除，例如蚀刻(例如干法或湿法蚀刻)等。子鳍状物层104可以经由任何适合的外延生长技术形成，诸如举例来说，经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生长技术的外延生长。在实施例中，子鳍状物层104包含磷化铝铟。在实施例中，子鳍状物层104包含具有如本文所选择的铝浓度的磷化铝铟，以在鳍状物沟道121上提供拉伸应变。子鳍状物层106可以具有任何适合的高度，例如约50至120nm范围内的高度。在一些实施例中，子鳍状物层106、104可以具有相同或大体相同的高度，并且在其它实施例中，它们的高度可以不同。
鳍状物沟道121可以例如经由任何适合的外延生长技术形成，例如经由化学气相沉积、金属有机化学气相沉积、原子层沉积或任何其它外延生长技术的外延生长。在实施例中，如本文所讨论的，鳍状物沟道121包含锗。在实施例中，形成鳍状物沟道121可以提供类似于鳍状物沟道414的过生长部分的过生长部分(请参考图4E)。此外，形成子鳍状物层104和鳍状物沟道121可以包括或不包括掩蔽的鳍状物沟道414(以及随后的掩模去除)。在不包括这种掩蔽的实施例中，子鳍状物层104和鳍状物沟道121的材料的额外过生长可以从鳍状物沟道414并且在电介质层402之上生长。在任何情况下，可以通过平面化操作等去除这样的过生长部分以形成鳍状物沟道121、131，如图4F所示的。鳍状物沟道121可以具有任何适合的高度，例如在约50至120nm范围内的高度。在一些实施例中，鳍状物沟道121、131可以具有相同或大体相同的高度，并且在其它实施例中，它们的高度可以不同。而且，如所讨论的，基极层103、子鳍状物层104和鳍状物沟道121可以具有任何适合的宽度，例如在8到20nm范围内的宽度。
图4G示出了在使电介质层402凹进以形成电介质层102之后，与晶体管结构415类似的晶体管结构416。如图4G所示，在实施例中，电介质层402可以凹进，使得电介质层102的顶部表面处于鳍状物沟道121、131的底部表面下方以及子鳍状物层104、105的顶部表面上方。可以使用诸如蚀刻操作、定时蚀刻操作等的任何适合的一种或多种技术来凹进电介质层402。
如关于过程300和图1A和1B所讨论的，可以形成栅极、源极和漏极。这样的栅极、源极和漏极可以使用任何适合的一种或多种技术来形成。例如，可以使用沉积技术(例如，共形或体沉积)和图案化技术(例如，光刻和蚀刻技术)来形成栅极。此外，可以通过外延源极和漏极的选择性生长、通过体沉积和图案化技术等来形成源极和漏极。
图4A-4G示出了如本文所讨论的用于制造晶体管120和晶体管130的示例性工艺流程。在各种示例中，可以包括额外的操作或者可以省略某些操作。具体而言，所示的工艺可以提供具有子鳍状物层和鳍状物沟道(其具有不同材料成分)的晶体管。如所讨论的，可以省略和/或修改一些操作来制造具有子鳍状物层和/或鳍状物沟道(其具有相同的材料成分)的晶体管或具有基极层(其具有不同材料成分)的晶体管等等。
图5是实施根据本公开内容的至少一些实施方式布置的具有增强的沟道迁移率和减少的泄漏的一个或多个晶体管的示例性SRAM单元500的视图。图5示出了包括存取晶体管520、下拉晶体管515、以及上拉晶体管525的示例性6晶体管(6T)SRAM单元500。在各种示例中，存取晶体管520、下拉晶体管515、以及上拉晶体管525可以被实施为晶体管120和/或130。完整的SRAM存储器电路可以通过互连诸如SRAM单元500之类的许多SRAM单元来形成。
在实施例中，存取晶体管520和下拉晶体管515中的一个或多个是NMOS晶体管，并且可以包括关于本文的NMOS晶体管所讨论的特征，而上拉晶体管525是PMOS晶体管，并且可以包括关于本文讨论的NMOS晶体管所讨论的特征。在实施例中，存取晶体管520可以包括包含锗的鳍状物沟道121、包含与鳍状物沟道121相邻的磷化铝铟的子鳍状物层104以及与子鳍状物层104相邻的基极层103。在实施例中，子鳍状物层104包含砷化镓。此外，在一些实施例中，下拉晶体管515可以包括鳍状物沟道131、与鳍状物沟道131相邻的子鳍状物层106以及与子鳍状物层106相邻的基极层105。在实施例中，下拉晶体管515包括鳍状物沟道131、子鳍状物层106和基极层105，其中鳍状物沟道131包括锗，子鳍状物层106包括与鳍状物沟道131相邻的磷化铝铟，并且基极层105包括与子鳍状物层106相邻的砷化镓。在实施例中，子鳍状物层106可以包括大于子鳍状物层104的铝铟比的铝铟比。如所讨论的，这样的材料建议可以提供应力设计来优化下拉晶体管515和上拉晶体管525的性能。
图6是根据本公开内容的至少一些实施方式布置的采用具有(多个)晶体管的IC的移动计算平台600的说明图，所述晶体管具有锗鳍状物沟道和磷化铝铟子鳍状物层。具有锗鳍状物沟道和磷化铝铟子鳍状物层的一个或多个晶体管可以是如本文所讨论的任何晶体管，例如晶体管120或晶体管130等等。在一些示例中，如本文讨论的NMOS和PMOS晶体管可以一起被实施为CMOS电路。移动计算平台600可以是针对电子数据显示器、电子数据处理、无线电子数据传输等中的每一个配置的任何便携式设备。例如，移动计算平台600可以是平板电脑、智能电话、上网本、膝上型计算机等中的任何一个，并且可以包括显示屏605，在示例性实施例中，显示屏605是触摸屏(例如，电容式、电感式、电阻式触摸屏等)、芯片级(SoC)或封装级集成系统610以及电池615。
集成系统610在展开视图620中被进一步示出。在示例性实施例中，封装器件650(在图6中标记为“存储器/处理器”)包括至少一个存储器芯片(例如，RAM)和/或至少一个处理器芯片(例如，微处理器、多核微处理器或图形处理器等)。在实施例中，封装器件650是包括SRAM高速缓冲存储器的微处理器。在实施例中，封装器件650包括晶体管120或晶体管130中的一个或多个或这两者。例如，所采用的晶体管可以包括锗鳍状物沟道和与锗鳍状物沟道相邻的磷化铝铟子鳍状物层。封装器件650可以进一步耦合到(例如，通信地耦合到)板、衬底或中介层660以及功率管理集成电路(PMIC)630、RF(无线)集成电路(RFIC)625以及其控制器635中的一个或多个，RF(无线)集成电路(RFIC)625包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，模拟前端模块进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器)。通常，封装器件650也可以耦合到(例如，通信地耦合到)显示屏605。
在功能上，PMIC 630可以执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池615的输入和具有向其它功能模块提供电流供应的输出。在实施例中，PMIC 630可以执行高电压操作。如进一步示出的，在示例性实施例中，RFIC 625具有耦合到天线(未示出)的输出，以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及它们的衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每一个可以被集成到耦合到封装器件650的封装衬底的单独的IC上，或者被集成在耦合到封装器件650的封装衬底的单个IC(SoC)内。
图7是根据本公开内容的至少一些实施方式布置的计算设备700的功能方框图。例如，计算设备700可以建立在平台600内部，并且还包括容纳多个部件(例如但不限于处理器701(例如，应用处理器)以及一个或多个通信芯片704、705)的母板702。处理器701可以物理和/或电耦合到母板702。在一些示例中，处理器701包括封装在处理器701内的集成电路管芯。通常，术语“处理器”可以指代任何设备或设备的一部分，该任何设备或设备的一部分处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以储存在寄存器和/或存储器中的其它电子数据。
在各种示例中，一个或多个通信芯片704、705也可以物理和/或电耦合到母板702。在另外的实施方式中，通信芯片704可以是处理器701的一部分。根据其应用，计算设备700可以包括可以或可以不物理或电耦合到母板702的其它部件。这些其它部件可以包括但不限于如图所示的易失性存储器(例如，DRAM)707、708、非易失性存储器(例如，ROM)710、图形处理器712、闪速存储器、全球定位系统(GPS)设备713、罗盘714、芯片组706、天线716、功率放大器709、触摸屏控制器711、触摸屏显示器717、扬声器715、相机703和电池718，以及诸如数字信号处理器、加密处理器、音频编解码器、视频编解码器、加速度计、陀螺仪和大容量储存设备(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)之类的其它部件等等。
通信芯片704、705可以实现用于将数据转移到计算设备700和从计算设备700转移数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射将经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何电线，虽然在一些实施例中它们可能不包含电线。通信芯片704、705可以实施多种无线标准或协议中的任何一种，包括但不限于本文其它地方描述的那些。如所讨论的，计算设备700可以包括多个通信芯片704、705。例如，第一通信芯片可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
如本文描述的任何实施方式中所使用的，术语“模块”指代被配置为提供本文描述的功能的软件、固件和/或硬件的任何组合。软件可以体现为软件包、代码和/或指令集或指令，并且如本文描述的任何实施方式中所使用的“硬件”可以包括例如单独或以任何组合、硬连线电路、可编程电路、状态机电路、和/或储存由可编程电路执行的指令的固件。这些模块可以共同地或单独地体现为形成较大系统的一部分的电路，例如，集成电路(IC)、片上系统(SoC)等等。
虽然已经参考各种实施方式描述了本文阐述的某些特征，但是该描述不旨在以限制性意义来理解。因此，本文所描述的实施方式的各种修改以及对本公开内容所属领域的技术人员而言显而易见的其它实施方式被视为落入本公开内容的精神和范围内。
以下示例涉及进一步的实施例。
在一个或多个第一实施例中，集成电路包括晶体管，该晶体管包括包含锗的鳍状物沟道和子鳍状物，该子鳍状物具有与该鳍状物沟道相邻的第一层以及与第一层相邻的第二层，其中，第一层包括磷化铝铟。
对于第一实施例更进一步地，集成电路还包括第二晶体管，第二晶体管包括第二鳍状物沟道和第二子鳍状物，第二子鳍状物具有与该鳍状物沟道相邻的第三层以及与第一层相邻的第四层，其中，晶体管是PMOS晶体管，并且第二晶体管是NMOS晶体管。
对于第一实施例更进一步地，集成电路还包括第二晶体管，第二晶体管包括第二鳍状物沟道和第二子鳍状物，第二子鳍状物具有与该鳍状物沟道相邻的第三层以及与第一层相邻的第四层，其中，晶体管是PMOS晶体管，并且第二晶体管是NMOS晶体管，并且第三层包括具有与第一层相同成分的磷化铝铟。
对于第一实施例更进一步地，集成电路还包括第二晶体管，第二晶体管包括第二鳍状物沟道和第二子鳍状物，第二子鳍状物具有与该鳍状物沟道相邻的第三层以及与第一层相邻的第四层，其中，晶体管是PMOS晶体管，并且第二晶体管是NMOS晶体管，并且第二鳍状物沟道包括锗，第一层包括第一铝铟比，并且第三层包括的磷化铝铟具有小于第一铝铟比的第二铝铟比。
对于第一实施例更进一步地，集成电路还包括第二晶体管，第二晶体管包括第二鳍状物沟道和第二子鳍状物，第二子鳍状物具有与该鳍状物沟道相邻的第三层以及与第一层相邻的第四层，其中，晶体管是PMOS晶体管，并且第二晶体管是NMOS晶体管，并且第二鳍状物沟道包括砷化铟镓，并且第三层包括砷化镓。
对于第一实施例更进一步地，第二层包括砷化镓。
对于第一实施例更进一步地，集成电路还包括与第二层和第一层的第一部分相邻的电介质层以及衬底，其中，第一层的第二部分延伸超过电介质层的顶部表面，其中，第一层和电介质层位于衬底上。
对于第一实施例更进一步地，第二层包括砷化镓，和/或集成电路还包括与第二层和第一层的第一部分相邻的电介质层以及衬底，其中，第一层的第二部分延伸超过电介质层的顶部表面，其中，第一层和电介质层位于衬底上。
对于第一实施例更进一步地，晶体管是PMOS晶体管，并且第一层包括的磷化铝铟具有在100％至50％范围内的铝浓度。
对于第一实施例更进一步地，晶体管是NMOS晶体管，并且第一层包括的磷化铝铟具有在35％至50％范围内的铝浓度。
在一个或多个第二实施例中，SRAM单元包括NMOS晶体管和PMOS晶体管，NMOS晶体管包括包含锗的鳍状物沟道和子鳍状物，子鳍状物具有与该鳍状物沟道相邻的第一层以及与第一层相邻的第二层，其中，第一层包括磷化铝铟，并且PMOS晶体管包括第二鳍状物沟道和第二子鳍状物，第二子鳍状物具有与鳍状物沟道相邻的第三层和与第一层相邻的第四层。
对于第二实施例更进一步地，第二鳍状物沟道包括锗，第一层包括第一铝铟比，并且第三层包括的磷化铝铟具有大于第一铝铟比的第二铝铟比。
对于第二实施例更进一步地，第二鳍状物沟道包括锗、硅或Ⅲ-Ⅴ族材料中的至少一种。
对于第二实施例更进一步地，第二层包括砷化镓。
对于第二实施例更进一步地，SRAM单元还包括与第二层和第一层的第一部分相邻的绝缘体层以及衬底，其中，第一层的第二部分延伸超过绝缘体层，其中，第一层和绝缘体位于衬底上。
对于第二实施例更进一步地，第二鳍状物沟道包括锗、硅或Ⅲ-Ⅴ族材料中的至少一种，和/或第二层包括砷化镓和/或SRAM单元还包括与第二层以及第一层的第一部分相邻的绝缘体层以及衬底，其中，第一层的第二部分延伸超过绝缘体层，其中，第一层和绝缘体位于衬底上。
在一个或多个第三实施例中，一种用于制造集成电路的方法包括：形成具有位于衬底之上的第一层和位于第一层之上的第二层的子鳍状物并且将包括锗的鳍状物沟道设置在子鳍状物的第二层之上，其中，第二层包括磷化铝铟。
对于第三实施例更进一步地，形成子鳍状物和设置鳍状物沟道包括：在电介质层中形成沟槽，外延生长第一层，外延生长第二层，外延生长鳍状物沟道，以及凹进电介质层，使得电介质层的顶部表面低于第二层的顶部表面。
对于第三实施例更进一步地，该方法还包括形成具有位于衬底之上的第三层和位于第三层之上的第四层的第二子鳍状物，以及将包括锗的第二鳍状物沟道设置在第四层之上，其中，第四层包括的磷化铝铟具有与第二层不同的铝浓度。
对于第三实施例更进一步地，该方法还包括形成第二子鳍状物和将包括锗、硅或Ⅲ-Ⅴ族材料中的至少一种的第二鳍状物沟道设置在第二子鳍状物之上。
对于第三实施例更进一步地，第一层包括砷化镓。
对于第三实施例更进一步地，该方法还包括：形成具有位于衬底之上的第三层和位于第三层之上的第四层的第二子鳍状物以及将包括锗的第二鳍状物设置在第四层之上，其中，第四层包括的磷化铝铟具有与第二层不同的铝浓度，并且其中，形成第二子鳍状物和设置第二鳍状物沟道包括：形成均与电介质层相邻的第一牺牲性鳍状物和第二牺牲性鳍状物，去除第一牺牲性鳍状物和第二牺牲性鳍状物以形成第一沟槽和第二沟槽，在第一沟槽内外延生长第一层和在第二沟槽内外延生长第三层，掩蔽第一层和第一沟槽，在第二沟槽内外延生长第四层，以及在第二沟槽内外延生长第二鳍状物。
在一个或多个第四实施例中，移动计算平台包括关于第一或第二实施例讨论的任何示例结构。
应该认识到，本发明不限于如此描述的实施例，而是可以在不脱离所附权利要求的范围的情况下通过修改和改变来实践。例如，以上实施例可以包括特征的特定组合。然而，上述实施例在这方面不受限制，并且在各种实施方式中，上述实施例可以包括仅采取这些特征的子集，采取这些特征的不同顺序，采取这些特征的不同组合，和/或除了明确列出的功能外，采取额外的特征。因此，本发明的范围应该参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。

Claims (20)

1.一种包括晶体管的集成电路，所述晶体管包括：
鳍状物沟道，所述鳍状物沟道包括锗；和
子鳍状物，所述子鳍状物具有与所述鳍状物沟道相邻的第一层和与所述第一层相邻的第二层，其中，所述第一层包括磷化铝铟。
2.根据权利要求1所述的集成电路，进一步包括额外的晶体管，所述额外的晶体管包括：
第二鳍状物沟道；和
第二子鳍状物，所述第二子鳍状物具有与所述第二鳍状物沟道相邻的第三层以及与所述第三层相邻的第四层，其中，所述晶体管是PMOS晶体管，并且所述额外的晶体管是NMOS晶体管。
3.根据权利要求2所述的集成电路，其中，所述第三层包括具有与所述第一层相同成分的磷化铝铟。
4.根据权利要求2所述的集成电路，其中，所述第二鳍状物沟道包括锗，所述第一层包括第一铝铟比，并且所述第三层包括的磷化铝铟具有小于所述第一铝铟比的第二铝铟比。
5.根据权利要求2所述的集成电路，其中，所述第二鳍状物沟道包括砷化铟镓，并且所述第三层包括砷化镓。
6.根据权利要求1所述的集成电路，其中，所述第二层包括砷化镓。
7.根据权利要求1所述的集成电路，进一步包括：
与所述第一层的第一部分和所述第二层相邻的电介质层，其中，所述第一层的第二部分延伸超过所述电介质层的顶部表面；以及
衬底，其中，所述第一层和所述电介质层位于所述衬底上。
8.根据权利要求1所述的集成电路，其中，所述晶体管是PMOS晶体管，并且所述第一层包括的磷化铝铟具有在100％至50％范围内的铝浓度。
9.根据权利要求1所述的集成电路，其中，所述晶体管是NMOS晶体管，并且所述第一层包括的磷化铝铟具有在35％至50％范围内的铝浓度。
10.一种SRAM单元，包括：
NMOS晶体管，其包括：
鳍状物沟道，所述鳍状物沟道包括锗；和
子鳍状物，所述子鳍状物具有与所述鳍状物沟道相邻的第一层和与所述第一层相邻的第二层，其中，所述第一层包括磷化铝铟；以及
PMOS晶体管，其包括：
第二鳍状物沟道；和
第二子鳍状物，所述第二子鳍状物具有与所述第二鳍状物沟道相邻的第三层和与所述第三层相邻的第四层。
11.根据权利要求10所述的SRAM单元，其中，所述第二鳍状物沟道包括锗，所述第一层包括第一铝铟比，并且所述第三层包括的磷化铝铟具有大于所述第一铝铟比的第二铝铟比。
12.根据权利要求10所述的SRAM单元，其中，所述第二鳍状物沟道包括锗、硅或Ⅲ-Ⅴ族材料中的至少一种。
13.根据权利要求10所述的SRAM单元，其中，所述第二层包括砷化镓。
14.根据权利要求10所述的SRAM单元，进一步包括：
与所述第一层的第一部分和所述第二层相邻的绝缘体层，其中，所述第一层的第二部分延伸超过所述绝缘体层；和
衬底，其中，所述第一层和所述绝缘体层位于所述衬底上。
15.一种用于制造集成电路的方法，包括：
形成子鳍状物，所述子鳍状物具有位于衬底之上的第一层和位于所述第一层之上的第二层，其中，所述第二层包括磷化铝铟；和
将包括锗的鳍状物沟道设置在所述子鳍状物的所述第二层之上。
16.根据权利要求15所述的方法，其中，形成所述子鳍状物和设置所述鳍状物沟道包括：
在电介质层中形成沟槽；
外延生长所述第一层；
外延生长所述第二层；
外延生长所述鳍状物沟道；和
凹进所述电介质层，使得所述电介质层的顶部表面低于所述第二层的顶部表面。
17.根据权利要求15所述的方法，进一步包括：
形成第二子鳍状物，所述第二子鳍状物具有位于所述衬底之上的第三层以及位于所述第三层之上的第四层；和
将包括锗的第二鳍状物沟道设置在所述第四层之上，其中，所述第四层包括的磷化铝铟具有与所述第二层不同的铝浓度。
18.根据权利要求15所述的方法，进一步包括：
形成第二子鳍状物；和
将包括锗、硅或Ⅲ-Ⅴ族材料中的至少一种的第二鳍状物沟道设置在所述第二子鳍状物之上。
19.根据权利要求15所述的方法，其中，所述第一层包括砷化镓。
20.根据权利要求15所述的方法，进一步包括：
形成具有位于所述衬底之上的第三层和位于所述第三层之上的第四层的第二子鳍状物以及将包括锗的第二鳍状物设置在所述第四层之上，其中，所述第四层包括的磷化铝铟具有与所述第二层不同的铝浓度，并且其中，形成所述第二子鳍状物和设置所述第二鳍状物沟道包括：
形成均与电介质层相邻的第一牺牲性鳍状物和第二牺牲性鳍状物；
去除所述第一牺牲性鳍状物和所述第二牺牲性鳍状物以形成第一沟槽和第二沟槽；
在所述第一沟槽内外延生长所述第一层和在所述第二沟槽内外延生长所述第三层；
掩蔽所述第一层和所述第一沟槽；
在所述第二沟槽内外延生长所述第四层；和
在所述第二沟槽内外延生长所述第二鳍状物。
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