DE112015006945T5 - Transistoren mit hoher Elektronenbeweglichkeit mit Heteroübergang-Dotierstoffdiffusionsbarriere - Google Patents

Transistoren mit hoher Elektronenbeweglichkeit mit Heteroübergang-Dotierstoffdiffusionsbarriere Download PDF

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Matthew V. Metz
Harold W. Kennel
Gilbert Dewey
Willy Rachmady
Anand S. Murthy
Jack T. Kavalieros
Tahir Ghani
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Abstract

III-V-Verbundhalbleitervorrichtungen wie etwa Transistoren können in aktiven Bereichen eines über einem Siliciumsubstrat angeordneten III-V-Halbleitermaterials ausgebildet werden. Ein Heteroübergang zwischen einem aktiven Bereich des III-V-Halbleiters und dem Substrat stellt eine Diffusionsbarriere bereit, die die Diffusion von Silicium von dem Substrat in das III-V-Halbleitermaterial, wo sich das Silicium andernfalls als ein elektrisch aktiver amphoterer Verunreinigungsstoff verhalten könnte, verzögert. In einigen Ausführungsformen ist der Heteroübergang in einem Basisteil einer Unterfinne, angeordnet zwischen dem Substrat und einer Finne mit einem Transistorkanalbereich, bereitgestellt. Der näher an dem Substrat als an dem aktiven Finnenbereich angeordnete Heteroübergang stellt sicher, dass eine thermische Diffusion von Siliciumatomen vom aktiven Bereich eines III-V-finFETs ferngehalten wird.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die Nachfrage nach integrierten Schaltungen (Integrated Circuits, ICs) für tragbare elektronische Anwendungen hat eine stärkere Integration von Halbleiterbauelementen veranlasst. Viele fortschrittliche Halbleiterbauelemente, die derzeit entwickelt werden, nutzen siliciumfreie Halbleitermaterialien wie Verbundhalbleitermaterialien (z. B. GaAs, InP, InGaAs, InAs und III-N-Materialien). Diese siliciumfreien Materialsysteme können in Transistoren mit hoher Elektronenbeweglichkeit (High Electron Mobility Transistors, HEMTs) verwendet werden, von denen einige Metalloxid-Halbleiter-Feldeffekttransistoren (Metal Oxide Semiconductor Field Effect Transistors, MOSFETs) sein können.
  • Ein Verfahren zur Herstellung von Transistoren mit hoher Elektronenbeweglichkeit beinhaltet das Ausbilden eines siliciumfreien kristallinen Bauelementbereichs (z. B. eines Transistorkanalbereichs) über einem kristallinen Siliciumsubstrat. Ein Problem besteht allerdings darin, dass Siliciumatome von dem darunter befindlichen Substrat als Verunreinigungsstoff in siliciumfreien Bauelementbereichen wirken können. Verfahren und Strukturen zum Abschwächen des Problems der Siliciumverunreinigung sind daher bei der Fertigung von HEMTs auf Siliciumsubstraten von Vorteil.
  • Figurenliste
  • Das in dieser Patentanmeldung beschriebene Material ist in den beigefügten Figuren beispielhaft, jedoch nicht einschränkend dargestellt. Der Einfachheit und Übersichtlichkeit der Darstellung halber sind die in den Figuren veranschaulichten Elemente nicht notwendigerweise maßstabsgetreu dargestellt. Beispielsweise können die Abmessungen mancher Elemente im Verhältnis zu anderen Elementen zur Verdeutlichung übertrieben dargestellt sein. Ferner wurden, soweit angemessen, Bezugszeichen in den verschiedenen Figuren wiederholt verwendet, um entsprechende oder analoge Elemente zu kennzeichnen. In den Abbildungen gilt:
    • 1 ist ein Atomsondentomogramm, das veranschaulicht, welche Auswirkungen das Einfügen eines Heteroübergangs in einem III-V-Materialstapel gemäß einigen Ausführungsformen auf die Siliciumverunreinigung in dem Stapel hat;
    • 2 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden eines III-V-Transistors mit einer heteroübergangsbasierten Unterfinnen-Dotierstoffdiffusionsbarriere gemäß einigen Ausführungsformen veranschaulicht;
    • 3A, 3B, 3C, 3D und 3E sind isometrische Ansichten, die ein Paar von Finnenstrukturen gemäß einigen Ausführungsformen veranschaulichen, die entstehen, wenn die in 2 dargestellten Operationen durchgeführt werden;
    • 4A zeigt eine Querschnittsansicht durch die Länge eines Kanalbereichs und Source/Drain-Bereiche eines Hochmobilitäts-finFETs gemäß einigen Ausführungsformen, bei dem die in 3E dargestellte III-V-Struktur angewendet wird;
    • 4B zeigt eine Querschnittsansicht durch die Breite eines Kanalbereichs und eine Gateelektrode des in 4A dargestellten Hochmobilitäts-finFETs gemäß einigen Ausführungsformen;
    • 5 veranschaulicht eine mobile Rechenplattform und eine Datenservermaschine, bei der ein Ein-Chip-System (SoC) mit einem Transistor mit lokalisierter Unterfinnenisolation gemäß Ausführungsformen der vorliegenden Erfindung zum Einsatz kommt; und
    • 6 ist ein Funktionsblock-Diagramm einer elektronischen Rechenvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine oder mehrere Ausführungsformen werden unter Bezugnahme auf die beigefügten Figuren beschrieben. Auch wenn spezifische Ausgestaltungen und Anordnungen dargestellt und in Einzelheiten erörtert werden, ist einzusehen, dass dies lediglich zu Veranschaulichungszwecken geschieht. Fachleute auf dem jeweiligen Gebiet der Technik werden erkennen, dass andere Ausgestaltungen und Anordnungen möglich sind, ohne vom Wesen und Schutzumfang der Beschreibung abzuweichen. Für Fachleute auf dem jeweiligen Gebiet der Technik ist offenkundig, dass in dieser Patentschrift beschriebene Verfahren und/oder Anordnungen in einer Vielzahl anderer Systeme oder Anwendungen zum Einsatz kommen können, als hier im Einzelnen beschrieben werden.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Bestandteil der Beschreibung sind und beispielhafte Ausführungsformen veranschaulichen. Ferner sollte davon ausgegangen werden, dass andere Ausführungsformen benutzt und strukturelle und/oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang des beanspruchten Erfindungsgegenstands abzuweichen. Es ist außerdem zu beachten, dass Richtungsangaben und Bezüge wie etwa „aufwärts“, „abwärts“, „oben“, „unten“ usw. rein zur Erleichterung der Beschreibung von Merkmalen in den Zeichnungen verwendet werden. Die folgende ausführliche Beschreibung ist daher nicht in einem einschränkenden Sinn aufzufassen, und der Schutzumfang des beanspruchten Erfindungsgegenstandes ist ausschließlich durch die beigefügten Ansprüche und ihre Entsprechungen definiert.
  • Die nachstehende Beschreibung enthält eine Reihe von Einzelheiten. Es wird jedoch einem Fachmann auf diesem Gebiet klar sein, dass die vorliegende Erfindung ohne diese spezifischen Einzelheiten ausgeführt werden kann. In manchen Fällen werden bekannte Verfahren und Vorrichtungen nicht im Detail, sondern in Form von Blockschaltbildern dargestellt, um die vorliegende Erfindung möglichst klar darzustellen. Der Hinweis in der Patentschrift auf „eine Ausführungsform“ oder „eine einzige Ausführungsform“ oder „einige Ausführungsformen“ bedeutet, dass ein(e) besondere(s) Merkmal, Funktion oder Charakteristik, das/die im Zusammenhang mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform der Erfindung vorkommt. Der Ausdruck „in einer Ausführungsform“ oder „in einer einzigen Ausführungsform“ oder „in einigen Ausführungsformen“ an diversen Stellen der Patentschrift bezieht sich somit nicht notwendigerweise immer auf dieselbe Ausführungsform. Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften auf jede geeignete Weise in einer oder mehreren Ausführungsformen miteinander kombiniert werden. Zum Beispiel kann eine erste Ausführungsform immer dann mit einer zweiten Ausführungsform kombiniert werden, wenn sich die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften der beiden Ausführungsformen nicht gegenseitig ausschließen.
  • Der Gebrauch der Einzahlformen „ein/einer/eines“, „einen/eine/eines“ und „der/die/das“ in der Beschreibung und in den beigefügten Patentansprüchen soll auch die Mehrzahlformen einschließen, es sei denn, der Kontext verweist klar darauf, dass dies nicht der Fall ist. Es versteht sich außerdem, dass der Ausdruck „und/oder“ wie hier verwendet jegliche mögliche Kombinationen von einer oder mehreren der entsprechenden aufgelisteten Positionen betrifft und beinhaltet.
  • Die Ausdrücke „gekoppelt“ und „verbunden“ sowie Ableitungen davon können in dieser Patentschrift verwendet werden, um funktionelle oder strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es ist zu beachten, dass diese Begriffe nicht als Synonyme beabsichtigt sind. Vielmehr kann in bestimmten Ausführungsformen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischem, optischem oder elektrischem Kontakt miteinander stehen. „Gekoppelt“ kann verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem oder indirektem (mit anderen Zwischenelementen dazwischen) physischem oder elektrischem Kontakt miteinander stehen, und/oder dass die zwei oder mehr Elemente zusammenwirken oder miteinander interagieren (wie z. B. in einer Wirkbeziehung).
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“, wie sie hier verwendet werden, beziehen sich auf eine relative Position einer Komponente oder eines Materials in Bezug auf andere Komponenten oder Materialien, soweit derartige physische Beziehungen von Bedeutung sind. Beispielsweise kann im Zusammenhang mit Materialien ein (bestimmtes) Material, das über oder unter einem anderen angeordnet ist, in direktem Kontakt mit diesem sein oder ein oder mehrere Zwischenmaterialien aufweisen. Weiterhin kann ein Material, das „zwischen“ (zwei) Materialien angeordnet ist, direkt in Kontakt mit den beiden Schichten sein oder eine oder mehrere dazwischenliegende Schichten haben. Im Gegensatz dazu befindet sich ein (erstes) Material „auf“ einem (zweiten) Material in direktem Kontakt mit dem (zweiten) Material. Ähnliche Unterscheidungen gelten im Zusammenhang mit Anordnungen von Komponenten.
  • Gemäß Verwendung in der vorliegenden Beschreibung und in den Ansprüchen kann eine Liste von Positionen, die durch die Ausdrücke „wenigstens ein(e)“ oder „ein oder mehrere“ verbunden sind, eine beliebige Kombination der aufgelisteten Positionen bedeuten. Zum Beispiel bedeutet die Formulierung „wenigstens einer/eine/eines von A, B oder C“ (A); (B); (C); (A und B); (A und C), (B und C) oder (A, B und C).
  • Beschrieben werden hier beispielhafte Ausführungsformen von heteroepitaktischen Strukturen einschließlich einer erhöhten kristallinen III-V-Struktur, die sich über ein kristallines Siliciumsubstrat erstrecken. Unter Verwendung von heteroepitaktischen Aufwachsverfahren zum Ausbilden der III-V-Strukturen, können siliciumfreie Bauelemente (z. B. III-V-Kanal-Feldeffekttransistoren) in erhöhten Strukturen ausgebildet werden, die sich über einen ersten Bereich eines Siliciumsubstrats erstrecken. Siliciumbauelemente (z. B. Silicium-Kanal-Feldeffekttransistoren) können in anderen Bereichen des Siliciumsubstrats ausgebildet werden.
  • Insbesondere bei III-V-Bauelementen auf Siliciumsubstraten tendieren thermische Übergänge im Zusammenhang mit verschiedenen Prozessen bei der Halbleiterfertigung dazu, Si-Atome von dem darunter befindlichen Substrat in den siliciumfreien Bauelementbereich zu treiben. Siliciumatome sind ein amphoterer Dotierstoff in den meisten III-V-Materialien und dotieren die III-V-Materialien oft bevorzugt n-leitend. Unter bestimmten Umständen kann ein solches unbeabsichtigten Dotieren von III-V-Material auf Basis der Festkörperdiffusion akzeptabel oder sogar vorteilhaft sein. So kann beispielsweise das Vorhandensein eines n-dotierten III-V-Materials zwischen dem aktiven Bereich und dem Substrat in einem PMOS-Transistor wünschenswert sein, indem dadurch beispielsweise die elektrische Isolierung des aktiven Bereichs verbessert wird. Allerdings könnte, bei einem III-V-NMOS-Transistor, eine durch Siliciumverunreinigung unbeabsichtigt n-dotierte Unterschicht einen elektrischen Pfad zwischen Source/Drain erzeugen, was zu einem sehr hohen Sperrstrom Ioff führt. Da die kritischen Abmessungen von Transistoren immer kleiner werden, kann selbst eine geringfügige unbeabsichtigte n-Dotierung von III-V-Material neben dem aktiven Bereich (z. B. dem Kanal- und/oder Source/Drain-Bereich) die Leistung von NMOS-Bauelementen drastisch beeinträchtigen.
  • Auch wenn das Gegendotieren eines III-V-Materials zwischen einem aktiven Bauelementbereich und dem Siliciumsubstrat mit Akzeptorverunreinigungen, welche die p-Leitfähigkeit fördern, verhindern könnte, dass das Vorhandensein einer Siliciumverunreinigung die Art der elektrischen Leitfähigkeit des III-V-Materials bestimmt (d. h. Zurückstufen der Siliciumverunreinigung auf ein Hintergrundniveau), stellt ein solches Bemühen ein beträchtliches Risiko für eine thermische Diffusion der verschiedenen Verunreinigungen in den Kanalbereich dar, was letztendlich die Kanalmobilität reduziert. Eine solche Gegendotierstrategie kann dann nur für Langkanalbauelemente erfolgreich sein.
  • Die Erfinder haben herausgefunden, dass eine thermische Diffusion von Dotierstoffatomen, etwa Siliciumdonatoren, aufgehalten oder wenigstens signifikant verzögert werden kann, indem ein oder mehrere Heteroübergänge in dem zwischen einem aktiven Transistorbereich und dem Substrat angeordneten III-V-Material eingefügt werden. In einigen Ausführungsformen wird daher ein Teil des III-V-Materials, distal von dem aktiven Bereich, kompositorisch moduliert, um eine Dotierstoffdiffusionsbarriere zu bilden. In beispielhaften Ausführungsformen mit einem Bandversatz des Typs I ist ein schmaleres Bandlückenmaterial zwischen einem breiteren Bandlücken-III-V-Material und der Siliciumdotierstoffquelle (z. B. einem Siliciumsubstrat) angeordnet. Es hat sich gezeigt, dass der Heteroübergang zwischen dem schmaleren und dem breiteren Bandlücken-III-V-Material als Diffusionsbarriere fungiert, die die Diffusion von Siliciumatomen von dem Substrat in im Wesentlichen undotierte Bereiche des III-V-Materials, die auf einer Seite des breiteren Bandlücken-III-V-Materials gegenüber dem Substrat angeordnet sind, verzögert. Von dem Substrat diffundierte Siliciumatome liegen dann in einer höheren Konzentration in dem schmaleren Bandlückenmaterial vor. III-V-Material auf einer Seite des Heteroübergangs gegenüber dem Substrat hat eine signifikant geringere Dotierstoffatomkonzentration und kann im Wesentlichen undotiert (d. h. unterhalb der Nachweisgrenze) sein. Insbesondere ist, mit der Funktion des III-V-Heteroübergangs als Diffusionsbarriere, der III-V-Heteroübergang vorteilhafterweise nahe dem Substrat und idealerweise dem Substrat näher als dem aktiven Bereich, um Siliciumverunreinigungen auf einen kleineren Teil der III-V-Materialstapeldicke einzugrenzen. Anstatt zu versuchen, den elektrischen Auswirkungen der Siliciumdiffusion proximal zu einem aktiven Bereich entgegenzuwirken, kommt eine Heteroübergang-Konstruktion zum Einsatz, um die Siliciumdiffusion an einem distal von dem aktiven Bereich gelegenen Punkt zu verzögern, wodurch der Rest des III-V-Materials reiner bleibt. Das Endergebnis ist ein aktiver Bereich mit hoher Mobilität und ein Bauelement mit einem niedrigeren Sperrleckstrom.
  • In einigen Ausführungsformen umfasst eine Siliciumdiffusionsbarriere einen III-V-Heteroübergang zwischen einem ersten III-V-Material, das mit einer ersten Bandlücke verknüpft ist, und einem zweiten III-V-Material, das mit einer zweiten Bandlücke verknüpft ist. In einigen vorteilhaften Ausführungsformen zieht die Bandlückendifferenz ferner einen Leitungsbandversatz (Conduction Band Offset, CBO) von wenigstens 250 meV nach sich, wobei das zweite III-V-Material ein Leitungsband oder eine höhere Energie als das erste III-V-Material aufweist und durch das erste III-V-Material physisch von dem Substrat getrennt ist. Größere Versätze sind ebenfalls möglich (z. B. 350 meV oder mehr).
  • 1 ist ein Atomsondentomogramm, das eine Verringerung der Siliciumverunreinigung durch Einfügen eines Heteroübergangs in dem Stapel gemäß den Auswirkungen einiger Ausführungsformen veranschaulicht. 1 veranschaulicht die Punktdichte die Siliciumkonzentration, wobei eine höhere Punktdichte für eine höhere Siliciumkonzentration steht. Zwei III-V-Materialstapel 101 und 102 sind mit ungefähr abgestimmten z-Höhen (verknüpft mit Materialdicken) nebeneinander dargestellt, und jeder dieser Stapel unterläuft dieselbe thermische Behandlung. Der als Referenz dienende III-V-Materialstapel 101 weist eine erste III-V-Materialschicht 310 auf, die über einem Siliciumsubstrat 305 angeordnet ist. Eine zweite III-V-Materialschicht 320 mit einer anderen III-V-Legierungszusammensetzung als die III-V-Materialschicht 310 bildet einen Heteroübergang 111. In dem III-V-Materialstapel 101 besteht die III-V-Materialschicht 310 aus einer Legierungszusammensetzung mit einer Leitungsbandenergie, die größer ist als die der III-V-Materialschicht 320, und in einigen Beispielen liegt ein breiteres Bandlückenmaterial vor. Die III-V-Materialschicht 310 kann einen CBO von wenigen hundert meV oder mehr gegenüber der III-V-Materialschicht 320 aufweisen. Auch wenn eine solche Anordnung bestimmte Vorteile im Zusammenhang mit dem Enthalten von Ladungsträgern (z. B. Elektronen) in einem in der III-V-Materialschicht 320 angeordneten aktiven Bereich darstellen kann, ist erkennbar, dass sich eine signifikante Siliciumkonzentration (z. B. 1-1.5e19 Siliciumatome/cm3) durch sämtliche Materialschichten in Stapel 101 erstreckt, mit einer Siliciumatom-Ahäufung 110 in der Nähe von Heteroübergang 111. Da Siliciumverunreinigungen in der III-V-Materialschicht 320 die Trägermobilität potenziell verringern und Siliciumverunreinigungen in der III-V-Materialschicht 310 Leckströme bei elektrischer Aktivierung als n-Donatoren potenziell erhöhen, kann ein Transistor, der einen III-V-Materialstapel 101 verwendet, weniger ideale Eigenschaften zeigen (z. B. Ioff und Ion).
  • Im Vergleich dazu weist ein beispielhafter III-V-Materialstapel 102 eine heteroübergangsbasierte Dotierstoffdiffusionsbarriere gemäß einigen Ausführungsformen auf. Stapel 102 weist eine erste III-V-Materialschicht 307 auf, die über einem Siliciumsubstrat 305 angeordnet ist. In einigen Ausführungsform ist die III-V-Materialschicht 307 ein erstes von: GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. Eine zweite III-V-Materialschicht 309 mit einer anderen III-V-Legierungszusammensetzung als die III-V-Materialschicht 307 bildet einen Heteroübergang 112. In einigen Ausführungsformen ist die III-V-Materialschicht 309 ein zweites von: GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. In einem III-V-Materialstapel 102 besteht die III-V-Materialschicht 309 aus einer Legierungszusammensetzung mit einer Leitungsbandenergie, die höher ist als die der Materialschicht 307. In einigen beispielhaften Ausführungsformen mit einem Bandversatz des Typs I hat die Materialschicht 309 eine breitere Bandlücke als die der III-V-Materialschicht 307. Beispielsweise kann eine AlAs- oder eine AlGaAs-Materialschicht 309 auf einer GaAs-Materialschicht 307 angeordnet sein. In einem anderen Beispiel ist die InP-Materialschicht 309 auf einer InGaAs-Materialschicht 307 angeordnet. In beispielhaften Ausführungsformen besteht die III-V-Materialschicht 309 aus einer Legierung mit einem CBO der III-V-Materialschicht 307 von wenigstens 250 meV und vorteilhafterweise 350 meV oder mehr. Relativ zu dem Substrat 305 ist der Heteroübergang 112 daher gegenüber dem Heteroübergang 111 invertiert. Insbesondere nimmt die Siliciumkonzentration an Heteroübergang 112 schlagartig ab. Beispielsweise fällt, wenn es sich bei der Konzentration von Siliciumverunreinigungen in der III-V-Materialschicht 307 um mid-e19 Siliciumatome/cm3 handelt, die Konzentration der Siliciumverunreinigung auf einen niedrigen Wert von e18 Siliciumatome/cm3 in der III-V-Materialschicht 309 ab.
  • Bei ordnungsgemäßer Auswahl der III-V-Materialschicht 307 kann der gewünschte Leitungsbandversatz in Kombination mit anderen Heteroübergängen bereitgestellt werden. Beispielsweise weist der Materialstapel 102 ferner eine dritte III-V-Materialschicht 310 mit einer anderen III-V-Legierungszusammensetzung als die der III-V-Materialschicht 309 auf. In einigen Ausführungsformen ist die III-V-Materialschicht 310 eines von: GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. In einigen vorteilhaften Ausführungsformen besteht die III-V-Materialschicht 310 aus einer Legierungszusammensetzung mit einer geringeren Leitungsbandenergie als die der III-V-Materialschicht 309 und kann ferner eine engere Bandlücke aufweisen als die der III-V-Materialschicht 309. Beispielsweise kann eine AlGaAs- oder GaAs-Materialschicht 310 auf einer AlAs-Materialschicht 309 angeordnet sein, oder eine InGaAs-Materialschicht 310 kann auf einer InP-Materialschicht 309 angeordnet sein. In der beispielhaften Ausführungsform hat die III-V-Materialschicht 310 einen CBO von wenigen hundert meV oder mehr gegenüber dem der III-V-Materialschicht 309. In einigen Ausführungsformen hat die III-V-Materialschicht 310 dieselbe III-V-Legierungszusammensetzung wie die III-V-Materialschicht 307. Beispielsweise ist eine GaAs-Materialschicht 310 auf einer AlAs-Materialschicht 309 angeordnet, die auf einer GaAs-Materialschicht 307 angeordnet ist und eine AlGaAs-Materialschicht 310 ist auf einer AlAs-Materialschicht 309 angeordnet, die ferner auf einer AlGaAs-Materialschicht 307 angeordnet ist. Als weiteres Beispiel kann eine InGaAs-Materialschicht 310 auf einer InP-Materialschicht 309 angeordnet sein, die ferner auf einer InGaAs-Materialschicht 307 angeordnet ist.
  • Eine vierte III-V-Materialschicht 320 mit einer anderen III-V-Legierungszusammensetzung als die III-V-Materialschicht 310 bildet einen Heteroübergang 111. In einigen Ausführungsformen ist die III-V-Materialschicht 320 eines von: GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. In beispielhaften Ausführungsformen besteht die III-V-Materialschicht 320 aus einem Material mit einer hohen Ladungsträgermobilität und mit einem CBO relativ zu der III-V-Materialschicht 310, der Ladungsträger am Übergehen in Richtung Substrat hindert. In einigen Ausführungsformen besteht die III-V-Materialschicht 320 aus einer Legierungszusammensetzung mit einer geringeren Leitungsbandenergie als die der III-V-Materialschicht 310. Die III-V-Materialschicht kann ferner eine engere Bandlücke aufweisen als die der III-V-Materialschicht 310. Beispielsweise ist eine InGaAs-Finne (z. B. In0.53Ga0.47As) gut für eine InP/InGaAs-Unterfinne geeignet und kann auch für eine GaAs/AlAs-Unterfinne etc. geeignet sein. Somit kann der III-V-Materialstapel 102 einen III-V-Materialstapel 101 aufweisen, der über den zusätzlichen, unter Materialstapel 101 eingefügten Heteroübergängen 112 und 113 angeordnet ist. Für Ausführungsformen, bei denen die III-V-Materialschicht 310 dieselbe III-V-Legierungszusammensetzung hat wie die III-V-Materialschicht 307, kann der III-V-Materialstapel 102 als Materialstapel beschrieben werden, der den III-V-Materialstapel 101 mit einem breitem Bandlückenmaterial 309, eingefügt in der III-V-Materialschicht 310, einschließt.
  • Wie in 1 gezeigt, liegt die Siliciumverunreinigung der III-V-Materialschichten 310 und 320 unterhalb der Nachweisgrenze des APT-Messverfahrens (z. B. weniger als 1e18 Siliciumatome/cm3). Insbesondere liegt, selbst am Heteroübergang 111, im Zusammenhang mit der Siliciumanhäufung 110 im Materialstapel 101 eine Siliciumatomkonzentration im Materialstapel 102 vor, die unterhalb 1e18 Atome/cm3 bleibt.
  • 1 veranschaulicht die Wirksamkeit der Bandlückenkonstruktion von Siliciumdiffusionsbarrieren. Das Verfahren oder die Methodik können ferner mit anderen Verfahren kombiniert werden, beispielsweise um die Diffusionsbarriere zu stützen und/oder die Gesamtdicke eines III-V-Materialstapels, der zum Implementieren einer geeigneten Barriere benötigt wird, zu reduzieren. Ohne an eine Theorie gebunden zu sein, wird derzeit davon ausgegangen, dass Silicium-Donatoratome mittels negativ geladener Fehlstellen durch III-V-Halbleitermaterial diffundieren können, wobei die Menge derselben durch Gegendotierung mit Akzeptorverunreinigungen (z. B. C, Zn, Be oder Mg) reduziert werden kann. In einigen Ausführungsformen wird daher nur ein Basisteil des III-V-Materials, weit vom aktiven Bereich entfernt, gegendotiert. Dieser gegendotierte Bereich fungiert als zusätzliche Diffusionsbarriere und bewirkt eine weitere Verzögerung der Diffusion von Silicium von dem Substrat in im Wesentlichen undotierte Bereiche des III-V-Materials in der Nähe des aktiven Bereichs. In einigen Ausführungsformen ist eine erste III-V-Materialschicht im Zusammenhang mit der Heteroübergang-Diffusionsbarriere (z. B. die III-V-Materialschicht 307 in 1) gegendotiert bis zu einer Verunreinigungskonzentration über 1e18 Atome/cm3 und vorteilhafterweise wenigstens 5e18 Atome/cm3. In einigen beispielhaften NMOS-finFET-Ausführungsformen beträgt die Gegendotierung nicht mehr als 1e19 Atome/cm3. Diese Gegendotierungsniveaus sollten eine Beeinträchtigung der Kurzkanal-Transistorleistung vermeiden, falls die Gegendotierungsspezies thermisch von der Diffusionsbarriere ausgehend und in einen aktiven (Kanal)Bereich hinein diffundiert. Daher wird entweder die gegendotierte III-V-Materialdicke erhöht oder die Position der Barriere relativ zu dem Kanal erhöht, um eine Bauelementskalierung etc. zu berücksichtigen.
  • Die Dicken von III-V-Materialschichten zur Implementierung einer heteroübergangsbasierten Diffusionsbarriere können variieren. In vorteilhaften Ausführungsformen ist der Heteroübergang zur Implementierung der Diffusionsbarriere (z. B. der Heteroübergang 112 in 1) näher an der Quelle der Dotierstoffverunreinigung (z. B. Siliciumsubstrat) als die Barriere am aktiven Bereich ist. An einer solchen Position kann die Diffusionsbarriere einen Großteil des III-V- Materialstapels auf niedrigeren Dotierstoff-Verunreinigungsniveaus halten, was eine hohe Trägermobilität und eine geringe Leckage begünstigt.
  • Die vorstehend beschriebenen Ausführungsformen sind für eine breite Palette von Bauelementen und integrierte Schaltungen, implementiert in einem III-V-Materialsystem, das auf einem Siliciumsubstrat angeordnet ist, anwendbar. Ähnliche Strategien können auch für andere Materialsysteme angewendet werden, die heteroepitaktisch auf einem Siliciumsubstrat (z. B. GaN-on-silicon etc.) aufgewachsen werden. Die vorstehend eingeführten Prinzipien und Methodiken werden nachstehend im Kontext von beispielhaften Feldeffekttransistor (FET)-Ausführungsformen näher veranschaulicht, wobei Halbleiterfinnen-Strukturen (d .h. finFETs) verwendet werden. Ein Durchschnittsfachmann kann diese Lehren jedoch leicht und gleich gut auf andere Transistorentwürfe (z. B. Heteroübergang-Bipolartransistoren), andere Transistorgeometrien (z. B. planare Transistoren oder Nanodrahttransistoren) anwenden. Die vorstehend eingeführten und hier für finFET-Ausführungsformen erläuterten Prinzipien und Methodiken können auch auf andere mikroelektronische Bauelemente wie beispielsweise, aber nicht hierauf beschränkt, elektrooptische Bauelemente (z. B. III-V-Fotodetektoren) angewendet werden.
  • Verschiedene Verfahren und/oder Techniken können angewendet werden, um finFETs in III-V-Material auf einem Siliciumsubstrat zu fertigen, um eine heteroübergangsbasierte Siliciumdiffusionsbarriere gemäß einer oder mehreren Ausführungsformen einzuschließen. 2 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Ausbilden eines III-V-Transistors mit einer Unterfinnen-Siliciumdiffusionsbarriere gemäß einigen Ausführungsformen veranschaulicht. 3A, 3B, 3C, 3D und 3E sind isometrische Ansichten, die, gemäß einigen Ausführungsformen, ein Paar von Finnenstrukturen veranschaulichen, die entstehen, wenn die in dem Verfahren 201 dargestellten Operationen durchgeführt werden.
  • In einigen beispielhaften Ausführungsformen erfolgt ein Einfangen des Seitenverhältnisses (Aspect Ratio Trapping, ART), um eine akzeptable Kristallqualität im heteroepitaktischen III-V-Finnenmaterial zu erreichen. Das hier beschriebene Verfahren nach dem neuen Stand der Technik in dem Kontext von Verfahren 201 ist ein Beispiel für eine additive heteroepitaktische Finnenfertigung, welches vorteilhafterweise die Auswirkungen einer Gitterfehlanpassung über verschiedene Heteroübergänge in einem gegebenen III-V-Materialstapel reduzieren kann. In alternativen Ausführungsformen kann ein herkömmliches subtraktives Verfahren angewendet werden, bei dem ein epitaktischer Deckfolienstapel über einem Siliciumsubstrat aufgewachsen wird und ein Heteroübergang als Siliciumdiffusionsbarriere an einem geeigneten Punkt im Wachstum des Deckfolienstapels eingeführt wird. Das Deckmaterial würde dann unter Verwendung eines bekannten Verfahrens in Transistorstrukturen (z. B. finFETs) strukturiert werden.
  • Unter Bezugnahme auf 2 wird bei Operation 210 ein Graben in einem dielektrischen Material ausgebildet, das über dem Siliciumsubstrat angeordnet ist. Der Graben kann vollständig durch eine z-Dicke des dielektrischen Materials strukturiert sein, wodurch eine kristalline Siliciumsubstratoberfläche freigelegt wird, die für das Keimen eines nachfolgenden epitaktischen Wachstums von III-V-Material vorgesehen ist. In der in gezeigten Ausführungsform zieht Operation 210 ferner das Ausbilden von Finnen auf einem kristallinen Siliciumsubstrat nach sich. Ein beliebiger Siliciumfinnen-Strukturierungsprozess kann angewendet werden, um zu mehreren Siliciumfinnen 306 zu gelangen, die sich von dem Siliciumsubstrat 305 weg erstrecken. Auch wenn dies hier nicht dargestellt ist, wird, in einigen vorteilhaften Ausführungsformen, Siliciumsubstrat 305 ferner bei der Fertigung beliebiger bekannter MOSFETs mit Siliciumkanälen verwendet (z. B. bei PMOS-Bauelementen für die monolithische Integration von III-V MOS-Transistoren, um CMOS-integrierte Schaltungen zu ermöglichen). Die kristallographische Ausrichtung eines im Wesentlichen monokristallinen Substrats 305 in beispielhaften Ausführungsformen ist (100), (111) oder (110). Allerdings sind auch andere kristallographische Ausrichtungen möglich. Beispielsweise kann die Substratarbeitsoberfläche fehlgeschnitten oder 2-10° in Richtung [110] angeschnitten sein, um die Keimbildung von heteroepitaktischem Unterfinnenmaterial 110 zu erleichtern. Andere Substratausführungsformen sind ebenfalls möglich; Beispiele hierfür sind Siliciumcarbit (SiC), ein Silicium-auf-Isolator-Substrat (Silicon on Insulator, SOI) oder Silicium-Germanium (SiGe).
  • Wie ferner in 3B veranschaulicht, ist ein felddielektrisches Material 315 über Siliciumfinnen 306 aufgebracht und mit einer Oberseite von Finnen 306 planarisiert. Bei dem dielektrischen Material 315 kann es sich um ein beliebiges dielektrisches Material handeln, das sich bekanntermaßen als Feldisolations- oder Grabenisolationsmaterial (Shallow Trench Isolation, STI) eignet, beispielsweise, aber nicht beschränkt auf Siliciumdioxid. Wie in veranschaulicht, sind die Siliciumfinnen 306 relativ zu dem dielektrischen Material 315 selektiv geätzt, wodurch ein Graben 390 gebildet wird, der einen Teil des Substrats 305 freilegt. In einigen Ausführungsformen ist der freiliegende Teil des Substrats 305 vertieft geätzt. In dem dargestellten Beispiel ist eine Vertiefung mit positiv abgeschrägten Seitenwänden in das Substrat 105 geätzt, was das Einfangen von kristallinen Defekten (z. B. Verschiebungen) in einem nachfolgend aufgewachsenen kristallinen Unterfinnenmaterial weiter verbessern kann. In einigen Ausführungsformen, in denen Siliciumsubstrat 305 (100) Silicium ist, kommt ein kristallographisches Nassätzen zum Einsatz, um Siliciumfinnen 306 und/oder Facettensubstrat 305 zu entfernen, wodurch (111) Ebenen in der geätzten Vertiefung freigelegt werden. Die (111) Ebenen können eine bessere Gitterabstimmung mit dem III-V-Material bereitstellen, was die Qualität von nachfolgend aufgewachsenen kristallinen III-V-Material verbessert und durch Gegenphasengrenzen induzierte Defekte reduziert. Aber auch andere Facettengeometrien sind möglich.
  • Auch wenn die Abmessungen des Grabens 390 variieren können, beträgt das Seitenverhältnis (z-Tiefe: y-Dimension) vorteilhafterweise wenigstens 2:1 und noch vorteilhafterweise 3:1 oder mehr. In einigen Ausführungsformen hat ein Graben 390 eine kleinste laterale kritische Abmessung (Critical Dimension, CD) zwischen 10 und 200 nm. Allerdings können die z-Dicke des Grabenmaterials und die CD nach Bedarf skaliert werden, um ein praktikables Seitenverhältnis für eine vorgegebene Finnenhöhe beizubehalten, die für eine gewünschte transistorstromtragende Breite etc. ausgewählt wurde
  • Es wird erneut Bezug genommen auf 2; Verfahren 201 fährt mit dem Einbetten einer III-V-Unterfinne mit einer Heteroübergang-Diffusionsbarriere in ein Felddielektrikum fort. Bei Operation 220 wird eine erste Dicke eines im Wesentlichen monokristallinen III-V-Halbleiters von der Siliciumsubstratoberfläche (oder von einer darauf aufgewachsenen Keimschicht), die am Boden des bei Operation 210 gebildeten Grabens freiliegt, epitaktisch aufgewachsen. Der Begriff „im Wesentlichen“ monokristallin wird verwendet, um zu bestätigen, dass kristalline Defekte in beliebiger Anzahl vorliegen können, aber tendenziell an den Flanken des Grabens eingefangen werden. In einigen Ausführungsformen zieht die Operation 220 ein epitaktisches Aufwachsen einer ersten Schicht von III-V-Halbleitermaterial nach sich, beispielsweise GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. Jedes epitaktische Wachstumsverfahren, beispielsweise, jedoch nicht beschränkt auf metallorganische chemische Gasphasenabscheidung (Metal-Organic Chemical Vapor Deposition, MOCVD), Molekularstrahl-Epitaxie (Molecular Beam Epitaxy, MBE) oder Hydridgasphasenepitaxie (Hydride Vapor Phase Epitaxy, HVPE) kann bei Operation 220 genutzt werden. In beispielhaften Ausführungsformen wird III-V-Material auf dem Substrat/auf der Keimoberfläche epitaktisch aufgewachsen, um den Graben 390 teilweise zu verfüllen. Bei Operation 220 werden Zufuhrgase und potenziell andere epitaktische Prozesssteuerungsparameter (z. B. Temperatur, Teildrücke etc.) eingestellt, um eine erste III-V-Legierungszusammensetzung zu liefern. In beispielhaften Ausführungsformen ist das erste III-V Halbleitermaterial ein Material, das schnell in eine neue Zusammensetzung moduliert werden kann, die eine signifikant höhere Bandlücke und/oder einen signifikant höheren CBO aufweist. In einer Ausführungsformen wird eine binäre Legierung, beispielsweise, aber nicht beschränkt auf GaAs, InGaAs oder AlGaAs bei Operation 220 aufgewachsen. Tertiäre und quartäre III-V-Legierungen können ebenfalls aufgewachsen werden. In einigen weiteren Ausführungsformen werden eine oder mehrere Quellen mit C, Zn, Be oder Mg bereitgestellt, um das epitaktische III-V-Material in situ auf eine gewünschte Verunreinigungskonzentration p-leitend zu dotieren (z. B. um die Siliciumdiffusivität in der bei Operation 220 aufgewachsenen ersten III-V-Materialschicht zu reduzieren). Das bei Operation 220 aufgewachsene erste Unterfinnen-III-V-Halbleitermaterial kann relativ dünn sein, um die Heteroübergang-Diffusionsbarriere vorteilhafterweise so nah wie möglich an der Siliciumquelle (z. B. dem Substrat) zu platzieren. Beispielsweise wird in einigen beispielhaften Ausführungsformen das erste Unterfinnen-III-V-Halbleitermaterial auf eine Dicke von nicht mehr als 100 nm und vorteilhafterweise auf 50 nm oder weniger aufgewachsen.
  • Bei Operation 230 werden Zufuhrgase und potenziell andere Prozesssteuerungsparameter (z. B. Temperatur, Teildrücke etc.) geändert, um die III-V-Materialzusammensetzung kompositorisch zu modulieren und einen zweite Schicht von III-V-Material, die mit einer breiteren Bandlücke und/oder einem größeren CBO als der bzw. dem der ersten Schicht von III-V-Material verknüpft ist, aufzuwachsen. In einigen vorteilhaften Ausführungsformen ist die breitere Bandlücke mit einem CBO-Versatz zwischen der ersten und der zweiten Unterfinnenschicht verknüpft, der wenigstens 250 meV beträgt. Der CBO-Versatz kann größer sein (z. B. 350 meV oder mehr). In einigen vorteilhaften Ausführungsformen erfolgt die Änderung der III-V-Legierungszusammensetzung zwischen der ersten und der zweiten Unterfinnenschicht abrupt, beispielsweise über eine Materialdicke von nicht mehr als 10 nm. Falls die erste III-V-Materialschicht, die bei Operation 220 aufgewachsen wurde, einen Gegendotierstoff aufwies, wird auch die gegendotierte Quelle bei Operation 230 eliminiert, um eine zweite Dicke von im Wesentlichen undotiertem (d. h. nicht absichtlich dotiertem) III-V-Material von der Oberfläche des ersten in dem Graben enthaltenen Unterfinnen-III-V-Materials aufzuwachsen. Die Operationen 220 und 230 können in durchgehender Weise mit einer In-situ-Änderung der Wachstumsparameter durchgeführt werden. In einigen Ausführungsformen zieht die Operation 230 ein epitaktisches Aufwachsen einer zweiten Dicke von III-V-Halbleitermaterial nach sich, beispielsweise GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP, bestimmt als Funktion der Zusammensetzung der ersten Materialschicht, die bei Operation 220 aufgewachsen wurde. In einer beispielhaften Ausführungsform, bei der die erste III-V-Materialschicht GaAs, InGaAs oder AlGaAs ist, zieht die Operation 230 das Aufwachsen einer AlGaAs- oder AlAs-Materialschicht nach sich. Das zweite Unterfinnen-III-V-Halbleitermaterial kann auf eine breite Palette von Dicken aufgewachsen werden. Die Dicken können auf ein gewisses vorgegebenes Ziel beschränkt sein, um zu einer gewünschten endgültigen Heterofinnenhöhe zu gelangen. In einigen beispielhaften Ausführungsformen wird das zweite Unterfinnen-III-V-Halbleitermaterial auf eine Dicke von nicht mehr als 100 nm und vorteilhafterweise auf 50 nm oder weniger aufgewachsen.
  • Ist die Heteroübergang-Diffusionsbarriere vorhanden, wird das Verfahren 201 mit Operation 240 fortgesetzt, wo Zufuhrgase und potenziell andere Prozesssteuerungsparameter (z. B. Temperatur, Teildrücke etc.) geändert werden, um eine dritte III-V-Unterfinnen-Materialschicht von einer Oberfläche der zweiten III-V-Unterfinnen-Materialschicht, die in dem Graben enthalten ist, epitaktisch aufzuwachsen. Die Operationen 230 und 240 können in durchgehender Weise mit einer In-situ-Änderung der Wachstumsparameter durchgeführt werden. In einigen Ausführungsformen zieht die Operation 240 ein heteroepitaktisches Aufwachsen einer dritten Dicke von III-V-Halbleitermaterial nach sich, beispielsweise GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. In einigen beispielhaften Ausführungsformen wird dasselbe Material, das bei Operation 220 aufgewachsen wird, auch bei Operation 240 aufgewachsen (z. B. GaAs, GaAs, InGaAs oder AlGaAs). Somit bilden die mehreren III-V-Materialien eine Unterfinnenstruktur mit wenigstens zwei Heteroübergängen. In vorteilhaften Ausführungsformen wird Operation 240 ohne absichtliche Dotierung durchgeführt, um III-V-Material mit geringstmöglicher Verunreinigungsdotierung aufzuwachsen. Das dritte Unterfinnen-III-V-Halbleitermaterial kann auf einer breiten Palette von Dicken aufgewachsen werden, da das Material verwendet werden kann, um einen dritten Heteroübergang mit einem anschließend aufgewachsenen III-V-Finnenmaterial bereitzustellen, in dem ein aktiver Bauelementbereich liegen soll. Die Dicken des dritten Unterfinnen-III-V-Halbleitermaterials können auf ein gewisses vorgegebenes Ziel beschränkt werden, um zu einer gewünschten endgültigen Heterofinnenhöhe zu gelangen. In einigen beispielhaften Ausführungsformen wird das dritte Unterfinnen-III-V-Halbleitermaterial auf eine Dicke von nicht mehr als 100 nm und vorteilhafterweise auf 50 nm oder weniger aufgewachsen.
  • Ist die Unterfinne aufgewachsen, wird das Verfahren 201 mit Operation 250 fortgesetzt, wo Zufuhrgase und potenziell andere Prozesssteuerungsparameter (z. B. Temperatur, Teildrücke etc.) erneut geändert werden, um ein III-V-Finnenmaterial von einer Oberfläche der dritten III-V-Unterfinnen-Materialschicht, die in dem Graben enthalten ist, epitaktisch aufzuwachsen. Dies bildet das aktive Finnenmaterial von einer Oberfläche des undotierten Teils der immer noch in dem Graben enthaltenen III-V-Unterfinne. Die Operationen 240 und 250 können in durchgehender Weise mit einer In-situ-Änderung der Wachstumsparameter durchgeführt werden. In einigen Ausführungsformen zieht die Operation 250 ein epitaktisches Aufwachsen einer vierten Dicke von III-V-Halbleitermaterial nach sich, beispielsweise GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. In einigen beispielhaften Ausführungsformen ist das bei Operation 250 aufgewachsene III-V-Material mit einer größeren Vakuum-Elektronenaffinität verknüpft als das bei Operation 240 aufgewachsene III-V-Material, was zu einem Leitungsbandversatz führt. In einigen Ausführungsformen hat das bei Operation 250 aufgewachsene III-V-Material eine engere Bandlücke als das bei Operation 240 aufgewachsene III-V-Material (d. h. einen Typ-I-Bandversatz). Wo beispielsweise GaAs, InGaAs, AlGaAs oder InP bei Operation 240 aufgewachsen wird, wird eine InGaAs-Legierung (z. B. In0.53Ga0.47As) bei Operation 250 aufgewachsen. In vorteilhaften Ausführungsformen wird Operation 250 ohne absichtliche Dotierung durchgeführt, um III-V-Material mit geringstmöglicher Verunreinigungsdotierung aufzuwachsen. Ein solches Material weist eine vorteilhafterweise höhere Trägermobilität (Elektronenmobilität) und einen geringeren Leckstrom auf (wobei der Ladungsträger den CBO von dem Unterfinnen-III-V-Material blockiert). Das Unterfinnen-III-V-Halbleitermaterial kann auf einer breiten Palette von Dicken aufgewachsen werden, da das Material verwendet werden kann, um ein Finnenvolumen bereitzustellen, in dem der aktive Bauelementbereich liegen soll. Die Dicken des Finnen-III-V-Halbleitermaterials können auf ein gewisses vorgegebenes Ziel beschränkt werden, um zu einer gewünschten endgültigen Heterofinnenhöhe zu gelangen. In einigen beispielhaften Ausführungsformen wird das dritte Unterfinnen-III-V-Halbleitermaterial auf eine Dicke von nicht mehr als 60 nm und vorteilhafterweise auf 50 nm oder weniger aufgewachsen.
  • 3D veranschaulicht ferner eine beispielhafte Struktur nach epitaktischen Finnenwachstumsoperationen 220-250. Wie gezeigt weisen die III-V-Heterofinnen 391 eine erste III-V-Unterfinnenschicht 307 auf, die gegendotiert oder nicht gegendotiert, proximal zu, benachbart zu oder in der Nähe von dem Substrat 305 sein kann. Heterofinnen 391 weisen ferner eine im Wesentlichen undotierte zweite III-V-Unterfinnenschicht 309 auf, die über der Unterfinnenschicht 307 angeordnet ist. Der Heteroübergang zwischen den Unterfinnenschichten 307 und 309 soll daher wie vorstehend beschrieben als Siliciumdiffusionsbarriere fungieren, wodurch ein niedrigeres Siliciumverunreinigungsniveau in der dritten Unterfinnen-III-V-Materialschicht 310 und/oder der Finnen-III-V-Materialschicht 320 aufrechterhalten wird.
  • Es wird erneut Bezug genommen auf 2; Verfahren 201 wird mit Operation 260 fortgesetzt, wo das III-V-Finnenmaterial mit dem umgebenden felddielektrischen Material unter Verwendung von einer oder mehreren bekannten Techniken planarisiert wird. Das felddielektrische Material wird dann auf ein gewünschtes Niveau vertieft, um Seitenwände von III-V-Finnenmaterial freizulegen. In der in gezeigten Ausführungsform gilt: 3E gezeigten beispielhaften Ausführungsform ist das dielektrische Material 315 vertieft geätzt, um mehr oder weniger der Heterofinnen 391 freizulegen. In der veranschaulichenden Ausführungsform ist das dielektrische Material 315 ausreichend vertieft, um wenigstens einen Großteil des Finnen-III-V-Materials 320 freizulegen und noch vorteilhafter im Wesentlichen über das gesamte Finnenmaterial 320 vertieft. In weiteren Ausführungsformen ist kein Unterfinnenmaterial 310 freigelegt. In beispielhaften Ausführungsformen weisen die III-V-Heterofinnen 391 eine maximale z-Höhe der Seitenwand H3 von 20-80 nm auf. Wie ferner veranschaulicht, erweitert die Unterfinne, die III-V-Unterfinnenschichten 307 und 310 mit engerer Bandlücke getrennt durch eine III-V-Unterfinnenschicht 309 mit breiterer Bandlücke aufweist, die maximale z-Höhe H2 von einer Kontaktfläche mit dem Substrat 305. In einigen beispielhaften Ausführungsformen, in denen eine laterale CD von Heterofinnen 391 zwischen 10-50 nm beträgt, liegt die Unterfinnenhöhe H2 zwischen 200 und 250 nm. In einigen weiteren Ausführungsformen weist die III-V-Schicht 307 der Unterfinne eine z-Dicke H1 auf, die nicht mehr als 10 % der Unterfinnenhöhe H2 ausmacht. In beispielhaften Ausführungsformen, in denen die Unterfinnenhöhe H2 zwischen 200 und 250 nm liegt, hat die III-V-Schicht 307 der Unterfinne eine maximale z-Dicke H1 von 20-50 nm. In einigen weiteren Ausführungsformen weist die III-V-Schicht 309 der Unterfinne eine z-Dicke H4 auf, die nicht mehr als 50% der Unterfinnenhöhe H2 ausmacht. In beispielhaften Ausführungsformen, in denen die Unterfinnenhöhe H2 zwischen 200 und 250 nm liegt, hat die III-V-Schicht 309 der Unterfinne eine maximale z-Dicke H4 von 50-100 nm.
  • Es wird erneut Bezug genommen auf 2: Verfahren 201 wird mit dem Herstellen eines FETs von jeder Heterofinne fortgesetzt. Ein beliebiger bekannter finFET-Prozess kann verwendet werden, einschließlich Gate-First- und Gate-last-Techniken. Bei einer beispielhaften Gate-last-Ausführungsform erfolgen bei Operation 270 das Ausbilden eines Opfer-Gates und ein Austauschprozess. Im Allgemeinen wird ein Gatestapeldorn über einem Kanalbereich der freigelegten III-V-Finne ausgebildet. Ein beliebiges bekanntes Opfer-Gate-Struktur- und Fertigungsverfahren kann angewendet werden. Beispielsweise kann ein Opfer-Gate-Material über III-V-Finnenmaterial unter Verwendung einer beliebigen herkömmlichen Technik ausgebildet werden. Opfer-Gate-Material kann an wenigstens zwei Seitenwänden von Finnenmaterial und an benachbartem felddielektrischen Material ausgebildet werden. Ein Gate-Abstandhalter-Dielektrikum kann außerdem unter Verwendung einer beliebigen herkömmlichen Technik ausgebildet werden. Nach dem Ausbilden des Gate-Dorns werden dotierte Bereiche an den Source/Drain-Enden des III-V-Halbleiterfinnenmaterials ausgebildet.
  • Ein Paar von Source/Drain-Bereichen kann gebildet werden, indem ein schwer dotierter Halbleiter mit einer beliebigen geeigneten Zusammensetzung aufgebracht wird. In einigen Ausführungsformen kommt ein epitaktischer Prozess zum Einsatz, um monokristalline Source/Drain Bereiche zu bilden. Eine Dielektrikum-Zwischenschicht (Interlayer Dielectric, ILD) kann über Source/Drain-Bereichen aufgebracht und mit dem Gate-Dorn planarisiert werden. Der Gate-Dorn wird dann relativ zu dem umgebenden dielektrischen Material selektiv entfernt, wodurch Finnenmaterial freigelegt wird. Ein Gatestapel wird dann über wenigstens zwei Seitenwänden des III-V-Finnenmaterials ausgebildet. Das Verfahren 201 wird dann mit der Backend-Metallisierung abgeschlossen, was umfasst, dass Source/Drain-Kontaktmetalle die mehreren NMOS-III-V-finFETs zu einem IC verbinden, beispielsweise einem CMOS-IC, das ferner PMOS-Transistoren aufweist. In einigen Ausführungsformen handelt es sich bei den PMOS-Transistoren (z. B. finFETs) um Siliciumkanal-Bauelemente und es gibt keine vergleichbaren Bedenken im Zusammenhang mit der Substrat-Siliciumdotierung. In einigen alternativen Ausführungsformen umfassen die PMOS-Transistoren (z. B. finFETs) jeweils einen III-V-Halbleiterkanal zwischen einem p-Source/Drain-Bereich und angeordnet über einer Unterfinne aus III-V-Halbleitermaterial, die im Wesentlichen frei von den Nicht-Siliciumverunreinigungen ist, da eine Substrat-Siliciumdotierung der Unterfinne die Unterfinnen tendenziell n-leitend dotieren wird, was tendenziell die elektrische Isolierung verbessert.
  • 4A zeigt eine Querschnittsansicht durch die Länge eines Kanalbereichs und Source/Drain-Bereiche eines III-V-finFETs 401 entlang der in 3E dargestellten A-A’-Linie gemäß einigen Ausführungsformen. 4B zeigt eine Querschnittsansicht durch die Breite eines Kanalbereichs und eine Gateelektrode des III-V-finFETs 401 entlang der in 3E dargestellten B-B’-Linie gemäß einigen Ausführungsformen. Der Transistor 401 weist eine monokristalline III-V-Heterofinne 391 mit einer minimalen lateralen CD in einer ersten Dimension (z. B. x) und einer längeren lateralen CD in einer zweiten Dimension (z. B. y) auf. Ein aktiver Bauelementbereich mit einem Kanalbereich ist in dem Finnenmaterial 320 angeordnet.
  • Der Transistor 401 weist einen Kanalbereich auf, der von einem Gatestapel 470 mit einem Gatedielektrikum 472 und einer Gateelektrode 473 abgedeckt ist. Der Kanalbereich soll durch den Feldeffekt, der von einer darüberliegenden Gateelektrode 473 angewendet wird, moduliert werden. Auch wenn beliebige bekannte Gatestapel-Materialien genutzt werden können, handelt es sich in einer beispielhaften Ausführungsform bei dem Gatedielektrikum 472 um ein High-k-Material mit einer volumenbasierten relativen Dielektrizitätskonstante von 9 oder mehr (z. B. Al2O3, HfO2 etc.). Die Gateelektrode 473 kann ein beliebiges Metall mit einer Arbeitsfunktion aufweisen, die für die III-V-Legierung des Finnenmaterials 320 geeignet ist. Der Kanalbereich ist ferner zwischen einem Paar von stark dotierten III-V-Halbleiter-Source/Drain-Bereichen 440 angeordnet. Die Source/Drain-Bereiche des III-V-Halbleiters können aus einer anderen Legierung sein als die des Kanals und können beispielsweise auf wenigstens 1e19 Donatorverunreinigungsatome/cm3 dotiert sein. Bei dem dotierten Source/Drain-Material 440 kann es sich um ein beliebiges Material handeln, das für einen ohmschen Kontakt zum Finnenmaterial 320 geeignet ist, beispielsweise, aber nicht beschränkt auf InAs. In einigen Ausführungsformen handelt es sich bei dem Source/Drain-Material 440 um ein monokristallines Material. Metallische Source/Drain-Kontakte 450 sind in Kontakt mit dem dotierten Source/Drain-Material 440 und sind elektrisch durch eine Dielektrikum-Zwischenschicht 480 und/oder laterale Abstandhalter des Gatedielektrikums 472 vom Gatestapel 470 isoliert.
  • Der Transistor 401 weist eine Unterfinne aus drei oder mehr III-V-Halbleitermaterialien auf, die zwischen der Finne 320 und dem Siliciumsubstrat 305 angeordnet sind. Im Anschluss an die verschiedenen thermischen Prozesse im Zusammenhang mit dem Herstellen des Transistors 401 (einschließlich der Metallisierung der Backend-Verbindung) umfasst die III-V-Materialschicht 307 der Unterfinne proximal zum Substrat 305 und distal vom aktiven Bereich eine höhere Konzentration von Siliciumverunreinigungen als die III-V-Materialschicht 310 der Unterfinne proximal zum aktiven Bereich und distal vom Substrat 305, was wenigstens teilweise darauf zurückzuführen ist, dass die dazwischenliegende III-V-Materialschicht 309 der Unterfinne einen CBO aufweist. Wie in dargestellt, diffundieren die Siliciumatome 495 thermisch vom Substrat 305 ausgehend und treten in das III-V-Material der ersten Unterfinnenschicht 307 ein, wo sie durch das Vorhandensein der III-V-Materialschicht 309 der Unterfinne eingeschlossen werden.
  • In einigen Ausführungsformen ist nach der IC-Herstellung die Konzentration von Siliciumverunreinigungen an einer Kontaktfläche mit dem Substrat 305 (z. B. wenigstens 1e19 Atome/cm3) wenigstens eine Größenordnung höher als die Konzentration von Siliciumverunreinigungen in der Unterfinnenschicht 310 an einer Kontaktfläche der Finne 320 (z. B. weniger als 1e18 Atome/cm3). Bei diesen beispielhaften Ausführungsformen liegt die Konzentration von Siliciumverunreinigungen in dem Finnenmaterial 320 unter 1e18 Atomen/cm3. Je nach Verfahren kann die Konzentration der Siliciumverunreinigungen in dem Finnenmaterial 320 nicht nachweisbar sein (d. h. unterhalb der Nachweisgrenze des Verfahrens liegen). Beispielsweise ist APT unter Umständen nicht in der Lage, Silicium im Finnenmaterial 320 zu detektieren, während SIMS (Secondary Ion Mass Spectrometry) gegebenenfalls Silicium mit einer Konzentration von um die e17 Atome/cm3 oder weniger detektieren kann.
  • Wie vorstehend angemerkt, ist das Vorhandensein einer Heteroübergang-Diffusionsbarrierenschicht in dem epitaktischen Stapel der Unterfinne vorteilhaft für viele Bauelementstrukturen jenseits der in dem Kontext von beispielhaften Ausführungsformen beschriebenen finFET-Architektur. Beispielsweise ist es, auch wenn die Unterfinne wenigstens teilweise selbstverzehrend in einem Gate-all-around (Nanodraht)-Transistor sein kann, nach wie vor wichtig, die thermische Diffusion von Silicium in den Nanodrahtkanal während der Verarbeitung im Vorfeld des Lösens der Finne von dem Substrat zu kontrollieren. Daher kann eine Heteroübergang-Diffusionsbarriere im Wesentlichen wie beschrieben in eine Unterfinne integriert, aber dann wenigstens teilweise während der anschließenden Verarbeitung entfernt werden.
  • 5 veranschaulicht eine mobile Rechenplattform und eine Datenservermaschine, bei der ein SoC mit einem III-V-Transistor mit einer Heteroübergang-Dotierstoffdiffusionsbarriere gemäß Ausführungsformen der vorliegenden Erfindung zum Einsatz kommt. Bei der Servermaschine 506 kann es sich um einen beliebigen handelsüblichen Server handeln, beispielsweise einen Server mit einer beliebigen Anzahl von Hochleistungs-Rechenplattformen, die in einem Gestell angeordnet und für die elektronische Datenverarbeitung vernetzt sind, was in der beispielhaften Ausführungsform ein gepacktes monolithisches SoC 550 umfasst. Die mobile Computerplattform 505 kann eine beliebige tragbare Vorrichtung sein, die für die elektronische Datenanzeige, die elektronische Datenverarbeitung, die drahtlose elektronische Datenübertragung und/oder dergleichen ausgelegt ist. Beispielsweise kann die mobile Computerplattform 505 ein Tablet, ein Smartphone, ein Laptop-Computer etc. sein und kann einen Anzeigebildschirm (z. B. einen kapazitiven, induktiven, resistiven oder optischen Touchscreen), ein auf Chip-Ebene oder auf Paket-Ebene integriertes System 510 und eine Batterie 515 aufweisen.
  • Ganz gleich, ob in der erweiterten Ansicht 520 als in dem integrierten System 510 angeordnet oder als unabhängiger gepackter Chip in der Servermaschine 506 dargestellt, umfasst das gepackte monolithische SoC 550 einen Speicherblock (z. B. RAM), einen Prozessorblock (z. B. einen Mikroprozessor, einen Mehrkern-Mikroprozessor, einen Grafikprozessor oder dergleichen) mit wenigstens einem III-V-Kanal-finFET mit einer Unterfinnen-Heteroübergang-Diffusionsbarriere, beispielsweise wie an anderer Stelle hier beschrieben. Das monolithische SoC 550 kann ferner an eine Platine, ein Substrat oder einen Interposer 560 gekoppelt sein, zusammen mit einem oder mehreren von einer integrierten Schaltung zur Energieverwaltung (Power Management Integrated Circuit, PMIC) 530, einer (drahtlosen) integrierten HF-Schaltung (RF Integrated Circuit, RFIC) 525 mit einem (drahtlosen) Breitband HF-Sender und/oder -Empfänger (TX/RX) (z. B. umfassend ein digitales Basisband- und ein analoges Frontend-Modul, das ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad umfasst) und einer Steuerung 535.
  • In funktioneller Hinsicht kann die PMIC 530 eine Batterieleistungsregelung, eine DC-zu-DC-Umwandlung etc. durchführen und verfügt somit über einen Eingang, der an die Batterie 515 gekoppelt ist, und einen Ausgang, der eine Stromversorgung für andere Funktionsmodule bereitstellt. Wie in der beispielhaften Ausführungsform weiter dargestellt, besitzt der RFIC 525 einen mit einer (nicht gezeigten) Antenne gekoppelten Ausgang, um eine Anzahl von Drahtlosstandards und -protokollen zu implementieren, u. a. einschließlich Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev- DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen von diesen sowie alle sonstigen Protokolle für drahtlose Übertragung, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. In alternativen Implementierungen kann jedes dieser Platinenebene-Module auf getrennten ICs integriert sein oder in ein monolithisches SoC 550 integriert sein.
  • 6 ist ein Funktionsblock-Diagramm einer elektronischen Rechenvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Die Computervorrichtung 600 kann sich beispielsweise in der Plattform 505 oder der Servermaschine 506 befinden. Die Vorrichtung 600 umfasst ferner eine Hauptplatine 602, auf der eine Reihe von Komponenten untergebracht sind, beispielsweise, aber nicht beschränkt auf ein Prozessor 604 (z. B. ein Anwendungsprozessor), der ferner wenigstens einen III-V-Halbleiterkanal-finFET mit einer Unterfinnen-Heteroübergang-Diffusionsbarriere gemäß Ausführungsformen der vorliegenden Erfindung beinhalten kann. Der Prozessor 604 kann physisch und/oder elektrisch mit der Hauptplatine 602 gekoppelt sein. In einigen Beispielen weist der Prozessor 604 einen IC-Die auf, der innerhalb des Prozessors 604 gepackt ist. Allgemein kann sich der Begriff „Prozessor“ oder „Mikroprozessor“ auf jede Vorrichtung oder jeden Anteil einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die ferner in Registern und/oder einem Speicher gespeichert werden können.
  • In verschiedenen Beispielen können die ein oder mehreren Kommunikationschips 606 auch physisch und/oder elektrisch mit der Hauptplatine 602 gekoppelt sein. In weiteren Implementierungen können die Kommunikationschips 606 Teil des Prozessors 604 sein. Je nach ihren Anwendungen kann die Computervorrichtung 600 andere Komponenten aufweisen, die physisch und elektrisch mit der Hauptplatine 602 gekoppelt sein können oder nicht. Zu diesen anderen Komponenten können unter anderem ein flüchtiger Speicher (z. B. DRAM), ein nichtflüchtiger Speicher (z. B. ROM), ein Flash-Speicher, ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine Global-Positioning-System (GPS)-Vorrichtung, ein Kompass, ein Beschleunigungsmessgerät, ein Gyroskop, ein Lautsprecher, eine Kamera und ein Massenspeichergerät (z. B. ein Festplattenlaufwerk, ein Festkörperspeicher (Solid-State Drive, SSD), eine Kompakt-Disk (CD), eine Digital Versatile Disk (DVD) usw.) zählen.
  • Kommunikationschips 606 ermöglichen die drahtlose Kommunikation für die Datenübertragung von und zu der Computervorrichtung 600. Der Begriff „drahtlos“ und davon abgeleitete Begriffe können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch Benutzung modulierter elektromagnetischer Strahlung über ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die damit verbundenen Vorrichtungen keine Drähte enthalten, obwohl dies in einigen Ausführungsformen der Fall sein könnte. Kommunikationschips 606 können einen beliebigen/ein beliebiges aus einer Reihe von Drahtlosstandards oder -protokollen implementieren, darunter, jedoch nicht beschränkt auf die an anderer Stelle in dieser Patentschrift beschriebenen. Wie erörtert, kann die Rechenvorrichtung 600 mehrere Kommunikationschips 606 aufweisen. Beispielsweise kann ein erster Kommunikationschip für drahtlose Kommunikation kürzerer Reichweite wie Wi-Fi und Bluetooth vorgesehen sein, und ein zweiter Kommunikationschip 906 kann für drahtlose Kommunikation größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO und andere vorgesehen sein.
  • Auch wenn bestimmte in dieser Patentanmeldung dargelegte Merkmale unter Bezugnahme auf verschiedene Implementierungen beschrieben wurden, ist diese Beschreibung keinesfalls als einschränkend zu verstehen. Daher gelten verschiedene Modifikationen der hier beschriebenen Implementierungen ebenso wie weitere Implementierungen, die für Fachleute auf dem Gebiet der Technik, in das die vorliegende Offenbarung fällt, offensichtlich sind, als unter das Wesen und den Schutzumfang der vorliegenden Offenbarung fallend.
  • Es ist einzusehen, dass die Erfindung nicht auf die so beschriebenen Ausführungsformen beschränkt ist, sondern mit gewissen Modifikationen und Abänderungen realisiert werden kann, ohne den Schutzbereich der beigefügten Patentansprüche zu verlassen. Beispielsweise können die vorstehenden Ausführungsformen bestimmte Kombinationen von Merkmalen aufweisen wie nachstehend näher ausgeführt:
  • In einer oder mehreren ersten Ausführungsformen umfasst ein Transistor einen aktiven Bereich, der in einer III-V-Halbleiterfinne angeordnet ist, und eine Unterfinne, die zwischen der Finne und einem Substrat angeordnet ist. Die Unterfinne umfasst ferner eine erste Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über dem Substrat, eine zweite Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über der ersten Unterfinnenschicht, und eine dritte Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet zwischen der ersten und der zweiten Unterfinnenschicht und näher an dem Substrat als an der Finne, wobei die dritte Schicht aus einer III-V-Legierungszusammensetzung besteht, die mit einer breiteren Bandlücke verknüpft ist als die der ersten und der zweiten Unterfinnenschicht.
  • Zur Förderung der ersten Ausführungsformen umfasst die III-V-Halbleiterfinne ein III-V-Halbleitermaterial, das eine andere III-V-Legierungszusammensetzung aufweist als das der ersten Unterfinnenschicht. Die breitere Bandlücke ist mit einem Leitungsbandversatz (Conduction Band Offset, CBO ) zwischen der ersten und der zweiten Unterfinnenschicht verknüpft, der wenigstens 250 meV beträgt.
  • Zur Förderung der ersten Ausführungsformen erfolgt die Änderung der III-V-Legierungszusammensetzung zwischen der ersten und der zweiten Unterfinnenschicht über eine Materialdicke von nicht mehr als 10 nm.
  • Zur Förderung der ersten Ausführungsformen weist das dritte Unterfinnenschicht-Material einen CBO von dem ersten und dem zweiten Unterfinnenschicht-Material auf.
  • Zur Förderung der unmittelbar vorstehenden ersten Ausführungsformen beträgt der CBO wenigstens 250 meV.
  • Zur Förderung der ersten Ausführungsformen weisen das erste und das zweite Unterfinnenschicht-Material im Wesentlichen dieselbe III-V-Legierungszusammensetzung auf.
  • Zur Förderung der ersten Ausführungsformen umfasst der aktive Bereich einen Kanalbereich aus III-V-Halbleitermaterial, angeordnet zwischen einem Paar von Halbleiter-Source/Drain-Bereichen, die zu einem gleichen Leitungstyp dotiert sind. Eine Gateelektrode ist über dem Kanalbereich angeordnet und ein Paar von Source/Drain-Kontakten ist an das Paar von Source/Drain-Bereichen gekoppelt.
  • Zur Förderung der ersten Ausführungsformen erweitert die Unterfinne eine Höhe von einer Kontaktfläche mit dem Substrat, wobei sich die erste Unterfinnenschicht von der Kontaktfläche bis nicht mehr als 10 % der Unterfinnenhöhe erstreckt.
  • Zur Förderung der ersten Ausführungsformen erstreckt sich die Unterfinne bis zu einer z-Höhe von der Kontaktfläche mit dem Substrat von 200 - 250 nm und die Unterfinnenschicht hat eine z-Dicke von 20-100 nm.
  • Zur Förderung der ersten Ausführungsformen ist die erste Unterfinnenschicht mit einer höheren Konzentration von einer oder mehreren Akzeptorverunreinigungen dotiert als diese in wenigstens der zweiten Unterfinnenschicht vorliegt.
  • Zur Förderung der ersten Ausführungsformen beträgt eine Konzentration der Akzeptorverunreinigungen über 1e18 Atome/cm3 in der ersten Unterfinnenschicht, und eine Konzentration der Donatorverunreinigungen liegt unter 1e18 Atome/cm3 in der zweiten Unterfinnenschicht.
  • Zur Förderung der ersten Ausführungsformen umfasst wenigstens eine von der ersten und der zweiten Unterfinnenschicht ein erstes von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. Die dritte Unterfinnenschicht umfasst ein zweites von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. Die Finne umfasst ein drittes von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP.
  • In einer oder mehreren zweiten Ausführungsformen umfasst ein Bauelement mit integrierter Schaltung mehrere n-Transistoren, die jeweils einen Kanalbereich in einer III-V-Halbleiterfinne, die zwischen einem Paar von Halbleiter-Source/Drain-Bereichen angeordnet ist, eine Gate-Elektrode, die über dem Kanalbereich angeordnet ist, und ein Paar von Source/Drain-Kontakten, die an das Paar von Source/Drain-Bereichen gekoppelt sind, aufweisen. Eine Unterfinne ist zwischen der Finne und einem Siliciumsubstrat angeordnet. Die Unterfinne umfasst ferner eine erste Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über dem Substrat. Eine zweite Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über der ersten Unterfinnenschicht. Eine dritte Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet zwischen der ersten und zweiten Unterfinnenschicht und näher an dem Substrat als an der Finne, wobei die dritte Schicht aus einer III-V-Legierungszusammensetzung besteht, die mit einer Bandlücke verknüpft ist, die einen Leitungsbandversatz (Conduction Band Offset, CBO) von dem der ersten Unterfinnenschicht-Finne proximal zu dem aktiven Bereich und distal von dem Substrat aufweist. Das Bauelement umfasst ferner mehrere p-Transistoren, die elektrisch an die mehreren n-Transistoren gekoppelt sind.
  • Zur Förderung der zweiten Ausführungsformen weisen die mehreren p-Transistoren jeweils aktive Bereiche auf, die ein Gruppe-IV-Halbleitermaterial umfassen.
  • Zur Förderung der zweiten Ausführungsformen weisen die mehreren p-Transistoren jeweils einen aktiven Bereich auf, der in einer III-V-Halbleiterfinne angeordnet ist, und eine Unterfinne mit weniger als drei Materialschichten, angeordnet zwischen der Finne und dem Substrat.
  • In einer oder mehreren dritten Ausführungsformen umfasst ein Verfahren zum Ausbilden eines Transistors das Empfangen eines Substrats, das epitaktische Aufwachsen einer ersten Dicke von III-V-Halbleitermaterial über eine Keimoberfläche des Substrats, das epitaktische Aufwachsen einer zweiten Dicke von III-V-Halbleitermaterial über die erste Dicke, das epitaktische Aufwachsen einer dritten Dicke von III-V-Halbleitermaterial über die zweite Dicke, wobei die dritte Dicke aus einer III-V-Legierungszusammensetzung besteht, die mit einer Bandlücke verknüpft ist, die breiter ist als die der ersten Dicke, und wobei die erste Dicke kleiner ist als die dritte Dicke, und Ausbilden eines aktiven Bereichs des Transistors in einer vierten Dicke von III-V-Halbleitermaterial, getrennt von dem Substrat durch die erste, zweite und dritte Dicke von III-V-Halbleitermaterial.
  • Zur Förderung der dritten Ausführungsformen umfasst das Verfahren ferner das Einbetten der ersten, zweiten und dritten Dicke in ein felddielektrisches Material, das Strukturieren der vierten Dicke in eine Finne, die sich über dem felddielektrischen Material erstreckt, und das Ausbilden eines Gatestapels und eines Paares von Source/Drain-Bereichen in der Finne.
  • Zur Förderung der unmittelbar vorstehenden dritten Ausführungsformen umfasst das Einbetten der ersten, zweiten und dritten Dicke ferner das Ausbilden eines Grabens in dem felddielektrischen Material, wobei der Graben eine kristalline Oberfläche des Substrats freilegt. Das Aufwachsen der ersten Dicke von III-V-Halbleitermaterial umfasst ferner das Aufwachsen eines ersten III-V-Halbleitermaterials in dem Graben. Das Aufwachsen der zweiten Dicke von III-V-Halbleitermaterial umfasst ferner das Aufwachsen eines zweiten III-V-Halbleitermaterials in dem Graben, wobei ein Leitungsbandversatz zum ersten III-V-Halbleitermaterial gegeben ist, der wenigstens 250 mV beträgt. Das Aufwachsen der dritten Dicke von III-V-Halbleitermaterial umfasst ferner das Aufwachsen des ersten III-V-Halbleitermaterials in dem Graben.
  • Zur Förderung der dritten Ausführungsformen umfasst das Aufwachsen der ersten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen des ersten III-V-Halbleitermaterials in dem Graben auf eine Dicke von weniger als 50 nm. Das Aufwachsen der zweiten Dicke von III-V-Halbleitermaterial umfasst ferner das Aufwachsen des zweiten III-V-Halbleitermaterials in dem Graben auf eine Dicke von weniger als 50 nm. Das Aufwachsen der dritten Dicke von III-V-Halbleitermaterial umfasst ferner das Aufwachsen des ersten III-V-Halbleitermaterials in dem Graben auf eine Dicke von wenigstens 50 nm.
  • Zur Förderung der dritten Ausführungsformen umfasst das Aufwachsen der ersten und zweiten Dicke von III-V-Halbleitermaterial ferner das kompositionelle Abstufen von dem ersten III-V Halbleitermaterial zu dem zweiten III-V-Halbleitermaterial über eine Materialdicke von nicht mehr als 10 nm.
  • Zur Förderung der dritten Ausführungsformen umfasst das Aufwachsen des ersten III-V-Halbleitermaterials ferner das Aufwachsen eines ersten von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. Das Aufwachsen des zweiten III-V-Halbleitermaterials umfasst ferner ein zweites von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP. Das Ausbilden des aktiven Bereichs umfasst ferner das Aufwachsen der vierten Dicke von III-V-Halbleitermaterial umfassend ein drittes von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP.
  • Zur Förderung der dritten Ausführungsformen umfasst das Ausbilden des Transistors ferner das Planarisieren des felddielektrischen Materials mit einer Oberfläche der vierten Dicke des III-V-Halbleitermaterials, das Vertiefen des felddielektrischen Materials, um Seitenwände der vierten Dicke von III-V-Halbleitermaterial freizulegen, das Ausbilden eines Gatestapels über einem Kanalbereich der vierten Dicke von III-V-Halbleitermaterial und das Ausbilden eines Paars von Source/Drain-Bereichen, die elektrisch an entgegengesetzte Enden des Kanalbereichs gekoppelt sind.
  • Allerdings sind die vorstehenden Ausführungsformen im Hinblick auf diese Aspekte nicht beschränkt und in verschiedenen Implementierungen können die vorstehenden Ausführungsformen das Umsetzen von nur einer Teilmenge solcher Merkmale, das Umsetzen einer anderen Reihenfolge solcher Merkmale, das Umsetzen einer anderen Kombination solcher Merkmale und/oder das Umsetzen von zusätzlichen Merkmalen zu den explizit aufgeführten Merkmalen umfassen. Der Schutzumfang soll daher unter Bezugnahme auf die beigefügten Patentansprüche bestimmt werden, zusammen mit der Gesamtheit aller Äquivalente, denen derartige Schutzansprüche zustehen.

Claims (22)

  1. Transistor, umfassend: einen aktiven Bereich, der in einer III-V-Halbleiterfinne angeordnet ist; und eine Unterfinne, die zwischen der Finne und einem Substrat angeordnet ist, wobei die Unterfinne ferner umfasst: eine erste Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über dem Substrat; eine zweite Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über der ersten Unterfinnenschicht; und eine dritte Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet zwischen der ersten und der zweiten Unterfinnenschicht und näher an dem Substrat als an der Finne, wobei die dritte Schicht aus einer III-V-Legierungszusammensetzung besteht, die mit einer breiteren Bandlücke verknüpft ist als die der ersten und der zweiten Unterfinnenschicht.
  2. Transistor nach Anspruch 1, wobei: die III-V-Halbleiterfinne ein III-V-Halbleitermaterial umfasst, das eine andere III-V-Legierungszusammensetzung aufweist als das der ersten Unterfinnenschicht; und die breitere Bandlücke mit einem Leitungsbandversatz (Conduction Band Offset, CBO) zwischen der ersten und der zweiten Unterfinnenschicht verknüpft ist, der wenigstens 250 meV beträgt.
  3. Transistor aus Anspruch 1, wobei die Änderung der III-V-Legierungszusammensetzung zwischen der ersten und der zweiten Unterfinnenschicht über eine Materialdicke von nicht mehr als 10 nm erfolgt.
  4. Transistor nach Anspruch 1, wobei: das dritte Unterfinnenschicht-Material einen CBO von dem ersten und dem zweiten Unterfinnenschicht-Material aufweist.
  5. Transistor nach Anspruch 4, wobei der CBO wenigstens 250 meV beträgt.
  6. Transistor nach Anspruch 5, wobei: das erste und zweite Unterfinnenschicht-Material im Wesentlichen dieselbe III-V-Legierungszusammensetzung aufweisen.
  7. Transistor nach Anspruch 1, wobei der aktive Bereich einen Kanalbereich von III-V-Halbleitermaterial umfasst, angeordnet zwischen einem Paar von Halbleiter-Source/Drain-Bereichen, die zu einem gleichen Leitungstyp dotiert sind; und wobei: eine Gateelektrode über dem Kanalbereich angeordnet ist; und ein Paar von Source/Drain-Kontakten an das Paar von Source/Drain-Bereichen gekoppelt sind.
  8. Transistor nach Anspruch 1, wobei: die Unterfinne eine Höhe von einer Kontaktfläche mit dem Substrat erweitert; und sich die erste Unterfinnenschicht von der Kontaktfläche bis nicht mehr als 10 % der Unterfinnenhöhe erstreckt.
  9. Transistor nach Anspruch 1, wobei: sich die Unterfinne bis zu einer z-Höhe von der Kontaktfläche mit dem Substrat von 200-250 nm erstreckt; die Unterfinnenschicht eine z-Dicke von 20-100 nm aufweist.
  10. Transistor nach Anspruch 1, wobei: die erste Unterfinnenschicht mit einer höheren Konzentration von einer oder mehreren Akzeptorverunreinigungen dotiert ist als diese in wenigstens der zweiten Unterfinnenschicht vorliegt.
  11. Transistor nach Anspruch 1, wobei eine Konzentration der Akzeptorverunreinigungen über 1e18 Atome/cm3 in der ersten Unterfinnenschicht beträgt; und eine Konzentration der Akzeptorverunreinigungen unter 1e18 Atome/cm3 in der zweiten Unterfinnenschicht beträgt.
  12. Transistor nach Anspruch 1, wobei: wenigstens eine von der ersten und der zweiten Unterfinnenschicht ein erstes von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP umfasst; die dritte Unterfinnenschicht ein zweites von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP umfasst; und die Finne ein drittes von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP umfasst.
  13. Bauelement mit integrierter Schaltung, umfassend: mehrere n-Transistoren, die jeweils aufweisen: einen Kanalbereich in einer III-V-Halbleiterfinne, angeordnet zwischen einem Paar von Halbleiter-Source/Drain-Bereichen; eine Gateelektrode, die über dem Kanalbereich angeordnet ist; und ein Paar von Source/Drain-Kontakten, die an das Paar von Source/Drain-Bereichen gekoppelt sind, wobei: eine Unterfinne zwischen der Finne und einem Siliciumsubstrat angeordnet ist, wobei die Unterfinne ferner umfasst: eine erste Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über dem Substrat; eine zweite Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet über der ersten Unterfinnenschicht; und eine dritte Unterfinnenschicht von III-V-Halbleitermaterial, angeordnet zwischen der ersten und zweiten Unterfinnenschicht und näher an dem Substrat als an der Finne, wobei die dritte Schicht aus einer III-V-Legierungszusammensetzung besteht, die mit einer Bandlücke verknüpft ist, die einen Leitungsbandversatz (Conduction Band Offset, CBO) von dem der ersten Unterfinnenschicht-Finne proximal zu dem aktiven Bereich und distal von dem Substrat aufweist; und mehrere p-Transistoren, die elektrisch an die mehreren n-Transistoren gekoppelt sind.
  14. Bauelement nach Anspruch 13, wobei die mehreren p-Transistoren jeweils aktive Bereich aufweisen, die ein Gruppe-IV-Halbleitermaterial umfassen.
  15. Bauelement nach Anspruch 13, wobei die mehreren p-Transistoren jeweils aufweisen: einen aktiven Bereich, der in einer III-V-Halbleiterfinne angeordnet ist; und eine Unterfinne mit weniger als drei Materialschichten, angeordnet zwischen der Finne und dem Substrat.
  16. Verfahren zum Ausbilden eines Transistors, wobei das Verfahren umfasst: Empfangen eines Siliciumsubstrats; epitaktisches Aufwachsen einer ersten Dicke von III-V-Halbleitermaterial über eine Keimoberfläche des Substrats; epitaktisches Aufwachsen einer zweiten Dicke von III-V-Halbleitermaterial über die erste Dicke; epitaktisches Aufwachsen einer dritten Dicke von III-V-Halbleitermaterial über die zweite Dicke, wobei die dritte Dicke aus einer III-V-Legierungszusammensetzung besteht, die mit einer Bandlücke verknüpft ist, die breiter ist als die der ersten Dicke, und wobei die erste Dicke kleiner ist als die dritte Dicke; und Ausbilden eines aktiven Bereichs des Transistors in einer vierten Dicke von III-V-Halbleitermaterial, getrennt von dem Substrat durch die erste, zweite und dritte Dicke von III-V-Halbleitermaterial.
  17. Verfahren nach Anspruch 16, ferner umfassend: Einbetten der ersten, zweiten und dritten Dicke in ein felddielektrisches Material; Strukturieren der vierten Dicke in eine Finne, die sich über dem felddielektrischen Material erstreckt; und Ausbilden eines Gatestapels und eines Paares von Source/Drain-Bereichen in der Finne.
  18. Verfahren nach Anspruch 17, wobei das Einbetten der ersten, zweiten und dritten Dicke ferner umfasst: Ausbilden eines Grabens in dem felddielektrischen Material, wobei der Graben eine kristalline Oberfläche des Substrats freilegt; und wobei: das Aufwachsen der ersten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen eines ersten III-V-Halbleitermaterials in dem Graben umfasst; das Aufwachsen der zweiten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen eines zweiten III-V-Halbleitermaterials in dem Graben umfasst, wobei ein Leitungsbandversatz zum ersten III-V-Halbleitermaterial gegeben ist, der wenigstens 250 mV beträgt; das Aufwachsen der dritten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen des ersten III-V-Halbleitermaterials in dem Graben umfasst.
  19. Verfahren nach Anspruch 17, wobei: das Aufwachsen der ersten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen des ersten III-V-Halbleitermaterials in dem Graben auf eine Dicke von weniger als 50 nm umfasst; das Aufwachsen der zweiten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen des zweiten III-V-Halbleitermaterials in dem Graben auf eine Dicke von weniger als 50 nm umfasst; und das Aufwachsen der dritten Dicke von III-V-Halbleitermaterial ferner das Aufwachsen des ersten III-V-Halbleitermaterials in dem Graben auf eine Dicke von wenigstens 50 nm umfasst.
  20. Verfahren nach Anspruch 19, wobei das Aufwachsen der ersten und zweiten Dicke von III-V-Halbleitermaterial ferner das kompositionelle Abstufen von dem ersten III-V Halbleitermaterial zu dem zweiten III-V-Halbleitermaterial über eine Materialdicke von nicht mehr als 10 nm umfasst.
  21. Verfahren nach Anspruch 19, wobei: das Aufwachsen des ersten III-V-Halbleitermaterials ferner das Aufwachsen eines ersten von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP umfasst; das Aufwachsen des zweiten III-V-Halbleitermaterials ferner das Aufwachsen eines zweiten von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP umfasst; und das Ausbilden des aktiven Bereichs ferner das Aufwachsen der vierten Dicke von III-V-Halbleitermaterial mit einem dritten von GaAs, GaAsSb, AlAsSb, InAs, InGaAs, InAlAs, InAlGaAs, AlGaAs, InP, GaP, AlAs oder InGaP umfasst.
  22. Verfahren nach Anspruch 16, wobei das Ausbilden des Transistors ferner umfasst: Planarisieren des felddielektrischen Materials mit einer Oberfläche der vierten Dicke von III-V-Halbleitermaterial; Vertiefen des felddielektrischen Materials, um Seitenwände der vierten Dicke von III-V-Halbleitermaterial freizulegen; Ausbilden eines Gatestapels über einem Kanalbereich der vierten Dicke von III-V-Halbleitermaterial; und Ausbilden eines Paares von Source/Drain-Bereichen, die elektrisch an entgegengesetzte Enden des Kanalbereichs gekoppelt sind.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017044117A1 (en) 2015-09-11 2017-03-16 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US11276755B2 (en) 2016-06-17 2022-03-15 Intel Corporation Field effect transistors with gate electrode self-aligned to semiconductor fin
WO2018009162A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Semiconductor device with released source and drain
US10886408B2 (en) 2016-09-29 2021-01-05 Intel Corporation Group III-V material transistors employing nitride-based dopant diffusion barrier layer
US12046471B1 (en) 2018-06-06 2024-07-23 United States Of America As Represented By The Secretary Of The Air Force Optimized thick heteroepitaxial growth of semiconductors with in-situ substrate pretreatment
US11430868B2 (en) * 2018-06-27 2022-08-30 Intel Corporation Buried etch-stop layer to help control transistor source/drain depth
US12004447B2 (en) 2021-10-01 2024-06-11 Cnh Industrial America Llc Pivotable windrow chute for combine harvester
TWI775648B (zh) * 2021-10-21 2022-08-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
IT202200012476A1 (it) 2022-06-13 2023-12-13 Newcleo Ltd Reattore nucleare provvisto di un sistema di supporto del nocciolo

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US6784486B2 (en) 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
TWI222750B (en) 2003-04-25 2004-10-21 Univ Nat Cheng Kung Voltage adjustable multi-stage extrinsic transconductance amplification HEMT
JP4439358B2 (ja) 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070235763A1 (en) 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
DE102008035816B4 (de) 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US20100148153A1 (en) 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7759142B1 (en) 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8373238B2 (en) 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
RU2527247C2 (ru) * 2009-12-16 2014-08-27 Хонда Мотор Ко., Лтд. Гибридное транспортное средство и способ управления им
US8338256B2 (en) 2010-07-08 2012-12-25 International Business Machines Corporation Multi-gate transistor having sidewall contacts
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
US20120139047A1 (en) 2010-11-29 2012-06-07 Jun Luo Semiconductor device and method of manufacturing the same
US8828824B2 (en) 2011-03-29 2014-09-09 International Business Machines Corporation III-V field effect transistory (FET) and III-V semiconductor on insulator (IIIVOI) FET, integrated circuit (IC) chip and method of manufacture
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
CN103137686B (zh) 2011-11-24 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785909B2 (en) 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9312344B2 (en) 2013-03-13 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor materials in STI trenches
US9666684B2 (en) 2013-07-18 2017-05-30 Globalfoundries Inc. III-V semiconductor device having self-aligned contacts
US9178045B2 (en) 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9583590B2 (en) 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
CN106030810B (zh) 2013-09-27 2019-07-16 英特尔公司 经由用于硅上异质集成的模板工程的改进的包覆层外延
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
US9837537B2 (en) 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US20150255456A1 (en) 2014-03-04 2015-09-10 Globalfoundries Inc. Replacement fin insolation in a semiconductor device
US9123569B1 (en) * 2014-03-06 2015-09-01 International Business Machines Corporation Complementary metal-oxide-semiconductor structure with III-V and silicon germanium transistors on insulator
US9355920B2 (en) * 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor devices and FinFET devices, and FinFET devices
KR102178831B1 (ko) 2014-03-13 2020-11-13 삼성전자 주식회사 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9520498B2 (en) 2014-03-17 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure and method for fabricating the same
US9263555B2 (en) 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
US10276596B2 (en) 2014-08-06 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Selective polysilicon doping for gate induced drain leakage improvement
US9653580B2 (en) 2015-06-08 2017-05-16 International Business Machines Corporation Semiconductor device including strained finFET
KR102445837B1 (ko) 2015-06-26 2022-09-22 인텔 코포레이션 고 이동도 반도체 소스/드레인 스페이서
US9577042B1 (en) 2015-08-13 2017-02-21 Globalfoundries Inc. Semiconductor structure with multilayer III-V heterostructures
US10388764B2 (en) 2015-09-25 2019-08-20 Intel Corporation High-electron-mobility transistors with counter-doped dopant diffusion barrier

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Publication number Publication date
TWI713119B (zh) 2020-12-11
US20180248028A1 (en) 2018-08-30
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