KR102445837B1 - 고 이동도 반도체 소스/드레인 스페이서 - Google Patents

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길버트 드웨이
메튜 브이. 메츠
아난드 에스. 머시
타히르 가니
윌리 라흐마디
찬드라 에스. 모하파트라
잭 티. 카발리에로스
글렌 에이. 글라스
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Abstract

모놀리식 FET들은 기판 위쪽에 배치된 제1 고 캐리어 이동도 반도체 재료 내에 다수 캐리어 채널을 포함한다. 게이트 스택 또는 희생 게이트 스택과 같은, 마스크가 측방 채널 영역을 커버하고 있는 동안, 고 캐리어 이동도 반도체 재료의 스페이서가 과성장되어, 예를 들어, 유전체 측방 스페이서를 랩어라운드하고 그에 따른 트랜지스터 풋프린트의 증가 없이 트랜지스터 소스와 드레인 사이의 유효 간격을 증가시킨다. 소스/드레인 영역들은, 실질적으로 도핑되지 않을 수 있는(즉, 내인성일 수 있는), 고 이동도 반도체 스페이서를 통해 측방 채널 영역에 전기적으로 결합한다. 주어진 측방 게이트 차원에 대한 유효 채널 길이가 증가되면, 예를 들어, 주어진 오프-상태 누설에 대한 트랜지스터 풋프린트가 감소될 수 있거나, 주어진 트랜지스터 풋프린트에 대한 오프-상태 소스/드레인 누설이 감소될 수 있다.

Description

고 이동도 반도체 소스/드레인 스페이서
집적 회로(IC)에 대한 무어의 법칙을 확장하려는 노력은, III-V족 화합물 반도체 재료들(예컨대, InP, InGaAs, InAs)과 같은, 실리콘 이외의 재료들을 이용하는 트랜지스터들의 개발을 포함하고 있다. 이 비실리콘 재료 시스템(non-silicon material system)들은 전형적으로 실리콘 디바이스들보다 더 높은 캐리어 이동도(carrier mobility)를 나타내고, 따라서 그들의 도입이 보다 빠른 트랜지스터들로 가는 길로서 오랫동안 제안되어 왔다. 그렇지만, 보다 높은 캐리어 이동도와 함께, 전계 효과 트랜지스터(FET)에서, 소스와 드레인 사이의 오프-상태(Ioff) 누설은 동일한 유효 (전기적) 채널 길이의 실리콘 기반 FET에 대해서보다 III-V족(및 Ge) 채널형 디바이스(channeled device)에 대해 상당히 더 높을 수 있다. 오프-상태 누설은 일반적으로 유효 채널 길이의 지수 함수이기 때문에, 트랜지스터 속도보다는 트랜지스터 밀도가 어떻게 고 이동도 반도체 재료들의 사용을 통해 개선될 수 있는지가 명확하지 않을 수 있다.
본원에 기술되는 내용은 첨부 도면들에 제한이 아닌 예로서 예시되어 있다. 예시의 간단함 및 명확함을 위해, 도면들에 예시된 요소들이 꼭 일정한 축척으로 그려져 있지는 않다. 예를 들어, 명확함을 위해, 일부 요소들의 치수들이 다른 요소들에 비해 과장되어 있을 수 있다. 게다가, 적절한 것으로 생각되는 경우, 대응하는 또는 유사한 요소들을 가리키기 위해 도면들 간에 참조 부호(reference label)들이 반복되어 있다.
도 1은 일부 실시예들에 따른, 기판 위쪽에 배치된 고 이동도 finFET 및 실리콘-채널형 finFET를 포함하는 CMOS(complementary metal-oxide-semiconductor) 회로부의 평면도;
도 2a는 일부 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 채널 영역 및 소스/드레인의 길이를 통한 단면도;
도 2b는 일부 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 소스/드레인 영역 내의 핀 폭(fin width)을 통한 단면도;
도 2c는 일부 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 측방 채널 영역(lateral channel region) 내의 핀 폭을 통한 단면도;
도 3a는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 채널 영역 및 소스/드레인의 길이를 통한 단면도;
도 3b는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 소스/드레인 영역 내의 핀 폭을 통한 단면도;
도 3c는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 측방 채널 영역 내의 핀 폭을 통한 단면도;
도 4a는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 채널 영역 및 소스/드레인의 길이를 통한 단면도;
도 4b는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 소스/드레인 영역 내의 핀 폭을 통한 단면도;
도 4c는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 측방 채널 영역 내의 핀 폭을 통한 단면도;
도 5는 일부 대안의 실시예들에 따른, 도 1에 도시된 고 이동도 finFET의 채널 영역 및 소스/드레인의 길이를 통한 단면도;
도 6은 일부 실시예들에 따른, 고 이동도 반도체 소스/드레인 스페이서를 갖는 고 이동도 finFET를 제조하는 방법을 예시하는 흐름도;
도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 및 도 7f는 일부 실시예들에 따른, 도 6에 예시된 방법이 수행될 때 나타나는 고 이동도 finFET의 채널 영역 및 소스/드레인 영역들의 길이를 통한 단면도;
도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 및 도 8f는 일부 실시예들에 따른, 도 4에 예시된 방법이 수행될 때 나타나는 고 이동도 finFET의 영역 내의 핀 구조물(fin structure)의 폭을 통한 단면도;
도 9는 본 발명의 실시예들에 따른, 고 이동도 반도체 소스/드레인 스페이서를 포함하는 복수의 고 이동도 finFET들을 포함하는 SoC를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한 도면;
도 10은 본 발명의 일 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도.
하나 이상의 실시예들이 포함된 도면들을 참조하여 기술된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이것이 예시를 위한 것에 불과하다는 것을 잘 알 것이다. 관련 기술분야의 통상의 기술자라면 본 설명의 사상 및 범주를 벗어남이 없이 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본원에 기술되는 기법들 및/또는 배열들이 본원에 상세히 기술되는 것 이외의 각종의 다른 시스템들 및 적용분야들에서 이용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게는 명백할 것이다.
이하의 상세한 설명에서, 본원의 일부를 형성하고 예시적인 실시예들을 예시하는, 첨부 도면들이 참조된다. 게다가, 다른 실시예들이 이용될 수 있다는 것과 청구된 발명 요지의 범주를 벗어남이 없이 구조적 및/또는 논리적 변경들이 행해질 수 있다는 것이 이해될 것이다. 또한, 방향들 및 참조들, 예를 들어, 위, 아래, 상단, 하단이 단지 도면들에서의 특징들의 설명을 용이하게 하기 위해 사용될 수 있다는 것에 유의해야 한다. 따라서, 이하의 상세한 설명이 제한적인 의미로 해석되어서는 안되고, 청구된 발명 요지의 범주가 첨부된 청구항들 및 그의 등가물들에 의해서만 한정된다.
이하의 설명에서, 수많은 상세들이 기재된다. 그렇지만, 본 발명이 이 구체적인 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 일부 경우들에서, 본 발명을 불명료하게 하는 것을 피하기 위해, 널리 공지된 방법들 및 디바이스들이 상세히 도시되지 않고 블록도 형태로 도시되어 있다. 본 명세서 전체에 걸쳐 "실시예" 또는 "일 실시예" 또는 "일부 실시예들"에 대한 언급은 그 실시예와 관련하여 기술된 특정의 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 여러 곳에서 나오는 "실시예에서" 또는 "일 실시예에서" 또는 "일부 실시예들"과 같은 문구들이 꼭 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정의 특징들, 구조들, 기능들, 또는 특성들이 하나 이상의 실시예들에서 임의의 적당한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예들과 연관된 특정의 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디에서라도 제1 실시예가 제2 실시예와 조합될 수 있다.
이 설명 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들 "어떤", "한" 및 "그"는, 문맥이 명확하게 달리 나타내지 않는 한, 복수 형태들도 포함하는 것으로 의도되어 있다. "및/또는"이라는 용어가, 본원에서 사용되는 바와 같이, 열거된 관련 항목들 중 하나 이상의 항목들의 모든 가능한 조합들을 지칭하고 포괄한다는 것도 이해될 것이다.
"결합된(coupled)" 및 "연결된(connected)"이라는 용어들은, 그의 파생어들과 함께, 본원에서 컴포넌트들 간의 기능적 또는 구조적 관계들을 기술하기 위해 사용될 수 있다. 이 용어들이 서로에 대해 동의어로서 의도되어 있지 않다는 것을 잘 알 것이다. 오히려, 특정의 실시예들에서, 2개 이상의 요소들이 서로 직접적으로 물리적, 광학적, 또는 전기적 접촉을 하고 있다는 것을 나타내기 위해, "연결된"이 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접적으로 또는 간접적으로(그들 사이에 다른 개재 요소(intervening element)들이 있음) 물리적 또는 전기적 접촉을 하고 있다는 것 및/또는 2개 이상의 요소들이 (예컨대, 원인과 결과 관계에서와 같이) 서로 협력하거나 상호작용한다는 것을 나타내기 위해 사용될 수 있다.
"위쪽에", "아래쪽에", "사이에", 및 "상에"라는 용어들은, 본원에서 사용되는 바와 같이, 이러한 물리적 관계들이 주목할만한 경우에 다른 컴포넌트들 또는 재료들에 대한 하나의 컴포넌트 또는 재료의 상대적 위치를 지칭한다. 예를 들어, 재료들과 관련하여, 다른 재료 위쪽에 또는 아래쪽에 배치된 하나의 재료 또는 재료는 직접적으로 접촉할 수 있거나 하나 이상의 개재 재료(intervening material)들을 가질 수 있다. 더욱이, 2개의 재료들 또는 재료들 사이에 배치된 하나의 재료는 2개의 층들과 직접적으로 접촉할 수 있거나, 하나 이상의 개재 층(intervening layer)들을 가질 수 있다. 이와 달리, 제2 재료 "상의" 제1 재료 또는 재료는 그 제2 재료와 직접적으로 접촉한다. 컴포넌트 어셈블리들과 관련하여 유사한 구별들이 이루어져야 한다.
본 설명 전체에 걸쳐 그리고 청구항들에서 사용되는 바와 같이, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"이라는 용어에 의해 연결된 항목들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B, 또는 C 중 적어도 하나"라는 문구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B, 및 C를 의미할 수 있다.
무어의 법칙을 확장하는 것과 추가로 관련하여, FET 게이트 길이들을 스케일링하고 채널의 양호한 게이트 제어를 유지하는 하나의 방법은 소스/드레인 거리에 영향을 주지 않고 그렇게 하는 것이며, 이는 디바이스 아키텍처에 따라 저농도로 도핑된(lightly doped)(또는 도핑되지 않은(undoped)) 소스/드레인 팁 영역(tip region)을 게이트 스택 아래쪽으로부터 보다 멀리 떨어지게 이동시키는 것을 수반할 수 있다. 하나의 예는 "오버랩된 게이트(overlapped gate)"로부터 "언더랩된 게이트(underlapped gate)"로 바꾸는 것이며, 이는 일반적으로 주어진 게이트 길이 Lg에 대해 유효 채널 길이 Leff를 증가시킨다. 실리콘 기반 트랜지스터들에서의 보다 큰 언더랩(underlap)의 단점은 트랜지스터 저항이 상당히 증가하여 성능이 열화된다는 것이다. 또한, 예를 들어, 언더랩을 증가시키면서 게이트 길이를 감소시키는 것에 의해, 트랜지스터 셀의 풋프린트 또는 면적이 감소되면, 소스/드레인 면적이 또한 감소될 필요가 있을 수 있으며, 어쩌면 보다 큰 언더랩에 의해 야기되는 트랜지스터 저항의 증가를 악화시킬 수 있다.
이하에서 추가로 기술되는 실시예들에서, 다수 캐리어 트랜지스터 채널에 대해 고 이동도 반도체 재료가 이용된다. 본원에서 사용되는 바와 같이, "고 이동도" 재료는 대응하는 실리콘 채널에 대한 그 캐리어의 이동도보다 더 높은 캐리어 이동도를 갖는 실리콘 이외의 반도체 재료이다. 주목할 만한 점은, 캐리어 이동도가 보다 높은 경우, 관련 저항 불이익이 덜 심각하기 때문에 소스/드레인 (팁) 영역들의 게이트 언더랩이 기준 실리콘 FET(reference silicon FET)에 대해서보다 더 상당히 증가될 수 있다는 것이다. 이와 같이 보다 자유롭게 언더랩을 증가시키는 것은 문턱 트랜지스터 누설 레벨(threshold transistor leakage level) 미만으로 유지되기에 충분한 유효 채널 길이를 유지하는 데 이용될 수 있다. 추가의 실시예들에서, 소스/드레인 면적을 감소시키는 것에 의해 또는 측방 게이트 길이(lateral gate length)에 대해 평행하지 않은(예컨대, 직교인) 방향으로 채널 길이를 연장시키는 것에 의해, 트랜지스터 셀의 면적을 증가시키지 않고 이와 같이 보다 자유롭게 언더랩을 증가시키는 것이 이용된다. 일부 유리한 실시예들에서, 트랜지스터 성능 특성들을 기준 실리콘-채널형 디바이스의 트랜지스터 성능 특성에 미치지 못하게 열화시키지 않으면서 트랜지스터 셀의 면적을 감소시켜 보다 큰 디바이스 밀도를 가능하게 하기 위해, 이와 같이 보다 자유롭게 언더랩을 증가시키는 것이 이용된다.
이하에서 추가로 기술되는 일부 실시예들에서, 모놀리식 FET들은 기판 위쪽에 배치된 제1 고 이동도 반도체 재료 내에 다수 캐리어 채널을 포함한다. 게이트 스택은 제1 반도체 재료의 측방 채널 영역 위쪽에 배치된다. 한 쌍의 소스/드레인 영역들은 측방 채널 영역으로부터 고 이동도 반도체 재료의 두께만큼 적어도 수직으로 이격되어 있다. 일부 실시예들에서, 측방 채널 영역에 이용되는 동일한 고 이동도 반도체 재료는 수직 간격을 제공한다. 제1 고 이동도 반도체 재료는 그러면 측방 채널 영역보다, 하부 계면(underlying interface) 및/또는 기판에 수직으로 측정되는, 실질적으로 더 큰 막 두께를 갖는다. 소스와 드레인 사이의 최단 Leff를 횡단하는 캐리어들은 따라서 게이트 스택 아래에서 측방으로 횡단할 뿐만 아니라, 반도체 소스/드레인 스페이서를 통해 추가 거리를 횡단할 수 있다. 이 추가 거리가 패터닝된 게이트와 연관된 측방 채널 길이에 실질적으로 직교일 수 있기 때문에, 디바이스 밀도가 개선될 수 있다.
이하에서 추가로 기술되는 일부 실시예들에서, 게이트 스택 또는 희생 게이트 스택과 같은, 마스크가 측방 채널 영역을 커버하는 동안, 고 캐리어 이동도 및 유리하게도 낮은 불순물 도핑을 갖는 반도체 재료가 과성장(overgrow)되어, 예를 들어, 유전체 스페이서를 랩어라운드(wrap around)하고 그에 따른 트랜지스터 풋프린트의 증가 없이 트랜지스터 소스와 드레인 사이의 Leff를 증가시킨다. 트랜지스터 셀 면적이 증가하지 않고, 도핑된 소스/드레인 막 및/또는 소스/드레인 콘택트 금속화물(contact metallization)의 두께가 그 대신에 그 대응하여 감소된다. 트랜지스터 채널 영역을 고농도로 도핑된(heavily doped) 소스 반도체를 고농도로 도핑된 드레인 반도체로부터 분리시키는 것으로서 정의하면, 고 이동도 반도체 스페이서가 또한 게이트 스택을 넘어서 연장되는 직교 채널 영역으로서 기술될 수 있다. 측방 채널 영역을 리세싱(recessing)하는 것과 관련하여 직교 채널 영역을 형성하기 위해 반도체 스페이서를 과성장시키는 것의 장점들이 또한 하나 이상의 비평면 (fin)FET 트랜지스터 아키텍처들과 관련하여 이하에서 추가로 기술된다.
도 1은 일부 실시예들에 따른, 기판(105) 위쪽에 배치되고 격리 재료(isolation material)(180)에 의해 둘러싸인 고 이동도 finFET(101) 및 실리콘-채널형 finFET(102)를 포함하는 CMOS(complementary metal-oxide-semiconductor) 회로부(100)의 평면도이다. 예시적인 실시예에서, finFET(101)는 NMOS 디바이스인 반면, finFET(102)는 PMOS 디바이스이다. 이러한 실시예들에서, finFET(102)는 임의의 아키텍처를 가질 수 있는 반면, finFET(101)는 이하에서 추가로 기술되는 특징들 중 하나 이상의 특징들을 갖는다. 대안의 실시예들에서, 고 이동도 NMOS finFET(101)는 고 이동도 PMOS finFET(102)와 결합된다. 이러한 대안의 실시예들에서, finFET(101) 및 finFET(102) 둘 다는 이하에서 추가로 기술되는 특징들 중 하나 이상의 특징들을 가질 수 있다.
일부 실시예들에서, 기판(105)은, finFET들(101 및 102)의 모놀리식 집적(monolithic integration)에 유리한, 실리콘(Si)이다. 실질적으로 단결정질(monocrystalline)인 기판(105)의 결정학적 배향(crystallographic orientation)은, 예시적인 실시예들에서, (100), (111), 또는 (110)이다. 그렇지만, 다른 결정학적 배향들이 또한 가능하다. 예를 들어, 기판 가공면(substrate working surface)은 결정질 헤테로에피택셜 재료(crystalline heteroepitaxial material)의 핵형성(nucleation)을 용이하게 하기 위해 [110]에 대해 2 내지 10°로 미스컷(miscut) 또는 오프컷(offcut)될 수 있다. 다른 기판 실시예들이 또한 가능하다. 예를 들어, 기판(105)은 실리콘 탄화물(SiC), 사파이어, III-V족 화합물 반도체(예컨대, GaAs), SOI(silicon on insulator), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe) 중 임의의 것일 수 있다. 격리 재료(180)는 트랜지스터들 사이에 전기적 격리를 제공하기에 적당한 임의의 재료일 수 있다. 일부 예시적인 실시예들에서, 격리 재료(180)는 실리콘 이산화물이다. 로우-k(low-k) 재료들(예컨대, 2.5 미만의 상대 유전 상수를 가짐)을 비롯하여, 그 목적에 적당한 것으로 알려진 다른 재료들이 또한 이용될 수 있다.
예시된 실시예에서, finFET(101)는 finFET(102)와 연관된 트랜지스터 셀 면적보다 더 작은 트랜지스터 셀 면적과 연관되어 있다. 구체적으로는, finFET(101)와 연관된 게이트 길이 Lg는 finFET(102)와 연관된 대응하는 게이트 길이 Lg,2 미만이다. 명확함을 위해, 소스/드레인 콘택트 길이 Lc 및 소스/드레인 콘택트 금속화물(150)과 게이트 전극(173)의 에지 사이의 측방 간격 Ls 둘 다가 2개의 finFET들(101, 102)에 대해 동등하다. 따라서 이 예에서, finFET(101)에서의 게이트 길이 축소(gate length shrink)는 finFET(102)에 대한 finFET(101)의 소스/드레인 콘택트 금속화물 피치 Pc의 감소로서 나타난다. 최장 측방 길이 핀(103)은 그러면 핀(104)의 대응하는 길이보다 더 짧을 수 있다. finFET(101)에 대한 액세스 저항(access resistance)이 비교적 높은 다른 실시예들에서, finFET(101)에서의 게이트 길이 축소가, finFET(101)의 콘택트 금속화물 피치 Pc를 finFET(102)의 콘택트 금속화물 피치를 넘어서 증가시키는 일 없이, 증가된 소스/드레인 콘택트 길이 Lc를 위해 이용될 수 있다. 앞서 살펴본 바와 같이, 고 이동도 채널 재료에 대한 오프-상태 누설 전류는 비슷한 유효 채널 길이의 실리콘-채널형 디바이스에 대해서보다 종종 상당히 더 높다. 이와 같이, 일부 실시예들에서, finFET(101)의 유효 채널 길이와 게이트 길이 Lg 사이의 차이는 finFET(102)의 유효 채널 길이와 게이트 길이 Lg,2 사이의 대응하는 차이보다 더 크다. 이하에서 추가로 기술되는 바와 같이, 측방 간격(131) 내에 배치된 고 이동도 반도체 소스/드레인 스페이서가 이 보다 큰 차이의 이유가 된다.
구체적인 치수들은 디바이스 기술 세대에 따라 달라지지만, Lg,2가 약 10 ㎚인 일 예에서, Lg는 2 내지 5 nm 더 작을 수 있고, 최대 50% 측방 게이트 축소를 제공할 수 있다. 예를 들어, 3 내지 5 nm일 수 있는 측면 간격(131) 내에서, 고 이동도 반도체 소스/드레인 스페이서는 추가로 1 내지 5 nm만큼 고농도로 도핑된 소스/드레인 영역을 스탠드-오프(stand-off)시킬 수 있다. 유효 채널 길이의 총 증가는 그러면 2 내지 10 nm이다. 따라서, 보다 짧은 게이트 길이(즉, Lg<Lg,2)에서도, finFET(101)는 finFET(102)의 유효 채널 길이보다 더 긴 유효 채널 길이를 가질 수 있다. 오프-상태 누설이 특정의 고 이동도 채널 재료에 대한 유효 채널 길이의 함수로서 어떻게 변하는지에 따라, finFET(102)는 따라서 finFET(102)의 오프-상태 누설과 비슷하거나 그보다 더 나은 오프-상태 누설을 나타낼 수 있다. 주목할 만한 점은, 고 이동도 재료를 사용하지 않는 경우, 보다 큰 유효 채널 길이와 연관된 저항의 증가는 전형적으로 트랜지스터 성능의 순 열화(net degradation)를 초래할 것이다. 측방 치수 축소는 따라서 실리콘 기반 디바이스에 대해 덜 유리할 것이며, 사실상 주어진 ft를 갖는 디바이스들의 보다 큰 밀도를 달성하기 위해 fmax를 감소시킨다. 그렇지만, 채널이 fmax가 보다 저속의 실리콘-채널형 디바이스와 동등한 수준으로 유지될 수 있게 하는 적당한 고 (정공) 이동도 재료(예컨대, Ge)로 되어 있으면 이러한 희생 없이 PMOS finFET(102)의 셀을 축소시키기 위해 유사한 방법이 적용될 수 있다.
실시예들에서, 비평면 반도체 보디(즉, 핀)의 횡방향 폭(transverse width)은 게이트 길이 Lg 내에서의 최소값으로부터 게이트 스택의 에지들을 넘어서 보디의 단부 부분들 내에서의 최대값까지 변한다. 예를 들어, 도 1에 예시된 바와 같이, finFET(101)는 게이트 금속(173) 아래에서 최소 횡방향 핀 폭 Wf,1을 갖는다. 핀 폭 Wf,1이 구현에 따라 달라질 수 있지만, 예시적인 실시예들에서, 20 nm 미만이고, 유리하게는 10 nm 미만이다. 적어도 측방 간격(131) 내에서의 핀 폭은 Wf,2이며, 이는 Wf,1보다 더 크다. Wf,1과 Wf,2 사이의 차이는 고 이동도 반도체 소스/드레인 스페이서를 나타낸다. 일부 유리한 실시예들에서, Wf,1과 Wf,2 사이의 차이는 고 이동도 반도체 소스/드레인 스페이서의 두께의 약 2배(예컨대, 2 내지 10 nm)를 나타낸다. 추가의 실시예들에서, finFET(101)의 최소 핀 폭은 finFET(102)의 핀 폭과 동일하다(즉, 역시 Wf,1임). 도 1에서 추가로 살펴본 바와 같이, 적어도 예시적인 실리콘 채널 실시예의 finFET(102)에서, 간격(131) 내에서의 횡방향 핀 폭은 Wf,1에서 일정하게 유지된다.
제1 고 이동도 재료의 핀은 기판 또는 일부 개재 재료 바로 위에 배치될 수 있다. 일부 예시적인 실시예들에서, 트랜지스터(101)는, 이하에서 추가로 기술되는 바와 같이, 제2 고 이동도 재료의 "서브-핀(sub-fin)" 상에 배치된 제1 고 이동도 재료를 추가로 포함하는 반도체 헤테로접합 핀(heterojunction fin)("헤테로-핀(hetero-fin)") 구조물(103)을 포함한다. 도 2a는 일부 실시예들에 따른, 도 1에 표시된 A-A' 평면을 따라 고 이동도 finFET(101)의 채널 영역 및 소스/드레인의 길이를 통한 단면도를 예시하고 있다. 헤테로-핀(103)은 제2 반도체 재료의 서브-핀(110) 상에 배치된 고 이동도 반도체 재료의 핀(120)을 포함한다. 상이한 조성의 2개의 재료들이 헤테로접합(135)을 형성한다. 서브-핀(110)이 디바이스 채널의 일부로서 역할하지 않는 예시적인 실시예들에서, 서브-핀(110)은 높은 전자 이동도를 갖는 재료로 되어 있을 필요가 없다. 일부 유리한 실시예들에서, 헤테로접합(135)이 서브-핀(110)을 통한 누설 전류를 감소시키는 데 유용한 핀(120)과 서브-핀(110) 사이의 전도 밴드 오프셋(conduction band offset)을 적어도 유발하는 밴드 갭 차분(bandgap differential)과 연관되도록, 서브-핀(110)은 적당한 조성의 제2 재료이다.
일부 실시예들에서, 서브-핀(110)과 핀(120) 각각은 주기율표의 III족 중의 적어도 하나의 원소(예컨대, Al, Ga, In 등)의 제1 서브-격자(sub-lattice) 및 주기율표의 V족 중의 적어도 하나의 원소(예컨대, N, P, As, Sb 등)의 제2 서브-격자를 갖는 단결정질이다. 서브-핀(110)과 핀(120) 각각은 주기율표의 III족 및 V족 중의 2개, 3개, 또는 심지어 4개의 원소들을, 각각, 포함하는 이원(binary), 삼원(ternary), 또는 사원(quaternary) III-V족 화합물 반도체일 수 있다.
핀(120)이 N-형 트랜지스터(101)의 디바이스 층이기 때문에, 이는 유리하게도, InGaAs, InP, InSb, 및 InAs - 이들로 제한되지 않음 - 와 같은, 높은 전자 이동도를 갖는 III-V족 재료이다. 일부 예시적인 InGaAs 핀 실시예들에서, In의 몰 분율(mole fraction)은 0.2 내지 0.8이다. 일부 유리한 실시예들에서, (게이트 유전체(172) 및 게이트 전극(173)을 포함하는) 게이트 스택의 바로 아래쪽에 배치된 핀(120)의 측방 채널 영역은 내인성 III-V족 재료(intrinsic III-V material)이고, 가장 높은 이동도를 위해 임의의 전기적 활성 불순물로 의도적으로 도핑되지 않는다. 대안의 실시예들에서, 예를 들어, 문턱 전압 Vt를 설정하기 위해, 공칭 배경 n-형 도펀트 레벨(nominal background n-type dopant level)이 측방 채널 영역 내에 존재할 수 있다.
서브-핀(110)은 유리하게도, GaAs, GaSb, GaAsSb, GaP, InAlAs, GaAsSb, AlAs, AlP, AlSb, 및 AlGaAs - 이들로 제한되지 않음 - 와 같은, 핀 재료에 대해 상당한 (예컨대, 전도) 밴드 오프셋을 갖는 III-Ⅴ족 재료이다. 일부 실시예들에서, 핀(120) 및 서브-핀(110)은 상보적 불순물 유형들로 되어 있다. 예를 들어, 핀(120)이 전자 다수 캐리어 채널(electron majority carrier channel)을 제공하는 경우, 서브-핀(110)은 p-형 불순물들(예컨대, Mg, Be 등)로 도핑될 수 있다.
핀(120)은 게이트 전극(173) 및 게이트 유전체(172) 아래쪽에 배치된(또는 그에 의해 커버된) 측방 채널 영역을 포함한다. 측방 채널 영역이 추가로 게이트 전극(173)의 대향하는 에지들에 인접한 유전체 측방 스페이서들(171) 아래쪽에 배치된다(또는 그에 의해 커버된다). 일부 실시예들에서, 고 이동도 반도체 스페이서는 측방 채널 영역과 동일한 반도체 재료를 포함한다. 이러한 실시예들에서, 측방 채널 영역과 반도체 스페이서 사이에 조성 계면(compositional interface)이 없을 수 있다. 대안의 실시예들에서, 고 이동도 반도체 스페이서는 측방 채널 영역과 상이한 반도체 재료를 포함한다.
도 2a는 고 이동도 반도체 스페이서가 측방 채널 영역과 동일한 반도체 재료를 포함하는 예시적인 실시예를 예시하고 있다. 파선 상자는 따라서 반도체 스페이서(130)를 표시한다. 고 이동도 반도체 스페이서가 측방 채널 영역과 상이한 반도체 재료를 포함하는 실시예들에서, 파선 상자 내의 재료 조성은 게이트 전극(173) 아래쪽과 상이할 것이다. 도시된 바와 같이, 반도체 스페이서(130)는 측방 채널 영역과 게이트 유전체(172)의 계면으로부터 수직으로 (예컨대, z-차원으로) 연장된다. 환언하면, 반도체 스페이서(130)는 고 이동도 반도체 스페이서 두께 Vs만큼 측방 채널 영역보다 더 큰 (하부 계면으로부터 수직인 방향으로 측정되는) 막 두께를 갖는다. 이에 따라, 유효 채널 길이 Leff,1은 측방 거리(예컨대, x-축을 따라 연장됨) 및, 측방 거리에 평행하지 않은(예컨대, 직교인), 수직 거리(예컨대, z-축을 따라 연장됨) 둘 다를 포함한다. 이하에서 추가로 살펴보는 바와 같이, 직교 채널 영역은 적어도 2개의 차원들로의 대칭적 채널 길이 연장을 위해 수직으로(예컨대, z-차원으로)도 측방으로(예컨대, y-차원으로)도 연장된다.
도 2a에 의해 추가로 예시된 일부 실시예들에서, 반도체 스페이서(130)가 측방 스페이서(171)의 외측 에지(outer edge)를 넘어서 수직으로 연장되는 것과 실질적으로 (즉 +/- 10%) 동일한 양만큼 반도체 스페이서(130)가 측면 스페이서(171)의 외측 에지를 넘어서 측방으로(예컨대, x-차원으로) 연장된다. 환언하면, 반도체 스페이서(130)는 z-차원으로도 x-차원으로도 Vs만큼 측방 스페이서(171)를 넘어서 연장된다. 이러한 실시예들에서, 최소 유효 채널 길이는 Leff,1과 적어도 동일하다. 예를 들어, Leff,2에 의해 표현되는 배타적 측방 캐리어 경로(exclusively lateral carrier path)조차도 Leff,1과 적어도 동일하다. 배타적 측방 캐리어 경로는, 예를 들어, 핀(120)의 길이방향 축(longitudinal axis)에서 발견될 수 있는 반면, 다른 경로들은 직교 성분을 포함할 수 있다. 유효 채널 길이는 따라서 (예컨대, 핀(120)과 교차하는 측방 스페이서(171)의 에지 상의 지점으로부터) 3개의 차원들로 대칭적으로 연장되는 반도체 스페이서(130)의 함수로서 핀(120)의 전류 전달 체적(current carrying volume) 전체에 걸쳐 실질적으로 동일하다.
일부 실시예들에서, 반도체 스페이서(130)는 측방 채널 영역과 동일한 재료 조성으로 되어 있다. 반도체 스페이서(130)가 기능적으로 핀(120)의 연속적이고 균질한 부분이도록, 격자(서브-격자) 조성 및 불순물 농도 둘 다가 유리하게도 동일하다. 일부 실시예들에서, 측방 채널 영역이 내인성(즉, 의도적 도핑 없음)인 경우, 반도체 스페이서(130)도 내인성이다. 예를 들어, 측방 채널 영역이 내인성 InGaAs인 경우, 반도체 스페이서(130)도 내인성 InGaAs일 수 있다. 일부 대안의 실시예들에서, 반도체 스페이서(130)는 핀(120)의 측방 채널 부분과 동일한 다수 격자 성분(majority lattice constituent)들을 갖지만 상이한 불순물 도핑을 갖는다. 예를 들어, 반도체 스페이서(130)는 핀(120)의 측방 채널 부분의 불순물 농도보다 더 높은 불순물 농도로 저농도로 n-형 도핑될(lightly doped n-type) 수 있다. 예를 들어, 측방 채널 영역이 내인성 InGaAs인 경우, 반도체 스페이서(130)도 저농도로 n-형 도핑된(lightly n-type doped) InGaAs일 수 있다. 일부 대안의 실시예들에서, 반도체 스페이서(130)는 핀(120)의 측방 채널 부분과 상이한 다수 격자 성분들을 갖지만 동일한 불순물 도핑을 갖는다. 예를 들어, 측방 채널 영역이 In의 제1 몰 분율이 0.2 내지 0.8인 내인성 InGaAs인 경우, 반도체 스페이서(130)는 In의 제2(상이한) 몰 분율이 0.2 내지 0.8인 내인성 InGaAs일 수 있다.
도 2a에 의해 나타내어진 일부 실시예들에서, 반도체 스페이서(130)는 측방 스페이서(171)를 랩어라운드한다. 측방 스페이서(171)는 임의의 유전체 재료일 수 있고, 게이트 전극(173)의 측벽과 접촉하거나, 도시된 바와 같이, 게이트 전극(173)의 측벽들을 커버하는 게이트 유전체(172)와 접촉할 수 있다. 측방 스페이서(171)의 측방 치수들은, 예를 들어, 0(반도체 스페이서(130)가 게이트 유전체(172)에 의해서만 게이트 전극(173)으로부터 분리되는 경우)과 10 nm 사이의 어디까지라도 변할 수 있다. 일부 예시적인 실시예들에서, 측방 스페이서(171)는 게이트 전극(173)과 반도체 스페이서(130) 사이에 3 내지 5 nm의 측방 간격을 제공한다. 전압 바이어싱된(voltage-biased) 게이트 전극과 반도체 스페이서(130)의 정전기 결합(electrostatic coupling)이 상당할 수 있고, 측방 스페이서들(171)의 치수들이 0으로 감소함에 따라 더욱 그러하게 된다. 이러한 실시예들에서, 원하는 유효 채널 길이를 획득하기 위해 Vs가 게이트 전극(173)의 z-높이에 접근할 수 있다.
도 2a에 의해 추가로 예시된 바와 같이, 재성장된 헤테로에피택셜 소스/드레인 영역(140)은 반도체 스페이서(130)와 계면을 형성(interface)한다. 일부 실시예들에서, 소스/드레인 영역(140)은, 콘택트 금속화물(150)과의 낮은 저항을 용이하게 하는 유리하게도 낮은 밴드 갭을 제공하기 위해, 핀(120)의 격자 성분들과는 상이한 격자 성분들을 갖는 III-V족 화합물 반도체를 포함한다. 제2 헤테로접합(136)은 따라서 소스/드레인 영역(140)과 반도체 스페이서(130) 사이에 존재한다. 헤테로에피택셜 소스/드레인 영역(140)은, InAs - 이들로 제한되지 않음 - 와 같은, 핀(120)에의 옴 접촉(ohmic contact)에 적당한 임의의 재료로 되어 있을 수 있다. 일부 실시예들에서, 소스/드레인 재료(140)는 단일 결정질(single-crystalline)이다. 소스/드레인 영역(140)은 유리하게도 고농도로 도핑된다(예컨대, InAs 실시예들에서 n-형). 도 2a에 도시된 바와 같이, 비록 콘택트 금속화물이 얼마간 오정렬되더라도, 금속화물(150)이 반도체 스페이서(130)보다는 소스/드레인 영역(140)과 계면을 형성하도록, 소스/드레인 영역(140)이 반도체 스페이서(130)를 커버한다. 소스/드레인 영역(140)의 z-높이에 따라, 반도체 스페이서(130)는, 게이트 스택에 가까이 근접하여 상당한 전류를 전달할 것으로 예상될 수 있는, 얼마간의 소스/드레인 재료에 의해 커버될 수 있다.
도 2a에 의해 나타내어진 일부 실시예들에서, 소스/드레인 영역(140)은 단지 하나의 헤테로접합(136)을 형성한다. 핀(120)이 서브-핀(110)의 길이 전체에 걸쳐 연장되기 때문에, 서브-핀(110)과의 제2 헤테로접합이 형성되지 않는다. 이하에서 더 기술되는 바와 같이, 소스/드레인 영역(140)과 서브-핀(110) 사이에 배치된 핀(120)의 영역은 반도체 스페이서(130)를 형성하는 데 이용되는 기법을 나타낸다. 일부 예시적인 실시예들에서, 소스/드레인 영역(140)과 서브-핀(110) 사이에 배치된 핀(120)의 영역의 두께는 고 이동도 반도체 스페이서 두께 Vs와 실질적으로(즉, +/- 10%) 동일하다. 이하에서 추가로 기술되는 바와 같이, 반도체 스페이서 두께 Vs에 대한 이러한 관계는 반도체 스페이서(130)를 형성하는 데 이용되는 재성장(re-growth) 기법을 나타낸다. 반도체 스페이서(130)를 형성하는 데 이용되는 기법을 나타내는 것 이외에, 소스/드레인 영역(140)과 서브-핀(110) 사이에 핀(120)이 존재하는 것은 유리한 밴드 갭 오프셋들을 제공하여, 소스/드레인 영역(140)과 서브-핀(110) 사이의 누설을 감소시킬 수 있다. 소스/드레인 영역(140)과 서브-핀(110) 사이에 핀(120)이 존재하는 것은 또한 고농도로 도핑된 소스/드레인 영역(140)과 서브-핀(110) 사이에 유리한 세트백(setback)을 제공하여, 그렇지 않았으면 소스/드레인 영역(140)과 서브-핀(110) 사이의 누설 전류를 증가시킬 수 있는 n-형 도펀트들의 서브-핀(110) 내로의 확산을 감소시킬 수 있다.
도 2b는 일부 실시예들에 따른, 도 1에 표시된 B-B' 평면을 따라 헤테로-핀 폭을 통한 단면도를 예시하고 있다. B-B' 평면은 헤테로접합(136)(도 2a)이 횡방향 핀 폭 Wf,2에 걸쳐 핀(120)과 계면을 형성하는 곳의 근방에서 고 이동도 반도체 스페이서(130) 내의 finFET(101)의 소스/드레인 영역(140)을 통과한다. 도 2b에 추가로 예시된 바와 같이, 반도체 스페이서 두께 Vs는 핀 z-높이 Hf 전체를 따라 핀(120)의 연장부를 표시하는 파선으로서 보일 수 있다. 이와 달리, 반도체 스페이서 두께 Vs가 서브-핀 격리부(sub-fin isolation)(115) 내에 매립된 대부분의 서브-핀(110)에 실질적으로 존재하지 않는다. 서브-핀 격리부(115)는 인접한 서브-핀들 사이에 전기적 격리를 제공하기에 적당한 임의의 비정질 재료일 수 있다. 일부 예시적인 실시예들에서, 서브-핀 격리부(115)는 실리콘 이산화물이다. 로우-k 재료들을 비롯한, 다른 공지된 유전체 재료들이 또한 이용될 수 있다. 실시예들이 이 점에서 제한되지 않지만, 다른 예시적인 재료들은 탄소 도핑된 산화물들, 실록산 유도체(siloxane derivative)들 등을 포함한다.
도 2b에서 추가로 살펴본 바와 같이, 반도체 스페이서(130)의 코너 부분은 Vs와 적어도 동일한 핀 폭 Wf,1보다 더 큰 코너 두께(221)를 갖는다. 예시적인 실시예들에서, 코너 두께(221)는 Vs보다 상당히(예컨대, 적어도 20%) 더 크다. 주목할 만한 점은, 코너 두께(221)가 반도체 스페이서(130)를 형성하는 데 이용되는 기법을 나타낸다는 것이다. 이하에서 추가로 기술되는 바와 같이, 반도체 스페이서(130)가 핀(120)의 과성장(즉, 핀 폭 Wf,1을 정의하는 핀(120)의 표면들 상에서의 에피택셜 성장)인 예시적인 실시예들에서, 가속된 에피택셜 코너 성장은 핀(120)의 코너들에서의 유효 채널 길이가 다른 곳에서보다 그다지 더 짧지 않고 실제로는 더 길(예컨대, 코너 두께(221) > Vs일) 가능성이 있도록 보장하여, 그렇지 않았으면 전류 과밀 효과(current crowding effect)를 경험할 수 있는 이 위치들에서 전류 밀도를 감소시킨다.
도 2c는 일부 실시예들에 따른, 도 1에 도시된 C-C' 평면을 따라 고 이동도 finFET(101)의 측방 채널 영역 내의 핀 폭을 통한 단면도를 예시하고 있다. 예시된 바와 같이, 금속-절연체 게이트 스택은 게이트 유전체 재료(172) 및 게이트 전극 재료(173)를 포함한다. 임의의 공지된 게이트 스택 재료들이 이용될 수 있지만, 하나의 예시적인 실시예에서, 9 이상의 벌크 상대 유전 상수(bulk relative dielectric constant)를 갖는 하이-k 재료가, 핀(120)의 조성에 적당한 일함수(work function)를 갖는 게이트 금속과 함께, 게이트 유전체로서 이용된다. 도 2c에 의해 예시된 예시적인 실시예들에서, 게이트 유전체(172)는 횡방향 핀 폭 Wf,1을 정의하는 핀(120)의 측벽들 바로 위에 배치된다. 도 2b에 대해 앞서 살펴본 바와 같이, 도 2c에 의해 예시된 측방 채널 영역 내의 핀(120)의 "코너들"은 반도체 스페이서(130)(도 2b)를 형성하기 위해 이용되는 기법을 나타낸다. 예를 들어, 측방 채널 영역 내에서 폭 Wf,2의 핀을 폭 Wf,1에 이르기까지 감소시키기 위해 게이트 리세스 에칭(gate recess etch)이 수행되면, 도 2에 예시된 핀(120)의 프로파일은 도 2b의 프로파일에 나타낸 것보다 훨씬 더 많은 코너 침식(corner erosion)을 나타낼 것이다. 에피택셜 성장이 코너들에서 가속되는 것처럼, 피처(feature)의 바깥쪽 코너(outside corner)들에서의 보다 큰 입체각(solid angle)은 또한 리세스 에칭 메커니즘들을 가속시킨다.
주목할 만한 점은, finFET(101)와 관련하여 앞서 기술된 아키텍처 요소들이 매우 다양한 다른 finFET 아키텍처들에 적용될 수 있다. 예를 들어, 도 3a 내지 도 3c는 일부 대안의 실시예들에 따른, finFET(201)를 도시하고 있다. finFET(201)는 finFET(101)에 대해 도 1에 예시된 바와 실질적으로 동일한 레이아웃을 갖는다. 그렇지만, finFET(201)는 전체-높이 핀(full-height fin)(120) 위쪽에 배치된 융기된 소스/드레인 영역(raised source/drain region)(140)을 이용한다. 추가의 예로서, 도 4a 내지 도 4c는 finFET(101)에 대해 도 1에 예시된 바와 실질적으로 동일한 레이아웃을 갖는 finFET(301)를 도시하고 있다. 그렇지만, finFET(301)는 서브-핀의 측벽들을 랩어라운드하는 고 이동도 채널을 갖는다. 또 다른 예로서, 도 5는 finFET(101)에 대해 도 1에 예시된 바와 실질적으로 동일한 레이아웃을 갖는 나노와이어 FET(401)를 도시하고 있다. 그렇지만, 나노와이어 FET(401)는 고 이동도 채널 재료를 완전히 랩어라운드하는 게이트 스택 및 소스/드레인 영역을 갖는다.
도 3a는 일부 대안의 실시예들에 따른, 도 1에 도시된 A-A' 평면을 통한 finFET(201)의 단면도를 예시하고 있다. 도 3b는 일부 대안의 실시예들에 따른, 도 1에 도시된 B-B' 평면을 통한 finFET(201)의 단면도를 예시하고 있다. 마찬가지로, 도 3c는 일부 대안의 실시예들에 따른, 도 1에 도시된 C-C 평면을 통한 finFET(201)의 단면도를 예시하고 있다. 먼저 도 3a를 참조하면, 서브-핀(110) 및 핀(120)은 finFET(101)와 관련하여 앞서 논의된 특성들 중 임의의 것을 가질 수 있다. 반도체 스페이서(130)와 연관된 재료 두께 Vs(도 3b)는 융기된 소스/드레인 영역(140)을 스탠드-오프시킨다. 소스/드레인 영역(140)은 다시 말하지만 finFET(101)와 관련하여 앞서 기술된 특성들 중 임의의 것(예컨대, 헤테로에피택셜 고농도로 도핑된(highly-doped) 협폭 밴드 갭 재료)을 가질 수 있다. 소스/드레인 영역(140)은, 도 3b에 의해 추가로 예시된 바와 같이, 핀(120)의 단부 부분들 주위에 셸(shell)을 형성한다. 측방 스페이서(171)를 넘어서 핀(120)의 z-높이가 일정하기 때문에(즉, 소스/드레인 영역(140)이 핀(120)의 어떤 부분도 대체하지 않기 때문에), 도 3b에 예시된 프로파일은 소스/드레인 콘택트 길이 전체에 걸쳐 적용가능하다. 최소 유효 게이트 길이 Leff는 따라서 Vs(Vs의 두 배)만큼 증가된다. 대부분의 소스/드레인 전류가 도 3c에 예시된 측방 채널 부분의 외피(outer skin) 내에서 전달되는 실시예들에서, 최소 유효 게이트 길이 Leff는 보다 긴 유효 채널 길이를 갖는 핀(120)의 길이방향 축에 보다 가까운 캐리어 경로들에서 우세할 것이다.
도 4a는 일부 대안의 실시예들에 따른, 도 1에 도시된 A-A' 평면을 통한 finFET(301)의 단면도를 예시하고 있다. 도 4b는 일부 대안의 실시예들에 따른, 도 1에 도시된 B-B' 평면을 통한 finFET(301)의 단면도를 예시하고 있다. 마찬가지로, 도 4c는 일부 대안의 실시예들에 따른, 도 1에 도시된 C-C 평면을 통한 finFET(301)의 단면도를 예시하고 있다. 먼저 도 4a를 참조하면, 서브-핀(110) 및 핀(120)은 finFET(101)와 관련하여 앞서 논의된 특성들 중 임의의 것을 가질 수 있다. 반도체 스페이서(130)와 연관된 막 두께 Vs(도 4b)는 다시 말하지만 융기된 소스/드레인 영역(140)을 스탠드-오프시킨다. 소스/드레인 영역(140)은 finFET(101)와 관련하여 앞서 기술된 특성들 중 임의의 것(예컨대, 헤테로에피택셜 고농도로 도핑된 협폭 밴드 갭 재료)을 가질 수 있다. finFET(301)에서, 핀(120)은 핀 높이 Hf 거의 전체에 걸쳐 연장되는 서브-핀(110)을 클래딩(clad)하거나 그 주위에 셸을 형성한다. 이 아키텍처에서, 헤테로-핀(103)은 2개의 재료들(110, 120)의 준방사상 적층(semi-radial stacking)을 포함한다. 차원들에 따라, finFET(101)는 단일 게이트형 표면 채널 디바이스(single-gated surface channel device) 또는 이중 게이트형 채널 디바이스(double-gated channel device)로서 동작할 수 있다. 도 4b 및 도 4c에 도시된 바와 같이, 헤테로-핀(103)의 소스/드레인 단부들과 측방 채널 부분 사이의 차이는 클래딩 두께의 변동으로부터 발생한다(예컨대, 클래딩 두께가 소스/드레인 단부들에서 Vs만큼 증가한다).
도 5는 일부 실시예들에 따른, 도 1에 도시된 A-A' 평면을 통한 나노와이어 FET(401)의 단면도를 예시하고 있다. 도시된 바와 같이, 반도체 스페이서(130)는 핀(120)의 길이방향 축 CL을 중심으로 실질적으로 대칭이다. 이 예시적인 실시예에서, 게이트 스택 재료들, 소스/드레인(140), 및 콘택트 금속화물(150)로 완전히 대체된 서브-핀이 존재하지 않는다. 반도체 스페이서(130)가 측방 채널 영역의 반경방향 치수(radial dimension)보다 더 큰 반경방향 치수를 갖는 경우, 나노와이어 FET(401)의 채널이 측방 게이트 길이 Lg를 따라 사실상 네킹(neck)되어, 소스/드레인 전류가 핀(120)을 통해 반경방향으로는 물론 길이방향으로 흐르게 한다.
이상의 아키텍처들에 따른 고 이동도 finFET들이 각종의 기법들 및 처리 챔버 구성들을 적용하는 각종의 방법들에 의해 제조될 수 있다. 도 6은 일부 실시예들에 따른, 고 이동도 반도체 스페이서를 갖는 고 이동도 finFET를 제조하는 예시적인 방법(601)을 예시하는 흐름도이다. 도 7a, 도 7b, 도 7c, 도 7d, 도 7e, 및 도 7f는 일부 실시예들에 따른, 방법(601)이 수행될 때 나타나는 finFET(101)의 A-A' 평면을 따른 단면도들을 예시하고 있다. 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 및 도 8f는 일부 실시예들에 따른, 도 6에 예시된 방법이 수행될 때 나타나는 finFET(101)의 B-B' 평면을 따른 단면도들을 예시하고 있다.
먼저 도 6을 참조하면, 방법(601)은 고 이동도 재료의 핀이 형성되는 동작(610)에서 시작한다. 일부 실시예들에서, III-V족 헤테로접합 핀들이, 예를 들어, 복수의 시딩 표면 영역(seeding surface region)들을 갖는 실리콘 기판 위쪽에 III-V족 재료의 수많은 아일랜드(island)들을 에피택셜적으로 성장시키는 것에 의해 제조된다. 일부 이러한 실시예들에서, ART(aspect ratio trapping)를 실시하고 헤테로에피택셜 핀 재료에서 용인가능한 결정 품질(crystal quality)을 달성하기 위해, 시딩 표면 영역들이 고 종횡비(high aspect ratio) 측벽들에 의해 둘러싸여 있다. ART 기법은 국부 애디티브 헤테로에피택셜 핀 제조(local additive heteroepitaxial fin fabrication)의 일 예이며, 이는 다양한 헤테로접합들에 걸친 열적 부정합(thermal mismatch)의 영향들을 유리하게도 감소시킬 수 있다. 대안의 실시예들에서, 블랭킷 III-V족 막 스택(blanket III-V film stack)이 기판의 가공면 전체 위쪽에 성장되거나 그에게로 전사(transfer)되거나 기판에게로 전사되는 종래의 서브트랙티브 기법(subtractive technique)이 이용될 수 있다. 그 블랭킷 막 스택은 이어서 이와 유사하게 방법(601)의 후속 동작들에 따라 핀 구조물들로 에칭된다.
도 7a 및 도 8a에 의해 예시된 예시적인 실시예들에서, 동작(610)의 완료 시에, 헤테로-핀(103)이 기판(105) 상에 배치되고, 핀(120)의 적어도 일부분은 둘러싸는 서브-핀 격리부(115)를 넘어서 z-높이 Hf만큼 연장된다. 일부 실시예들에서, z-높이 Hf는 헤테로-핀(103) 주위로부터 미리 결정된 양의 서브-핀 격리 재료(115)를 리세스 에칭하는 것에 의해 정의된다. z-높이 Hf는 리세스 에칭의 정도에 따라 달라질 수 있고, 어쩌면 서브-핀(110)의 측벽들을 노출시킨다. 대안의 실시예들에서, 서브-핀 격리부(115)의 상부 표면이 서브-핀(110)과 핀(120) 사이의 헤테로접합과 동일한 높이에 있도록 보장하기 위해 정지 층(stop layer)이 이용될 수 있다. 이 시점에서, 횡방향 핀 폭 Wf,1은 핀(120)의 길이방향 길이(longitudinal length) 전체를 따라 실질적으로 일정하다.
도 6으로 돌아가서, 방법(601)은 FET 채널 영역으로 되는 고 이동도 핀의 일부분을 보호하기 위해 채널 마스크가 패터닝되는 동작(620)에서 계속된다. 임의의 공지된 마스킹 기법 및 재료(들)가 동작(620)에서 이용될 수 있지만, 일부 실시예들에서, 채널 마스크는 "게이트-라스트(gate-last)" finFET 제조 흐름에서 대체될 때까지 다수의 공정들을 통해 유지되는 게이트 맨드릴(gate mandrel)이다. 이러한 실시예들은 유리하게도 실리콘-채널형 finFET 제조와 호환될 수 있으며, 예를 들어 PMOS 트랜지스터들이 기판의 다른 영역들(도시되지 않음)에 동시에 제조될 수 있게 한다.
도 7b 및 도 8b에 예시된 예시적인 실시예에서, 희생 게이트(770)가 헤테로-핀(103)의 일부분 위쪽에 형성된다. 핀(120)의 적어도 2개의 대향하는 측벽들 상에 희생 게이트(770)를 형성하기 위해 임의의 공지된 희생 게이트 구조물 및 제조 기법들이 동작(620)에서 이용될 수 있다. 희생 게이트(770)는, 핀(120)의 채널 영역 위쪽에 연장되고 서브-핀 격리부(115) 상에 랜딩(land)하는, 희생 재료의 스트라이프(stripe)로 패터닝된다. 헤테로-핀(103)의 다른 부분들은 노출된다. 도 7b에 의해 나타내어진 추가 실시예들에서, 채널 마스크는 희생 게이트(770)에 인접한 유전체 측방 측벽 스페이서(dielectric lateral sidewall spacer)(171)를 추가로 포함한다. 후속 처리를 희생 게이트(770)로부터 측방으로 스탠드-오프시키기 위해, 임의의 종래의 자기 정렬 측방 스페이서 공정(self-aligned lateral spacer process)이 동작(620)에서 이용될 수 있다. 예를 들어, 유전체(예컨대, 실리콘 이산화물 및/또는 실리콘 질화물)는 헤테로-핀 위쪽에 그리고 채널 마스크 위쪽에 컨포멀하게(conformally) 퇴적될 수 있다. 토포그래피(topography)의 에지에서를 제외하고 유전체를 제거하기 위해 비등방성 에칭(anisotropic etch)이 이어서 이용된다.
도 6으로 돌아가서, 방법(601)은 고 이동도 재료가 채널 마스크 또는 서브-핀 격리부에 의해 보호되지 않는 핀의 표면들 상에 에피택셜적으로 성장되는 동작(630)에서 계속된다. 이 고 이동도 재료는 핀과 동일하거나 상이한 조성으로 되어 있을 수 있다. 이에 따라, 후속하여 형성된 소스/드레인 영역들을 고 이동도 반도체 재료로 적절히 스탠드-오프시키기 위해, 노출된 핀 부분들의 특징들 및 과성장 공정의 특성들 둘 다가 이용될 수 있다. 일부 실시예들에서, 고 이동도 스페이서 재료가, 스페이서를 위해 에피택셜적으로 성장된 재료가 훨씬 더 낮은 인-시츄 도핑(in-situ doping)으로 성장된다는 것을 제외하고는, 실질적으로 소스/드레인 영역들의 과성장으로서 성장된다. 일부 실시예들에서, 과성장된 재료는, 동일한 (낮은) 불순물 도펀트 농도를 포함하거나 시딩 핀 재료보다 어쩌면 약간 더 높은 불순물 농도를 갖는, 핀의 결정질 시딩 표면들의 조성과 동일한 조성을 갖는다.
디바이스 채널(예컨대, 벌크 핀, 클래딩 등) 및 소스/드레인(예컨대, 대체된, 융기된 등)의 아키텍처에 따라, 채널 마스크 또는 서브-핀 격리부에 의해 보호되지 않는 핀의 부분들이 고 이동도 스페이서의 에피택셜적 과성장에 앞서 리세스 에칭될 수 있다. 도 7b에 의해 예시된 예에서, 채널 마스크 또는 서브-핀 격리부(115)에 의해 보호되지 않는 핀(120)의 부분들이 리세스 에칭된다. 이 리세스 에칭은 측방 스페이서(171)를 어떤 미리 결정된 양만큼 언더컷할 수 있거나 그렇지 않을 수 있다. 결정학적 습식 에칭제(crystallographic wet etchant)가 이용될 수 있거나, 예를 들어, 저 손상, 화학적 건식 에칭제가 이용될 수 있다. 일부 실시예들에서, 핀(120)은 서브-핀(110)에 대해 선택적으로 리세스 에칭된다. 핀(120) 및/또는 서브-핀(110)의 표면들이 에피택셜 성장을 시딩할 준비가 되었으면, 핀(120)의 고 이동도 재료가 재성장된다.
도 7c에 추가로 예시된 바와 같이, 예를 들어, MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), HVPE(hydride vapor phase epitaxy) 등 중 임의의 것에 의해, 고 이동도 반도체 스페이서(130)가 성장된다. 에피택셜 재료(예컨대, InGaAs 또는 다른 III-V족 재료)는 내인성(즉, 의도적으로 인-시츄 도핑되지 않음)일 수 있다. 도 7c에 예시된 바와 같이, 과성장은 측방 스페이서(171)를 랩어라운드하여, 유효 핀 높이 Hf를 Vs의 양만큼 증가시키고 핀 폭 Wf,1을 Wf,2로 증가시킨다.
대안의 실시예들에서, 핀(120)의 리세스 에칭이 동작(630)에서 수행되지 않고, 그 대신에 유효 핀 높이 Hf를 두께 Vs만큼 증가시키고 핀 폭 Wf,1을 Wf,2로 증가시키기 위해 고 이동도 반도체 스페이서(130)가 핀(120)의 측벽들 상에만 과성장된다.
고 이동도 재료의 과성장의 완료 시에, 방법(601)은 소스/드레인 영역들이 형성되는 동작(640)으로 진행한다. 동작(640)의 일부 실시예들에서, 동작(630)에서 개시된 핀(120)의 에피택셜적 재성장 및/또는 과성장이 계속된다. 그렇지만, 실질적으로 도핑되지 않는 것이 아니라, 고농도로 도핑된 반도체가 성장된다. 추가의 실시예들에서, 핀(120)의 조성과 상이한 조성의 고농도로 도핑된 III-V족 반도체가 반도체 스페이서(130)의 시딩 표면들로부터 헤테로에피택셜적으로(heteroepitaxially) 성장된다. 임의의 공지된 에피택셜 소스/드레인 재성장 기법이 이용될 수 있다. 도 7d 및 도 8d에 추가로 예시된 예시적인 실시예들에서, 단일 결정질 헤테로에피택셜 소스/드레인 영역(140)이 이어서 임의의 공지된 기법에 의해 성장된다. 이 재료(예컨대, InAs 또는 다른 III-V족 재료)는 고농도로 인-시츄 도핑될(heavily in-situ doped) 수 있다(예컨대, n-형).
도 6으로 돌아가서, 방법(601)은 채널 마스크가 영구적 게이트 스택(permanent gate stack)으로 대체되는 동작(650)에서 계속된다. 방법(601)은 이어서 동작(660)에서 수행되는 임의의 적당한 콘택트 금속화물 및 백엔드 처리에 의해 실질적으로 완료된다. 도 7e 및 도 7e에 추가로 예시된 예시적인 실시예에서, 희생 게이트(770)의 상부를 노출시키기 위해 finFET 격리부(180)가 퇴적되고 평탄화된다. 희생 게이트(770)가 격리부(180)에 대해 선택적으로 제거됨으로써, 핀(120)의 측방 채널 영역을 노출시킨다. 이 시점에서, 직교 채널 컴포넌트(orthogonal channel component)를 추가로 증가시키기 위해 임의의 게이트 채널 리세스 에칭이 수행된다. 이러한 게이트 리세스를 위해, 핀(120)의 적어도 2개의 측벽들이 에치백(etch back)된다(예컨대, 1 내지 3 nm). 주목할 만한 점은, 이러한 리세스 에칭이 에피택셜 재성장 동작(630)만큼 제어가능하지 않을 수 있고, 따라서 재성장 동작이 원하는 소스/드레인 스페이서 거리(즉, Vs)를 달성한다면 회피될 수 있다는 것이다.
임의적인 채널(게이트) 리세스 에칭 이후에, 게이트 유전체(172) 및 게이트 전극(173)을 포함하는 영구적 게이트 스택이, 도 7f 및 도 8f에 도시된 바와 같이, 핀 구조물들의 적어도 2개의 측벽들 위쪽에 형성된다. 임의의 공지된 게이트 스택 재료들이 이용될 수 있지만, 하나의 예시적인 실시예에서, 하이-k 유전체 재료가 핀(120)의 III-V족 조성에 적당한 일함수를 갖는 금속 게이트 전극과 함께 퇴적된다. 도 7f 및 도 8f에 추가로 예시된 바와 같이, 소스/드레인 콘택트 금속화물(150)이 임의의 공지된 기법에 의해 형성된다. finFET(101)는 그러면 실질적으로 도 1 및 도 2a 내지 도 2c에서 소개된 바와 같다.
도 9는, 예를 들어, 본원의 다른 곳에서 기술되는 바와 같이, 고 이동도 반도체 스페이서를 갖는 III-V족 finFET들을 포함하는 SoC를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시하고 있다. 서버 머신(906)은, 예시적인 실시예에서, 패키징된 모놀리식 SoC(950)를 포함하는, 예를 들어, 랙(rack) 내에 배치되고 전자 데이터 처리를 위해 서로 네트워크로 연결된 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(905)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(905)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 디스플레이 화면(예컨대, 용량성, 유도성, 저항성, 또는 광학 터치스크린), 칩 레벨 또는 패키지 레벨 집적 시스템(910), 및 배터리(915)를 포함할 수 있다.
확대도(expanded view)(920)에 예시된 집적 시스템(910) 내에 배치되든 서버 머신(906) 내의 독립형 패키징된 칩(stand-alone packaged chip)으로서 배치되든 간에, 패키징된 모놀리식 SoC(950)는, 예를 들어 본원의 다른 곳에서 기술된 바와 같은, 고 이동도 반도체 스페이서를 갖는 적어도 하나의 헤테로에피택셜 III-V족 n-형 트랜지스터를 포함하는 메모리 블록(예컨대, RAM), 프로세서 블록(예컨대, 마이크로프로세서, 멀티코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 SoC(950)는, PMIC(power management integrated circuit)(930), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는(예컨대, 디지털 기저대역을 포함하고, 아날로그 프런트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 추가로 포함함) RF(무선) 집적 회로(RFIC)(925), 및 제어기(935) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(interposer)(960)에 추가로 결합될 수 있다.
기능적으로, PMIC(930)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있고, 따라서 배터리(915)에 결합된 입력 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(925)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 4G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하기 위해 안테나(도시되지 않음)에 결합된 출력을 갖는다. 대안의 구현들에서, 이 보드 레벨 모듈들 각각은 개별 IC들 상에 집적되거나 모놀리식 SoC(950) 내에 집적될 수 있다.
도 10은 본 발명의 일 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다. 컴퓨팅 디바이스(1000)는, 예를 들어, 플랫폼 (905) 또는 서버 머신(906) 내에서 발견될 수 있다. 디바이스(1000)는, 예를 들어 본원의 다른 곳에서 기술된 바와 같은, 고 이동도 반도체 스페이서를 갖는 적어도 하나의 III-V족 finFET를 추가로 포함할 수 있는, 프로세서(1004)(예컨대, 애플리케이션 프로세서) - 이들로 제한되지 않음 - 와 같은, 다수의 컴포넌트들을 호스팅하는 마더보드(1002)를 추가로 포함한다. 프로세서(1004)는 마더보드(1002)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(804)는 프로세서(10904) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, "프로세서" 또는 "마이크로프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(1006)이 또한 마더보드(1002)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가의 구현들에서, 통신 칩들(1006)은 프로세서(1004)의 일부일 수 있다. 그의 적용분야들에 따라, 컴퓨팅 디바이스(1000)는 마더보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, SSD(solid-state drive), CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스 - 이들로 제한되지 않음 - 를 포함한다.
통신 칩들(1006)은 컴퓨팅 디바이스(1000)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그의 파생어들은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 관련 디바이스들이 어떤 와이어(wire)들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 관련 디바이스들이 그렇지 않을 수 있다. 통신 칩들(1006)은 본원의 다른 곳에서 기술된 것들 -이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(1000)는 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩은, Wi-Fi 및 블루투스와 같은, 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩은, GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은, 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
본원에 기재된 특정의 특징들이 다양한 구현들을 참조하여 기술되어 있지만, 이 설명이 제한적인 의미로 해석되어서는 안된다. 따라서, 본원에 기술되는 구현들의 다양한 수정들은 물론, 본 개시내용이 관련되어 있는 기술분야의 통상의 기술자에게는 명백한, 다른 구현들이 본 개시내용의 사상 및 범주 내에 속하는 것으로 간주된다.
본 발명이 그와 같이 기술된 실시예들로 제한되지 않고 첨부된 청구항들의 범주를 벗어남이 없이 수정 및 변경하여 실시될 수 있다는 것이 인식될 것이다. 예를 들어, 이상의 실시예들은 이하에서 추가로 제공되는 바와 같은 특징들의 특정 조합들을 포함할 수 있다.
하나 이상의 제1 실시예들에서, 모놀리식 트랜지스터는 기판 위쪽에 배치된 제1 반도체 재료의 핀을 포함한다. 게이트 스택은 핀의 측방 채널 영역 위쪽에 배치된다. 한 쌍의 반도체 소스/드레인 영역들은 게이트 측벽 스페이서에 의해 게이트 스택으로부터 측방으로 이격되고, 측방 채널 영역으로부터 소스/드레인 영역들보다 더 낮은 불순물 농도를 갖는 반도체 재료의 두께만큼 수직으로 이격된다.
제1 실시예들 중 적어도 하나의 실시예에서, 소스/드레인 영역들은 측방 채널 영역으로부터 제1 반도체 재료의 두께만큼 수직으로 이격되고, 제1 반도체는 실리콘의 캐리어 이동도보다 더 큰 캐리어 이동도를 갖는다.
바로 위의 실시예에서, 기판으로부터 게이트 측벽 스페이서를 넘어선 핀의 제1 높이는 측방 채널 영역 내의 핀의 제2 높이보다 더 크고, 게이트 측벽 스페이서를 넘어선 핀의 제1 폭은 측방 채널 영역 내의 핀의 제2 폭보다 더 크다.
바로 위의 실시예에서, 핀의 제1 폭은 핀의 제2 폭보다 제1 높이와 제2 높이 사이의 차이의 2배만큼 더 크다.
제1 실시예들 중 적어도 하나의 실시예에서, 제1 반도체 재료는 제2 III-Ⅴ족 화합물 반도체의 서브-핀 상에 배치된 제1 III-Ⅴ족 화합물 반도체 재료의 핀을 포함한다. 한 쌍의 소스/드레인 영역들은 제1 III-Ⅴ족 화합물 반도체 재료와 접촉하는 제3 III-Ⅴ족 화합물 반도체 재료를 추가로 포함한다. 제3 III-Ⅴ족 화합물 반도체는 제1 III-Ⅴ족 화합물 반도체 재료에 의해 제2 III-Ⅴ족 화합물 반도체 재료로부터 분리된다.
제1 실시예들 중 적어도 하나의 실시예에서, 기판은 실리콘이고, 제1 반도체 재료는 InGaAs, InAs, InP, 및 InSb로 이루어진 그룹 중에서 선택된다.
바로 위의 실시예들 중 적어도 하나의 실시예에서, 제1 반도체 재료는 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, GaAs, 및 AlGaAs로 이루어진 그룹 중에서 선택된 제2 III-Ⅴ족 화합물 반도체의 서브-핀 상에 배치된 제1 III-Ⅴ족 화합물 반도체 재료의 핀을 포함한다.
제1 실시예들 중 적어도 하나의 실시예에서, 소스/드레인 영역들을 측방 채널 영역으로부터 수직으로 이격시키는 반도체 재료의 두께는 측방 채널 영역과 동일한 불순물 도펀트 농도를 갖는다. 게이트 측벽 스페이서는 게이트 스택의 게이트 절연체를 포함하고, 게이트 측벽 스페이서는 게이트 스택의 금속 게이트 전극의 측벽을, 소스/드레인 영역들을 측방 채널 영역으로부터 수직으로 이격시키는 반도체 재료의 상부 표면으로부터 분리시킨다.
하나 이상의 제2 실시예에서, CMOS 집적 회로(IC)는 실리콘 기판, 기판의 제1 영역 위쪽에 배치된 n-형 III-V족-채널형 finFET(fin field effect transistor), 및 기판의 제2 영역 위쪽에 배치된 p-형 실리콘-채널형 finFET를 포함한다. III-V족 finFET는 제1 III-V족 화합물 반도체 재료의 핀, 제1 III-V족 화합물 반도체 재료의 측방 채널 영역 위쪽에 배치된 금속-절연체 게이트 스택 및 게이트 스택 측벽 스페이서, 그리고 게이트 측벽 스페이서에 의해 게이트 스택으로부터 측방으로 이격되고, 측방 채널 영역으로부터 소스/드레인 영역들보다 더 낮은 불순물 농도를 갖는 반도체 재료의 두께만큼 수직으로 이격된 한 쌍의 반도체 소스/드레인 영역들을 포함한다.
제2 실시예들 중 적어도 하나의 실시예에서, 소스/드레인 영역들은 측방 채널 영역으로부터 제1 반도체 재료의 두께만큼 수직으로 이격된다. 제1 반도체는 실리콘의 캐리어 이동도보다 더 큰 캐리어 이동도를 갖는다. 게이트 측벽 스페이서를 넘어선 핀의 제1 높이는 측방 채널 영역 내의 핀의 제2 높이보다 더 크고, 게이트 측벽 스페이서를 넘어선 핀의 제1 폭은 측방 채널 영역 내의 핀의 제2 폭보다 더 크며, p-형 finFET는 제2 폭과 동일한 폭의 핀을 포함한다.
제2 실시예들 중 적어도 하나의 실시예에서, n-형 finFET와 연관된 게이트 길이는 p-형 finFET와 연관된 대응하는 게이트 길이보다 더 작다. n-형 finFET의 유효 채널 길이와 게이트 길이 사이의 차이는 p-형 finFET의 유효 채널 길이의 차이보다 더 크다.
제2 실시예들 중 적어도 하나의 실시예에서, n-형 finFET에 의해 점유되는 기판 면적은 p-형 finFET에 의해 점유되는 기판 면적보다 더 작다.
제2 실시예들 중 적어도 하나의 실시예에서, 제1 반도체 재료는 InGaAs, InAs, InP, 및 InSb로 이루어진 그룹 중에서 선택된다. 핀은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, GaAs, 및 AlGaAs로 이루어진 그룹 중에서 선택된 제2 III-Ⅴ족 화합물 반도체 재료의 서브-핀 상에 배치된다.
하나 이상의 제3 실시예에서, 고 캐리어 이동도 finFET(fin field effect transistor)를 제조하는 방법은 기판 상에 배치된 핀을 형성하는 단계 - 핀은 고 캐리어 이동도를 갖는 단결정질 반도체 재료를 포함함 - 를 포함한다. 본 방법은 핀의 측방 채널 영역을 마스킹하는 단계를 추가로 포함한다. 본 방법은 마스크를 넘어선 핀의 단부들에 고 캐리어 이동도를 갖는 반도체 재료의 스페이서를 에피택셜적으로 성장시키는 단계를 추가로 포함한다. 본 방법은 핀의 단부들에 소스 및 드레인 영역들을 형성하는 단계 - 소스 및 드레인 영역들은 스페이서보다 더 높은 불순물 농도로 도핑됨 - 를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 본 방법은 측방 채널 영역 위쪽에 게이트 스택을 형성하는 단계를 추가로 포함한다. 본 방법은 소스 및 드레인 영역들에 콘택트 금속화물을 형성하는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 스페이서를 에피택셜적으로 성장시키는 단계는 측방 채널 영역에 이용되는 반도체 재료의 추가 두께를 성장시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 스페이서를 에피택셜적으로 성장시키는 단계는 마스크에 의해 커버되지 않은 고 이동도 반도체 재료를 리세스 에칭하는 단계, 및 리세스의 단결정질 시딩 에지들을 따라 고 이동도 반도체 재료의 단결정질 층을 에피택셜적으로 성장시키는 단계를 추가로 포함한다.
바로 위의 제3 실시예들 중 적어도 하나의 실시예에서, 고 이동도 반도체 재료를 에피택셜적으로 성장시키는 단계는 리세스 에칭된 고 이동도 반도체 재료와 동일한 조성을 갖는 III-V족 화합물 반도체 재료를 성장시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 고 이동도 반도체 재료를 리세스 에칭하는 단계는 핀 아래쪽에 배치된 서브-핀의 표면을 노출시키고, 서브-핀은 제2 반도체 재료를 추가로 포함하며, 고 이동도 반도체 재료의 층을 에피택셜적으로 성장시키는 단계는 제2 반도체 재료의 노출된 표면 상에 그리고 측방 채널 영역의 측벽 표면 상에 고 이동도 반도체 재료를 성장시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 측방 채널 영역 위쪽에 마스크를 형성하는 단계는 희생 게이트 스택을 퇴적시키는 단계, 희생 게이트 스택을 측방 채널 영역 위쪽에 연장되는 스트라이프로 패터닝하는 단계, 및 스트라이프의 측벽들에 인접한 유전체 측방 스페이서를 형성하는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 측방 채널 영역 위쪽에 게이트 스택을 형성하는 단계는 마스크를 제거한 후에 핀의 채널 영역을 리세스 에칭하는 단계, 리세싱된 측방 채널 영역 표면들 위쪽에 하이-k 게이트 유전체 재료를 퇴적시키는 단계, 및 하이-k 게이트 유전체 위쪽에 게이트 금속을 퇴적시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 하나의 실시예에서, 핀을 형성하는 단계는 InGaAs, InAs, InP, 및 InSb로 이루어진 그룹 중에서 선택된 III-Ⅴ족 화합물 반도체 재료의 핀을 형성하는 단계를 추가로 포함한다.
그렇지만, 이상의 실시예들이 이 점에서 제한되지 않고, 다양한 구현들에서, 이상의 실시예들은 이러한 특징들의 서브세트만을 실시하는 것, 이러한 특징들의 상이한 순서를 실시하는 것, 이러한 특징들의 상이한 조합을 실시하는 것, 및/또는 명시적으로 열거된 그 특징들 외의 부가의 특징들을 실시하는 것을 포함할 수 있다. 따라서, 본 발명의 범주는, 이러한 청구항들의 자격을 가지는 등가물들의 전체 범주와 함께, 첨부된 청구항들을 참조하여 결정되어야만 한다.

Claims (22)

  1. 모놀리식 트랜지스터로서,
    기판 위쪽에 배치된 제1 반도체 재료의 핀(fin);
    상기 제1 반도체 재료의 측방 채널 영역(lateral channel region) 위쪽에 배치된 게이트 스택(gate stack); 및
    게이트 측벽 스페이서(gate sidewall spacer)에 의해 상기 게이트 스택으로부터 측방으로 이격되고, 상기 측방 채널 영역으로부터 소스/드레인 영역들보다 더 낮은 불순물 농도를 갖는 반도체 재료의 두께만큼 수직으로 이격된 한 쌍의 반도체 소스/드레인 영역들
    을 포함하고,
    상기 게이트 측벽 스페이서를 넘어선 상기 핀의 제1 폭은 상기 측방 채널 영역 내의 상기 핀의 제2 폭보다 더 큰, 트랜지스터.
  2. 제1항에 있어서,
    상기 소스/드레인 영역들은 상기 측방 채널 영역으로부터 상기 제1 반도체 재료의 두께만큼 수직으로 이격되고;
    상기 제1 반도체 재료는 실리콘의 캐리어 이동도(carrier mobility)보다 더 큰 캐리어 이동도를 갖는, 트랜지스터.
  3. 제2항에 있어서,
    상기 기판으로부터 상기 게이트 측벽 스페이서를 넘어선 상기 핀의 제1 높이는 상기 측방 채널 영역 내의 상기 핀의 제2 높이보다 더 큰, 트랜지스터.
  4. 제3항에 있어서, 상기 핀의 상기 제1 폭은 상기 핀의 상기 제2 폭보다 상기 제1 높이와 상기 제2 높이 사이의 차이의 2배만큼 더 큰, 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 반도체 재료는 제2 III-Ⅴ족 화합물 반도체의 서브-핀(sub-fin) 상에 배치된 제1 III-Ⅴ족 화합물 반도체 재료의 핀을 포함하고;
    상기 한 쌍의 소스/드레인 영역들은 상기 제1 III-Ⅴ족 화합물 반도체 재료와 접촉하는 제3 III-Ⅴ족 화합물 반도체 재료를 추가로 포함하며;
    상기 제3 III-Ⅴ족 화합물 반도체는 상기 제1 III-Ⅴ족 화합물 반도체 재료에 의해 상기 제2 III-Ⅴ족 화합물 반도체 재료로부터 분리되는, 트랜지스터.
  6. 제1항에 있어서,
    상기 기판은 실리콘이고;
    상기 제1 반도체 재료는 InGaAs, InAs, InP, 및 InSb로 이루어진 그룹 중에서 선택되는, 트랜지스터.
  7. 제6항에 있어서,
    상기 제1 반도체 재료는 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, GaAs, 및 AlGaAs로 이루어진 그룹 중에서 선택된 제2 III-Ⅴ족 화합물 반도체의 서브-핀 상에 배치된 제1 III-Ⅴ족 화합물 반도체 재료의 핀을 포함하는, 트랜지스터.
  8. 제1항에 있어서,
    상기 소스/드레인 영역들을 상기 측방 채널 영역으로부터 수직으로 이격시키는 상기 반도체 재료의 상기 두께는 상기 측방 채널 영역과 동일한 불순물 도펀트 농도를 갖고;
    상기 게이트 측벽 스페이서는 상기 게이트 스택의 게이트 절연체를 포함하며 상기 게이트 측벽 스페이서는 상기 게이트 스택의 금속 게이트 전극의 측벽을, 상기 소스/드레인 영역들을 상기 측방 채널 영역으로부터 수직으로 이격시키는 상기 반도체 재료의 상부 표면으로부터 분리시키는, 트랜지스터.
  9. CMOS 집적 회로(IC)로서,
    실리콘 기판;
    상기 기판의 제1 영역 위쪽에 배치된 n-형 III-V족-채널형 finFET(fin field effect transistor) - 상기 n-형 III-V족-채널형 finFET는:
    제1 III-V 족 화합물 반도체 재료의 핀;
    상기 제1 III-Ⅴ족 화합물 반도체 재료의 측방 채널 영역 위쪽에 배치된 금속-절연체 게이트 스택 및 게이트 스택 측벽 스페이서; 및
    게이트 측벽 스페이서(gate sidewall spacer)에 의해 상기 게이트 스택으로부터 측방으로 이격되고, 상기 측방 채널 영역으로부터 소스/드레인 영역들보다 더 낮은 불순물 농도를 갖는 반도체 재료의 두께만큼 수직으로 이격된 한 쌍의 반도체 소스/드레인 영역들을 포함함 -; 및
    상기 기판의 제2 영역 위쪽에 배치된 p-형 실리콘-채널형 finFET
    를 포함하고,
    상기 게이트 측벽 스페이서를 넘어선 상기 핀의 제1 폭은 상기 측방 채널 영역 내의 상기 핀의 제2 폭보다 더 큰, CMOS IC.
  10. 제9항에 있어서,
    상기 소스/드레인 영역들은 상기 측방 채널 영역으로부터 상기 제1 III-V 족 화합물 반도체 재료의 두께만큼 수직으로 이격되고;
    상기 제1 III-V 족 화합물 반도체 재료는 실리콘의 캐리어 이동도보다 더 큰 캐리어 이동도를 가지며;
    상기 기판으로부터 상기 게이트 측벽 스페이서를 넘어선 상기 핀의 제1 높이는 상기 측방 채널 영역 내의 상기 핀의 제2 높이보다 더 크며;
    상기 p-형 실리콘-채널형 finFET는 상기 제2 폭과 동일한 폭의 핀을 포함하는, CMOS IC.
  11. 제9항에 있어서,
    상기 n-형 III-V족-채널형 finFET와 연관된 게이트 길이는 상기 p-형 실리콘-채널형 finFET와 연관된 대응하는 게이트 길이보다 더 작고;
    상기 n-형 III-V족-채널형 finFET의 유효 채널 길이와 게이트 길이 사이의 차이는 상기 p-형 실리콘-채널형 finFET의 유효 채널 길이의 차이보다 더 큰, CMOS IC.
  12. 제11항에 있어서, 상기 n-형 III-V족-채널형 finFET에 의해 점유되는 기판 면적은 상기 p-형 실리콘-채널형 finFET에 의해 점유되는 기판 면적보다 더 작은, CMOS IC.
  13. 제9항에 있어서,
    상기 제1 III-V 족 화합물 반도체 재료는 InGaAs, InAs, InP, 및 InSb로 이루어진 그룹 중에서 선택되고;
    상기 핀은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, GaAs, 및 AlGaAs로 이루어진 그룹 중에서 선택된 제2 III-Ⅴ족 화합물 반도체 재료의 서브-핀 상에 배치되는, CMOS IC.
  14. 고 캐리어 이동도 finFET(fin field effect transistor)를 제조하는 방법으로서,
    기판 상에 배치된 핀을 형성하는 단계 - 상기 핀은 고 캐리어 이동도를 갖는 단결정질 반도체 재료를 포함함 -;
    제1 폭을 가지는 상기 핀의 측방 채널 영역을 마스킹하는 단계;
    마스크를 넘어선 상기 핀의 단부들에 고 캐리어 이동도를 갖는 반도체 재료의 스페이서를 에피택셜적으로 성장시키는 단계 - 상기 스페이서는 상기 핀을 제2 폭으로 증가시키는 반도체 재료의 두께를 가지고, 상기 제2 폭은 제1 폭보다 큼 -; 및
    상기 핀의 단부들에서 상기 스페이서 상에 소스 및 드레인 영역들을 형성하는 단계 - 상기 소스 및 드레인 영역들은 상기 스페이서보다 더 높은 불순물 농도로 도핑되고, 상기 소스 및 드레인은 상기 측방 채널 영역으로부터 반도체 재료의 두께만큼 수직적으로 떨어져있음 -
    를 포함하는, 방법.
  15. 제14항에 있어서, 상기 측방 채널 영역 위쪽에 게이트 스택을 형성하는 단계, 및 상기 소스 및 드레인 영역들에 콘택트 금속화물(contact metallization)을 형성하는 단계를 추가로 포함하는, 방법.
  16. 제14항에 있어서, 상기 스페이서를 에피택셜적으로 성장시키는 단계는 상기 측방 채널 영역에 이용되는 상기 반도체 재료의 추가 두께를 성장시키는 단계를 추가로 포함하는, 방법.
  17. 제14항에 있어서, 상기 스페이서를 에피택셜적으로 성장시키는 단계는:
    상기 마스크에 의해 커버되지 않은 고 캐리어 이동도를 가지는 상기 반도체 재료를 리세스 에칭(recess etch)하는 단계; 및
    상기 리세스의 단결정질 시딩 에지들을 따라 고 캐리어 이동도를 가지는 상기 반도체 재료의 단결정질 층을 에피택셜적으로 성장시키는 단계를 추가로 포함하는, 방법.
  18. 제17항에 있어서, 고 캐리어 이동도를 가지는 상기 반도체 재료를 에피택셜적으로 성장시키는 단계는 리세스 에칭된 고 캐리어 이동도를 가지는 상기 반도체 재료와 동일한 조성을 갖는 III-V족 화합물 반도체 재료를 성장시키는 단계를 추가로 포함하는, 방법.
  19. 제17항에 있어서,
    고 캐리어 이동도를 가지는 상기 반도체 재료를 리세스 에칭하는 단계는 상기 핀 아래쪽에 배치된 서브-핀의 표면을 노출시키고, 상기 서브-핀은 제2 반도체 재료를 추가로 포함하며;
    고 캐리어 이동도를 가지는 상기 반도체 재료의 상기 층을 에피택셜적으로 성장시키는 단계는 상기 제2 반도체 재료의 상기 노출된 표면 상에 그리고 상기 측방 채널 영역의 측벽 표면 상에 고 캐리어 이동도를 가지는 상기 반도체 재료를 성장시키는 단계를 추가로 포함하는, 방법.
  20. 제14항에 있어서, 상기 측방 채널 영역 위쪽에 상기 마스크를 형성하는 단계는:
    희생 게이트 스택(sacrificial gate stack)을 퇴적시키는 단계;
    상기 희생 게이트 스택을 상기 측방 채널 영역 위쪽에 연장되는 스트라이프(stripe)로 패터닝하는 단계; 및
    상기 스트라이프의 측벽들에 인접한 유전체 측방 스페이서를 형성하는 단계를 추가로 포함하는, 방법.
  21. 제15항에 있어서, 상기 측방 채널 영역 위쪽에 상기 게이트 스택을 형성하는 단계는:
    상기 마스크를 제거한 후에 상기 핀의 상기 채널 영역을 리세스 에칭하는 단계;
    리세싱된 측방 채널 영역 표면들 위쪽에 하이-k 게이트 유전체 재료를 퇴적시키는 단계; 및
    상기 하이-k 게이트 유전체 위쪽에 게이트 금속을 퇴적시키는 단계를 추가로 포함하는, 방법.
  22. 제14항에 있어서,
    상기 핀을 형성하는 단계는 InGaAs, InAs, InP, 및 InSb로 이루어진 그룹 중에서 선택된 III-Ⅴ족 화합물 반도체 재료의 핀을 형성하는 단계를 추가로 포함하는, 방법.
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WO2016209284A1 (en) 2015-06-26 2016-12-29 Intel Corporation High-mobility semiconductor source/drain spacer
WO2017052609A1 (en) 2015-09-25 2017-03-30 Intel Corporation High-electron-mobility transistors with heterojunction dopant diffusion barrier
CN108028281B (zh) * 2015-09-25 2022-04-15 英特尔公司 具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管
CN108028272B (zh) 2015-09-25 2022-09-27 英特尔公司 具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管
US11004985B2 (en) 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10957769B2 (en) 2016-06-17 2021-03-23 Intel Corporation High-mobility field effect transistors with wide bandgap fin cladding
KR102574454B1 (ko) 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10461164B2 (en) * 2017-05-22 2019-10-29 Qualcomm Incorporated Compound semiconductor field effect transistor with self-aligned gate
WO2019066785A1 (en) * 2017-09-26 2019-04-04 Intel Corporation GROUP III-V SEMICONDUCTOR DEVICES HAVING DUAL WORK EXTRACTION GRID ELECTRODES
US10461078B2 (en) * 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
US11588037B2 (en) * 2019-03-01 2023-02-21 Intel Corporation Planar transistors with wrap-around gates and wrap-around source and drain contacts
US11171243B2 (en) * 2019-06-27 2021-11-09 Intel Corporation Transistor structures with a metal oxide contact buffer
US11568121B2 (en) * 2020-06-19 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET semiconductor device grouping

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093033A1 (en) * 2003-09-05 2005-05-05 Atsuhiro Kinoshita Field effect transistor and manufacturing method thereof

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
US6121100A (en) 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
US6784486B2 (en) 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
KR100499159B1 (ko) 2003-02-28 2005-07-01 삼성전자주식회사 리세스 채널을 갖는 반도체장치 및 그 제조방법
TWI222750B (en) 2003-04-25 2004-10-21 Univ Nat Cheng Kung Voltage adjustable multi-stage extrinsic transconductance amplification HEMT
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070235763A1 (en) 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
DE102008035816B4 (de) 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US20100148153A1 (en) 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7759142B1 (en) 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8617976B2 (en) * 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
CN101908543B (zh) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 集成电路结构
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8338256B2 (en) * 2010-07-08 2012-12-25 International Business Machines Corporation Multi-gate transistor having sidewall contacts
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
US8886330B2 (en) 2010-09-21 2014-11-11 Russell H. Taylor Method and apparatus for cochlear implant surgery
US20120139047A1 (en) 2010-11-29 2012-06-07 Jun Luo Semiconductor device and method of manufacturing the same
US8828824B2 (en) 2011-03-29 2014-09-09 International Business Machines Corporation III-V field effect transistory (FET) and III-V semiconductor on insulator (IIIVOI) FET, integrated circuit (IC) chip and method of manufacture
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
CN103137686B (zh) * 2011-11-24 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8896066B2 (en) * 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
WO2013095375A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Iii-v layers for n-type and p-type mos source-drain contacts
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785909B2 (en) 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8896101B2 (en) 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9312344B2 (en) 2013-03-13 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor materials in STI trenches
US9666684B2 (en) 2013-07-18 2017-05-30 Globalfoundries Inc. III-V semiconductor device having self-aligned contacts
US9257348B2 (en) * 2013-08-06 2016-02-09 Globalfoundries Inc. Methods of forming replacement gate structures for transistors and the resulting devices
EP2849219A1 (en) * 2013-09-11 2015-03-18 IMEC vzw Method for manufacturing transistors and associated substrate
US9583590B2 (en) 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
CN106030810B (zh) 2013-09-27 2019-07-16 英特尔公司 经由用于硅上异质集成的模板工程的改进的包覆层外延
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9356046B2 (en) 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
US9837537B2 (en) 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US20150255456A1 (en) 2014-03-04 2015-09-10 Globalfoundries Inc. Replacement fin insolation in a semiconductor device
US9123569B1 (en) 2014-03-06 2015-09-01 International Business Machines Corporation Complementary metal-oxide-semiconductor structure with III-V and silicon germanium transistors on insulator
US9355920B2 (en) 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor devices and FinFET devices, and FinFET devices
KR102178831B1 (ko) * 2014-03-13 2020-11-13 삼성전자 주식회사 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9520498B2 (en) 2014-03-17 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure and method for fabricating the same
US9263555B2 (en) 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
US10276596B2 (en) 2014-08-06 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Selective polysilicon doping for gate induced drain leakage improvement
US9653580B2 (en) * 2015-06-08 2017-05-16 International Business Machines Corporation Semiconductor device including strained finFET
WO2016209284A1 (en) 2015-06-26 2016-12-29 Intel Corporation High-mobility semiconductor source/drain spacer
US9577042B1 (en) 2015-08-13 2017-02-21 Globalfoundries Inc. Semiconductor structure with multilayer III-V heterostructures
CN108028272B (zh) 2015-09-25 2022-09-27 英特尔公司 具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093033A1 (en) * 2003-09-05 2005-05-05 Atsuhiro Kinoshita Field effect transistor and manufacturing method thereof

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