CN108028272B - 具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管 - Google Patents

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Abstract

可以在设置于硅衬底之上的III‑V半导体材料的有源区中形成诸如晶体管之类的III‑V化合物半导体器件。III‑V半导体材料的反向掺杂的部分提供阻止从衬底到III‑V半导体材料中的硅扩散的扩散屏障，其中它否则可能在III‑V材料中表现为电活性两性污染物。在一些实施例中，在外延生长子鳍结构的基底部分期间，原位引入反向掺杂剂（例如，受主杂质）。在反向掺杂区限于子鳍结构的基底的情况下，反向掺杂剂原子热学扩散到III‑V晶体管的有源区中的风险被缓解。

Description

具有反向掺杂的掺杂剂扩散屏障的高电子迁移率晶体管
背景技术
对于便携式电子应用中的集成电路（IC）的需求已经激发了更高水平的半导体器件集成。正在开发的许多高级半导体器件利用非硅半导体材料，包括化合物半导体材料（例如GaAs、InP、InGaAs、InAs和III-N材料）。可以在高电子迁移率晶体管（HEMT）中采用这些非硅材料系统，高电子迁移率晶体管（HEMT）中的一些可以是金属氧化物半导体场效应晶体管（MOSFET）。
用于制作高电子迁移率晶体管的一项技术包括在晶体硅衬底之上形成非硅晶体器件区（例如，晶体管沟道区）。然而，一个问题在于：来自下层衬底的硅原子可能充当非硅器件区内的污染物。因此，缓解硅污染问题的技术和结构在硅衬底上的HEMT的制作中是有利的。
附图说明
通过示例的方式而非通过限制的方式在附图中图示本文所描述的材料。为了图示的简化和清楚性，图中图示的元件未必按比例绘制。例如，为了清楚，可能相对于其它元件而夸大一些元件的尺寸。另外，在被视为适当的情况下，附图中重复参考标记以指示对应或类似的元件。在附图中：
图1是图示了依照一些实施例的在示例性III-V材料中反向掺杂对硅扩散率的效应的图表；
图2是图示了依照一些实施例的形成具有子鳍硅扩散屏障的III-V晶体管的方法的流程图；
图3A、3B、3C、3D和3E是图示了依照一些实施例的随着执行图2中所描绘的方法中的操作而演变的鳍结构对的等距视图；
图4A图示了依照一些实施例的穿过采用图3E中图示的III-V结构的高迁移率finFET的沟道区和源极/漏极区的长度的截面视图；
图4B图示了依照一些实施例的穿过图4A中所描绘的高迁移率finFET的沟道区和栅极电极的宽度的截面视图；
图5图示了依照本发明的实施例的采用包括具有局部子鳍隔离的晶体管的SoC的移动计算平台和数据服务器机器；以及
图6是依照本发明的实施例的电子计算设备的功能框图。
具体实施方式
参考附图来描述一个或多个实施例。虽然详细描绘和讨论了具体配置和布置，但是应当理解的是，这样做仅仅是为了说明的目的。相关领域技术人员将认识到，在不脱离说明书的精神和范围的情况下，其它配置和布置是可能的。对相关领域技术人员将明显的是，可以在除了本文详细描述的内容之外的各种其它系统和应用中采用本文所描述的技术和/或布置。
在以下详细描述中参考形成其部分并且图示示例性实施例的附图。另外，要理解的是，在不脱离所要求保护的主题的范围的情况下，可以利用其它实施例，并且可以做出结构和/或逻辑改变。还应当指出的是，方向和参考（例如，向上、向下、顶部、底部等）可以仅仅用于便于附图中的特征的描述。因此，不应以限制性含义来理解以下详细描述，并且所要求保护的主题的范围仅由随附权利要求及其等同物限定。
在以下描述中，阐述众多细节。然而，对本领域技术人员将明显的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，以框图形式而不是详细地示出公知的方法和设备，以避免使本发明模糊。贯穿本说明书对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合该实施例所描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”或“一些实施例”在贯穿本说明书的各处的出现未必是指本发明的相同实施例。另外，在一个或多个实施例中，可以按任何合适的方式组合该特定特征、结构、功能或特性。例如，在与两个实施例相关联的特定特征、结构、功能或特性不互相排斥的任何地方，第一实施例可以与第二实施例组合。
如在说明书和随附权利要求中所使用的，单数形式的“一”、“一个”和“所述”也意图包括复数形式，除非上下文清楚地另行指出。还将理解的是，如本文所使用的术语“和/或”是指并且涵盖相关联的所列项目中的一个或多个的任何和全部可能的组合。
术语“耦合”和“连接”连同其派生物可以在本文中用于描述组件之间的功能或结构关系。应当理解的是，这些术语不意图作为彼此的同义词。而是，在特定实施例中，“连接”可以用于指示两个或更多元件与彼此直接物理、光学或电气接触。“耦合”可以用于指示两个或更多元件与彼此直接或间接（具有它们之间的其它介入元件）物理或电气接触，和/或所述两个或更多元件与彼此协作或交互（例如，如在因果关系中）。
如本文所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个组件或材料关于其它组件或材料的相对位置，其中这样的物理关系是值得注意的。例如，在材料的上下文中，设置在另一个之上或之下的一种材料或材料可以直接接触或可以具有一种或多种介入材料。而且，设置在两种材料或材料之间的一种材料可以与这两层直接接触，或者可以具有一个或多个介入层。相比之下，在第二材料或材料“上”的第一材料或材料与第二材料/材料直接接触。在组件组装件的上下文中要做出类似的区分。
如贯穿本说明书和在权利要求中所使用的，通过术语“……中的至少一个”或“……中的一个或多个”连结的项目列表可以意指所列项目的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A、B和C。
本文所描述的是包括在晶体硅衬底之上延伸的升高的晶体III-V结构的异质外延结构的示例性实施例。通过使用异质外延生长技术来形成III-V结构，可以在硅衬底的第一区之上延伸的凸起结构（raised structure）中形成非硅器件（例如，III-V沟道场效应晶体管）。可以在硅衬底的其它区中形成硅器件（例如硅沟道场效应晶体管）。
值得注意的是，对于硅衬底上的III-V器件，与半导体制造中的各种工艺相关联的热转变往往将Si原子从下层衬底驱动到非硅器件区中。在大多数III-V材料中，硅原子是两性掺杂剂，并且通常优先将III-V材料掺杂为n型。在一些情境下，III-V材料的这样的非所意图的、基于固态扩散的掺杂可能是可接受的或者甚至是有利的。例如，在有源区与衬底之间具有n型掺杂的III-V材料在PMOS晶体管中可以是合期望的，例如改进有源区的电气隔离。然而，对于III-V NMOS晶体管，通过硅污染的下层非所意图掺杂的n型可以在源极/漏极之间创建电气路径，从而造成非常高的关态电流Ioff。随着晶体管临界尺寸持续缩小，甚至邻近于有源区（例如，沟道和/或源极/漏极区）的III-V材料的轻微的非所意图的n型掺杂能够使NMOS器件性能显著降级。
尽管在有源器件区与硅衬底之间利用促成p型导电性的受主杂质来反向掺杂任何III-V材料可能防止硅污染的存在决定III-V材料的导电类型（即，将硅污染降低到背景水平），但是这样的努力造成将各种杂质热学扩散到沟道区中的实质性风险，最终降低沟道迁移率。这样的反向掺杂策略则可能仅对长沟道器件是成功的。
尽管没有通过理论来定界，但是当前理解到，硅施主原子可以通过带负电的空位的方式扩散通过III-V半导体材料，带负电的空位的数量可以通过利用受主杂质的反向掺杂来减少。因此在一些实施例中，仅远离有源区域的III-V材料的基底部分被反向掺杂。该反向掺杂区充当阻止硅从衬底向靠近有源区的III-V材料的大体未掺杂的区中的扩散的扩散屏障。来自衬底的经热学扩散的硅原子变得被限制在充当硅扩散屏障的经反向掺杂的III-V材料内。因此，取代于试图抵消靠近有源区的硅扩散的电学效应，反向掺杂用于阻止在更接近衬底的点处的硅扩散，从而保持其间的III-V材料的其余部分更纯净。最终结果是具有高迁移率的有源区和具有较低关态漏电流的器件。
在一些实施例中，硅扩散屏障包括III-V材料的部分，所述III-V材料的部分具有足以将硅扩散率Dsi降低至少三个数量级、有利地五个数量级并且更有利地10个数量级的反向掺杂剂杂质浓度。图1是图示了依照一些实施例的示例性III-V材料中的反向掺杂对硅扩散率的效应的图表。在图1中，对于三个不同浓度水平的硅，将硅扩散率Dsi建模为750℃下GaAs中的受主杂质浓度（原子/cm³）的函数。该仿真说明了硅扩散率Dsi如何随着更高的受主浓度而下降，并且对于其它III-V合金预计到相同情况。虽然所有三个硅掺杂水平都对受主杂质的存在有所反应，但是硅浓度越高，显著阻碍III-V材料内的硅扩散所必需的受主浓度越高。例如，对于超过1e19原子/cm³的硅浓度，需要超过1e19/cm³的受主浓度。然而，对于低硅掺杂（例如，低于1e18/cm³），则中等水平的受主杂质浓度（例如中等-e18/cm³）显著降低硅扩散率（Dsi下降3-5个数量级）。
可以调谐反向掺杂的III-V材料厚度或相对于沟道的位置以适应与给定制造工艺相关联的不同硅扩散水平。在一些实施例中，反向掺杂杂质浓度超过1e18原子/cm³，并且有利地至少5e18原子/cm³。在一些示例性NMOS finFET实施例中，反向掺杂不超过1e19原子/cm³。即便反向掺杂剂物种从扩散屏障热学扩散并且到有源（沟道）区中，这些适度水平的反向掺杂也应当避免损害短沟道晶体管性能。要指出的是，经热学扩散的硅原子的浓度作为从III-V到硅的距离的函数而下降，可以结合反向掺杂剂杂质浓度来选择经反向掺杂的硅扩散屏障在III-V材料内的位置和/或经反向掺杂的III-V材料相对于III-V/Si界面的厚度，以实现硅扩散率方面的期望降低。在反向掺杂浓度较低的地方，可以选择较大厚度的经反向掺杂的III-V材料和/或更远离III-V/硅界面定位的给定厚度的经反向掺杂的III-V材料。对于以上的GaAs示例，示例性中等-e18/cm³反向掺杂的III-V材料可以相对于III-V/硅衬底界面而有利地定位，以占据其中经热学扩散的硅浓度将保持小于1e19/cm³的区。如此定位的硅扩散屏障将得到硅扩散率方面的最大降低。工艺建模软件可以被本领域普通技术人员用于获得合适的反向掺杂剂杂质浓度和如此掺杂的III-V材料的位置/厚度。
以上描述的实施例适用于设置在硅衬底上的III-V材料系统中实现的大面积器件和集成电路。类似的策略还可以用于在硅衬底上异质外延生长的其它材料系统（例如，硅上GaN等）。以下在利用半导体鳍结构的示例性场效应晶体管（FET）实施例（例如，finFET）的上下文中进一步说明以上介绍的原理和方法学。然而，普通技术人员可以容易地将这些教导同样良好地应用于其它晶体管设计（例如，异质结双极型晶体管）、其它晶体管几何形状（例如，平面晶体管或纳米线晶体管）。以上介绍的、并在本文中的finFET实施例中详述的原理和方法学还可以应用于其它微电子器件，诸如但不限于光电器件（例如，III-V光电探测器）。
依照一个或多个实施例，可以采用各种方法和/或技术来制作III-V材料中的FinFET以包括经反向掺杂的硅扩散屏障。图2是图示了依照一些实施例的用于形成具有子鳍硅掺杂剂扩散屏障的III-V晶体管的示例性方法201的流程图。图3A、3B、3C、3D和3E是图示了依照一些实施例的随着执行方法201中的操作而演变的鳍结构对的等距视图。
在一些示例性实施例中，纵横比俘获（ART）用于在异质外延III-V鳍材料中实现可接受的晶体质量。本文在方法201的上下文中描述的ART技术是加性异质外延鳍制作的示例，所述加性异质外延鳍制作可以有利地降低给定III-V材料叠层内跨各种异质结的晶格失配的效应。在可替换的实施例中，可以采用常规的减性技术，其中在硅衬底之上生长毯式外延膜叠层，并且在毯式膜叠层的生长中的适当点处引入局部子鳍反向掺杂。然后将使用任何已知的技术将毯材料图案化成晶体管结构（例如，finFET）。
参考图2，在操作210处，在设置于硅衬底之上的电介质材料中形成沟槽。可以完全穿过电介质材料的z厚度来图案化沟槽，从而暴露晶体硅衬底表面，所述表面要播种III-V材料的随后外延生长。在图3A中图示的示例性实施例中，操作210还需要在晶体硅衬底上形成鳍。可以采用任何硅鳍图案化工艺来获得从硅衬底305延伸的多个硅鳍306。尽管未描绘，但是在一些有利实施例中，还在任何已知的硅沟道MOSFET（例如，作为用于III-V MOS晶体管的单片集成以使得能够实现CMOS集成电路的PMOS器件）的制作中采用硅衬底305。在示例性实施例中，大体单晶的衬底305的晶向是（100）、（111）或（110）。然而，其它晶向也是可能的。例如，衬底工作表面可以是斜切的或朝向[110]偏离2-10°，以促进异质外延子鳍材料110的成核。其它衬底实施例也是可能的，其中示例包括碳化硅（SiC）、绝缘体上硅（SOI）衬底或锗化硅（SiGe）。
如在图3B中进一步图示的，场电介质材料315沉积在硅鳍306之上，并且利用鳍306的顶表面平面化。电介质材料315可以是已知适合作为场隔离或浅沟槽隔离（STI）材料的任何电介质材料，诸如但不限于二氧化硅。如在图3C中进一步图示的，相对于电介质材料315选择性蚀刻硅鳍306，从而形成暴露衬底305的部分的沟槽390。在一些实施例中，衬底305的暴露部分被凹陷蚀刻。在图示的示例中，具有正斜率侧壁的凹陷被蚀刻到衬底305中，这可以进一步增强在随后生长的晶体子鳍材料中的晶体缺陷（例如，位错）的俘获。在一些实施例中，在硅衬底305是（100）硅的情况下，采用晶体湿法刻蚀以去除硅鳍306和/或刻面（facet）衬底305，从而暴露蚀刻凹陷内的（111）平面。（111）平面可以提供与III-V材料的更好的晶格匹配，改进随后生长的晶体III-V材料的质量并且减少反相边界引起的缺陷。但是，其它刻面几何形状也可以是可能的。
尽管沟槽390的尺寸可以变化，但是纵横比（z深度：y尺寸）有利地为至少2:1并且更有利地3:1或者更大。在一些实施例中，沟槽309具有在10和200nm之间的最小横向临界尺寸（CD）。然而，沟槽材料z厚度和CD可以按需缩放，以便维持用于针对期望的晶体管电流承载宽度等选择的预定鳍高度的可工作的纵横比。
返回到图2，方法201在操作220处继续，其中从在操作210处形成的沟槽的底部处暴露的硅衬底表面（或者从其上异质外延生长的种子层）（异质）外延生长大体单晶III-V半导体子鳍。术语“大体”单晶用于承认可能存在任何数目的晶体缺陷，但是将往往被俘获在沟槽的边缘处。在一些实施例中，操作220需要外延生长第一厚度的III-V半导体材料，诸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP。在操作220处可以利用任何外延生长技术，诸如但不限于金属有机化学气相沉积（MOCVD）、分子束外延（MBE）或氢化物气相外延（HVPE）。在示例性实施例中，在衬底/种子表面上选择性地外延生长III-V材料，以部分地背向填充沟槽390。在操作220处，设定馈送气体和潜在地其它外延工艺控制参数（例如，温度、分压等）以供应一种或多种非两性杂质。在示例性实施例中，提供包含受主杂质（例如，C、Zn、Be或Mg）的一种或多种源以将III-V外延材料p型原位掺杂到期望的杂质浓度。
在操作230处，改变馈送气体和潜在地其它外延工艺控制参数（例如，温度、分压等）以消除非两性杂质的供应并从包含在沟槽内的反向掺杂的子鳍区的表面生长第二厚度的大体未掺杂（即，非有意掺杂）的III-V材料。可以利用生长参数中的原位改变以连续的方式执行操作220和230。在一些实施例中，操作230需要外延生长第一厚度的III-V半导体材料，诸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP。在示例性实施例中，在操作220和230之间不调制III族源和V族源供给，使得生长相同的III-V材料，其第一厚度是反向掺杂的并且其第二厚度是非有意掺杂的。
方法201在操作240处继续，其中改变馈送气体和潜在地其它外延工艺控制参数（例如，温度、分压等）以从仍然包含在沟槽内的III-V子鳍的未掺杂部分的表面外延生长有源鳍材料。可以利用生长参数中的原位改变以连续的方式执行操作230和240。在一些实施例中，操作240需要异质外延生长GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第二个。照此，多种III-V材料形成异质结鳍结构或异质鳍。在一些示例性实施例中，在操作240、230处生长的III-V材料导致导带偏移。在一些实施例中，在操作240处生长的III-V材料具有比在操作230处生长的III-V材料更窄的带隙（即，I型带偏移）。例如，在操作240处生长GaAs、AlAs、AlGaAs或InP的情况下，在操作250处生长InGaAs合金（例如，In0.53Ga0.47As）。在有利实施例中，在没有有意掺杂的情况下执行操作240，以生长具有尽可能最低的杂质掺杂的III-V材料。这样的材料具有有利地高的载流子（电子）迁移率和低漏电流（其中电荷载流子阻挡来自子鳍III-V材料的CBO）。鳍III-V半导体材料可以生长至宽的厚度范围，因为所述材料可以用于提供有源器件区将在其中驻留的鳍体积。可以将鳍III-V半导体材料的厚度约束到某个预定目标以获得期望的最终异质鳍高度。在一些示例性实施例中，第三子鳍III-V半导体材料生长到不超过60nm的厚度，并且有利地为50nm或更小。
图3D进一步图示了随后于外延鳍生长操作220-240的示例性结构。如所示，III-V异质鳍391包括接近于、邻近于或靠近衬底305的反向掺杂的III-V子鳍基底308。异质鳍391还包括远离硅衬底305并且接近于、邻近于或靠近鳍320的大体未掺杂的III-V子鳍部分310。子鳍基底308充当如以上所描述的硅扩散屏障，从而维持子鳍部分310和鳍320内的较低水平的硅污染。
返回到图2，方法201在操作260处继续，其中使用任何已知的（一项或多项）技术来使III-V鳍材料与周围场电介质材料平面化。然后，使场电介质材料凹陷到期望的水平以暴露III-V鳍材料的侧壁。在图3E中图示的示例性实施例中，电介质材料315被凹陷蚀刻以暴露更多或更少的异质鳍391。在说明性实施例中，使电介质材料315充分凹陷以暴露鳍材料320的至少大部分，并且更有利地大体遍及鳍材料320。在另外的实施例中，不暴露子鳍材料310。在示例性实施例中，III-V异质鳍391具有20-80nm的最大侧壁z高度H3。如进一步图示的，包括反向掺杂的子鳍部分308和大体未掺杂的子鳍部分310的子鳍从与衬底305的界面延伸最大z高度H2。在一些示例性实施例中，其中异质鳍391的横向CD在10-50nm之间，子鳍高度H2在200和250nm之间。在一些另外的实施例中，反向掺杂的子鳍部分308具有不超过子鳍高度H2的25％的z厚度H1。在示例性实施例中，其中子鳍高度H2在200和250nm之间，反向掺杂的子鳍部分308具有20-50nm的最大z厚度H1。
返回到图2，方法201继续以从每个异质鳍制作FET。可以采用任何已知的finFET工艺，包括先栅技术和后栅技术二者。对于示例性后栅实施例，在操作270处执行牺牲栅极形成和替换工艺。一般地，在暴露的III-V鳍的沟道区之上形成栅极叠层芯轴。可以采用任何已知的牺牲栅极结构和制作技术。例如，可以使用任何常规技术在III-V鳍材料之上形成牺牲栅极材料。牺牲栅极材料可以在鳍材料的至少两个侧壁上形成，并且着陆在相邻的场电介质材料上。也可以使用任何常规技术形成栅极间隔物电介质。
通过沉积任何合适成分的重掺杂半导体来形成源极/漏极区。在一些实施例中，采用外延工艺以形成单晶源极/漏极区。层间电介质（ILD）可以在源极/漏极区之上沉积并且与栅极芯轴平面化。然后，相对于周围的电介质材料选择性地去除栅极芯轴，从而暴露鳍材料。然后在III-V鳍材料的至少两个侧壁之上形成栅极叠层。
然后，利用后端金属化完成方法201，后端金属化包括源极/漏极接触金属将所述多个NMOS III-V finFET互连成IC，例如，还包括PMOS晶体管的CMOS IC。在一些实施例中，PMOS晶体管（例如，finFET）是硅沟道器件并且不存在与衬底硅掺杂相关联的等同关注。在一些可替换的实施例中，PMOS晶体管（例如，finFET）每个包括在p型源极/漏极区之间并且设置在大体没有非硅杂质的III-V半导体材料的子鳍之上的III-V半导体沟道，因为子鳍的衬底硅掺杂将往往n型掺杂子鳍，从而倾向于改进电气隔离。
图4A图示了依照一些实施例的穿过沿着图3E中描绘的A-A’线的III-V finFET401的沟道区和源极/漏极区的长度的截面视图。图4B图示了依照一些实施例的穿过沿着图3E中描绘的B-B’线的III-V finFET 401的沟道区和栅极电极的宽度的截面视图。晶体管401包括具有第一维度（例如，x）的最小横向CD和第二维度（例如，y）上的较长横向CD的单晶III-V异质鳍391。在鳍材料320内设置包括沟道区的有源器件区。
晶体管401包括被包括栅极电介质472和栅极电极473的栅极叠层470覆盖的沟道区。沟道区要通过由上层栅极电极473施加的场效应来调制。虽然可以利用任何已知的栅极叠层材料，但是在一个示例性实施例中，栅极电介质472是具有9或更大的体相对介电常数的高k材料（例如，Al2O3、HfO2等）。栅极电极473可以包括具有适合于鳍材料320的III-V合金的功函数的任何金属。还在一对重掺杂的III-V半导体源极/漏极440之间设置沟道区。III-V半导体源极/漏极可以具有与沟道不同的合金并且例如掺杂到至少1e19施主杂质原子/cm³。掺杂的源极/漏极材料440可以是适合于与鳍材料320的欧姆接触的任何材料，诸如但不限于InAs。在一些实施例中，源极/漏极材料440是单晶。金属源极/漏极接触件450与掺杂的源极/漏极材料440接触，并且通过层间电介质480和/或栅极电介质472的横向间隔物与栅极叠层470电气隔离。
晶体管401包括设置在鳍320与硅衬底305之间的一种或多种III-V半导体材料的子鳍。随后于与制作晶体管401相关联的各种热学处理（包括后端互连金属化），邻近于或靠近衬底305的子鳍基底部分308包括比子鳍部分310更高的非硅杂质浓度。非硅杂质包括非两性杂质，并且在示例性实施例中包括一种或多种受主杂质物种，诸如C、Zn、Be或Mg中的一种或多种。关于包括硅扩散屏障的子鳍基底部分308，子鳍基底部分308中的硅杂质的浓度也高于在子鳍部分310（和鳍320）中。如图4B中进一步图示的，硅原子495从衬底305热学扩散并且进入子鳍基底部分308的III-V材料。硅原子的扩散率在子鳍基底部分308内作为子鳍基底部分308内的下降的硅浓度和增加的非硅杂质浓度的函数而减小。
在一些实施例中，在IC制造之后，关于子鳍基底部分308的非硅（受主）杂质的浓度超过1e18原子/cm³，有利地在中等-e18原子/cm³中（例如，3e18-7e18原子/cm³），更有利地至少5e18原子/cm³。在另外的实施例中，子鳍部分310内的非硅杂质的浓度低于1e18原子/cm³，并且有利地至少在鳍320的界面处低于1e17原子/cm³（虽然受主浓度在子鳍部分310邻近于子鳍基底部分308的区内可以是5-8e17原子/cm³）。在另外的实施例中，子鳍基底部分308具有比鳍材料320的界面处的子鳍部分310内的硅杂质浓度（例如，不超过1e18原子/cm³）高至少一个数量级的在与衬底305的界面处的硅杂质的浓度（例如，至少1e19原子/cm³）。对于这些示例性实施例，鳍材料320内的硅或非硅杂质的浓度低于1e18原子/cm³。取决于技术，鳍320内的硅和/或非硅杂质的浓度可能不可检测（即，低于该技术的检测限制）。例如，原子探针层析成像（APT）可能不能检测鳍320中的硅，而二次离子质谱法（SIMS）可能能够检测以某个e17原子/cm³浓度或更低的硅。
如以上所指出的，除了在示例性实施例的上下文中描述的finFET架构之外，在子鳍外延叠层中存在掺杂剂扩散屏障层对于许多器件结构是有益的。例如，尽管子鳍在全环栅（纳米线）晶体管中可以是至少部分牺牲的，但是在从衬底释放鳍的处理上游期间控制硅到纳米线沟道中的热学扩散仍旧是重要的。因此，反向掺杂的扩散屏障可以大体如所描述的那样被并入到子鳍中，但是然后在随后的处理期间被至少部分地去除。
图5图示了依照本发明的实施例的采用包括具有反向掺杂的扩散屏障的III-V晶体管的SoC的移动计算平台和数据服务器机器。服务器机器506可以是任何商用服务器（例如包括设置在机架内并且一起联网以用于电子数据处理的任何数目的高性能计算平台），所述商用服务器在示例性实施例中包括经封装的单片SoC 550。移动计算平台505可以是配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一个的任何便携式设备。例如，移动计算平台505可以是平板电脑、智能手机、膝上型计算机等中的任何一个，并且可以包括显示屏（例如，电容式、电感式、电阻式或光学触摸屏）、芯片级或封装级集成系统510和电池515。
无论是设置在展开视图520中图示的集成系统510内，还是作为服务器机器506内的独立封装芯片，经封装的单片SoC 550都包括存储器块（例如，RAM）、处理器块（例如，微处理器、多核微处理器、图形处理器等等），包括具有例如像本文其它地方所描述的反向掺杂的子鳍扩散屏障的至少一个III-V沟道finFET。连同电力管理集成电路（PMIC）530、包括宽带RF（无线）发射器和/或接收器（TX/RX）（例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪放大器）的RF（无线）集成电路（RFIC）525和控制器535中的一个或多个，单片SoC 550还可以耦合到板、衬底或插入器560。
在功能上，PMIC 530可以执行电池功率调整、DC到DC转换等，并且因此具有耦合到电池515的输入并且具有向其它功能模块提供电流供应的输出。如进一步图示的，在示例性实施例中，RFIC 525具有耦合到天线（未示出）的输出以实现数个无线标准或协议中的任何一个，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSPDA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生物，以及被指定为3G、4G、5G和更高的任何其它无线协议。在可替换的实现方式中，这些板级模块中的每一个可以集成到分离的IC上或集成到单片SoC 550中。
图6是依照本发明的实施例的电子计算设备的功能框图。可以例如在平台505或服务器机器506内部发现计算设备600。依照本发明的实施例，设备600还包括母板602，其托管数个组件，诸如但不限于处理器604（例如，应用处理器），所述母板602还可以并入包括反向掺杂的子鳍扩散屏障的至少一个III-V半导体沟道finFET。处理器604可以物理地和/或电气地耦合到母板602。在一些示例中，处理器604包括封装在处理器604内的集成电路管芯。一般地，术语“处理器”或“微处理器”可以是指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以进一步存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各种示例中，一个或多个通信芯片606还可以物理地和/或电气地耦合到母板602。在另外的实现方式中，通信芯片606可以是处理器604的部分。取决于其应用，计算设备600可以包括可以或可以不物理地并且电气地耦合到母板602的其它组件。这些其它组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、致密盘（CD）、数字多功能盘（DVD）等等）等。
通信芯片606可以使得能够实现用于去往和来自计算设备600的数据输送的无线通信。术语“无线”及其派生物可以用于描述可以通过经调制的电磁辐射的使用通过非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包括线。通信芯片606可以实现数个无线标准或协议中的任何一个，所述无线标准或协议包括但不限于本文其它地方所描述的那些。如所讨论的，计算设备600可以包括多个通信芯片606。例如，第一通信芯片可以专用于较短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
虽然已经参考各种实现方式描述了本文所阐述的某些特征，但是不意图以限制性含义来解释该描述。因此，本文所描述的实现方式的各种修改以及对本公开所属领域的技术人员明显的其它实施方式被视为处于本公开的精神和范围内。
将认识到，本发明不限于如此描述的实施例，而是可以在不脱离随附权利要求的范围的情况下利用修改和更改来实践。例如以上实施例可以包括如以下进一步提供的特征的具体组合。
在一个或多个第一实施例中，晶体管包括设置在第一III-V半导体材料的鳍内的有源区，以及包括一个或多个第二III-V半导体材料的子鳍，所述第二III-V半导体材料具有与第一III-V半导体材料不同的III-V合金成分，所述子鳍设置在所述鳍和硅衬底之间，其中设置在衬底与子鳍的第二部分之间的子鳍的第一部分包括比第二部分更高浓度的非硅杂质。
从第一实施例进一步地，子鳍的第一部分包括比第二部分高至少一个数量级的硅杂质浓度。
从第一实施例进一步地，有源区包括设置在掺杂的半导体源极/漏极区对之间的III-V半导体材料的沟道区。晶体管还包括设置在沟道区之上的栅极电极，以及耦合到所述源极/漏极区对的源极/漏极接触件对。
从紧接在以上的第一实施例进一步地，所述源极/漏极对是n型导电的，非硅杂质包括受主杂质。
从紧接在以上的第一实施例进一步地，受主杂质包括以下中的至少一种：C、Zn、Be或Mg。
从第一实施例进一步地，非硅杂质在子鳍的第一部分内的浓度超过1e18原子/cm³。非硅杂质在子鳍的第二部分内的浓度低于1e18原子/cm³。
从紧接在以上的第一实施例进一步地，鳍内的硅或非硅杂质的浓度低于1e18原子/cm³。
从紧接在以上的第一实施例进一步地，非硅杂质在子鳍的第一部分内的浓度为至少5e18原子/cm³。
从第一实施例进一步地，子鳍从与衬底的界面延伸至一定高度，并且子鳍的第一部分从界面延伸至不超过子鳍高度的25％。
从紧接在以上的第一实施例进一步地，子鳍从与衬底的界面延伸至200-250nm的高度。子鳍的第一部分从界面延伸20-50nm的最大值。
从紧接在以上的第一实施例进一步地，鳍结构还包括第一III-V半导体材料，并且子鳍结构的第二部分和基底部分还包括第二III-V半导体材料。
从紧接在以上的第一实施例进一步地，第一III-V半导体包括GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第一种，并且子鳍的第一部分和第二部分中的至少一个包括GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第二种。
在一个或多个第二实施例中，包括集成电路的器件包括多个n型finFET，每一个包括设置在掺杂的半导体源极/漏极区对之间的III-V半导体鳍的沟道区、包括设置在鳍与硅衬底之间的一种或多种III-V半导体材料的子鳍。设置在衬底与子鳍的第二部分之间的子鳍的第一部分包括比第二部分更高浓度的非硅杂质。finFET还包括设置在沟道区之上的栅极电极，以及耦合到所述源极/漏极区对的源极/漏极接触件对。器件还包括电气耦合到所述多个n型finFET的多个p型finFET。
从第二实施例进一步地，所述多个p型finFET每一个包括包含IV族半导体材料的有源区。
从第二实施例进一步地，所述多个p型finFET每一个包括设置在大体没有非硅杂质的III-V半导体材料的子鳍之上的包含第三III-V半导体材料的有源区。
在一个或多个第三实施例中，一种形成晶体管的方法包括：在供应非硅杂质以原位掺杂第一厚度时在衬底的播种表面之上外延生长第一厚度的第一III-V半导体材料，在不供应非硅杂质的情况下在第一厚度之上外延生长第二厚度的第一III-V半导体材料，在第一III-V半导体材料之上外延生长第二III-V半导体材料，以及在第二III-V半导体材料中形成晶体管的有源区。
从第三实施例进一步地，方法还包括在场电介质材料中形成沟槽，所述沟槽暴露衬底的晶体表面。外延生长第一厚度的材料还包括在沟槽内生长第一III-V半导体材料，以及将第一厚度的材料原位掺杂到至少5e18受主杂质原子/cm³的浓度。外延生长第二厚度的材料还包括在沟槽内生长第一III-V半导体材料，以及将第二厚度的材料原位掺杂到不超过1e18受主杂质原子/cm³的浓度。
从紧接在以上的第三实施例进一步地，外延生长第一厚度的材料还包括利用包含C、Zn、Be或Mg中的至少一种的源来原位掺杂第一厚度的材料。
从第三实施例进一步地，外延生长第一和第二厚度的材料还包括将第一厚度生长至不超过第一和第二厚度总和的25％。
从第三实施例进一步地，外延生长第一和第二厚度的材料中的至少一个还包括生长GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第一种，并且外延生长第二III-V材料还包括生长GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第二种。
从第三实施例进一步地，晶体管是鳍场效应晶体管（finFET），并且形成晶体管还包括：利用III-V半导体材料的表面平面化场电介质材料，使场电介质材料凹陷以暴露具有不超过1e18非硅杂质原子/cm³的III-V半导体材料的侧壁，在III-V半导体材料的沟道区之上形成栅极叠层，以及形成电气耦合到沟道区的相对端的源极/漏极区对。
然而，以上实施例在这些方面不受限，并且在各种实现方式中，以上实施例可以包括仅采用这样的特征的子集、采用不同次序的这样的特征、采用这样的特征的不同组合、和/或采用除了明确列出的那些特征之外的附加的特征。因此，本发明的范围应当参考随附权利要求连同这样的权利要求被授予的等同物的全部范围来确定。

Claims (21)

1.一种晶体管，包括：
设置在第一III-V半导体材料的鳍内的有源区；以及
包括一个或多个第二III-V半导体材料的子鳍，所述第二III-V半导体材料具有与所述第一III-V半导体材料不同的III-V合金成分，所述子鳍设置在所述鳍和硅衬底之间，其中设置在所述衬底与所述子鳍的第二部分之间的所述子鳍的第一部分包括比所述第二部分更高浓度的非硅杂质。
2.权利要求1所述的晶体管，其中所述子鳍的所述第一部分包括比所述第二部分高至少一个数量级的硅杂质浓度。
3.权利要求1所述的晶体管，其中所述有源区包括设置在掺杂的半导体源极/漏极区对之间的III-V半导体材料的沟道区；并且
还包括：
设置在所述沟道区之上的栅极电极；以及
耦合到所述源极/漏极区对的源极/漏极接触件对。
4.权利要求3所述的晶体管，其中：
所述源极/漏极对是n型导电的；并且
所述非硅杂质包括受主杂质。
5.权利要求4所述的晶体管，其中所述受主杂质包括以下中的至少一种：C、Zn、Be或Mg。
6.权利要求1所述的晶体管，其中
所述非硅杂质在所述子鳍的所述第一部分内的浓度超过1e18原子/cm³；并且
所述非硅杂质在所述子鳍的所述第二部分内的浓度低于1e18原子/cm³。
7.权利要求1所述的晶体管，其中：
所述鳍内的硅或非硅杂质的浓度低于1e18原子/cm³。
8.权利要求7所述的晶体管，其中：
所述非硅杂质在所述子鳍的所述第一部分内的浓度为至少5e18原子/cm³。
9.权利要求1所述的晶体管，其中：
所述子鳍从与所述衬底的界面延伸至一定高度；并且
所述子鳍的所述第一部分从所述界面延伸至不超过所述子鳍高度的25％。
10.权利要求9所述的晶体管，其中：
所述子鳍从与所述衬底的所述界面延伸至200-250nm的高度；并且
所述子鳍的所述第一部分从所述界面延伸50nm的最大值。
11.权利要求1所述的晶体管，其中：
所述鳍结构还包括第一III-V半导体材料。
12.权利要求11所述的晶体管，其中：
所述第一III-V半导体包括GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第一种；并且
所述子鳍的所述第一部分和所述第二部分中的至少一个包括GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第二种。
13.一种包括集成电路的器件，包括：
多个n型鳍式FET，每一个包括：
设置在掺杂的半导体源极/漏极区对之间的III-V半导体鳍的沟道区；
包括设置在所述鳍与硅衬底之间的一种或多种III-V半导体材料的子鳍，其中设置在所述衬底与所述子鳍的第二部分之间的所述子鳍的第一部分包括比所述第二部分更高浓度的非硅杂质；
设置在所述沟道区之上的栅极电极；以及
耦合到所述源极/漏极区对的源极/漏极接触件对；以及
电气耦合到所述多个n型鳍式FET的多个p型鳍式FET。
14.权利要求13所述的器件，其中所述多个p型鳍式FET每一个包括包含IV族半导体材料的有源区。
15.权利要求13所述的器件，其中所述多个p型鳍式FET每一个包括设置在大体没有非硅杂质的III-V半导体材料的子鳍之上的包含第三III-V半导体材料的有源区。
16.一种形成晶体管的方法，所述方法包括：
接收硅衬底；
通过供应非硅杂质以原位掺杂在所述硅衬底的表面之上外延生长第一厚度的第一III-V半导体材料；
在不供应所述非硅杂质的情况下在所述第一厚度之上外延生长第二厚度的所述第一III-V半导体材料；
在所述第一III-V半导体材料之上外延生长第二III-V半导体材料；以及
在所述第二III-V半导体材料中形成所述晶体管的有源区。
17.权利要求16所述的方法，还包括：
在所述硅衬底上的场电介质材料中形成沟槽，所述沟槽暴露所述衬底的晶体表面；并且其中：
外延生长所述第一厚度的材料还包括在所述沟槽内生长所述第一III-V半导体材料，以及将所述第一厚度的材料原位掺杂到至少5e18非硅杂质原子/cm³的浓度；并且
外延生长所述第二厚度的材料还包括在所述沟槽内生长所述第一III-V半导体材料，以及将所述第二厚度的材料原位掺杂到不超过1e18非硅杂质原子/cm³的浓度。
18.权利要求17所述的方法，其中外延生长所述第一厚度的材料还包括利用包含C、Zn、Be或Mg中的至少一种的源来原位掺杂所述第一厚度的材料。
19.权利要求17所述的方法，其中外延生长所述第一厚度的材料和所述第二厚度的材料还包括将所述第一厚度生长至不超过所述第一厚度和所述第二厚度的总和的25％。
20.权利要求16所述的方法，其中：
外延生长所述第一厚度的材料和所述第二厚度的材料中的至少一个还包括生长GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第一种；并且
外延生长所述第二III-V材料包括异质生长GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs或InGaP中的第二种。
21.权利要求17所述的方法，其中所述晶体管是鳍式场效应晶体管（finFET），并且形成所述晶体管还包括：
利用III-V半导体材料的表面平面化所述场电介质材料；
使所述场电介质材料凹陷以暴露具有不超过1e18非硅杂质原子/cm³的所述III-V半导体材料的侧壁；
在所述III-V半导体材料的沟道区之上形成栅极叠层；以及
形成电气耦合到所述沟道区的相对端的源极/漏极区对。
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