TWI706567B - 低損害自對準兩性鰭式場效電晶體尖端摻雜 - Google Patents

低損害自對準兩性鰭式場效電晶體尖端摻雜 Download PDF

Info

Publication number
TWI706567B
TWI706567B TW105116289A TW105116289A TWI706567B TW I706567 B TWI706567 B TW I706567B TW 105116289 A TW105116289 A TW 105116289A TW 105116289 A TW105116289 A TW 105116289A TW I706567 B TWI706567 B TW I706567B
Authority
TW
Taiwan
Prior art keywords
fin
dopant
iii
amphoteric
source
Prior art date
Application number
TW105116289A
Other languages
English (en)
Other versions
TW201711204A (zh
Inventor
傑克 卡瓦萊羅斯
錢德拉 莫哈帕拉
阿南德 穆爾蒂
威利 瑞奇曼第
馬修 梅茲
吉伯特 狄威
塔何 甘尼
哈洛德 肯拿
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201711204A publication Critical patent/TW201711204A/zh
Application granted granted Critical
Publication of TWI706567B publication Critical patent/TWI706567B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2258—Diffusion into or out of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

單晶鰭式場效電晶體包括設置於一第二III-V族化合物半導體上之一第一III-V族化合物半導體材料中之大多數載子通道。當例如一犧牲閘極堆疊之一遮罩覆蓋該通道區域時，一兩性摻雜物之一來源係被沈積於暴露的鰭片側壁上方且擴散至該第一III-V族化合物半導體材料。該兩性摻雜物優先地啟動作為於該第一III-V族材料內之一施體及於該第二III-V族材料內之一受體，提供電晶體尖端摻雜一p-n接面於該第一與第二III-V族材料間。一側向間隔件係被沈積以覆蓋該鰭片之該尖端部份。於該鰭片未由該遮罩或間隔件所覆蓋之區域中的源極/汲極區域透過該尖端區域電性地耦接至該通道。該通道遮罩係以一閘極堆疊取代。

Description

低損害自對準兩性鰭式場效電晶體尖端摻雜
本發明係關於低損害自對準兩性鰭式場效電晶體尖端摻雜。
延伸用於積體電路(IC)之莫耳定律的努力已包括利用III-V族化合物半導體材料(例如InP、InGaAs、InAs)之電晶體的開發。雖然這些非矽材料系統已被利用以製作金屬氧化物半導體場效電晶體(MOSFET)及其他形式的高移動性電晶體(HEMT)，該等裝置通常承受與摻雜III-V族材料至期望的導電類型及啟動位準有困難的相關聯之效能限制。舉例來說，傳統上於矽基FET之製作中，藉由離子植入處理的摻雜導致有害的損壞於未被立即熱退火之III-V族化合物半導體材料。
具有主動摻雜物(其係精確地位於相對於通道區域，利用避免對III-V族半導體材料損壞的技術)之III-V族電晶體架構因此為優點。
101:電晶體
103:異質鰭片
105:基板
110:次鰭片
115:次鰭片隔離件
120:鰭片
130:異質鰭片區域
132:次源極/汲極區域
133:次尖端區域
134:尖端區域
135:異質接面
136:兩性摻雜物
138:源極/汲極端
140:源極/汲極
150:接點金屬化
170:閘極堆疊
171:側向間隔件
172:閘極介電質
173:閘極電極
180:隔離件
401:方法
410:操作
420:操作
430:操作
440:操作
450:操作
460:操作
470:操作
480:操作
520:薄膜
570:犧牲閘極
705:行動計算平台705
706:伺服器機器
710:集成系統
715:電池
720:放大圖
725:RF(無線)積體電路
730:電源管理積體電路
735:控制器
750:單晶SoC
760:插入板
800:計算裝置
802:主機板
804:處理器
806:通訊晶片
此處所述之材料係藉由後附圖式中之範例來說明但非用以限制。為了說明的簡單性與清楚性，圖式中所示的元件不必須依比例繪製。舉例來說，某些元件的尺寸可相對於其他元件而被放大以供清楚顯示。再者，其中適當考量者，元件符號已在圖式中重複以表示對應或類比的元件。輿圖示中：第1圖為根據一些實施例之III-V族鰭式場效電晶體之平面圖，其包括於鰭片結構的輕摻雜區域中之主動摻雜物；第2A圖顯示根據一些實施例之透過顯示於第1A圖中之III-V族鰭式場效電晶體的通道區域與輕摻雜區域的長度之剖面示意圖；第2B圖顯示根據一些實施例之透過顯示於第1A圖中之III-V族鰭式場效電晶體的輕摻雜區域內的鰭片寬度之剖面示意圖；第2C圖顯示根據一些實施例之透過顯示於第1A圖中之III-V族鰭式場效電晶體的通道區域內的鰭片寬度之剖面示意圖；第2D圖顯示根據一些實施例之透過顯示於第1A圖中之III-V族鰭式場效電晶體的通道區域、輕摻雜區域、及源極/汲極區域的長度之剖面示意圖；第3圖顯示根據一些替代實施例之透過III-V族鰭式場效電晶體的通道區域、輕摻雜區域、及源極/汲極區域 的長度之剖面示意圖；第4圖為根據一些替代實施例之用於製作具有輕摻雜區域之III-V族鰭式場效電晶體的方法之流程圖；第5A、5B、5C、5D、5E、5F、5G、5H、5I、5J與5K圖顯示根據一些實施例之透過如顯示於第4圖中之方法所發展之III-V族鰭式場效電晶體的通道區域、輕摻雜區域、及源極/汲極區域的長度之剖面示意圖；第6A、6B、6C、6D、6E、6F、6G、6H、6I、6J與6K圖顯示根據一些實施例之透過如顯示於第4圖中之方法所發展之III-V族鰭式場效電晶體的輕摻雜區域內的鰭片結構之寬度的剖面示意圖；第7圖顯示根據本發明之實施例之行動計算平台與利用包括包括於鰭片結構之輕摻雜區域中之主動摻雜物的複數個III-V族鰭式場效電晶體的SoC之資料伺服器機器；及第8圖為根據本發明之實施例的電子計算裝置之功能方塊圖。
【發明內容及實施方式】
一或多個實施例係參照所附圖式加以說明。雖然特定組態與配置係被詳細顯示及說明，應了解的是，其僅為說明的目的。所屬技術領域中具有通常知識者應了解到，其他組態與配置在不超出說明之精神與範疇的情況下是可能的。所屬技術領域中具有通常知識者應了解到，此處所述 之技術及/或配置可利用此處所詳細說明以外的許多其他系統與應用。
關於所附圖式之以下實施方式形成其一部份及說明例示實施例。再者，應了解的是，其他實施例可被利用且結構的及/或邏輯的的改變可在不超出所請求標的之範疇的情況下被做出。亦應注意的是，方向與參考，舉例來說，上、下、頂、底等等，可被使用僅幫助圖式中之特徵的說明。因此，接下來的詳細說明並非用以限制用，且所請求標的例之範疇係由所附申請專利範圍及其等效所界定。
於以下說明中，各種說明係被提出。然而，對於所屬技術領域中具有通常知識者而言將了解的是，沒有這些特定說明亦可實現本發明之實施例。於一些範例中，已知方法與裝置係以方塊圖形式來顯示(而非詳細地)，以避免模糊本發明。此說明中提及「一實施例(an embodiment)」或「一個實施例(one embodiment)」或「一些實施例(some embodiments)」係指與該實施例有關之所描述的特定特徵、結構、功能、或特點係包含於本發明的至少一實施例。因此，在說明書中許多地方之用語「於一實施例」或「於一個實施例」或「一些實施例」的出現並不需要參照本發明之相同的實施例。再者，於一或更多實施例中，特定特徵、結構、功能、或特性可被結合於任何適合的方式。舉例來說，第一實施例可第二實施例結合(在任何程度上與此二實施例相關聯之特定特徵、結構、功能、或特點並非互斥的)。
如於實施方式及所附申請專利範圍中所使用，單數形式「一」、「該」係包括複數形式，除非文中有明說明為例外。亦應了解的是，如於此所使用的用語「及/或」參照及包含相關聯的所列項目之任何及所有可能的組合。
用語「耦接的(coupled)」及「連接的(connected)」及其衍生可於此被使用以說明組件之間之功能的或結構的關係。應了解的是，這些用語並不意欲為彼此同義。而是，於特定實施例中，「連接的」可被使用以表示兩個或更多元件係於直接物理、光學、或電性彼此接觸。「耦接的」可被使用以表示兩個或更多元件係於直接或間接(其之間的其他中間元件)物理或電性彼此接觸，及/或兩個或更多元件彼此合作或互動(例如有因果關係的)。
於此所使用之用語「在...上方(over)」、「在...之下(under)」、「在...之間(between)」及「在...上(on)」參照一個組件或材料關於其他組件或材料之相對位置(於其中此物理關係為顯著的)。舉例來說，於材料的內容中，一個材料或設置於另一者上方或之下的材料可被直接接觸或可具有一或多個中間材料。再者，設置於兩個材料之間的一個材料或多個材料可為直接接觸兩層或可具有一或多個中間層。相反的，第一材料或在第二材料或材料「上」之材料為直接接觸第二材料/材料。類似差別係於組件集合的內容中被做出。
如整個實施方式及申請專利範圍中所使用者，加上用語「至少一個」或「一或多個」的一列表之項目可表示該 列表之項目的任何組合。舉例來說，用語「A、B或C中之至少一者」可表示A；B；C；A及B；A及C；B及C；或A、B、及C。
發明人已發現對於利用III-V族化合物半導體材料之FET，達成低裝置電阻(device resistance)及避免明顯短通道效應(short channel effects；SCE)通常是困難的。對於最高載子移動率，電晶體通道區域儘可能摻雜越少量越好(例如理想是不摻雜)。然而，源極/汲極區域儘可能摻雜越多量越好以用於低外部電阻。即使當這些條情況皆被達成，控制III-V族材料於通道區域與源極/汲極區域之間摻雜的難度為貢獻裝置效能度量中所觀察限制的一項因素。
於矽裝置中，許多先進離子植入已被實現以控制通道區域與源極/汲極之間以及通道區域以下的摻雜物剖面(dopant profile)。舉例來說，高角度低能量(HALO)離子植入通常被應用以在n型通道下方引入p型摻雜物，從而減少電晶體關閉狀態漏電流Ioff。控制良好的離子植入通常亦被應用至輕摻雜尖端區域於所謂的「欠疊(underlapped)」閘極架構。依此欠疊閘極，重摻雜源極/汲極區域係藉由半導體材料之中間橫向間隔(其係輕摻雜至源極/汲極之導電類型)從閘極電極堆疊分開，以最小化與欠疊相關聯的電晶體導通狀態電阻(Ron)同時改善關閉狀態漏電流Ioff。然而，這些植入技術並未輕易地轉換至III-V族材料系統，至少理由為：離子摻雜物種類之傳統植入導致未被立即熱退火的III-V族化合物半導體材料之損壞。 植入的摻雜物亦可以依賴於矽裝置架構的方式不啟動或擴散。
於一些實施例中，非矽鰭式場效電晶體包括設置於異質單晶體III-V族半導體材料(例如次鰭片區域)上方之非平面、單晶體III-V族半導體材料裝置區域(例如鰭片通道區域)。當例如一犧牲閘極堆疊之一遮罩保護該通道區域時，一摻雜物之一來源係被沈積於暴露的鰭片表面上方且擴散至至少該III-V族化合物半導體鰭片材料中。於一些實施例中，該摻雜物為兩性摻雜物，其優先地啟動如同於III-V族鰭片材料中之電子施體。此摻雜物在鄰近鰭片通道區域的鰭片之尖端區域內的引進可因此提供相同導電類型的輕摻雜(相較於重摻雜的源極/汲極區域)。於進一步實施例中，引進至次鰭片的兩性摻雜物優先地啟動為此第二III-V族材料內之電子受體，從而提供或維持設置於n型尖端區域下方之輕摻雜p型次尖端區域。次尖端區域之此互補摻雜可降低關閉狀態漏電流Ioff及/或以近似矽NMOS裝置之p型口袋植入的方式來改善電晶體SCE。鰭片與次鰭片之不同的III-V族材料之間的兩性之差異係因此被運用以控制尖端與次尖端區域之垂直位置。藉由尖端與次尖端兩者在低損壞、表面式的兩性摻雜期間遮蔽通道區域，尖端與次尖端區域之側向位置的精準控制可被進一步達成。藉由隨後形成自對準側向間隔件鄰近通道遮罩以在源極/汲極形成期間覆蓋尖端及/或次尖端區域兩者，尖端與次尖端區域之側向尺寸的精準控制可被進一步達成。因 此，於一些實施例中，完整的III-V族鰭式場效電晶體之源極/汲極區域透過輕摻雜的尖端區域與子通道洩漏控制(至少部份經由互補摻雜的次尖端區域)所提供而電性地耦接至通道。
第1A圖為設置於基板105之第一區域上方且由隔離件180的材料包圍的非平面III-V族MOS電晶體101之平面圖。於一些實施例中，基板105為矽(Si)，其對於電晶體101之單晶集成較具優勢(對於傳統矽通道MOSFET)。電晶體101可接著為NMOS裝置且矽MOSFET為PMOS裝置以賦能較高的執行及/或較密集的單晶CMOS積體電路。於例示實施例中之實質單晶基板105的結晶定向為(100)、(111)、或(110)。然而，其他結晶定向亦為可能的。舉例來說，基板工作表面可被誤切、或偏切例如2-10°朝[110]，例如用以促進結晶異質磊晶材料之成核。其他基板實施例亦為可能的。舉例來說，基板105可為任何碳化矽(SiC)、藍寶石、III-V族化合物半導體(例如GaAs)、矽絕緣體(SOI)、鍺(Ge)、或鍺化矽(SiGe)。
隔離件180的材料可為適合用以在電晶體之間提供電性隔離之任何材料。於一些例示實施例中，隔離件180的材料為二氧化矽。已知適合用於該目的之其他材料亦可被利用，包括低k材料(例如具有2.5以下之相對介電常數)。雖然實施例並不以此為限，其他例示隔離材料包括摻碳氧化物(CDO)、矽氧烷衍生物及聚合物介電質(例如苯環丁烯、多孔甲基倍半矽氧烷)。
於例示實施例中，電晶體101包括III-V族化合物半導體異質接面鰭片(「異質鰭片(hetero-fin)」)103結構，其進一步包括設置於第二III-V族化合物半導體材料之「次鰭片(sub-fin)」的第一III-V族化合物半導體材料之「鰭片(fin)」，如下文中所述。設置於異質鰭片103結構的通道區域上方為閘極堆疊170。閘極堆疊170係與非零閘極長度Lg相關聯，其可隨實現而改變，但於一些實施例中為50nm、或更少(例如20nm、10nm等等)。與閘極堆疊170側向間隔為源極/汲極接點金屬化150，使得電性接觸至下面的重摻雜III-V族化合物半導體源極/汲極區域。
設置於通道區域與源極/汲極區域之間的輕摻雜異質鰭片區域130係與非零側向間隔L1相關聯。側向間隔L1亦可隨實現而改變，但於一些實施例中為10nm、或更少(例如5nm)。異質鰭片區域130係以低於鄰近源極/汲極區域之位準(例如atoms/cm3)的摻雜物來摻雜。於一些例示實施例中，異質鰭片區域130具有1011-1015/cm3之摻雜位準。於一些有利實施例中，異質鰭片區域130係以源極/汲極中實質上沒有的摻雜物來摻雜。於一些進一步實施例中，異質鰭片區域130係以大於鄰近通道區域之位準的摻雜物來摻雜。於一些有利實施例中，異質鰭片區域130係以鄰近通道區域中實質上沒有的摻雜物來摻雜。
第2A圖顯示沿第1圖中所標示的A-A'平面之透過III-V族電晶體101之長度的剖面圖。根據一些實施例，沿A-A'平面之長度包括輕摻雜的異質鰭片區域130及設 置在閘極堆疊170下方之異質鰭片130的一部分。如進一步於第2A圖中所示，異質鰭片130包括設置於第二III-V族化合物半導體之次鰭片110上的第一III-V族化合物半導體之鰭片120。這兩個不同組合之III-V族材料在與一些能帶隙差別相關聯之其介面處形成異質接面135，其在鰭片120與次鰭片110之間導致一或多個傳導帶偏移與價帶偏移。
於一些實施例中，次鰭片110與鰭片120分別為單晶帶有至少一元素來自週期表之III族(例如Al、Ga、In等等)之第一子晶格、及帶有至少一元素來自週期表之V族(例如N、P、As、Sb等等)之第二子晶格。次鰭片110與鰭片120可分別各為包括週期表之III族及V族化合物半導體的二、三、或甚至四個元素之二元、三元、或四元III-V族化合物半導體。當鰭片120為電晶體101之裝置層時，具有高載子(例如電子)移動率之III-V族材料較有利，諸如但不限於InGaAs、InP、InSb、GaAs、及InAs。對於一些例示InGaAs鰭片實施例，銦的莫耳分數介於0.2與0.8之間。於一些有利的實施例中，與有效的通道長度Leff相關聯的鰭片120之通道區域為本質的III-V族材料且非有意地摻雜任何電性活性雜質。相對於鰭片材料，次鰭片110有益地為具有明顯的(傳導)帶偏移之III-V族材料，例如但不限於GaAs、InP、GaSb、GaAsSb、GaP、InAlAs、GaAsSb、AlAs、AlP、AlSb、及AlGaAs。於一些實施例中，鰭片120與次鰭片110為互補雜質類型。舉 例來說，於鰭片120為提供電子多數載子通道的情況下，次鰭片110可以p型雜質(例如Mg與Be)摻雜。
於一些實施例中，於異質接面鰭片內之次鰭片的鰭片尖端區域與次尖端區域之其中至少一者係以電性主動摻雜物來摻雜。第2A圖中以虛線表示之異質鰭片區域130包括次鰭片110之次尖端區域133及鰭片120之尖端區域134。尖端區域134係被設置於通道區域的相對端。尖端區域134係進一步被設置於側向間隔件171下方。於其中通道區域為本質的(亦即沒有故意摻雜)且源極/汲極為再成長材料之一些實施例中，尖端區域134為鰭片120唯一非本質地摻雜的部份。如上所述，鰭片尖端區域(及/或次尖端區域)內之摻雜位準係明顯低於源極/汲極雜質位準。鰭片尖端區域之輕摻雜位準可依許多量級來改變。於一些例示實施例中，鰭片尖端區域具有1011-1015/cm3之摻雜位準。有效的啟動效率亦可廣泛地改變，例如介於10%與100%之間。
於例示實施例中，尖端區域134係以一或多個兩性摻雜物136而被非本質地摻雜。兩性摻雜物包含可佔據III族次晶格內之晶格點或IV族次晶格內之晶格點的原子。當兩性摻雜物佔據III族次晶格時，其將表現如施體，使得III-V族材料成為N型。當兩性摻雜物改為佔據IV族次晶格時，其將表現如受體，使得III-V族材料成為P型。於一些例示實施例中，兩性摻雜物136為Si。替代兩性摻雜物實施例包括Ge、Sn、Te、Se、O、及C。於一些 進一步實施例中，兩性摻雜物136包括多於一個兩性摻雜物(例如Si與Ge、Si與Sn、Si與Te、Si與Se、或二或多個兩性摻雜物之任何其他組合)。於其中鰭片120的通道區域為本質的之一些進一步實施例中，尖端區域134中存在的唯一非本質的摻雜物為兩性摻雜物136。於其中鰭片120的通道區域為非本質地摻雜之其他實施例中(例如以n型摻雜物)，尖端區域134可被以兩性摻雜物136及通道摻雜物兩者來摻雜。
於一些實施例中，次尖端區域133係以一或多個雜質元素而被非本質地摻雜。如第2A圖中所示，次尖端區域133係被緊鄰地設置於尖端區域134下方。對於其中次鰭片110係被互補於鰭片120而摻雜之實施例，尖端區域134之摻雜較佳不反摻雜(counter-dope)次尖端區域133。對於其中次鰭片110係不被互補於鰭片120而摻雜之實施例(例如次鰭片110為本質的)，尖端區域134之摻雜較佳亦不使得次尖端區域133與尖端區域134有相同的傳導類型。於有利的實施例中，尖端區域134與次尖端區域133兩者接包括兩性摻雜物136。於一些此等實施例中，尖端區域134與次尖端區域133兩者係被摻雜至兩性摻雜物136之相同位準、或濃度。如以下進一步所述，尖端區域134與次尖端區域133之間的相等兩性摻雜位準為被利用以引進兩性摻雜物136之處理的指示。
於一些實施例中，兩性摻雜物136優先地啟動作為於鰭片120中之第一雜質類型，且優先地啟動作為於次鰭片 110中之互補雜質類型。此差別的兩性係被考慮於電晶體101以精確地控制尖端區域134及/或次尖端區域133之垂直(z)限制，以與異質接面135一致。因此，於第2A圖中，虛線框跨越z高(z-height)H1內的整個異質鰭片區域130之摻雜提供具有異質接面135以下僅H2的z高之次尖端區域133，且同時提供具有異質接面135以上僅H1-H2的z高之尖端區域134。兩性摻雜物136可被進一步精確地控制側向尺寸L1，例如藉由使用已開發自對準製造技術而引進兩性摻雜物136。因此，差別的兩性可賦能兩性摻雜物相對地未選擇的引進至異質鰭片103，其中之一些可有利地促使很少的III-V族晶格損壞(若有的話)。
於其中鰭片120包含具有高電子移動率的III-V族材料之一個有利的實施例中，異質鰭片區域130係被以兩性摻雜物136摻雜，其優先地啟動作為尖端區域134內之n型施體(如實心點所示)且優先地啟動作為次尖端區域133內之p型受體(如空心點所示)。次尖端區域133之p型摻雜可依類似HALO或於矽通道裝置中之口袋植入的方式來增強電晶體101之效能，例如減少Ioff及SCE。同樣地，尖端區域134之n型摻雜可依類似於矽通道裝置中之尖端植入的方式來增強電晶體101之效能，例如減少Rext。
無論兩性摻雜物將整體考量而啟動作為一類型或另一者的控制可為透過多種因素，例如但不限於，兩性摻雜物濃度、本質晶格組成、晶格中其他(共)雜質的存在、及兩性摻雜物啟動條件。於一些實施例中，因此，兩性摻雜物 濃度在鰭片120與次鰭片110(例如較高的濃度於鰭片120)之間為不同的，以驅動互補啟動。然而，即使對於其中在尖端區域134與次尖端區域133中的兩性摻雜位準為相等之實施例，啟動的摻雜物之有效的傳導類型可被互補驅動，例如透過次鰭片110與鰭片120之本質晶格組成中的不同。將三與四次晶格加入至鰭片120與次鰭片110中之一者或另一者可驅動兩者之間的優勢的兩性差異。舉例來說，較大的III族元素的引進可熱力地偏袒較小的兩性摻雜物至III族位置(group III site)中之結合，反之亦然。對於其中鰭片120為例如InGaAs之實施例，矽雜質可整體考量而佔據較多III族位置(相較於V族位置)，導致有效的n型摻雜。然而，引進至例如GaAs次鰭片110中之矽雜質可優先地佔據更多V族位置，導致有效的p型摻雜。
第2B圖顯示根據一些實施例之沿顯示於第1A圖中所示B-B'平面透過異質鰭片寬度之剖面示意圖。B-B'平面穿過鰭式場效電晶體101之異質鰭片區域130。如圖所示，沿著鰭片z高度H1，兩性摻雜物136係透過整個異質鰭片寬度W1而存在。寬度W1可隨實現而改變，但於例示實施例中係小於20nm且較佳小於10nm。於一些實施例中，如第2B圖中進一步所示，異質鰭片103之兩性摻雜部份為其延伸於次鰭片隔離件115之上。換句話說，整個鰭片z高度H1(如從次鰭片隔離件115之上表面來測量)係以兩性摻雜物136摻雜。相反的，實質上沒有兩性摻雜 物136於嵌入次鰭片隔離件115內的次鰭片110之部份。次鰭片隔離件115可為適合用以在鄰近次鰭片之間提供電性隔離之任何非晶形材料。於一些例示實施例中，次鰭片隔離件115為二氧化矽。其他已知介電材料亦可被利用，包括低k材料。雖然實施例並不以此為限，其他例示材料包括摻碳氧化物(CDO)、矽氧烷衍生物、及諸如此類。
第2C圖顯示根據一些實施例之沿顯示於第1A圖中所示C-C'平面透過異質鰭片寬度之剖面示意圖。C-C'平面穿過III-V族鰭式場效電晶體101之通道區域。如圖所示，閘極堆疊170包括閘極介電質172的材料及閘電極173的材料。雖然任何已知閘極堆疊材料可被利用，於一例示實施例中，高k材料(例如具有9或更大的整體相對介電常數)係利用具有適合於鰭片120的組成之工作函數的閘極金屬。於第2C圖所示之例示實施例中，兩性摻雜物不存在於鰭片120之通道區域與鰭片110之次通道區域兩者。
第2D圖顯示根據一些實施例之透過III-V族鰭式場效電晶體101的通道區域、尖端區域、及源極/汲極區域的長度之剖面示意圖。第2D圖擴展超過第2A圖中所示之視野以進一步顯示有關異質磊晶源極/汲極140的次鰭片110與鰭片120之輕摻雜部份。於一些實施例中，異質磊晶源極/汲極140包含具有不同晶格元素之III-V族化合物半導體，以提供有利的低帶隙而促進對於接點金屬化150之低電阻。異質磊晶提昇的源極/汲極140材料可為適 合用於歐姆接觸至鰭片120之任何材料，例如但不限於InAs。於一些實施例中，源極/汲極140材料為單晶。異質磊晶提昇的源極/汲極140材料係被有利地重摻雜(例如於InAs實施例中之n型)。
於第2D圖中所示之例示實施例中，輕摻雜異質鰭片區域130介接異質磊晶提昇的源極/汲極140，使得電晶體101之通道區域係透過尖端區域134(第2A圖)被電性耦接至源極/汲極140。如第2D圖中進一步所示，異質磊晶提昇的源極/汲極140與鰭片120形成第一異質接面，而與次鰭片110形成第二異質接面。於例示實施例中，異質磊晶源極/汲極140缺少任何兩性摻雜物，其為已在鰭片120及/或次鰭片110之兩性摻雜隨後被形成的源極/汲極140之指示。然而，藉由沿著第一源極/汲極異質接面之輕摻雜異質鰭片區域130，兩性摻雜物係被優先地啟動至與源極/汲極140相同的導電類型(例如n型)。於沿著第二異質接面之次源極/汲極區域132(第2D圖中以小虛線框表示)內，兩性摻雜物係被優先地啟動至與源極/汲極140互補的導電類型(例如p型)。於一些實施例中，次源極/汲極區域132內之兩性摻雜物與異質鰭片區域130內者相同。於進一步實施例中，次源極/汲極區域132內之兩性摻雜物濃度與異質鰭片區域130內者相同。相同的摻雜物濃度係表示區域130與132皆已被同時摻雜，如以下進一步實施例所述。
第3圖顯示根據一些替代實施例之透過III-V族鰭式 場效電晶體301的通道區域、尖端區域、及源極/汲極區域的長度之剖面示意圖。於第3圖所示之實施例中，源極/汲極區域並非如於鰭式場效電晶體101中被完全再成長。取代的是，鰭片120包括重摻雜源極/汲極端138。重摻雜源極/汲極端138包含與鰭片120之其他區域(例如通道區域或輕摻雜尖端區域等等)相同的III-V族材料，但被以較大雜質位準摻雜。於一些例示實施例中，摻雜的源極/汲極端138缺少任何兩性摻雜物，其為已在鰭片120及/或次鰭片110之兩性摻雜隨後被形成的源極/汲極端138之指示。如於第3圖中進一步所示，摻雜的源極/汲極端138與次鰭片110形成一個異質接面。於沿著此異質接面之次源極/汲極區域132內，兩性摻雜物係被優先地啟動至與源極/汲極端138互補的導電類型(例如p型)。於一些實施例中，次源極/汲極區域132內之兩性摻雜物與異質鰭片區域130內者相同。於進一步實施例中，次源極/汲極區域132內之兩性摻雜物濃度與異質鰭片區域130內者相同。相同的摻雜物濃度係表示區域130與132皆已被同時摻雜，如以下進一步實施例所述。
根據以上架構之III-V族鰭式場效電晶體可藉由應用多種技術及處理室組態之多種方法而被製作。第4圖為根據一些實施例之用於製作具有輕摻雜異質鰭片區域之III-V族鰭式場效電晶體的例示方法401之流程圖。第5A、5B、5C、5D、5E、5F、5G、5H、5I、5J與5K圖顯示根據一些實施例之如方法401被執行所發展之沿鰭式場效電 晶體101之D-D'平面之剖面示意圖。第6A、6B、6C、6D、6E、6F、6G、6H、6I、6J與6K圖顯示根據一些實施例之如第4圖中所示之方法被執行所發展之沿鰭式場效電晶體101之B-B'平面之剖面示意圖。
首先參照第4圖，方法401開始於操作410，其中III-V族異質接面鰭片係被製造。於一些實施例中，多個III-V族材料之島狀物係被磊晶成長於具有複數個晶種表面區域之基板上方。於一些此等實施例中，晶種表面區域係被高縱橫尺寸比側壁包圍以實行縱橫比陷補(aspect ratio trapping；ART)及於異質磊晶鰭片材料中達成可接受的結晶品質。ART技術為局部添加異質磊晶鰭片製作的一個範例，其可有利地減少各種異質接面間熱失配(thermal mismatch)的效應。於替代實施例中，傳統的消減技術可被利用，其中覆蓋III-V族膜堆疊係被成長於基板之整個工作表面上方、或被轉移至基板。該覆蓋膜堆疊接著被蝕刻至鰭片結構中，類似地順從方法401之後續操作。
於第5A與6A圖所示之例示實施例中，一旦操作410完成，異質鰭片103係被設置於基板105上，而至少一部分的鰭片120延伸至超過周圍的次鰭片隔離件115達z高度H1。於一些實施例中，z高度H1係由從異質鰭片103周圍蝕刻預定量的次鰭片隔離件115之材料的凹部所界定。z高H1可隨凹部蝕刻的延伸而改變，可能暴露次鰭片110之側壁達z高H2，如第6A圖中進一步所示。於替代實施例中，停止層可被利用以確保次鰭片隔離件115之上 表面係由異質接面135而暴露(未顯示)。
回到第4圖，方法401繼續於操作420，於其中通道遮罩係被圖樣化以保護異質鰭片中成為FET通道區域之部份。雖然任何已知遮罩技術與材料可被利用於操作420，於一些實施例中，該通道遮罩為透過數個處理直到被取代於「閘極最後(gate-last)」鰭式場效電晶體製造流程中而被保留之閘極心軸(gate mandrel)。此實施例係有利地相容於矽通道鰭式場效電晶體製作，賦能PMOS電晶體以被同時地製作於基板之其他區域中(未圖示)。於第5B與6B圖所示之例示實施例中，犧牲閘極570係被形成於異質鰭片103之一部份的上方。任何已知犧牲閘極結構與製作技術可被利用於操作420，以形成犧牲閘極570於鰭片120之至少兩個相對側壁，進一步覆蓋次鰭片110之任何暴露的側壁部份，及到達次鰭片隔離件115上。犧牲閘極570係被圖樣化成延伸於鰭片120之通道區域的犧牲閘極570以及次鰭片110延伸於次鰭片隔離件115上方之任何次通道區域之條狀物。異質鰭片103的其他部份係被暴露。於一些實施例中，次鰭片隔離件115可被進一步內凹以暴露次鰭片110在犧牲閘極570以下之額外部份(未圖示)。此一凹部可為各向異性的以保持下面的次鰭片隔離件115被自對準至犧牲閘極570，或可為各向同性的以側向地蝕刻次鰭片隔離件115及底切犧牲閘極570。
回到第4圖，方法401繼續於操作430，於其中未被通道遮罩或次鰭片隔離件115所保護的異質鰭片之表面係被 暴露至摻雜物媒介。如上所述，於一些實施例中之摻雜物為兩性摻雜物，例如任何於此在別處所列出者(例如Si)。暴露至摻雜物媒介之鰭片表面係因此被自對準至通道遮罩(例如犧牲閘極)。在摻雜物暴露之後，摻雜物係被擴散至異質鰭片(於操作440)。擴散的摻雜物位置可被控制至從與摻雜物媒介接觸之表面的擴散長度內之異質鰭片區域。
於操作430，暴露至摻雜物媒介可採用許多形式，但較佳為透過導致於異質鰭片中的少量晶格損壞之表面式技術。一個此種技術需要含有行動摻雜物(mobile dopant)的固體薄膜之沈積。替代技術包括以含有摻雜物成份之液體試劑弄濕鰭片表面，或暴露鰭片表面至含有摻雜物成份之氣體試劑。極低能量電漿表面處理亦可被實行。舉例來說，在基板被維持在低電漿偏壓時，異質鰭片表面可被暴露至摻雜物之電漿。用以施加摻雜物至相容於III-V族異質鰭片材料與於此所述之兩性摻雜物的材料表面之任何的這些已知技術可被利用而不受限制。對於液體與氣體試劑，摻雜物成份可對異質鰭片之側壁(及上)表面起反應，例如以懸空鍵及/或氫鍵來耦接以形成摻雜物單層於鰭片表面上。對於摻雜物之液體施加，雜質係被溶解於溶劑中。於一範例中，對於Se摻雜實施例，III-V族異質鰭片材料表面可被暴露至硒代蛋氨酸(seleno-DL-methionine；C5H11N02Se)之水溶液。
於一些實施例中，帽蓋材料層可在摻雜物擴散之前被沈積於摻雜物媒介(例如摻雜的薄膜)或表面結合摻雜物成 份之上方，以促進摻雜物之固態內擴散(in-diffusion)至異質鰭片體積內及/或從異質鰭片表面減緩摻雜物釋氣(outgassing)或昇華。摻雜物擴散可藉由任何已知技術而被驅動/控制，例如但不限於快速熱處理(rapid thermal processing；RTP)。在摻雜物擴散/啟動之後，任何帽蓋材料可被剝去以再次暴露未被通道遮罩保護的表面於後續處理的準備中。
於例示實施例中，如第5C與6C圖所示，以將被遞送至異質鰭片之表面的摻雜物摻雜之薄膜520係被沈積於異質鰭片103之暴露表面上，進一步覆蓋犧牲閘極570。於一些實施例中，有機金屬來源、氧氣來源、及氫化矽(例如矽烷)係藉由電漿放電起反應以形成摻雜的氧化物層。氧化物塗敷基板係接著被加熱以驅動雜質從氧化物至半導體中。可被利用之例示摻雜的薄膜包括：摻硒氧化物、摻碲氧化物、或摻碳氧化物。其他例示實施例包括非化學計量富矽氮化矽膜。如於第6D圖中進一步所示，摻雜物係從薄膜20擴散至異質鰭片103緊鄰接觸摻雜之薄膜520的所有表面之區域中。因為摻雜之薄膜520係被沈積於所有暴露的鰭片表面上，摻雜物僅需要從各鰭片側壁擴散約½的鰭片寬度。舉例來說，於其中鰭片寬度W1小於10nm，摻雜物僅需要擴散小於5nm以在整個鰭片寬度各處佔據晶格點。施加至鰭片表面之摻雜物可因此被擴散成在鰭片體積內實質一致。一旦被啟動，兩性中之差異接著確保次鰭片110中任何摻雜之部份在異質接面135處 維持p-n接面。
回到第4圖，操作430與440可視需要被重複多次以達成期望的摻雜物濃度，作為摻雜物媒介、摻雜物移動率、及摻雜物啟動效率中之至少摻雜物濃度的函數。輕摻雜III-V族鰭片之後，方法401繼續於操作450在通道遮罩周圍製作側向間隔件。任何傳統自對準側向間隔件處理可被應用於操作450，以在輕摻雜尖端區域及/或次尖端區域上方形成保護結構及自通道遮罩的側向地支柱後續處理。舉例來說，介電質(例如二氧化矽及/或氮化矽)可被一致地覆蓋沈積於異質鰭片上方及通道遮罩上方。異向性蝕刻接著被利用以清除介電質(除了沿著表面形狀的邊緣)。於第5E與6E圖中進一步所示之例示實施例中，側向間隔件171形成鄰近至犧牲閘極570。因為鰭片尖端區域緊鄰犧牲閘極570(當其被自對準)，側向間隔件171延伸越過輕摻雜鰭片尖端區域。側向間隔件171亦形成鄰近至鰭片120之側壁，以及次鰭片110之任何暴露的側壁。
於一些實施例中，方法401(第4圖)中，鰭片表面摻雜可在操作450隨後被重複，以進一步增加兩性摻雜物量於現在被自對準側向間隔件171的區域中。替代地，不同的(非兩性)摻雜物可透過在操作450隨後執行的表面摻雜操作430而被引進。於其他實施例中，側向間隔件形成操作450可關於表面摻雜操作430被再指定，使得操作430與440僅在側向間隔件被形成之後被執行。對於此實施例，兩性摻雜物之側向擴散可被依賴於以自對準側向間隔 件的方式摻雜尖端與次尖端區域。
一旦異質鰭片之輕摻雜完成，方法401前進至操作460，於其中源極/汲極區域被形成。於一些實施例中，操作460必需蝕刻至少鰭片120的末端及從鰭片120及/或次鰭片110之晶種表面磊晶再成長摻雜的III-V族半導體。任何已知磊晶源極/汲極再成長技術可被採用。於第5F與6F圖中進一步所示之例示實施例中，從鰭片120相對於次鰭片110的選擇之蝕刻係被執行以移除鰭片120未被犧牲閘極570或側向間隔件171所保護之末端。此源極/汲極凹部蝕刻可底切側向間隔件171達一些預定量，然而至少一些輕摻雜的尖端部份134繼續存在。引進至次鰭片110中之摻雜物亦繼續存在。如於第5G與6G圖中進一步所示，結晶異質磊晶源極/汲極140接著被成長，例如藉由任何金屬有機化學氣相沈積(MOCVD)、分子束磊晶(MBE)、或氫化物氣相磊晶(HVPE)。材料(例如InAs或其他III-V族材料)可被重原位摻雜(heavily in-situ doped)(例如n型)。於例示實施例中，源極/汲極再成長不採用兩性摻雜物。
於替代實施例中，沒有源極/汲極凹部蝕刻係在操作460被執行，且取代的是，鰭片120之源極/汲極末端部份係藉由任何已知技術(包括離子植入)被重摻雜。對於這些實施例中之一些，源極/汲極摻雜再次不採用兩性摻雜物。提昇的源極/汲極可被成長越過鰭片120之源極/汲極末端部份。舉例來說，任何的上述異質磊晶技術可被採用 以形成窄能帶隙之提昇的源極/汲極材料。此磊晶材料可進一步作為摻雜物的來源，其係擴散至鰭片120之源極/汲極末端部份中。於例示實施例中，提昇的源極/汲極不採用兩性摻雜物。
回到第4圖，方法401繼續於操作470，於其中通道遮罩係被以固定閘極堆疊取代。方法401係接著以任何適合的接點金屬化及於操作480執行的後端處理而被實質完成。對於第5H與6H圖中所進一步顯示之例示實施例，鰭式場效電晶體隔離件180係被沈積及平坦化以暴露犧牲閘極570之頂部。如第5I與6I圖中所進一步顯示，犧牲閘極570係選擇性地關於隔離件180被移除，從而暴露鰭片120之通道區域(及可能暴露鰭片110之次通道區域)。包括閘極介電質172及閘極電極173之固定閘極堆疊係被形成於鰭片結構的至少兩個側壁之上方，如第5J與6J圖中所示。雖然任何已知閘極堆疊材料可被利用，於一例示實施例中，高k介電材料係連同具有適合於鰭片120的III-V族組成之工作函數的金屬閘極電極而被利用。如第5K與6K圖中所顯示，源極/汲極接點金屬化150係藉由任何已知技術被形成，且鰭式場效電晶體101係實質如同於第1A-1D圖中所引入。
第7圖顯示行動計算平台與利用具有例如以如於此在別處所述之兩性摻雜物來摻雜的輕摻雜尖端及/或次尖端區域之包括異質磊晶III-V族n型電晶體之SoC之資料伺服器機器。伺服器機器706可為任何商業伺服器，例如包括 設置於架子中及透過網路連接在一起以供電子資料處理之任何數量的高效能計算平台，其於例示實施例中包括封裝單晶SoC 750。行動計算平台705可為經組構以用於各電子資料顯示、電子資料處理、無線電子資料傳送、或諸如此類之任何可攜式裝置。舉例來說，行動計算平台705可為任何的平板電腦、智慧型手機、膝上型電腦等等，且可包括顯示螢幕(例如電容式、感應式、電阻式、或光學式觸碰螢幕)、晶片級或封裝級集成系統710、及電池715。
無論設置於放大圖720中所示之集成系統710中，或作為伺服器機器706中之獨立封裝晶片，封裝單晶SoC750包括記憶體區塊(例如RAM)、包括具有例如以如於此在別處所述之兩性摻雜物來摻雜的輕摻雜的尖端及/或次尖端區域的至少一個異質磊晶III-V族n型電晶體之處理器區塊(例如微處理器、多核心微處理器、圖形處理器、或諸如此類)。單晶SoC 750可被進一步耦接至板、基板、或插入板760，其連同電源管理積體電路(PMIC)730、包括寬頻RF(無線)傳送器及/或接收器(TX/RX)之RF(無線)積體電路(RFIC)725(例如包括數位基帶及類比前端模組進一步包含電源放大器於傳送路徑及低雜訊放大器於接收路徑)、及控制器735中之一或多者。
功能上，PMIC 730可執行電池電源調節、DC至DC轉換、等等，且因此具有耦接至電池715之輸入及具有提供電源供應至其他功能性模組之輸出。如進一步所示，於例示實施例中，RFIC 725具有耦接至天線(未圖示)之輸 出，以實現任何無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生物以及使用於3G、4G、5G、及更先進者之任何其他無線協定。於替代實現中，這些大範圍水準的模組中之各者可被集成於分開的IC上或集成至單晶SoC 750中。
第8圖為根據本發明之實施例的電子計算裝置之功能方塊圖。計算裝置800可被發現在例如平台705或伺服器機器706內部。裝置800進一步包括收容數個組件(例如，但不限於，處理器804(例如應用程式處理器)，其可進一步結合具有例如以如於此在別處所述之兩性摻雜物來摻雜的輕摻雜尖端及/或次尖端區域之至少一個異質磊晶III-V族n型電晶體)之主機板802。處理器804可被實體地且電性地耦接至主機板802。於一些範例中，處理器804包括封裝於處理器804內之積體電路晶粒。通常，用語「處理器」或「微處理器」可參照自暫存器及/或記憶體處理電子資料以將該電子資料轉換成可被進一步儲存於暫存器及/或記憶體中之其他電子資料之任何裝置或裝置之部份。
於各種範例中，一或多個通訊晶片806亦可被實體地及/或電性地耦接至主機板802。於進一步實現中，通訊晶片806可為處理器804之一部份。根據其應用，計算裝置 800可包含可或不可實體地及電氣地耦接至主機板802之其他組件。這些其他組件包含(但不限於)揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、大量儲存裝置(例如硬碟機、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)等)、或諸如此類。
通訊晶片806能自計算裝置800傳送資料及傳送資料至計算裝置800而進行無線通訊。用語「無線」及其衍生字可被使用以說明電路、裝置、系統、方法、技術、通訊通道等，其可透過使用調變的電磁輻射經過非固體介質來通訊資料。該用語並未暗示相關聯的裝置不包含任何線路，即使某些實施例中其未包含。通訊晶片806可實現任何的無線標準或協定，包括但不限於於此在別處所述者。如上所述，計算裝置800可包括複數個通訊晶片806。舉例來說，第一通訊晶片可被專用於較短範圍的無線通訊(例如Wi-Fi及Bluetooth)而第二通訊晶片可被專用於較長範圍的無線通訊(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他)。
雖然於此提出之特定特徵以參照各種實現來說明，此說明並非意欲被解釋為用來限制之意。因此，此處所述之實現以及其他實現的各種修改，其對於所屬技術領域中具 有通常知識者為顯而易見而為本揭露所相關者，係被視為落於本揭露之精神與範疇中。
應了解的是，本發明並不受限於所述之實施例，且可在不超出後附申請專利範圍的範疇下利用修改且變化而被實現。舉例來說，以上實施例可包括以下進一步提供的特徵之特定結合。
於一或多個第一實施例中，單晶電晶體包含設置於一基板上之一III-V族異質結構，該異質結構包含設置於一第二III-V族化合物半導體材料上之一第一III-V族化合物半導體材料。該電晶體進一步包含設置於第一III-V族化合物半導體材料之一通道區域上方之一閘極堆疊。該電晶體進一步包含一對源極/汲極區域，透過該第一III-V族化合物半導體材料中之一尖端區域而電性耦接至該通道區域之相對端，該尖端區域包含一兩性摻雜物。
於至少一些的第一實施例中，於該通道區域中之大多數電荷載子為電子；及該兩性摻雜物優先地啟動作為於該第一III-V族化合物半導體材料內之一施體，及作為於該第二III-V族化合物半導體材料內之一受體。
於至少一些的第一實施例中，該第二III-V族化合物半導體材料之一次尖端區域包含相同濃度的該兩性摻雜物作為該尖端區域，該兩性摻雜物於該第一與第二III-V族材料之異質接面擴大一p-n接面。
於至少一些的第一實施例中，該第一III-V族材料係選自由InGaAs、InAs、GaAs、InP、及InSb所組成之群 組。
於至少一些的第一實施例中，該第二III-V族材料係選自由InP、AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、GaAs、及AlGaAs所組成之群組。
於至少一些的第一實施例中，該兩性摻雜物係選自由Ge、Si、C、Sn、Te、Se、O所組成之群組。
於至少一些的第一實施例中，該第一III-V族材料包含In、Ga、及As之其中二或更多者，且該兩性摻雜物為Si。
於至少一些的第一實施例中，該對源極/汲極區域進一步包含一第三III-V族化合物半導體，其接觸該尖端區域及該第二III-V族化合物半導體材料，且接觸該第二III-V族化合物半導體材料之一次源極/汲極區域；及該次源極/汲極區域亦包含該兩性摻雜物。
於以上至少一些的第一實施例中，該次源極/汲極區域包含相同濃度的該兩性摻雜物作為該尖端區域，該兩性摻雜物於該第三與第二III-V族材料之異質接面擴大一p-n接面。
於一或多個第二實施例中，CMOS積體電路(IC)包含一矽基板、設置於該基板之一第一區域上方之一n型III-V族槽型鰭式場效電晶體(FET)。該III-V族FET進一步包括設置於該基板上之一III-V族異質結構鰭片。該異質結構鰭片包括設置於一p型III-V族化合物半導體材料的一次鰭片上之一第一n型III-V族化合物半導體材料的一 鰭片。該III-V族FET進一步包括設置於該鰭片之一通道區域上方之一閘極堆疊；一對源極/汲極區域，包含一第二n型III-V族化合物半導體材料，透過該鰭片之一尖端區域而電性耦接至該通道區域之相對端；且設置於該次鰭片之一次尖端區域上之該尖端區域亦包含該兩性摻雜物。該CMOS IC進一步包含設置於該基板之一第二區域上方之一p型矽槽狀FET。
於至少一些的第二實施例中，該兩性摻雜物為Si、C、Ge、Sn、Te、Se、及O中之至少一者，且優先地啟動作為於該尖端區域內之一施體及作為於該次尖端區域內之一受體；及該尖端區域與次尖端區域包含相同濃度的該兩性摻雜物。
於至少一些的第二實施例中，該第二n型III-V族化合物半導體材料係接觸該第二III-V族化合物半導體材料之一次源極/汲極區域；該次源極/汲極區域亦包含相同濃度的該兩性摻雜物作為該尖端區域。
於一或多個第三實施例中，一種製作一III-V族槽狀鰭式場效電晶體(FET)之方法包含：形成設置於一基板上之一III-V族異質結構鰭片，該異質結構鰭片包括設置於一p型III-V族化合物半導體材料的一次鰭片上之一n型III-V族化合物半導體材料的一鰭片。該方法包含於該鰭片之一通道區域上方形成一遮罩。該方法包含將該鰭片與該次鰭片之暴露的表面接觸包含一兩性摻雜物之一摻雜物媒介。該方法進一部包含從該摻雜物媒介將該兩性摻雜物 熱擴散至該鰭片與次鰭片內。該方法更包含形成鄰近該遮罩之側向間隔件，以覆蓋該鰭片之一間端部份及該次鰭片之一次尖端部份，兩者皆包含該兩性摻雜物。該方法更包含形成源極及汲極區域於該鰭片未被該遮罩或側向間隔件所覆蓋之末端。該方法更包含以一閘極堆疊取代該遮罩。該方法更包含形成接點金屬化至源極與汲極區域。
於至少一些的第三實施例中，將該鰭片與該次鰭片之暴露的表面接觸該摻雜物媒介的步驟更包含：將含有一移動形式的該兩性摻雜物之一摻雜物來源膜沈積於該鰭片之側壁表面上方；及以一第二膜覆蓋該摻雜物來源膜。該方法更包含在熱擴散該兩性摻雜物之後對於該III-V族異質結構鰭片選擇性地剝去該摻雜物來源膜與該覆蓋膜。
於至少一些的第三實施例中，將該鰭片與該次鰭片之暴露的表面接觸該摻雜物媒介的步驟更包含：將含有一移動形式的該兩性摻雜物之一摻雜物來源膜沈積於該鰭片及次鰭片之側壁表面上方；及沈積一覆蓋膜於該摻雜物來源膜上方。該方法更包含在熱擴散該兩性摻雜物之後對於該III-V族異質結構鰭片選擇性地剝去該摻雜物來源膜與該覆蓋膜。
於至少一些的第三實施例中，將該鰭片與該次鰭片之暴露的表面接觸該摻雜物媒介的步驟更包含：以包含兩性摻雜物成份之一液體弄濕該鰭片與次鰭片之側壁表面；及沈積一覆蓋膜於與該側壁表面結合之兩性摻雜物成份上方。該方法更包含在熱擴散該兩性摻雜物之後從該III-V 族異質結構鰭片剝去該覆蓋膜。
於至少一些的第三實施例中，形成該III-V族異質結構鰭片的步驟更包含：從該異質結構鰭片之側壁周圍使一非晶形隔離材料內凹，以暴露該n型III-V族化合物半導體材料及該p型III-V族化合物半導體材料的至少一部分之側壁。
於至少一些的第三實施例中，形成源極及汲極區域的步驟更包含：內凹蝕刻未由該遮罩或側向間隔件所覆蓋之該n型III-V族化合物半導體材料；及磊晶地成長更包含該兩性摻雜物以外的一施體摻雜物之一較窄能帶隙n型III-V族化合物半導體材料。
於至少一些的第三實施例中，該n型III-V族材料包含In、Ga、及As之其中二或更多者，且該兩性摻雜物為Si。
於至少一些的第三實施例中，該方法更包含將該鰭片與該次鰭片未由該遮罩或該側向間隔件所覆蓋之暴露的表面接觸包含該兩性摻雜物之一摻雜物媒介，及在形成該源極與汲極區域之前從該摻雜物媒介將該兩性摻雜物熱擴散至該鰭片與次鰭片內。
然而，以上實施例並不以此為限，且於各種實現中，以上實施例可包含進行僅此等特徵之一子集、進行此等特徵之一不同次序、進行此等特徵之一不同組合、及/或進行那些明確列出的特徵之額外的特徵。本發明之範疇因此應參照後附申請專利範圍與該等申請專利範圍所稱的等效 之全部範疇一起而被決定。
101‧‧‧電晶體
103‧‧‧異質鰭片結構
105‧‧‧基板
130‧‧‧異質鰭片區域
150‧‧‧接點金屬化
170‧‧‧閘極堆疊
180‧‧‧鰭式場效電晶體隔離件

Claims (8)

  1. 一種製作一III-V族槽狀鰭式場效電晶體(FET)之方法，該方法包含：形成設置於一基板上之一III-V族異質結構鰭片，該異質結構鰭片包括設置於一p型III-V族化合物半導體材料的一次鰭片上之一n型III-V族化合物半導體材料的一鰭片；於該鰭片之一通道區域上方形成一遮罩；將該鰭片與該次鰭片未由該遮罩所覆蓋之暴露的表面接觸包含一兩性摻雜物之一摻雜物媒介；從該摻雜物媒介將該兩性摻雜物熱擴散至該鰭片與次鰭片內；自對準地形成鄰近該遮罩之側向間隔件，以覆蓋該鰭片之一尖端部份及該次鰭片之一次尖端部份，兩者皆包含該兩性摻雜物；自對準地形成源極及汲極區域於該鰭片未被該遮罩或側向間隔件所覆蓋之末端；及以一閘極堆疊取代該遮罩。
  2. 如申請專利範圍第1項之方法，其中將該鰭片與該次鰭片之暴露的表面接觸該摻雜物媒介的步驟更包含：將含有一移動形式的該兩性摻雜物之一摻雜物來源膜沈積於該鰭片之側壁表面上方；及以一第二膜覆蓋該摻雜物來源膜；及該方法更包含在熱擴散該兩性摻雜物之後對於該III- V族異質結構鰭片選擇性地剝去該摻雜物來源膜與該覆蓋膜。
  3. 如申請專利範圍第1項之方法，其中：將該鰭片與該次鰭片之暴露的表面接觸該摻雜物媒介的步驟更包含：將含有一移動形式的該兩性摻雜物之一摻雜物來源膜沈積於該鰭片及次鰭片之側壁表面上方；及沈積一覆蓋膜於該摻雜物來源膜上方；及該方法更包含在熱擴散該兩性摻雜物之後對於該III-V族異質結構鰭片選擇性地剝去該覆蓋膜。
  4. 如申請專利範圍第1項之方法，其中：將該鰭片與該次鰭片之暴露的表面接觸該摻雜物媒介的步驟更包含：以包含兩性摻雜物成份之一液體弄濕該鰭片與次鰭片之側壁表面；及沈積一覆蓋膜於與該側壁表面結合之兩性摻雜物成份上方；及該方法更包含在熱擴散該兩性摻雜物之後從該III-V族異質結構鰭片剝去該覆蓋膜。
  5. 如申請專利範圍第1項之方法，其中形成該III-V族異質結構鰭片的步驟更包含：從該異質結構鰭片之側壁周圍使一非晶形隔離材料內凹，以暴露該n型III-V族化合物半導體材料及該p型III-V族化合物半導體材料的至少一部分之側壁。
  6. 如申請專利範圍第1項之方法，其中自對準地形成源極及汲極區域的步驟更包含：內凹蝕刻未由該遮罩或側向間隔件所覆蓋之該n型III-V族化合物半導體材料；及磊晶地成長更包含該兩性摻雜物以外的一施體摻雜物之一較窄能帶隙n型III-V族化合物半導體材料。
  7. 如申請專利範圍第1項之方法，其中：該n型III-V族材料包含In、Ga、及As之其中二或更多者；及該兩性摻雜物為Si或C。
  8. 如申請專利範圍第1項之方法，更包含將該鰭片與該次鰭片未由該遮罩或該側向間隔件所覆蓋之暴露的表面接觸包含該兩性摻雜物之一摻雜物媒介，及在形成該源極與汲極區域之前從該摻雜物媒介將該兩性摻雜物熱擴散至該鰭片與次鰭片內。
TW105116289A 2015-06-27 2016-05-25 低損害自對準兩性鰭式場效電晶體尖端摻雜 TWI706567B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2015/038197 WO2017003414A1 (en) 2015-06-27 2015-06-27 Low damage self-aligned amphoteric finfet tip doping
WOPCT/US15/38197 2015-06-27

Publications (2)

Publication Number Publication Date
TW201711204A TW201711204A (zh) 2017-03-16
TWI706567B true TWI706567B (zh) 2020-10-01

Family

ID=57608917

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105116289A TWI706567B (zh) 2015-06-27 2016-05-25 低損害自對準兩性鰭式場效電晶體尖端摻雜

Country Status (5)

Country Link
EP (1) EP3314667A4 (zh)
KR (1) KR102352659B1 (zh)
CN (1) CN107636838B (zh)
TW (1) TWI706567B (zh)
WO (1) WO2017003414A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11233148B2 (en) 2017-11-06 2022-01-25 Intel Corporation Reducing band-to-band tunneling in semiconductor devices
WO2019125361A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Switching device with pocket having high mobility carriers
CN110970300B (zh) * 2018-09-29 2023-09-22 中芯国际集成电路制造(上海)有限公司 堆叠环栅鳍式场效应管及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161105A1 (en) * 2010-12-22 2012-06-28 Willy Rachmady Uniaxially strained quantum well device and method of making same
US20130052801A1 (en) * 2011-08-30 2013-02-28 International Business Machines Corporation Method to enable compressively strained pfet channel in a finfet structure by implant and thermal diffusion
US20140332855A1 (en) * 2013-05-07 2014-11-13 International Business Machines Corporation Reduced short channel effect of iii-v field effect transistor via oxidizing aluminum-rich underlayer

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2296264A1 (fr) * 1974-12-24 1976-07-23 Radiotechnique Compelec Procede de realisation de dispositif semi-conducteur a heterojonction
EP0565054A3 (en) * 1992-04-09 1994-07-27 Hughes Aircraft Co N-type antimony-based strained layer superlattice and fabrication method
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9153583B2 (en) * 2011-12-20 2015-10-06 Intel Corporation III-V layers for N-type and P-type MOS source-drain contacts
US8896066B2 (en) * 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
US8629038B2 (en) * 2012-01-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with vertical fins and methods for forming the same
US9224809B2 (en) * 2012-05-17 2015-12-29 The Board Of Trustees Of The University Of Illinois Field effect transistor structure comprising a stack of vertically separated channel nanowires
US20140264607A1 (en) * 2013-03-13 2014-09-18 International Business Machines Corporation Iii-v finfets on silicon substrate
US8912609B2 (en) * 2013-05-08 2014-12-16 International Business Machines Corporation Low extension resistance III-V compound fin field effect transistor
KR102099841B1 (ko) * 2013-06-28 2020-04-13 인텔 코포레이션 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161105A1 (en) * 2010-12-22 2012-06-28 Willy Rachmady Uniaxially strained quantum well device and method of making same
US20130052801A1 (en) * 2011-08-30 2013-02-28 International Business Machines Corporation Method to enable compressively strained pfet channel in a finfet structure by implant and thermal diffusion
US20140332855A1 (en) * 2013-05-07 2014-11-13 International Business Machines Corporation Reduced short channel effect of iii-v field effect transistor via oxidizing aluminum-rich underlayer

Also Published As

Publication number Publication date
WO2017003414A1 (en) 2017-01-05
EP3314667A1 (en) 2018-05-02
CN107636838A (zh) 2018-01-26
TW201711204A (zh) 2017-03-16
EP3314667A4 (en) 2019-02-27
KR102352659B1 (ko) 2022-01-18
CN107636838B (zh) 2022-01-14
KR20180021157A (ko) 2018-02-28

Similar Documents

Publication Publication Date Title
TWI721004B (zh) 具反摻雜的摻雜物擴散障壁的高電子移動率電晶體
US10431690B2 (en) High electron mobility transistors with localized sub-fin isolation
TWI715579B (zh) 高遷移率半導體源極／汲極間隔物
TWI706470B (zh) 具有帶偏移半導體源極／汲極間隔件的高遷移率場效電晶體
TWI713119B (zh) 具異接面摻雜物擴散障壁的高電子移動率電晶體及包括積體電路之裝置
US10734511B2 (en) High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
TWI692107B (zh) 具有逆行半導體源/汲極之高遷移率的場效電晶體
TWI706567B (zh) 低損害自對準兩性鰭式場效電晶體尖端摻雜
US10546858B2 (en) Low damage self-aligned amphoteric FINFET tip doping
KR102352777B1 (ko) 확산 허용 iii-v족 반도체 헤테로구조물 및 이를 포함하는 디바이스
US11996447B2 (en) Field effect transistors with gate electrode self-aligned to semiconductor fin