KR20180021157A - 저 손상 자기 정렬형 양쪽성 finfet 팁 도핑 - Google Patents

저 손상 자기 정렬형 양쪽성 finfet 팁 도핑 Download PDF

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아난드 에스. 머씨
윌리 라차마디
매튜 브이. 메츠
길버트 듀이
타히르 가니
해롤드 더블유. 케넬
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Abstract

모놀리식 finFET는 제2 III-V족 족 화합물 반도체 상에 배치된 제1 III-V족 족 화합물 반도체 재료 내에 다수 캐리어 채널을 포함한다. 희생 게이트 스택과 같은, 마스크가 채널 영역을 커버하는 동안, 양쪽성 도펀트의 소스가 노출된 핀 측벽들 위쪽에 퇴적되고 제1 III-V족 화합물 반도체 재료 내로 확산된다. 양쪽성 도펀트는 제1 III-V족 재료 내에서는 도너로서, 제2 III-V족 재료 내에서는 억셉터로서 우선적으로 활성화되어, 제1 및 제2 III-V족 재료들 사이의 p-n 접합을 갖는 트랜지스터 팁 도핑을 제공한다. 측방 스페이서는 핀의 팁 부분을 커버하도록 퇴적된다. 마스크 또는 스페이서에 의해 커버되지 않은 핀의 영역들 내의 소스/드레인 영역들은 팁 영역을 통해 채널에 전기적으로 결합한다. 채널 마스크는 게이트 스택으로 대체된다.

Description

저 손상 자기 정렬형 양쪽성 FINFET 팁 도핑
집적 회로(IC)에 대한 무어의 법칙을 확장하려는 노력은, III-V족 화합물 반도체 재료들(예컨대, InP, InGaAs, InAs)을 이용하는 트랜지스터들의 개발을 포함하고 있다. 이러한 비실리콘 재료 시스템들이 MOSFET(metal oxide semiconductor field effect transistor)들 및 다른 형태의 고 이동도 트랜지스터(high mobility transistor, HEMT)들을 제조하는 데 이용되었지만, 디바이스들은 III-V족 재료들을 원하는 전도성 유형들 및 활성화 레벨들로 도핑하는 데 있어서의 어려움과 연관된 성능 한계들을 종종 겪는다. 예를 들어, 실리콘 기반 FET들의 제조에서 관례적인 이온 주입 공정들에 의한 도핑은 용이하게 어닐링 아웃(anneal out)되지 않는 III-V족 화합물 반도체 재료들에 유해한 손상을 유발한다.
III-V족 반도체 재료(들)에 대한 손상을 피하는 기법들로 채널 영역에 대해 정확히 위치되는 활성 도펀트들을 갖는 III-V족 트랜지스터 아키텍처들이 따라서 유리하다.
본원에 기술되는 내용은 첨부 도면들에 제한이 아닌 예로서 예시되어 있다. 예시의 간단함 및 명확함을 위해, 도면들에 예시된 요소들이 꼭 일정한 축척으로 그려져 있지는 않다. 예를 들어, 명확함을 위해, 일부 요소들의 치수들이 다른 요소들에 비해 과장되어 있을 수 있다. 게다가, 적절한 것으로 생각되는 경우, 대응하는 또는 유사한 요소들을 가리키기 위해 도면들 간에 참조 부호(reference label)들이 반복되어 있다.
도 1은 일부 실시예들에 따른, 핀 구조물(fin structure)의 저농도로 도핑된 영역(lightly-doped region)에 활성 도펀트(active dopant)들을 포함하는 III-V족 finFET의 평면도;
도 2a는 일부 실시예들에 따른, 도 1a에 도시된 III-V족 finFET의 채널 영역 및 저농도로 도핑된 영역의 길이를 통한 단면도;
도 2b는 일부 실시예들에 따른, 도 1a에 도시된 III-V족 finFET의 저농도로 도핑된 영역 내의 핀 폭(fin width)을 통한 단면도;
도 2c는 일부 실시예들에 따른, 도 1a에 도시된 III-V족 finFET의 채널 영역 내의 핀 폭을 통한 단면도;
도 2d는 일부 실시예들에 따른, 도 1a에 도시된 III-V족 finFET의 채널 영역, 저농도로 도핑된 영역, 및 소스/드레인 영역들의 길이를 통한 단면도;
도 3은 일부 대안의 실시예들에 따른, III-V족 finFET의 채널 영역, 저농도로 도핑된 영역, 및 소스/드레인 영역들의 길이를 통한 단면도;
도 4는 일부 실시예들에 따른, 저농도로 도핑된 영역들을 갖는 III-V족 finFET를 제조하는 방법을 예시하는 흐름도;
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 도 5i, 도 5j, 및 도 5k는 일부 실시예들에 따른, 도 4에 예시된 방법이 수행될 때 나타나는 III-V족 finFET의 채널 영역, 저농도로 도핑된 영역들, 및 소스/드레인 영역들의 길이를 통한 단면도;
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 6g, 도 6h, 도 6i, 도 6j, 및 도 6k는 일부 실시예들에 따른, 도 4에 예시된 방법이 수행될 때 나타나는 III-V족 finFET의 저농도로 도핑된 영역 내의 핀 구조물의 폭을 통한 단면도;
도 7은 본 발명의 실시예들에 따른, 핀 구조물의 저농도로 도핑된 영역에 활성 도펀트들을 포함하는 복수의 III-V족 finFET들을 포함하는 SoC를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한 도면;
도 8은 본 발명의 일 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도.
하나 이상의 실시예들이 포함된 도면들을 참조하여 기술된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이것이 예시를 위한 것에 불과하다는 것을 잘 알 것이다. 관련 기술분야의 통상의 기술자라면 본 설명의 사상 및 범주를 벗어남이 없이 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본원에 기술되는 기법들 및/또는 배열들이 본원에 상세히 기술되는 것 이외의 각종의 다른 시스템들 및 적용분야들에서 이용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게는 명백할 것이다.
이하의 상세한 설명에서, 본원의 일부를 형성하고 예시적인 실시예들을 예시하는, 첨부 도면들이 참조된다. 게다가, 다른 실시예가 이용될 수 있다는 것과 청구된 발명 요지의 범주를 벗어남이 없이 구조적 및/또는 논리적 변경이 행해질 수 있다는 것을 잘 알 것이다. 또한, 방향들 및 참조들, 예를 들어, 위, 아래, 상단, 하단이 단지 도면들에서의 특징들의 설명을 용이하게 하기 위해 사용될 수 있다는 것에 유의해야 한다. 따라서, 이하의 상세한 설명이 제한적인 의미로 해석되어서는 안되고, 청구된 발명 요지의 범주가 첨부된 청구항들 및 그의 등가물들에 의해서만 한정된다.
이하의 설명에서, 수많은 상세들이 기재된다. 그렇지만, 본 발명이 이 구체적인 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 일부 경우들에서, 본 발명을 불명료하게 하는 것을 피하기 위해, 널리 공지된 방법들 및 디바이스들이 상세히 도시되지 않고 블록도 형태로 도시되어 있다. 본 명세서 전체에 걸쳐 "실시예" 또는 "일 실시예" 또는 "일부 실시예들"에 대한 언급은 그 실시예와 관련하여 기술된 특정의 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 여러 곳에서 나오는 "실시예에서" 또는 "일 실시예에서" 또는 "일부 실시예들"과 같은 문구들이 꼭 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정의 특징들, 구조들, 기능들, 또는 특성들이 하나 이상의 실시예들에서 임의의 적당한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예들과 연관된 특정의 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디에서라도 제1 실시예가 제2 실시예와 조합될 수 있다.
이 설명 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들 "어떤", "한" 및 "그"는, 문맥이 명확하게 달리 나타내지 않는 한, 복수 형태들도 포함하는 것으로 의도되어 있다. "및/또는"이라는 용어가, 본원에서 사용되는 바와 같이, 열거된 관련 항목들 중 하나 이상의 항목들의 모든 가능한 조합들을 지칭하고 포괄한다는 것도 이해될 것이다.
"결합된(coupled)" 및 "연결된(connected)"이라는 용어들은, 그의 파생어들과 함께, 본원에서 컴포넌트들 간의 기능적 또는 구조적 관계들을 기술하기 위해 사용될 수 있다. 이 용어들이 서로에 대해 동의어로서 의도되어 있지 않다는 것을 잘 알 것이다. 오히려, 특정의 실시예들에서, 2개 이상의 요소들이 서로 직접적으로 물리적, 광학적, 또는 전기적 접촉을 하고 있다는 것을 나타내기 위해, "연결된"이 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접적으로 또는 간접적으로(그들 사이에 다른 개재 요소(intervening element)들이 있음) 물리적 또는 전기적 접촉을 하고 있다는 것 및/또는 2개 이상의 요소들이 (예컨대, 원인과 결과 관계에서와 같이) 서로 협력하거나 상호작용한다는 것을 나타내기 위해 사용될 수 있다.
"위쪽에", "아래쪽에", "사이에", 및 "상에"라는 용어들은, 본원에서 사용되는 바와 같이, 이러한 물리적 관계들이 주목할만한 경우에 다른 컴포넌트들 또는 재료들에 대한 하나의 컴포넌트 또는 재료의 상대적 위치를 지칭한다. 예를 들어, 재료들과 관련하여, 다른 재료 위쪽에 또는 아래쪽에 배치된 하나의 재료 또는 재료는 직접적으로 접촉할 수 있거나 하나 이상의 개재 재료(intervening material)들을 가질 수 있다. 더욱이, 2개의 재료들 또는 재료들 사이에 배치된 하나의 재료는 2개의 층들과 직접적으로 접촉할 수 있거나, 하나 이상의 개재 층(intervening layer)들을 가질 수 있다. 이와 달리, 제2 재료 "상의" 제1 재료 또는 재료는 그 제2 재료와 직접적으로 접촉한다. 컴포넌트 어셈블리들과 관련하여 유사한 구별들이 이루어져야 한다.
본 설명 전체에 걸쳐 그리고 청구항들에서 사용되는 바와 같이, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"이라는 용어에 의해 연결된 항목들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B, 또는 C 중 적어도 하나"라는 문구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B, 및 C를 의미할 수 있다.
본 발명자들은, III-Ⅴ족 화합물 반도체 재료를 이용하는 FET들의 경우, 낮은 디바이스 저항을 달성하고 상당한 SCE(short channel effect)들을 피하기가 종종 어렵다는 것을 알았다. 가장 높은 캐리어 이동도를 위해, 트랜지스터 채널 영역이 유리하게도 가능한 한 저농도로(lightly) 도핑된다(예컨대, 이상적으로는 도핑되지 않음). 그렇지만, 소스/드레인 영역들은 유리하게도 낮은 외부 저항을 위해 가능한 한 고농도로(heavily) 도핑된다. 이 조건들 둘 다가 충족될 때에도, 채널 영역과 소스/드레인 영역들 사이에서 III-V족 재료 도핑을 제어하는 데 있어서의 어려움은 디바이스 성능 메트릭들에서의 관찰된 한계들에 기여하는 하나의 인자이다.
실리콘 디바이스들에서, 채널 영역과 소스/드레인 사이에서는 물론, 채널 영역 아래쪽에서의 도펀트 프로파일들을 제어하기 위해 많은 진보된 이온 주입(ion implant)들이 구현되었다. 예를 들어, n-형 채널 아래쪽에 p-형 도펀트들을 유입시킴으로써 트랜지스터 오프-상태 누설 전류 Ioff를 감소시키기 위해, HALO(high-angle, low energy) 이온 주입이 종종 이용된다. 잘 제어된 이온 주입은 또한 소위 "언더랩된(underlapped)" 게이트 아키텍처들에서 팁 영역(tip region)들을 저농도로 도핑하는 데 종종 이용된다. 언더랩된 게이트에서, 오프-상태 누설 전류 Ioff를 개선시키면서 언더랩(underlap)과 연관된 트랜지스터 온-상태 저항(Ron)을 최소화하기 위해, 고농도로 도핑된 소스/드레인 영역들이 소스/드레인의 전도성 유형으로 저농도로 도핑된 반도체 재료의 개재 측방 간격(intervening lateral spacet)에 의해 게이트 전극 스택으로부터 분리된다. 그렇지만, 이 이온 주입 기법들은, 적어도 이온 도펀트 종(ionic dopant species)의 종래의 주입이 용이하게 어닐링 아웃되지 않는 III-V족 화합물 반도체 재료들의 손상을 유발한다는 이유로, III-V족 재료 시스템들로 쉽게 이전되지 않는다. 주입된 도펀트들이 또한 실리콘 디바이스 아키텍처들에 대해 의존된 방식으로 활성화 또는 확산되지 않을 수 있다.
일부 실시예들에서, 비실리콘 finFET는 이질적 단결정질 III-V족 반도체 재료(예컨대, 서브-핀 영역(sub-fin region)) 위쪽에 배치된 비평면, 단결정질 III-V족 반도체 재료 디바이스 영역(예컨대, 핀 채널 영역(fin channel region))을 포함한다. 희생 게이트 스택과 같은, 마스크가 채널 영역을 보호하는 동안, 도펀트의 소스가 노출된 핀 표면들 위쪽에 퇴적되고 적어도 III-V족 화합물 반도체 핀 재료 내로 확산된다. 일부 실시예들에서, 도펀트는 III-V족 핀 재료 내에서 전자 도너(electron donor)로서 우선적으로 활성화되는 양쪽성 도펀트(amphoteric dopant)이다. 핀 채널 영역에 인접한 핀의 팁 영역 내에 이 도펀트를 유입시키는 것은 그로써 보다 고농도로 도핑된 소스/드레인 영역들과 동일한 전도성 유형의 저농도 도핑(light doping)을 제공할 수 있다. 추가의 실시예들에서, 서브-핀 내에 유입된 양쪽성 도펀트는 이 제2 III-Ⅴ족 재료 내에서 전자 억셉터(electron acceptor)로서 우선적으로 활성화되고, 그로써 n-형 팁 영역 아래쪽에 배치된 저농도로 도핑된 p-형 서브-팁 영역(lightly doped p-type sub-tip region)을 제공 또는 유지한다. 서브-팁 영역의 이 상보적 도핑(complementary doping)은 오프-상태 누설 Ioff를 감소시키고 그리고/또는 실리콘 NMOS 디바이스의 p-포켓 주입(p-pocket implant)과 유사한 방식으로 트랜지스터 SCE를 개선시킬 수 있다. 핀 및 서브-핀의 상이한 III-V족 재료들 사이의 양쪽성(amphoterism)의 차이는 그로써 팁 및 서브-팁 영역들의 수직 배치(vertical positioning)를 제어하는 데 이용된다. 팁 및 서브-팁 영역들의 측방 배치(lateral positioning)의 정확한 제어는 팁 및 서브-팁 둘 다의 저 손상, 표면 기반 양쪽성 도핑 동안 채널 영역을 마스킹함으로써 추가로 달성될 수 있다. 팁 및 서브-팁 영역들의 측방 치수들의 정확한 제어는 소스/드레인 형성 동안 팁 및/또는 서브-팁 영역들 둘 다를 커버하도록 채널 마스크에 인접하여 자기 정렬형 측방 스페이서(self-aligned lateral spacer)를 차후에 형성하는 것에 의해 추가로 달성될 수 있다. 따라서 일부 실시예들에서, 완성된 III-V족 finFET의 소스/드레인 영역들은, 적어도 부분적으로, 상보적 도핑된 서브-팁 영역을 거쳐 제공되는 서브-채널 누설 제어를 갖는 저농도로 도핑된 팁 영역을 통해 채널에 전기적으로 결합한다.
도 1a는 기판(105)의 제1 영역 위쪽에 배치되고 격리 재료(180)에 의해 둘러싸인 비평면 III-V족 MOS 트랜지스터(101)의 평면도이다. 일부 실시예들에서, 기판(105)은, 종래의 실리콘-채널형(silicon-channeled) MOSFET들을 갖는 트랜지스터(101)의 모놀리식 집적(monolithic integration)에 유리한, 실리콘(Si)이다. 트랜지스터(101)는 그러면 NMOS 디바이스일 수 있고 실리콘 MOSFET는 PMOS 디바이스일 수 있어, 보다 고성능 및/또는 보다 고밀도의 모놀리식 CMOS 집적 회로부를 가능하게 한다. 실질적으로 단결정질(monocrystalline)인 기판(105)의 결정학적 배향(crystallographic orientation)은, 예시적인 실시예들에서, (100), (111), 또는 (110)이다. 그렇지만, 다른 결정학적 배향들이 또한 가능하다. 예를 들어, 기판 가공면(substrate working surface)은, 예를 들어, 결정질 헤테로에피택셜 재료(crystalline heteroepitaxial material)의 핵형성(nucleation)을 용이하게 하기 위해, [110]에 대해 2 내지 10°로 미스컷(miscut) 또는 오프컷(offcut)될 수 있다. 다른 기판 실시예들이 또한 가능하다. 예를 들어, 기판(105)은 실리콘 탄화물(SiC), 사파이어, III-V족 화합물 반도체(예컨대, GaAs), SOI(silicon on insulator), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe) 중 임의의 것일 수 있다.
격리 재료(180)는 트랜지스터들 사이에 전기적 격리를 제공하기에 적당한 임의의 재료일 수 있다. 일부 예시적인 실시예들에서, 격리 재료(180)는 실리콘 이산화물이다. 로우-k(low-k) 재료들(예컨대, 2.5 미만의 상대 유전 상수를 가짐)을 비롯하여, 그 목적에 적당한 것으로 알려진 다른 재료들이 또한 이용될 수 있다. 실시예들이 이 점에서 제한되지 않지만, 다른 예시적인 격리 재료들은 탄소 도핑된 산화물(carbon-doped oxide, CDO)들, 실록산 유도체(siloxane derivative)들 및 중합체 유전체들(예컨대, 벤조시클로부텐, 다공성 메틸 실세스퀴옥산)을 포함한다.
예시적인 실시예들에서, 트랜지스터(101)는, 이하에서 추가로 기술되는 바와 같이, 제2 III-V족 화합물 반도체 재료의 "서브-핀" 상에 배치된 제1 III-V족 화합물 반도체 재료의 "핀"을 추가로 포함하는 III-V족 반도체 헤테로접합 핀(heterojunction fin)("헤테로-핀(hetero-fin)") 구조물(103)을 포함한다. 헤테로-핀 구조물(103)의 채널 영역 위쪽에 게이트 스택(170)이 배치된다. 게이트 스택(170)은, 구현에 따라 다를 수 있는, 영이 아닌 게이트 길이 Lg와 연관되어 있지만, 일부 실시예들에서, 50 nm, 또는 그 이하(예컨대, 20 nm, 10 nm 등)이다. 소스/드레인 콘택트 금속화물(150)이 게이트 스택(170)으로부터 측방 이격되어 있어, 아래에 있는 고농도로 도핑된(heavily-doped) III-V족 화합물 반도체 소스/드레인 영역들과 전기적으로 접촉한다.
채널 영역과 소스/드레인 영역들 사이에 배치된 저농도로 도핑된 헤테로-핀 영역(130)은 영이 아닌 측방 간격 L1과 연관되어 있다. 측방 간격 L1은 또한 구현에 따라 달라질 수 있지만, 일부 실시예들에서, 10 nm, 또는 그 이하(예컨대, 5 ㎚)이다. 헤테로-핀 영역(130)은 인접한 소스/드레인 영역들의 레벨보다 더 낮은 레벨(예컨대, atoms/cm3)까지 도펀트로 도핑된다. 일부 예시적인 실시예들에서, 헤테로-핀 영역(130)은 1011- 1015/cm3의 도펀트 레벨을 갖는다. 일부 유리한 실시예들에서, 헤테로-핀 영역(130)은 소스/드레인 영역들에 실질적으로 존재하지 않는 도펀트로 도핑된다. 일부 추가의 실시예들에서, 헤테로-핀 영역(130)은 인접한 채널 영역의 레벨보다 더 높은 레벨까지 도펀트로 도핑된다. 일부 유리한 실시예들에서, 헤테로-핀 영역(130)은 인접한 채널 영역에 실질적으로 존재하지 않는 도펀트로 도핑된다.
도 2a는 도 1에 표시된 A-A' 평면을 따라 III-V족 트랜지스터(101)의 길이를 통한 단면도를 예시하고 있다. A-A' 평면을 따라 있는 길이는, 일부 실시예들에 따르면, 저농도로 도핑된 헤테로-핀 영역(130) 및 게이트 스택(170) 아래쪽에 배치된 헤테로-핀(103)의 일부분을 포함한다. 도 2a에 추가로 예시된 바와 같이, 헤테로-핀(103)은 제2 III-Ⅴ족 화합물 반도체의 서브-핀(110) 상에 배치된 제1 III-Ⅴ족 화합물 반도체의 핀(120)을 포함한다. 상이한 조성의 2개의 III-Ⅴ족 재료들은 핀(120)과 서브-핀(110) 사이의 전도 밴드 오프셋(conduction band offset) 및 가전자 밴드 오프셋(valence band offset) 중 하나 이상을 가져오는 어떤 밴드 갭 차이와 연관된 그들의 계면에 헤테로접합(135)을 형성한다.
일부 실시예들에서, 서브-핀(110)과 핀(120) 각각은 주기율표의 III족 중의 적어도 하나의 원소(예컨대, Al, Ga, In 등)의 제1 서브격자(sub-lattice) 및 주기율표의 V족 중의 적어도 하나의 원소(예컨대, N, P, As, Sb 등)의 제2 서브격자를 갖는 단결정이다. 서브-핀(110)과 핀(120) 각각은 주기율표의 III족 및 V족 중의 2개, 3개, 또는 심지어 4개의 원소들을, 각각, 포함하는 이원(binary), 삼원(ternary), 또는 사원(quaternary) III-V족 화합물 반도체일 수 있다. 핀(120)이 트랜지스터(101)의 디바이스 층이기 때문에, 이는, 유리하게도 InGaAs, InP, InSb, GaAs, 및 InAs - 이들로 제한되지 않음 - 와 같은, 높은 캐리어(예컨대, 전자) 이동도를 갖는 III-V족 재료이다. 일부 예시적인 InGaAs 핀 실시예들에서, In의 몰 분율(mole fraction)은 0.2 내지 0.8이다. 일부 유리한 실시예들에서, 유효 채널 길이 Leff와 연관된 핀(120)의 채널 영역은 내인성 III-V족 재료이고 임의의 전기적 활성 불순물(electrically active impurity)로 의도적으로 도핑되지 않는다. 서브-핀(110)은 유리하게도, GaAs, InP, GaSb, GaAsSb, GaP, InAlAs, GaAsSb, AlAs, AlP, AlSb, 및 AlGaAs - 이들로 제한되지 않음 - 와 같은, 핀 재료에 대해 상당한 (예컨대, 전도) 밴드 오프셋을 갖는 III-Ⅴ족 재료이다. 일부 실시예들에서, 핀(120) 및 서브-핀(110)은 상보적 불순물 유형들로 되어 있다. 예를 들어, 핀(120)이 전자 다수 캐리어 채널(electron majority carrier channel)을 제공하는 경우, 서브-핀(110)은, Mg 및 Be와 같은, p-형 불순물들로 도핑될 수 있다.
일부 실시예들에서, 핀 팁 영역(fin tip region) 및 헤테로접합 핀 내의 서브-핀 영역의 서브-팁 영역 중 적어도 하나는 전기적 활성 도펀트(electrically active dopant)로 도핑된다. 도 2a에서 파선으로 표시된 헤테로-핀 영역(130)은 서브-핀(110)의 서브-팁 영역(133), 및 핀(120)의 팁 영역(134)을 포함한다. 팁 영역(134)은 채널 영역의 양끝 단부들에 배치된다. 팁 영역(134)은 측방 스페이서들(171) 아래쪽에 추가로 배치된다. 채널 영역이 내인성(즉, 의도적인 도핑 없음)이고 소스/드레인이 재성장된 재료인 일부 실시예들에서, 팁 영역(134)은 핀(120)의 유일한 외인성으로 도핑된 부분(extrinsically doped portion)이다. 앞서 살펴본 바와 같이, 핀 팁 영역들(및/또는 서브-팁 영역들) 내의 도펀트 레벨들은 소스/드레인 불순물 레벨보다 상당히 더 낮다. 핀 팁 영역의 저농도 도펀트 레벨(light dopant level)은 많은 자릿수들만큼 변할 수 있다. 일부 예시적인 실시예들에서, 핀 팁 영역들은 1011- 1015/cm3의 도펀트 레벨들을 갖는다. 유효 활성화 효율(effective activation efficiency)들이 또한 매우 넓을 수 있고, 예를 들어, 10% 내지 100%일 수 있다.
예시적인 실시예들에서, 팁 영역(134)은 하나 이상의 양쪽성 도펀트들(136)로 외인성으로 도핑된다. 양쪽성 도펀트는 III족 서브-격자 내의 격자 사이트(lattice site) 또는 IV족 서브-격자 내의 격자 사이트 중 어느 하나를 점유할 수 있는 원자를 포함한다. 양쪽성 도펀트가 III족 서브-격자를 점유할 때, 양쪽성 도펀트는, III-V족 재료를 N-형으로 만드는, 도너로서 기능할 것이다. 양쪽성 도펀트가 그 대신에 IV족 서브-격자를 점유할 때, 양쪽성 도펀트는, III-V족 재료를 더욱 P-형으로 만드는, 억셉터로서 기능할 것이다. 일부 예시적인 실시예들에서, 양쪽성 도펀트들(136)은 Si이다. 대안의 양쪽성 도펀트 실시예들은 Ge, Sn, Te, Se, O, 및 C를 포함한다. 일부 추가의 실시예들에서, 양쪽성 도펀트들(136)은 하나 초과의 양쪽성 도펀트(예컨대, Si 및 Ge, Si 및 Sn, Si 및 Te, Si 및 Se, 또는 양쪽성 도펀트들 중 2개 이상의 양쪽성 도펀트들의 임의의 다른 조합)를 포함한다. 핀(120)의 채널 영역이 내인성인 일부 예시적인 실시예들에서, 팁 영역(134)에 존재하는 유일한 외인성 도펀트들은 양쪽성 도펀트들(136)이다. 핀(120)의 채널 영역이, 예를 들어, n-형 도펀트로, 외인성으로 도핑되는 다른 실시예들에서, 팁 영역(134)은 양쪽성 도펀트들(136) 및 채널 도펀트 둘 다로 도핑될 수 있다.
일부 실시예들에서, 서브-팁 영역(133)은 하나 이상의 불순물 원소로 외인성으로 도핑된다. 도 2a에 예시된 바와 같이, 서브-팁 영역(133)은 팁 영역(134) 바로 아래쪽에 배치된다. 서브-핀(110)이 핀(120)과 상보적으로 도핑되는 실시예들에서, 팁 영역(134)의 도핑은 바람직하게는 서브-팁 영역(133)을 카운터-도핑(counter-dope)하지 않는다. 서브-핀(110)이 핀(120)과 상보적으로 도핑되지 않는 실시예들에서(예를 들어, 서브-핀(110)이 내인성임), 팁 영역(134)의 도핑은 바람직하게는 또한 서브-팁 영역(133)을 팁 영역(134)과 동일한 전도성 유형으로 만들지 않는다. 유리한 실시예에서, 팁 영역(134) 및 서브-팁 영역(133) 둘 다는 양쪽성 도펀트들(136)을 포함한다. 일부 이러한 실시예들에서, 팁 영역(134) 및 서브-팁 영역(133) 둘 다는 동일한 레벨 또는 농도의 양쪽성 도펀트들(136)로 도핑된다. 이하에서 더 기술되는 바와 같이, 팁 영역(134)과 서브-팁 영역(133) 사이의 동일한 양쪽성 도핑 레벨들은 양쪽성 도펀트들(136)를 유입시키는 데 이용되는 공정을 나타낸다.
일부 실시예들에서, 양쪽성 도펀트들(136)은 핀(120)에서는 제1 불순물 유형으로서 우선적으로 활성화되고, 서브-핀(110)에서는 상보적 불순물 유형으로서 우선적으로 활성화된다. 이 상이한 양쪽성은 트랜지스터(101)에서 헤테로접합(135)과 일치하도록 팁 영역(134) 및/또는 서브-팁 영역(133)의 수직(z) 한계들을 정확하게 제어하는 데 이용된다. 그러므로, 도 2a에서, z-높이 H1에 걸쳐 있는 파선 상자 내의 헤테로-핀 영역(130) 전체를 도핑하는 것은 헤테로접합(135) 아래쪽에 단지 H2의 z-높이를 갖는 서브-팁 영역(133)을 제공하고, 동시에 헤테로접합(135) 위쪽에 단지 H1-H2의 z-높이를 갖는 팁 영역(134)을 제공한다. 예를 들어, 잘 개발된 자기 정렬식 제조 기법들을 사용하여 양쪽성 도펀트들(136)을 유입시키는 것에 의해, 양쪽성 도펀트들(136)이 측방 치수 L1로 추가로 정확하게 제어될 수 있다. 따라서, 상이한 양쪽성은 헤테로-핀(103)에의 양쪽성 도펀트들의 비교적 비선택적인 유입들을 가능하게 할 수 있으며, 이들 중 일부는 유리하게도 III-V족 격자 손상을 거의 유발하지 않을 수 있다.
핀(120)이 높은 전자 이동도를 갖는 III-V족 재료를 포함하는 하나의 유리한 실시예에서, 헤테로-핀 영역(130)은 팁 영역(134) 내에서는 n-형 도너들(중실 도트(solid dot)들로 예시됨)로서 우선적으로 활성화되고 서브-팁 영역(133) 내에서는 p-형 억셉터들(구멍(hole)들로 예시됨)로서 우선적으로 활성화되는 양쪽성 도펀트들(136)로 도핑된다. 서브-팁 영역(133)의 p-형 도핑은 실리콘-채널형 디바이스들에서의 HALO 또는 포켓 주입들과 유사한 방식들로 트랜지스터(101)의 성능을 향상시킬 수 있고, 예를 들어, Ioff 및 SCE를 감소시킬 수 있다. 마찬가지로, 팁 영역(134)의 n-형 도핑은 실리콘-채널형 디바이스들에서의 팁 주입들과 유사한 방식들로 트랜지스터(101)의 성능을 향상시킬 수 있고, 예를 들어, Rext를 감소시킬 수 있다.
양쪽성 도펀트들이 결국 하나의 유형으로서 활성화되는지 다른 유형으로서 활성화되는지에 대한 제어가 양쪽성 도펀트 농도, 내인성 격자 조성(intrinsic lattice composition), 격자 내의 다른 (공)불순물((co)impurity)들의 존재, 및 양쪽성 도펀트 활성화 조건들 - 이들로 제한되지 않음 - 과 같은, 각종의 인자들을 통할 수 있다. 일부 실시예들에서, 따라서 상보적 활성화를 주도하기 위해 핀(120)과 서브-핀(110) 간에 양쪽성 도펀트 농도가 상이하다(예컨대, 핀(120)에서 농도가 더 높음). 그렇지만, 팁 영역(134)과 서브-팁 영역(133)에서의 양쪽성 도핑 레벨들이 똑같은 실시예에서조차도, 활성화된 도펀트들의 유효 전도성 유형(effective conductivity type)이 그럼에도 불구하고, 예를 들어, 서브-핀(110) 및 핀(120)의 내인성 격자 조성들의 차이들을 통해 상보적으로 주도될 수 있다. 핀(120) 및 서브-핀(110) 중 하나 또는 다른 하나에 3원 및 4원 서브격자들을 추가하는 것은 그 둘 사이의 유리한 양쪽성 차이들을 주도할 수 있다. 예를 들어, 보다 큰 III족 원소들의 유입이 보다 작은 양쪽성 도펀트를 III족 사이트들에 혼입(incorporation)시키는 것에 열역학적으로 유리할 수 있고, 그 반대일 수도 있다. 핀(120)이, 예를 들어, InGaAs인 실시예에서, 실리콘 불순물들은 결국 V족 사이트들보다 더 많은 III족 사이트들을 점유할 수 있고, 그 결과 유효 n-형 도핑(effective n-type doping)이 얻어질 수 있다. 그렇지만, 예를 들어, GaAs 서브-핀(110)에 유입된 실리콘 불순물들은 보다 많은 V족 사이트들을 우선적으로 점유할 수 있으며, 그 결과 유효 p-형 도핑(effective p-type doping)이 얻어질 수 있다.
도 2b는 일부 실시예들에 따른, 도 1a에 표시된 B-B' 평면을 따라 헤테로-핀 폭을 통한 단면도를 예시하고 있다. B-B' 평면은 finFET(101)의 헤테로-핀 영역(130)을 통과한다. 예시된 바와 같이, 핀 z-높이 H1을 따라, 양쪽성 도펀트들(136)이 헤테로-핀 폭 W1 전체에 걸쳐 존재한다. 폭 W1이 구현에 따라 달라질 수 있지만, 예시적인 실시예들에서, 20 nm 미만이고, 유리하게는 10 nm 미만이다. 일부 실시예들에서, 도 2b에 추가로 예시된 바와 같이, 헤테로-핀(103)의 양쪽성으로 도핑된 부분(amphoterically doped portion)은 서브-핀 격리부(115) 위쪽에 연장되는 부분이다. 환언하면, 서브-핀 격리부(115)의 상부 표면으로부터 측정되는, 핀 z-높이 H1 전체가 양쪽성 도펀트들(136)로 도핑된다. 이와 달리, 서브-핀 격리부(115) 내에 매립된 서브-핀(110)의 부분들 내에는 양쪽성 도펀트들(136)이 실질적으로 없다. 서브-핀 격리부(115)는 인접한 서브-핀들 사이에 전기적 격리를 제공하기에 적당한 임의의 비정질 재료일 수 있다. 일부 예시적인 실시예들에서, 서브-핀 격리부(115)는 실리콘 이산화물이다. 로우-k 재료들을 비롯한, 다른 공지된 유전체 재료들이 또한 이용될 수 있다. 실시예들이 이 점에서 제한되지 않지만, 다른 예시적인 재료들은 탄소 도핑된 산화물(CDO)들, 실록산 유도체들 등을 포함한다.
도 2c는 일부 실시예들에 따른, 도 1a에 표시된 C-C' 평면을 따라 헤테로-핀 폭을 통한 단면도를 예시하고 있다. C-C' 평면은 III-V족 finFET(101)의 채널 영역을 통과한다. 예시된 바와 같이, 게이트 스택(170)은 게이트 유전체 재료(172) 및 게이트 전극 재료(173)를 포함한다. 임의의 공지된 게이트 스택 재료들이 이용될 수 있지만, 하나의 예시적인 실시예에서, (예컨대, 9 이상의 벌크 상대 유전 상수(bulk relative dielectric constant)를 갖는) 하이-k 재료가, 핀(120)의 조성에 적당한 일함수(work function)를 갖는 게이트 금속과 함께, 이용된다. 도 2c에 의해 예시된 예시적인 실시예들에서, 양쪽성 도펀트들이 핀(120)의 채널 영역 및 핀(110)의 서브-채널 영역 둘 다에 존재하지는 않는다.
도 2d는 일부 실시예들에 따른, III-V족 finFET(101)의 채널 영역, 팁 영역, 및 소스/드레인 영역들의 길이를 통한 단면도를 예시하고 있다. 도 2d는 헤테로에피택셜 소스/드레인(140)에 대해 저농도로 도핑된 서브-핀(110) 및 핀(120)의 부분들을 추가로 예시하기 위해 도 2a에 예시된 것을 넘어서 시야를 확장하고 있다. 일부 실시예들에서, 헤테로에피택셜 소스/드레인(140)은, 콘택트 금속화물(150)과의 낮은 저항을 용이하게 하는 유리하게도 낮은 밴드 갭을 제공하기 위해, 상이한 격자 성분들을 갖는 III-V족 화합물 반도체를 포함한다. 헤테로에피택셜 융기된 소스/드레인 재료(140)는, InAs - 이들로 제한되지 않음 - 와 같은, 핀(120)에의 옴 접촉(ohmic contact)에 적당한 임의의 재료일 수 있다. 일부 실시예들에서, 소스/드레인 재료(140)는 단일 결정질(single-crystalline)이다. 헤테로에피택셜 융기된 소스/드레인 재료(140)는 유리하게도 고농도로 도핑된다(예컨대, InAs 실시예들에서 n-형).
도 2d에 예시된 예시적인 실시예에서, 트랜지스터(101)의 채널 영역이 팁 영역(134)(도 2a)을 통해 소스/드레인(140)에 전기적으로 결합되도록, 저농도로 도핑된 헤테로-핀 영역(130)이 헤테로에피택셜 융기된 소스/드레인(140)과 계면을 형성한다. 도 2d에 추가로 예시된 바와 같이, 헤테로에피택셜 융기된 소스/드레인(140)은 핀(120)과 제1 헤테로접합을 형성하고, 서브-핀(110)과 제2 헤테로접합을 형성한다. 일부 예시적인 실시예들에서, 헤테로에피택셜 소스/드레인(140)은 어떤 양쪽성 도펀트들도 갖지 않으며, 이는 소스/드레인(140)이 핀(120) 및/또는 서브-핀(110)의 양쪽성 도핑 이후에 형성되었다는 것을 나타낸다. 그렇지만, 제1 소스/드레인 헤테로접합을 따라 있는 저농도로 도핑된 헤테로-핀 영역(130) 내에서, 양쪽성 도펀트들은 소스/드레인(140)과 동일한 전도성 유형(예컨대, n-형)으로 우선적으로 활성화된다. (도 2d에서 작은 파선 박스들에 의해 표시된) 제2 헤테로접합을 따라 있는 서브-소스/드레인 영역(sub-source/drain region)(132) 내에서, 양쪽성 도펀트들은 소스/드레인(140)과 상보적인 전도성 유형(예컨대, p-형)으로 우선적으로 활성화된다. 일부 실시예들에서, 서브-소스/드레인 영역(132) 내의 양쪽성 도펀트는 헤테로-핀 영역(130) 내의 양쪽성 도펀트와 동일하다. 추가의 실시예들에서, 서브-소스/드레인 영역(132) 내의 양쪽성 도펀트 농도는 헤테로-핀 영역(130) 내의 양쪽성 도펀트 농도와 동일하다. 도펀트 농도가 이와 같이 동일하다는 것은, 일부 실시예들에 대해 이하에서 추가로 기술되는 바와 같이, 영역들(130 및 132) 둘 다가 동시에 도핑되었다는 것을 나타낸다.
도 3은 일부 대안의 실시예들에 따른, III-V족 finFET(301)의 채널 영역, 팁 영역, 및 소스/드레인 영역들의 길이를 통한 단면도를 예시하고 있다. 도 3에 의해 예시된 실시예들에서, 소스/드레인 영역들이 finFET(101)에서와 같이 완전히 재성장되지는 않는다. 그 대신에, 핀(120)은 고농도로 도핑된 소스/드레인 단부들(138)을 포함한다. 고농도로 도핑된 소스/드레인 단부들(138)은 핀(120)의 다른 영역들(예컨대, 채널 영역 또는 저농도로 도핑된 팁 영역 등)과 동일한 III-V족 재료를 포함하지만, 보다 큰 불순물 레벨로 도핑된다. 일부 예시적인 실시예들에서, 도핑된 소스/드레인 단부들(138)은 어떤 양쪽성 도펀트들도 갖지 않으며, 이는 소스/드레인 영역(138)이 핀(120) 및/또는 서브-핀(110)의 양쪽성 도핑 이후에 형성되었다는 것을 나타낸다. 도 3에 추가로 예시된 바와 같이, 도핑된 소스/드레인 단부들(138)은 서브-핀(110)과 하나의 헤테로접합을 형성한다. 이 헤테로접합을 따라 있는 서브-소스/드레인 영역(132) 내에서, 양쪽성 도펀트들은 소스/드레인 단부들(138)과 상보적인 전도성 유형(예컨대, p-형)으로 우선적으로 활성화된다. 일부 실시예들에서, 서브-소스/드레인 영역(132) 내의 양쪽성 도펀트는 헤테로-핀 영역(130) 내의 양쪽성 도펀트와 동일하다. 추가의 실시예들에서, 서브-소스/드레인 영역(132) 내의 양쪽성 도펀트 농도는 헤테로-핀 영역(130) 내의 양쪽성 도펀트 농도와 동일하다. 도펀트 농도가 이와 같이 동일하다는 것은, 일부 실시예들에 대해 이하에서 추가로 기술되는 바와 같이, 영역들(130 및 132) 둘 다가 동시에 도핑되었다는 것을 나타낸다.
이상의 아키텍처들에 따른 III-V족 finFET들이 각종의 기법들 및 처리 챔버 구성들을 적용하는 각종의 방법들에 의해 제조될 수 있다. 도 4는 일부 실시예들에 따른, 저농도로 도핑된 헤테로-핀 영역들을 갖는 finFET를 제조하는 예시적인 방법(401)을 예시하는 흐름도이다. 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 도 5i, 도 5j, 및 도 5k는 일부 실시예들에 따른, 방법(401)이 수행될 때 나타나는 finFET(101)의 D-D' 평면을 따른 단면도들을 예시하고 있다. 도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 6g, 도 6h, 도 6i, 도 6j, 및 도 6k는 일부 실시예들에 따른, 도 4에 예시된 방법이 수행될 때 나타나는 finFET(101)의 B-B' 평면을 따른 단면도들을 예시하고 있다.
먼저 도 4를 참조하면, 방법(401)은 III-V족 헤테로접합 핀이 제조되는 동작(410)에서 시작한다. 일부 실시예들에서, III-V족 재료의 수많은 아일랜드들이 복수의 시딩 표면 영역들을 갖는 기판 위쪽에 에피택셜적으로 성장된다. 일부 이러한 실시예들에서, ART(aspect ratio trapping)를 실시하고 헤테로에피택셜 핀 재료에서 용인가능한 결정 품질(crystal quality)을 달성하기 위해, 시딩 표면 영역들이 고 종횡비(high aspect ratio) 측벽들에 의해 둘러싸여 있다. ART 기법은 국부 애디티브 헤테로에피택셜 핀 제조(local additive heteroepitaxial fin fabrication)의 일 예이며, 이는 다양한 헤테로접합들에 걸친 열적 부정합(thermal mismatch)의 영향들을 유리하게도 감소시킬 수 있다. 대안의 실시예들에서, 블랭킷 III-V족 막 스택(blanket III-V film stack)이 기판의 가공면 전체 위쪽에 성장되거나 기판에게로 전사(transfer)되는 종래의 서브트랙티브 기법(subtractive technique)이 이용될 수 있다. 그 블랭킷 막 스택은 이어서 이와 유사하게 방법(401)의 후속 동작들에 따라 핀 구조물들로 에칭된다.
도 5a 및 도 6a에 의해 예시된 예시적인 실시예들에서, 동작(410)의 완료 시에, 헤테로-핀(103)이 기판(105) 상에 배치되고, 핀(120)의 적어도 일부분은 둘러싸는 서브-핀 격리부(115)를 넘어서 z-높이 H1만큼 연장된다. 일부 실시예들에서, z-높이 H1은 헤테로-핀(103) 주위로부터 미리 결정된 양의 서브-핀 격리 재료(115)를 리세스 에칭하는 것에 의해 정의된다. 도 6a에 추가로 예시된 바와 같이, z-높이 H1은 리세스 에칭의 정도에 따라 달라질 수 있고, 어쩌면 서브-핀(110)의 측벽들을 z-높이 H2만큼 노출시킨다. 대안의 실시예들에서, 서브-핀 격리부(115)의 상부 표면이 헤테로접합(135)과 동일한 높이에 있도록 보장하기 위해 정지 층(stop layer)이 이용될 수 있다(도시되지 않음).
도 4로 돌아가서, 방법(401)은 FET 채널 영역으로 되는 헤테로-핀의 일부분을 보호하기 위해 채널 마스크가 패터닝되는 동작(420)에서 계속된다. 임의의 공지된 마스킹 기법 및 재료(들)가 동작(420)에서 이용될 수 있지만, 일부 실시예들에서, 채널 마스크는 "게이트-라스트(gate-last)" finFET 제조 흐름에서 대체될 때까지 다수의 공정들을 통해 유지되는 게이트 맨드릴(gate mandrel)이다. 이러한 실시예들은 유리하게도 실리콘-채널형 finFET 제조와 호환되며, PMOS 트랜지스터들이 기판의 다른 영역들(도시되지 않음)에 동시에 제조될 수 있게 한다. 도 5b 및 도 6b에 예시된 예시적인 실시예에서, 희생 게이트(570)가 헤테로-핀(103)의 일부분 위쪽에 형성된다. 임의의 공지된 희생 게이트 구조물 및 제조 기법들이 핀(120)의 적어도 2개의 대향하는 측벽들 상에 희생 게이트(570)를 형성하여, 서브-핀(110)의 임의의 노출된 측벽 부분들을 추가로 커버하고, 서브-핀 격리부(115) 상에 랜딩하는 동작(420)에서 이용될 수 있다. 희생 게이트(570)는, 핀(120)의 채널 영역 위쪽에 연장되는 희생 게이트(570)의 스트라이프(stripe)는 물론 서브-핀 격리부(115) 위쪽에 연장되는 서브-핀(110)의 임의의 서브-채널 영역으로 패터닝된다. 헤테로-핀(103)의 다른 부분들은 노출된다. 일부 실시예들에서, 희생 게이트(570) 아래쪽에 서브-핀(110)의 추가 부분을 노출시키기 위해 서브-핀 격리부(115)가추가로 리세싱될 수 있다(도시되지 않음). 이러한 리세스는 희생 게이트(570)에 자기 정렬된 하부 서브-핀 격리부(underlying sub-fin isolation)(115)를 보유하도록 비등방성일 수 있거나, 서브-핀 격리부(115) 및 언더컷 희생 게이트(undercut sacrificial gate)(570)를 측방으로 에칭하도록 등방성일 수 있다.
도 4로 돌아가서, 방법(401)은 채널 마스크 또는 서브-핀 격리부(115)에 의해 보호되지 않는 헤테로-핀의 표면들이 도펀트 매질(dopant media)에 노출되는 동작(430)에서 계속된다. 앞서 기술된 바와 같이, 도펀트는, 일부 실시예들에서, 본원의 다른 곳에서 열거된 것들 중 임의의 것과 같은 양쪽성 도펀트(예컨대, Si)이다. 도펀트 매질에 노출된 핀 표면들은 따라서 채널 마스크(예컨대, 희생 게이트)에 자기 정렬된다. 도펀트 노출 이후에, 동작(440)에서 도펀트가 헤테로-핀 내로 확산된다. 확산된 도펀트 위치는 도펀트 매질과 접촉된 표면으로부터의 확산 거리(diffusion length) 내의 헤테로-핀 영역들로 제어될 수 있다.
동작(430)에서의 도펀트 매질에의 노출은 다양한 형태들로 이루어질 수 있지만, 헤테로-핀에서의 격자 손상을 거의 유발하지 않는 표면 기반 기법들을 통하는 것이 유리하다. 하나의 이러한 기법은 이동성 도펀트(mobile dopant)를 포함하는 고체 박막(solid thin film)의 퇴적을 수반한다. 대안들은 도펀트 모이어티(dopant moiety)를 포함하는 액체 약제(liquid agent)로 핀 표면들을 습윤(wetting)시키는 것 또는 도펀트 모이어티들을 포함하는 기체 약제(gaseous agent)에 핀 표면들을 노출시키는 것을 포함한다. 초저 에너지 플라스마 표면 처리(ultra low energy plasma surface treatment)들이 또한 실시될 수 있다. 예를 들어, 기판이 낮은 플라스마 바이어스 전압에 유지되는 동안 헤테로-핀 표면들이 도펀트의 플라스마에 노출될 수 있다. 본원에 기술된 III-V족 헤테로-핀 재료들 및 양쪽성 도펀트들과 호환되는 도펀트들을 재료 표면에 도포(apply)하기 위한 이 공지된 기법들 중 임의의 것이 제한없이 이용될 수 있다. 액체 및 기체 약제들의 경우, 도펀트 모이어티들은 헤테로-핀의 측벽 (및 상부) 표면들과 반응할 수 있고, 예를 들어, 댕글링 결합(dangling bond)들 및/또는 수소 결합(hydrogen bond)들과 결합하여 핀 표면들 상에 도펀트 모노층(dopant monolayer)을 형성할 수 있다. 도펀트들의 액체 도포를 위해, 불순물들이 용매 중에 용해된다. 일 예로서, Se 도핑 실시예에서, III-V족 헤테로-핀 재료 표면들이 셀레노-DL-메티오닌(C5H11N02Se)의 수용액에 노출될 수 있다.
일부 실시예들에서, 헤테로-핀 체적 내로의 도펀트의 고체 상태 내부 확산(solid-state in-diffusion)을 촉진시키고 그리고/또는 헤테로-핀 표면으로부터의 도펀트 탈기(outgassing) 또는 승화(sublimation)를 지연시키기 위해, 도펀트 확산 이전에 도펀트 매질(예컨대, 도핑된 박막) 또는 표면 결합된(surface-bound) 도펀트 모이어티들 중 어느 하나 위쪽에 캡핑 재료 층(capping material layer)이 퇴적될 수 있다. 도펀트 확산은, RTP(rapid thermal processing) - 이들로 제한되지 않음 - 와 같은, 임의의 공지된 기법에 의해 주도/제어될 수 있다. 도펀트 확산/활성화 이후에, 후속 처리를 준비하기 위해 채널 마스크에 의해 보호되지 않는 표면들을 또다시 노출시키기 위해 임의의 캡핑 재료가 스트리핑(strip)될 수 있다.
도 5c 및 도 6c에 예시된, 예시적인 실시예에서, 헤테로-핀의 표면으로 전달될 도펀트로 도핑된 박막(520)이 헤테로-핀(103)의 노출된 표면들 상에 퇴적되어, 희생 게이트(570)를 추가로 커버한다. 일부 실시예들에서, 유기금속 소스, 산소 소스, 및 실리콘 수화물(예컨대, 실란)이 플라스마 방전에 의해 반응되어 도핑된 산화물 층을 형성한다. 불순물들을 산화물로부터 반도체 내로 몰아내기 위해 산화물 코팅된 기판이 이어서 가열된다. 이용될 수 있는 예시적인 도핑된 박막들은: 셀레늄-도핑된 산화물, 텔루르-도핑된 산화물, 또는 탄소 도핑된 산화물을 포함한다. 다른 예시적인 실시예들은 비화학양론적 실리콘-리치 실리콘 질화물 막(non-stoichiometric silicon-rich silicon nitride film)들을 포함한다. 도 6d에 추가로 예시된 바와 같이, 도펀트들은 박막(520)으로부터 도핑된 박막(520)과 접촉하는 모든 표면들에 근접한 헤테로-핀(103)의 영역들 내로 확산된다. 도핑된 박막(520)이 모든 노출된 핀 표면들 상에 퇴적되기 때문에, 도펀트들은 각각의 핀 측벽으로부터 대략 핀 폭의 1/2만큼 확산되기만 하면 된다. 예를 들어, 핀 폭 W1이 10 nm 미만인 경우에, 도펀트들은 핀 폭 전체에 걸쳐 격자 사이트들을 점유하기 위해 5 nm 미만만큼 확산되기만 하면 된다. 핀 표면에 도포된 도펀트들은 따라서 핀 체적 내에서 실질적으로 균일하도록 확산될 수 있다. 일단 활성화되면, 양쪽성의 차이들은 서브-핀(110)의 임의의 도핑된 부분이 헤테로접합(135)에 위치된 p-n 접합을 유지하도록 보장한다.
도 4로 돌아가서, 적어도 도펀트 매질에서의 도펀트 농도, 도펀트 이동도, 및 도펀트 활성화 효율의 함수로서 원하는 도펀트 농도를 달성하기 위해 필요에 따라 동작들(430 및 440)이 여러 번 반복될 수 있다. III-V족 핀을 저농도 도핑한 후에, 방법(401)은 동작(450)에서 채널 마스크 주위에 측방 스페이서를 제조하는 것을 계속한다. 저농도로 도핑된 팁 영역 및/또는 서브-팁 영역 위쪽에 보호 구조물을 형성하고 후속 처리를 채널 마스크로부터 측방으로 스탠드-오프(standoff)시키기 위해 임의의 종래의 자기 정렬형 측방 스페이서 공정이 동작(450)에서 이용될 수 있다. 예를 들어, 유전체(예컨대, 실리콘 이산화물 및/또는 실리콘 질화물)는 헤테로-핀 위쪽에 그리고 채널 마스크 위쪽에 컨포멀하게(conformally) 블랭킷 퇴적될 수 있다. 토포그래피(topography)의 에지에서를 제외하고 유전체를 제거하기 위해 비등방성 에칭(anisotropic etch)이 이어서 이용된다. 도 5e 및 도 6e에 추가로 예시된 예시적인 실시예들에서, 측방 스페이서(171)는 희생 게이트(570)에 인접하여 형성된다. (자기 정렬되어 있기 때문에) 핀 팁 영역이 희생 게이트(570)에 근접해 있는 것으로 인해, 측방 스페이서(171)는 저농도로 도핑된 핀 팁 영역 위쪽에 연장된다. 측방 스페이서(171)는 또한 핀(120)의 측벽들은 물론 서브-핀(110)의 임의의 노출된 측벽들에 인접하여 형성된다.
방법(401)(도 4)의 일부 실시예들에서, 측방 스페이서(171)에 이제는 자기 정렬된 영역에서 양쪽성 도펀트 양을 추가로 증가시키기 위해 동작(450) 이후에 핀 표면 도핑이 반복될 수 있다. 대안적으로, 상이한 (비양쪽성) 도펀트가 동작(450) 이후에 수행되는 표면 도핑 동작(430)을 통해 유입될 수 있다. 또 다른 실시예들에서, 동작들(430 및 440)이 측방 스페이서가 형성된 후에만 수행되도록, 측방 스페이서 형성 동작(450)이 표면 도핑 동작(430)에 대해 재정렬(re-order)될 수 있다. 이러한 실시예들에서, 측방 스페이서에 자기 정렬된 방식으로 팁 및 서브-팁 영역들을 도핑하기 위해, 양쪽성 도펀트들의 측방 확산에 의존할 수 있다.
헤테로-핀의 저농도 도핑의 완료 시에, 방법(401)은 소스/드레인 영역들이 형성되는 동작(460)으로 진행한다. 일부 실시예들에서, 동작(460)은 적어도 핀(120)의 단부들을 에칭하는 것 및 핀(120) 및/또는 서브-핀(110)의 시딩 표면들로부터 도핑된 III-V족 반도체를 에피택셜적으로 재성장시키는 것을 수반한다. 임의의 공지된 에피택셜 소스/드레인 재성장 기법이 이용될 수 있다. 도 5f 및 도 6f에 추가로 예시된 예시적인 실시예들에서, 희생 게이트(570) 또는 측방 스페이서(171)에 의해 보호되지 않는 핀(120)의 단부들을 제거하기 위해 서브-핀(110)에 대해 핀(120)에 선택적인 에칭이 수행된다. 이 소스/드레인 리세스 에칭은 어떤 미리 결정된 양만큼 측방 스페이서(171)를 언더컷할 수 있지만, 적어도 어떤 저농도로 도핑된 팁 부분(134)은 남아 있다. 서브-핀(110) 내로 유입된 도펀트들이 또한 남아 있다. 도 5g 및 도 6g에 추가로 예시된 바와 같이, 예를 들어, MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 HVPE(hydride vapor phase epitaxy) 중 임의의 것에 의해, 결정질 헤테로에피택셜 소스/드레인(140)이 이어서 성장된다. 재료(예컨대, InAs 또는 다른 III-V족 재료)는 고농도로 인-시츄 도핑될(heavily in-situ doped) 수 있다(예컨대, n-형). 예시적인 실시예들에서, 소스/드레인 재성장은 양쪽성 도펀트들을 이용하지 않는다.
대안의 실시예들에서, 동작(460)에서 어떤 소스/드레인 리세스 에칭도 수행되지 않고, 그 대신에 핀(120)의 소스/드레인 단부 부분들은, 이온 주입을 비롯한, 임의의 공지된 기법에 의해 고농도로 도핑된다. 이 실시예들 중 일부에서, 소스/드레인 도핑은 다시 말하지만 양쪽성 도펀트들을 이용하지 않는다. 융기된 소스/드레인은 핀(120)의 소스/드레인 단부 부분들 위쪽에 성장될 수 있다. 예를 들어, 협폭 밴드 갭의 융기된 소스/드레인 재료를 형성하기 위해 앞서 기술된 헤테로에피택셜 기법들 중 임의의 것이 이용될 수 있다. 이 에피택셜 재료는 추가로 핀(120)의 소스/드레인 단부 부분들 내로 확산되는 도펀트들의 소스로서 역할할 수 있다. 예시적인 실시예들에서, 융기된 소스/드레인은 양쪽성 도펀트들을 이용하지 않는다.
도 4로 돌아가서, 방법(401)은 채널 마스크가 영구적 게이트 스택(permanent gate stack)으로 대체되는 동작(470)에서 계속된다. 방법(401)은 이어서 동작(480)에서 수행되는 임의의 적당한 콘택트 금속화물 및 백엔드 처리에 의해 실질적으로 완료된다. 도 5h 및 도 6h에 추가로 예시된 예시적인 실시예에서, 희생 게이트(570)의 상부를 노출시키기 위해 finFET 격리부(180)가 퇴적되고 평탄화된다. 도 5i 및 도 6i에 추가로 도시된 바와 같이, 희생 게이트(570)가 격리부(180)에 대해 선택적으로 제거됨으로써, 핀(120)의 채널 영역(그리고 어쩌면 핀(110)의 서브-채널 영역)을 노출시킨다. 게이트 유전체(172) 및 게이트 전극(173)을 포함하는 영구적 게이트 스택이, 도 5j 및 도 6j에 도시된 바와 같이, 핀 구조물들의 적어도 2개의 측벽들 위쪽에 형성된다. 임의의 공지된 게이트 스택 재료들이 이용될 수 있지만, 하나의 예시적인 실시예에서, 하이-k 유전체 재료가 핀(120)의 III-V족 조성에 적당한 일함수를 갖는 금속 게이트 전극과 함께 이용된다. 도 5k 및 도 6k에 예시된 바와 같이, 소스/드레인 콘택트 금속화물(150)은 임의의 공지된 기법에 의해 형성되고, finFET(101)는 도 1a 내지 도 1d에서 소개된 바와 실질적으로 같다.
도 7은, 예를 들어, 본원의 다른 곳에서 기술되는 바와 같이, 양쪽성 도펀트로 도핑된, 저농도로 도핑된 팁 및/또는 서브-팁 영역들을 갖는 헤테로에피택셜 III-V족 n-형 트랜지스터들을 포함하는 SoC를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시하고 있다. 서버 머신(706)은, 예시적인 실시예에서, 패키징된 모놀리식 SoC(750)를 포함하는, 예를 들어, 랙(rack) 내에 배치되고 전자 데이터 처리를 위해 서로 네트워크로 연결된 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(705)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(705)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 디스플레이 화면(예컨대, 용량성, 유도성, 저항성, 또는 광학 터치스크린), 칩 레벨 또는 패키지 레벨 집적 시스템(710), 및 배터리(715)를 포함할 수 있다.
확대도(expanded view)(720)에 예시된 집적 시스템(710) 내에 배치되든 서버 머신(706) 내의 독립형 패키징된 칩(stand-alone packaged chip)으로서 배치되든 간에, 패키징된 모놀리식 SoC(750)는, 예를 들어 본원의 다른 곳에서 기술된 바와 같은, 양쪽성 도펀트로 도핑된, 저농도로 도핑된 팁 및/또는 서브-팁 영역들을 갖는 적어도 하나의 헤테로에피택셜 III-V족 n-형 트랜지스터들을 포함하는 메모리 블록(예컨대, RAM), 프로세서 블록(예컨대, 마이크로프로세서, 멀티코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 SoC(750)는, PMIC(power management integrated circuit)(730), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는(예컨대, 디지털 기저대역을 포함하고, 아날로그 프런트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 추가로 포함함) RF(무선) 집적 회로(RFIC)(725), 및 제어기(735) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(interposer)(760)에 추가로 결합될 수 있다.
기능적으로, PMIC(730)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있고, 따라서 배터리(715)에 결합된 입력 및 다른 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(725)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 4G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하기 위해 안테나(도시되지 않음)에 결합된 출력을 갖는다. 대안의 구현들에서, 이 보드 레벨 모듈들 각각은 개별 IC들 상에 집적되거나 모놀리식 SoC(750) 내에 집적될 수 있다.
도 8은 본 발명의 일 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다. 컴퓨팅 디바이스(800)는, 예를 들어, 플랫폼 (705) 또는 서버 머신(706) 내에서 발견될 수 있다. 디바이스(800)는, 예를 들어 본원의 다른 곳에서 기술된 바와 같은, 양쪽성 도펀트로 도핑된, 저농도로 도핑된 팁 및/또는 서브-팁 영역들을 갖는 적어도 하나의 헤테로에피택셜 III-V족 n-형 트랜지스터들을 추가로 포함할 수 있는, 프로세서(804)(예컨대, 애플리케이션 프로세서) - 이들로 제한되지 않음 - 와 같은, 다수의 컴포넌트들을 호스팅하는 마더보드(802)를 추가로 포함한다. 프로세서(804)는 마더보드(802)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, "프로세서" 또는 "마이크로프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(806)이 또한 마더보드(802)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가의 구현들에서, 통신 칩들(806)은 프로세서(804)의 일부일 수 있다. 그의 적용분야들에 따라, 컴퓨팅 디바이스(800)는 마더보드(802)에 물리적으로 그리고 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, SSD(solid-state drive), CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스 - 이들로 제한되지 않음 - 를 포함한다.
통신 칩들(806)은 컴퓨팅 디바이스(800)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게할 수 있다. "무선"이라는 용어 및 그의 파생어들은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 관련 디바이스들이 어떤 와이어(wire)들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 관련 디바이스들이 그렇지 않을 수 있다. 통신 칩들(806)은 본원의 다른 곳에서 기술된 것들 -이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩은, Wi-Fi 및 블루투스와 같은, 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩은, GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은, 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
본원에 기재된 특정의 특징들이 다양한 구현들을 참조하여 기술되어 있지만, 이 설명이 제한적인 의미로 해석되어서는 안된다. 따라서, 본원에 기술되는 구현들의 다양한 수정들은 물론, 본 개시내용이 관련되어 있는 기술분야의 통상의 기술자에게는 명백한, 다른 구현들이 본 개시내용의 사상 및 범주 내에 속하는 것으로 간주된다.
본 발명이 그와 같이 기술된 실시예들로 제한되지 않고 첨부된 청구항들의 범주를 벗어남이 없이 수정 및 변경하여 실시될 수 있다는 것이 인식될 것이다. 예를 들어, 이상의 실시예들은 이하에서 추가로 제공되는 바와 같은 특징들의 특정 조합들을 포함할 수 있다.
하나 이상의 제1 실시예들에서, 모놀리식 트랜지스터는 기판 상에 배치된 III-Ⅴ족 헤테로구조물 - 헤테로구조물은 제2 III-Ⅴ족 화합물 반도체 재료 상에 배치된 제1 III-Ⅴ족 화합물 반도체 재료를 포함함 - 을 포함한다. 트랜지스터는 제1 III-Ⅴ족 화합물 반도체 재료의 채널 영역 위쪽에 배치된 게이트 스택(gate stack)을 추가로 포함한다. 트랜지스터는 제1 III-Ⅴ족 화합물 반도체 재료 내의 팁 영역(tip region)을 통해 채널 영역의 양끝 단부들에 전기적으로 결합되는 한 쌍의 소스/드레인 영역들 - 팁 영역은 양쪽성 도펀트(amphoteric dopant)를 포함함 - 을 추가로 포함한다.
제1 실시예들 중 적어도 일부 실시예들에서, 채널 영역에서의 다수 전하 캐리어(majority charge carrier)는 전자이고, 양쪽성 도펀트는 제1 III-Ⅴ족 화합물 반도체 재료 내에서는 도너로서 그리고 제2 III-Ⅴ족 화합물 반도체 재료 내에서는 억셉터로서 우선적으로 활성화된다.
제1 실시예들 중 적어도 일부 실시예들에서, 제2 III-Ⅴ족 화합물 반도체 재료의 서브-팁 영역(sub-tip region)은 팁 영역과 동일한 농도의 양쪽성 도펀트를 포함하고, 양쪽성 도펀트는 제1 및 제2 III-Ⅴ족 재료들의 헤테로접합에서의 p-n 접합을 보강한다.
제1 실시예들 중 적어도 일부 실시예들에서, 제1 III-V족 재료는 InGaAs, InAs, GaAs, InP, 및 InSb로 이루어진 그룹 중에서 선택된다.
제1 실시예들 중 적어도 일부 실시예들에서, 제2 III-V족 재료는 InP, AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, GaAs, 및 AlGaAs로 이루어진 그룹 중에서 선택된다.
제1 실시예들 중 적어도 일부 실시예들에서, 양쪽성 도펀트는 Ge, Si, C, Sn, Te, Se, O로 이루어진 그룹 중에서 선택된다.
제1 실시예들 중 적어도 일부 실시예들에서, 제1 III-V족 재료는 In, Ga 및 As 중 2개 이상을 포함하고, 양쪽성 도펀트는 Si이다.
제1 실시예들 중 적어도 일부 실시예들에서, 한 쌍의 소스/드레인 영역들은 팁 영역 및 제2 III-Ⅴ족 화합물 반도체 재료와 접촉하고 제2 III-Ⅴ족 화합물 반도체 재료의 서브-소스/드레인 영역(sub-source/drain region)과 접촉하는 제3 III-Ⅴ족 화합물 반도체를 추가로 포함하고, 서브-소스/드레인 영역은 또한 양쪽성 도펀트를 포함한다.
바로 위의 제1 실시예들 중 적어도 일부 실시예들에서, 서브-소스/드레인 영역은 팁 영역과 동일한 농도의 양쪽성 도펀트를 포함하고, 양쪽성 도펀트는 제3 및 제2 III-Ⅴ족 재료들의 헤테로접합에서의 p-n 접합을 보강한다.
하나 이상의 제2 실시예에서, CMOS 집적 회로(IC)는 실리콘 기판, 기판의 제1 영역 위쪽에 배치된 n-형 III-V족-채널형 finFET(fin field effect transistor)를 포함한다. III-V족 FET는 기판 상에 배치된 III-V족 헤테로구조물 핀을 추가로 포함한다. 헤테로구조물 핀은 p-형 III-Ⅴ족 화합물 반도체 재료의 서브-핀(sub-fin) 상에 배치된 제1 n-형 III-Ⅴ족 화합물 반도체 재료의 핀을 포함한다. III-V족 FET는 핀의 채널 영역 위쪽에 배치된 게이트 스택, 및 핀의 팁 영역을 통해 채널 영역의 양끝 단부들에 전기적으로 결합된 제2 n-형 III-Ⅴ족 화합물 반도체 재료를 포함하는 한 쌍의 소스/드레인 영역들 - 팁 영역은 양쪽성 도펀트를 포함하고, 팁 영역은 양쪽성 도펀트를 또한 포함하는 서브-핀의 서브-팁 영역 상에 배치됨 - 을 추가로 포함한다. CMOS IC는 기판의 제2 영역 위쪽에 배치된 p-형 실리콘-채널형 FET(p-type silicon-channeled FET)를 추가로 포함한다.
제2 실시예들 중 적어도 일부 실시예들에서, 양쪽성 도펀트는 Si, C, Ge, Sn, Te, Se, 및 O 중 적어도 하나이고, 팁 영역 내에서는 도너로서 그리고 서브-팁 영역 내에서는 억셉터로서 우선적으로 활성화되며, 팁 영역과 서브-팁 영역은 동일한 농도의 양쪽성 도펀트를 포함한다.
제2 실시예들 중 적어도 일부 실시예들에서, 제2 n-형 III-V족 화합물 반도체 재료는 제2 III-V족 화합물 반도체 재료의 서브-소스/드레인 영역과 접촉하고, 서브-소스/드레인 영역은 또한 팁 영역과 동일한 농도의 양쪽성 도펀트를 포함한다.
하나 이상의 제3 실시예에서, III-V족-채널형 finFET(fin field effect transistor)를 제조하는 방법은 기판 상에 배치된 III-V족 헤테로구조물 핀을 형성하는 단계 - 헤테로구조물 핀은 p-형 III-V족 화합물 반도체 재료의 서브-핀 상에 배치된 n-형 III-V족 화합물 반도체 재료로 이루어짐 - 를 포함한다. 본 방법은 핀의 채널 영역 위쪽에 마스크를 형성하는 단계를 포함한다. 본 방법은 핀 및 서브-핀의 노출된 표면들을 양쪽성 도펀트를 포함하는 도펀트 매질(dopant media)과 접촉시키는 단계를 포함한다. 본 방법은 양쪽성 도펀트를 도펀트 매질로부터 핀 및 서브-핀 내로 열적으로 확산시키는 단계를 추가로 포함한다. 본 방법은 핀의 팁 부분(tip portion) 및 서브-핀의 서브-팁 부분(sub-tip portion) - 둘 다 양쪽성 도펀트를 포함함 - 을 커버하도록 마스크에 인접하여 측방 스페이서(lateral spacer)를 형성하는 단계를 추가로 포함한다. 본 방법은 마스크 또는 측방 스페이서에 의해 커버되지 않는 핀의 단부들에 소스 및 드레인 영역들을 형성하는 단계를 추가로 포함한다. 본 방법은 마스크를 게이트 스택으로 대체하는 단계를 추가로 포함한다. 본 방법은 소스 및 드레인 영역들에 콘택트 금속화물(contact metallization)을 형성하는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 일부 실시예들에서, 핀 및 서브-핀의 노출된 표면들을 도펀트 매질에 접촉시키는 단계는 이동성 형태(mobile form)의 양쪽성 도펀트를 포함하는 도펀트 소스 막(dopant source film)을, 핀의 측벽 표면들 위쪽에, 퇴적시키는 단계, 및 도펀트 소스 막을 제2 막으로 캡핑(cap)하는 단계를 추가로 포함한다. 본 방법은 양쪽성 도펀트를 열적으로 확산시킨 후에 III-V족 헤테로구조물 핀에 대해 선택적으로 도펀트 소스 막 및 캡핑 막(capping film)을 스트리핑 오프(strip off)시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 일부 실시예들에서, 핀 및 서브-핀의 노출된 표면들을 도펀트 매질에 접촉시키는 단계는 핀 및 서브-핀의 측벽 표면들 위쪽에 이동성 형태의 양쪽성 도펀트를 포함하는 도펀트 소스 막을 퇴적시키는 단계, 및 도펀트 소스 막 위쪽에 캡핑 막을 퇴적시키는 단계를 추가로 포함한다. 본 방법은 양쪽성 도펀트를 열적으로 확산시킨 후에 III-V족 헤테로구조물 핀에 대해 선택적으로 캡핑 막을 스트리핑 오프시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 일부 실시예들에서, 핀 및 서브-핀의 노출된 표면들을 도펀트 매질에 접촉시키는 단계는 양쪽성 도펀트 모이어티(amphoteric dopant moiety)들을 포함하는 액체로 핀 및 서브-핀의 측벽 표면들을 습윤시키는 단계, 및 측벽 표면들에 결합된(bound) 양쪽성 도펀트 모이어티들 위쪽에 캡핑 막을 퇴적시키는 단계를 추가로 포함한다. 본 방법은 양쪽성 도펀트를 열적으로 확산시킨 후에 III-V족 헤테로구조물 핀으로부터 캡핑 막을 스트리핑시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 일부 실시예들에서, III-V족 헤테로구조물 핀을 형성하는 단계는 n-형 III-V족 화합물 반도체 재료의 측벽들 및 p-형 III-V족 화합물 반도체 재료의 적어도 일부분을 노출시키기 위해 헤테로구조물 핀의 측벽들 주위로부터 비결정질 격리 재료(amorphous isolation material)를 리세싱하는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 일부 실시예들에서, 소스 및 드레인 영역들을 형성하는 단계는 마스크 또는 측방 스페이서에 의해 커버되지 않는 n-형 III-V족 화합물 반도체 재료를 리세스 에칭하는 단계, 및 양쪽성 도펀트 이외의 도너 도펀트를 추가로 포함하는 협폭 밴드 갭 n-형 III-V족 화합물 반도체 재료를 에피택셜적으로 성장시키는 단계를 추가로 포함한다.
제3 실시예들 중 적어도 일부 실시예들에서, n-형 III-V족 재료는 In, Ga 및 As 중 2개 이상을 포함하고, 양쪽성 도펀트는 Si이다.
제3 실시예들 중 적어도 일부 실시예들에서, 본 방법은 마스크 또는 측방 스페이서에 의해 커버되지 않은 핀 및 서브-핀의 노출된 표면들을 양쪽성 도펀트를 포함하는 도펀트 매질과 접촉시키는 단계, 및 소스 및 드레인 영역들을 형성하기 전에 양쪽성 도펀트를 도펀트 매질로부터 핀 및 서브-핀 내로 열적으로 확산시키는 단계를 추가로 포함한다.
그렇지만, 이상의 실시예들이 이 점에서 제한되지 않고, 다양한 구현들에서, 이상의 실시예들은 이러한 특징들의 서브세트만을 실시하는 것, 이러한 특징들의 상이한 순서를 실시하는 것, 이러한 특징들의 상이한 조합을 실시하는 것, 및/또는 명시적으로 열거된 그 특징들 외의 부가의 특징들을 실시하는 것을 포함할 수 있다. 따라서, 본 발명의 범주는, 이러한 청구항들의 자격을 가지는 등가물들의 전체 범주와 함께, 첨부된 청구항들을 참조하여 결정되어야만 한다.

Claims (20)

  1. 모놀리식 트랜지스터로서,
    기판 상에 배치된 III-Ⅴ족 헤테로구조물 - 상기 헤테로구조물은 제2 III-Ⅴ족 화합물 반도체 재료 상에 배치된 제1 III-Ⅴ족 화합물 반도체 재료를 포함함 -;
    상기 제1 III-Ⅴ족 화합물 반도체 재료의 채널 영역 위쪽에 배치된 게이트 스택(gate stack); 및
    상기 제1 III-Ⅴ족 화합물 반도체 재료 내의 팁 영역(tip region)을 통해 상기 채널 영역의 양끝 단부들에 전기적으로 결합되는 한 쌍의 소스/드레인 영역들 - 상기 팁 영역은 양쪽성 도펀트(amphoteric dopant)를 포함함 - 을 포함하는, 트랜지스터.
  2. 제1항에 있어서,
    상기 채널 영역에서의 다수 전하 캐리어(majority charge carrier)는 전자이고,
    상기 양쪽성 도펀트는 상기 제1 III-Ⅴ족 화합물 반도체 재료 내에서는 도너로서 그리고 상기 제2 III-Ⅴ족 화합물 반도체 재료 내에서는 억셉터로서 우선적으로 활성화되는, 트랜지스터.
  3. 제1항에 있어서, 상기 제2 III-Ⅴ족 화합물 반도체 재료의 서브-팁 영역(sub-tip region)은 상기 팁 영역과 동일한 농도의 상기 양쪽성 도펀트를 포함하고, 상기 양쪽성 도펀트는 상기 제1 및 제2 III-Ⅴ족 재료들의 상기 헤테로접합에서의 p-n 접합을 보강하는, 트랜지스터.
  4. 제1항에 있어서, 상기 제1 III-V족 재료는 InGaAs, InAs, GaAs, InP, 및 InSb로 이루어진 그룹 중에서 선택되는, 트랜지스터.
  5. 제4항에 있어서, 상기 제2 III-V족 재료는 AlSb, InP, GaSb, GaAlSb, GaAsSb, InAlAs, GaAs, 및 AlGaAs로 이루어진 그룹 중에서 선택되는, 트랜지스터.
  6. 제1항에 있어서, 상기 양쪽성 도펀트는 Si, C, Ge, Sn, Te, Se, 및 O로 이루어진 그룹 중에서 선택되는, 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 III-Ⅴ족 재료는 In, Ga, 및 As 중 2개 이상을 포함하고;
    상기 양쪽성 도펀트는 Si 또는 C인, 트랜지스터.
  8. 제1항에 있어서,
    상기 한 쌍의 소스/드레인 영역들은 상기 팁 영역 및 상기 제2 III-Ⅴ족 화합물 반도체 재료와 접촉하고 상기 제2 III-Ⅴ족 화합물 반도체 재료의 서브-소스/드레인 영역(sub-source/drain region)과 접촉하는 제3 III-Ⅴ족 화합물 반도체를 추가로 포함하고;
    상기 서브-소스/드레인 영역은 또한 상기 양쪽성 도펀트를 포함하는, 트랜지스터.
  9. 제8항에 있어서, 상기 서브-소스/드레인 영역은 상기 팁 영역과 동일한 농도의 상기 양쪽성 도펀트를 포함하고, 상기 양쪽성 도펀트는 상기 제3 및 제2 III-Ⅴ족 재료들의 상기 헤테로접합에서의 p-n 접합을 보강하는, 트랜지스터.
  10. CMOS 집적 회로(IC)로서,
    실리콘 기판;
    상기 기판의 제1 영역 위쪽에 배치된 n-형 III-V족-채널형 finFET(fin field effect transistor) - 상기 III-V족 FET는:
    상기 기판 상에 배치된 III-V족 헤테로구조물 핀 - 상기 헤테로구조물 핀은 p-형 III-V족 화합물 반도체 재료의 서브-핀(sub-fin) 상에 배치된 제1 n-형 III-V족 화합물 반도체 재료의 핀을 포함함 -;
    상기 핀의 채널 영역 위쪽에 배치된 게이트 스택; 및
    상기 핀의 팁 영역을 통해 상기 채널 영역의 양끝 단부들에 전기적으로 결합된 제2 n-형 III-Ⅴ족 화합물 반도체 재료를 포함하는 한 쌍의 소스/드레인 영역들 - 상기 팁 영역은 양쪽성 도펀트를 포함하고, 상기 팁 영역은 상기 양쪽성 도펀트를 또한 포함하는 상기 서브-핀의 서브-팁 영역 상에 배치됨 - 을 추가로 포함함 -; 및
    상기 기판의 제2 영역 위쪽에 배치된 p-형 실리콘-채널형 FET(p-type silicon-channeled FET)를 포함하는, CMOS IC.
  11. 제10항에 있어서,
    상기 양쪽성 도펀트는 Si, C, Ge, Sn, Te, Se, 및 O 중 적어도 하나이고, 상기 팁 영역 내에서는 도너로서 그리고 상기 서브-팁 영역 내에서는 억셉터로서 우선적으로 활성화되며,
    상기 팁 영역과 상기 서브-팁 영역은 동일한 농도의 상기 양쪽성 도펀트를 포함하는, CMOS IC.
  12. 제10항에 있어서, 상기 제2 n-형 III-V족 화합물 반도체 재료는 상기 제2 III-V족 화합물 반도체 재료의 서브-소스/드레인 영역과 접촉하고,
    상기 서브-소스/드레인 영역은 또한 상기 팁 영역과 동일한 농도의 상기 양쪽성 도펀트를 포함하는, CMOS IC.
  13. III-V족-채널형 finFET(fin field effect transistor)를 제조하는 방법으로서,
    기판 상에 배치된 III-V족 헤테로구조물 핀을 형성하는 단계 - 상기 헤테로구조물 핀은 p-형 III-V족 화합물 반도체 재료의 서브-핀 상에 배치된 n-형 III-V족 화합물 반도체 재료로 이루어짐 -;
    상기 핀의 채널 영역 위쪽에 마스크를 형성하는 단계;
    상기 마스크에 의해 커버되지 않은 상기 핀 및 상기 서브-핀의 노출된 표면들을 양쪽성 도펀트를 포함하는 도펀트 매질(dopant media)과 접촉시키는 단계;
    상기 양쪽성 도펀트를 상기 도펀트 매질로부터 상기 핀 및 상기 서브-핀 내로 열적으로 확산시키는 단계;
    상기 핀의 팁 부분(tip portion) 및 상기 서브-핀의 서브-팁 부분(sub-tip portion) - 둘 다 상기 양쪽성 도펀트를 포함함 - 을 커버하도록 상기 마스크에 인접하여 측방 스페이서(lateral spacer)를 자기 정렬 방식으로(self-alignedly) 형성하는 단계;
    상기 마스크 또는 측방 스페이서에 의해 커버되지 않는 상기 핀의 단부들에 소스 및 드레인 영역들을 자기 정렬 방식으로 형성하는 단계;
    상기 마스크를 게이트 스택으로 대체하는 단계; 및
    상기 소스 및 드레인 영역들에 콘택트 금속화물(contact metallization)을 형성하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 핀 및 상기 서브-핀의 노출된 표면들을 상기 도펀트 매질에 접촉시키는 단계는:
    이동성 형태(mobile form)의 상기 양쪽성 도펀트를 포함하는 도펀트 소스 막(dopant source film)을, 상기 핀의 측벽 표면들 위쪽에, 퇴적시키는 단계; 및
    상기 도펀트 소스 막을 제2 막으로 캡핑(cap)하는 단계를 추가로 포함하고;
    상기 방법은 상기 양쪽성 도펀트를 열적으로 확산시킨 후에 상기 III-V족 헤테로구조물 핀에 대해 선택적으로 상기 도펀트 소스 막 및 상기 캡핑 막(capping film)을 스트리핑 오프(strip off)시키는 단계를 추가로 포함하는, 방법.
  15. 제13항에 있어서,
    상기 핀 및 상기 서브-핀의 노출된 표면들을 상기 도펀트 매질에 접촉시키는 단계는:
    상기 핀 및 상기 서브-핀의 측벽 표면들 위쪽에 이동성 형태의 상기 양쪽성 도펀트를 포함하는 도펀트 소스 막을 퇴적시키는 단계; 및
    상기 도펀트 소스 막 위쪽에 캡핑 막을 퇴적시키는 단계를 추가로 포함하고;
    상기 방법은 상기 양쪽성 도펀트를 열적으로 확산시킨 후에 상기 III-V족 헤테로구조물 핀에 대해 선택적으로 상기 캡핑 막을 스트리핑 오프시키는 단계를 추가로 포함하는, 방법.
  16. 제13항에 있어서,
    상기 핀 및 상기 서브-핀의 노출된 표면들을 상기 도펀트 매질에 접촉시키는 단계는:
    양쪽성 도펀트 모이어티(amphoteric dopant moiety)들을 포함하는 액체로 상기 핀 및 서브-핀의 측벽 표면들을 습윤(wetting)시키는 단계; 및
    상기 측벽 표면들에 결합된(bound) 양쪽성 도펀트 모이어티들 위쪽에 캡핑 막을 퇴적시키는 단계를 추가로 포함하고;
    상기 방법은 상기 양쪽성 도펀트를 열적으로 확산시킨 후에 상기 III-V족 헤테로구조물 핀으로부터 상기 캡핑 막을 스트리핑시키는 단계를 추가로 포함하는, 방법.
  17. 제13항에 있어서, 상기 III-V족 헤테로구조물 핀을 형성하는 단계는:
    상기 n-형 III-V족 화합물 반도체 재료의 측벽들 및 상기 p-형 III-V족 화합물 반도체 재료의 적어도 일부분을 노출시키기 위해 상기 헤테로구조물 핀의 측벽들 주위로부터 비결정질 격리 재료(amorphous isolation material)를 리세싱하는 단계를 추가로 포함하는, 방법.
  18. 제13항에 있어서, 소스 및 드레인 영역들을 자기 정렬 방식으로 형성하는 단계는:
    상기 마스크 또는 측방 스페이서에 의해 커버되지 않는 상기 n-형 III-V족 화합물 반도체 재료를 리세스 에칭하는 단계; 및
    상기 양쪽성 도펀트 이외의 도너 도펀트를 추가로 포함하는 협폭 밴드 갭 n-형 III-V족 화합물 반도체 재료를 에피택셜적으로 성장시키는 단계를 추가로 포함하는, 방법.
  19. 제13항에 있어서,
    상기 n-형 III-V족 재료는 In, Ga, 및 As 중 2개 이상을 포함하고;
    상기 양쪽성 도펀트는 Si 또는 C인, 방법.
  20. 제13항에 있어서, 상기 마스크 또는 상기 측방 스페이서에 의해 커버되지 않은 상기 핀 및 상기 서브-핀의 노출된 표면들을 상기 양쪽성 도펀트를 포함하는 도펀트 매질과 접촉시키는 단계, 및 상기 소스 및 드레인 영역들을 형성하기 전에 상기 양쪽성 도펀트를 상기 도펀트 매질로부터 상기 핀 및 상기 서브-핀 내로 열적으로 확산시키는 단계를 추가로 포함하는, 방법.
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