CN107430989B - 耐受扩散的iii-v族半导体异质结构及包括其的器件 - Google Patents

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Abstract

说明了包括包括第一III‑V族化合物半导体的子鳍状物和包括第二III‑V族化合物半导体的沟道的半导体器件。在一些实施例中，半导体器件包括包括由至少两个沟槽侧壁限定的沟槽的衬底，其中，第一III‑V族化合物半导体沉积在沟槽内的衬底上，第二III‑V族化合物半导体在第一层III‑V族化合物半导体上外延生长。在一些实施例中，第一III‑V族化合物半导体和第二III‑V族化合物半导体之间的导带偏移大于或等于约0.3电子伏特。还说明了制造这种半导体器件的方法和包括这种半导体器件的计算设备。

Description

耐受扩散的III-V族半导体异质结构及包括其的器件
技术领域
本公开内容涉及耐受扩散(diffusion tolerant)的III-V族半导体异质结构及包括其的器件。还说明了制造这种异质结构和这种器件的方法。
背景技术
晶体管和其他半导体器件可以通过多个减成和加成工艺制造。通过在除了硅之外的诸如锗和III-V族材料的半导体材料中形成器件层，可以获得诸如晶体管的沟道迁移率的某些益处。当诸如硅的晶体材料用作起始材料时，可以利用外延生长技术(例如异质外延)在衬底上加成地形成包括非硅材料的晶体管沟道。由于多个原因，这些工艺可能是具有挑战性的，包括但不限于衬底和其上外延生长的层的晶格常数和/或热性质之间的不匹配。
硅基场效应晶体管(FET)器件的制造商现在已经使使用非平面晶体管的器件商品化。这样的器件可以包括从衬底突出并且包括子鳍状物区域(例如其至少一部分在沟槽电介质的表面下方)和上覆沟道的硅鳍状物。这样的器件还可以包括围绕沟道的两个、三个或甚至所有侧面的一个或多个栅电极(以下称为“栅极”或“多个栅极”)(例如，双栅、三栅、纳米线晶体管等)。在栅极的任一侧上，源极和漏极区域形成在沟道中，或者以耦合到沟道的方式生长。在任何情况下，这些非平面晶体管设计通常相对于平面晶体管展现出显著改善的沟道控制以及改进的电性能(例如，改善的短沟道效应、减小的源极到漏极电阻等)。
考虑到前述内容，可以通过实施外延生长的异质结构来改进非平面单栅极或多栅极晶体管的性能，所述外延生长的异质结构包括具有不同带隙的至少两种材料，其中材料之一是P型半导体，另一种是N型半导体。虽然这些器件已显示出潜力，但是它们可能会受到限制其有用性的一个或多个缺点的困扰。例如，在使用异质结构来形成非平面器件(例如非平面晶体管)的子鳍状物和沟道区域的情况下，掺杂剂从沟道区域到下面的子鳍状物区域的扩散可以导致异质结构的N-P结移动。这可能导致从沟道区域进入子鳍状物区域的泄漏或载流子(即，子鳍状物泄漏)，这可能阻碍栅极使非平面晶体管截止的能力。
附图说明
随着以下详细说明的进行并参考附图，所要求保护的主题的实施例的特征和优点将变得显而易见，其中相同的附图标记表示相似的部件，其中：
图1是与本公开内容一致的耐受扩散的III-V族半导体异质结构的一个示例的横截面图。
图2A是包括与本公开内容一致的耐受扩散的III-V族半导体异质结构的非平面晶体管的一个示例的透视图。
图2B是沿着A轴的图2A的示例性非平面晶体管的横截面图。
图2C是沿着B轴的图2A的示例性非平面晶体管的横截面图。
图3是形成包括与本公开内容一致的半导体异质结构的非平面晶体管的方法的示例性操作的流程图。
图4A-4I逐步示出了包括与本公开内容一致的半导体异质结构的非平面晶体管的一个示例的形成。
图5示出了具有包括与本公开内容一致的耐受扩散的III-V族异质结构的一个或多个部件的计算系统的一个示例。
虽然以下详细说明将参考说明性实施例来进行，但是对于本领域技术人员来说，许多替代、修改和变化将是显而易见的。
具体实施方式
术语“之上”、“之下”、“之间”和“在……上”在本文中经常用于指代一个材料层或部件相对于其它材料层或部件的相对位置，例如，设置在另一层上(例如，之上或上方)或之下(下方)的一层可以与另一层直接接触，或者可以具有一个或多个居间层。另外，设置在两个其它层之间的一层可以与该两个其它层直接接触或者可以由一个或多个其它层分隔，例如由一个或多个居间层分隔。类似地，除非明确指出相反，与另一特征相邻的一个特征可以与相邻特征直接接触，或者可以由一个或多个居间特征与相邻特征分隔。相比之下，术语“直接在……上”或“直接在……下”用于表示一个材料层分别与另一个材料层的上表面或下表面直接接触。同样，术语“直接相邻”意味着两个特征彼此直接接触。
如在背景技术中所指出的，已经研究了半导体异质结构用于生产诸如非平面单栅极和多栅极晶体管的半导体器件的各种部分。例如，已经研究了各种半导体异质结构用于形成鳍式场效应晶体管(本文也称为FINFET)的沟道的子鳍状物和沟道区。在这样的器件中，沟道可以包括沉积在沟槽内的一层或多层第一化合物半导体，例如用以形成沟道的子鳍状物区域。沟道还可以包括一层或多层第二化合物半导体随后可以沉积在第一化合物半导体的层上，例如用以形成沟道区，本文也称为沟道的“有源区”。
形成子鳍状物区的第一化合物半导体的层可以是一种类型(例如，N或P型)半导体，而形成有源区的第二化合物半导体的层可以具有与第一化合物半导体相反的类型(例如P或N型)。即，在形成沟道区的层是P型本征或非本征半导体的情况下，形成子鳍状物区的层可以是N型本征或非本征半导体，反之亦然。因此，可以在沟道的子鳍状物区和有源区之间形成N-P或P-N结。有源区的部分可以掺杂有p型(受主)或n型(施主)掺杂剂以形成源极和漏极，栅极叠层可以形成在沟道的至少一部分上。栅极叠层可以包括被配置为调制器件的操作(即，使器件导通或截止)的栅电极。
考虑到前述内容，在一个或多个层掺杂有一个或多个施主或受主的情况下，随着形成异质结构(例如，在一个或多个退火步骤期间)和/或随着异质结构用于器件中，可以发生掺杂剂的扩散。即，异质结构的N型层内的掺杂剂可以扩散到相邻的(例如，上面或下面的)P型层中，反之亦然。由于扩散速率和其他因素的差异，掺杂剂扩散可以导致结在结构中的位置移动和/或变得不那么明显。当在半导体器件(例如但不限于鳍式场效应晶体管(FINFETS))中使用这种异质结构时，这就可能存在困难。实际上在使用这种异质结构来形成FINFET的沟道的全部或部分的情况下，掺杂剂扩散可以引起异质结构的结在栅极下方迁移，潜在地导致子鳍状物泄漏。如上所述，这可能阻碍栅极使晶体管截止的能力。
考虑到前述内容，本公开内容的一个方面涉及III-V族异质结构，其中，异质结构的至少一层用两性掺杂剂掺杂为N型或P型。如本文所用的，术语“两性掺杂剂”用于指代在异质结的一层(例如，N型层)中充当施主(n型)，但在异质结的另一材料层(例如，P型层)中充当受主(p型)的掺杂剂。依据下面的讨论将会变得清楚，使用两性掺杂剂可以减轻甚至消除归因于掺杂剂扩散的这种结构中的N-P结的迁移。因此，本文所述的异质结构可以有利地用于形成半导体器件的各种部件，例如但不限于非平面晶体管的沟道。
因此，参考图1，其示出了与本公开内容一致的半导体异质结构的一个示例的横截面图。如图所示，异质结构100包括衬底101、形成在衬底101上的第一化合物半导体材料的层103和形成在层103上的第二化合物半导体材料的层105。
衬底101可以由适合用作半导体异质结构或器件的衬底，特别是用作诸如FINFET和多栅极晶体管的非平面晶体管的衬底的任何材料形成。因此，可以用作衬底101的适合材料的非限制性示例包括硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、蓝宝石、III-V族化合物半导体、绝缘体上硅(SOI)衬底，其组合等。非限制性地，在一些实施例中，衬底101由单晶硅形成或包括单晶硅。
在一些实施例中，可以将一个或多个底层(未示出)沉积在衬底101上，例如使得它们存在于衬底101和层103之间。例如，一个或多个半导体基层可以沉积在衬底101上。当使用时，如本领域所理解的，这样的基层可以是假晶、变质或基本上晶格匹配的缓冲和/或过渡层。在任何情况下，在一些实施例中，衬底101可以被配置为提供外延晶种表面(例如，具有(100)取向的结晶表面)，用于随后沉积层103的材料。当然，也可以使用具有其它晶体取向的衬底。
层103可以由任何适合的半导体材料形成，特别是适用于形成非平面半导体器件(例如但不限于FINFET、单和多栅控非平面晶体管)的沟道的子鳍状物区的半导体材料。特别地，层103可以由一个或多个III-V族化合物半导体形成。更具体地说，层103可以由一层或多层半导体材料形成，该半导体材料包括至少一种元素周期表III族元素(如Al、Ga、In等)和至少一种元素周期表V族元素(例如，N、P、As、Sb等)。因此，层103可以由二元、三元或甚至四元III-V族化合物半导体形成，其包括两种、三种甚至四种元素周期表III和V族元素。可用于层103的适合的III-V族化合物半导体的示例包括但不限于GaAs、InP、InSb、InAs、GaP、GaN、GaSb、GaAsSb、InAlAs、AlAs、AlP、AlSb，其合金或组合等。非限制性地，在一些实施例中，层103包括N型或P型GaSb、GaAsSb或InAlAs中的一种或多种或由其形成。如下所述，在一些实施例中，层103包括GaSb、GaAsSb或InAlAs或其组合，其全部或部分由一种或多种两性掺杂剂掺杂为P型。
层103可以使用任何适合的工艺形成在衬底101(或在其上沉积的层)上。例如，可以通过使用诸如化学气相沉积、等离子体增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、原子层沉积，其组合等的加成沉积工艺在衬底101上沉积一层或多层III-V族半导体而形成层103。
层105可以由任何适合的半导体材料形成，特别是适合于形成非平面半导体器件(例如但不限于FINFET、单和多栅控非平面晶体管)的沟道的有源区的半导体材料。特别地，层105可以由一个或多个III-V族化合物半导体形成。因此类似于层103，层105可以由一层或多层半导体材料形成，该半导体材料包括至少一种元素周期表III族元素(如Al、Ga、In等)和至少一种元素周期表V族元素(例如，N、P、As、Sb等)。因此，层105可以由二元、三元或甚至四元III-V族化合物半导体形成，其包括两种、三种甚至四种元素周期表III和V族元素。非限制性地，在一些实施例中，层105由与层103中使用的III-V族半导体不同的至少一种III-V族半导体形成。
可用于层105中的适合的III-V族化合物半导体的示例包括但不限于InxGa1-xAs(其中，x是In的摩尔分数，范围可以为例如≥约0.2，例如≥约0.3或甚至≥约0.6)、GaAs、InSb、InAs、IN-P、GaP、GaN、GaSb、GaAsSb、InAlAs及其组合等。非限制性地，在一些实施例中，层105包括N型或P型InxGa1-xAs(其中，x≥约0.2、≥约0.3或甚至≥约0.6)、InSb或InAs中的一种或多种或由其形成。如下所述，在一些实施例中，层105包括InxGa1-xAs、InSb、InAs或其组合，其全部或部分用一种或多种两性掺杂剂掺杂为N型。
层105可以使用任何适合的工艺形成在层103(或在其上沉积的层)上。例如，可以通过使用诸如化学气相沉积、等离子体增强化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)、原子层沉积，其组合等的加成沉积工艺在层103上沉积一层或多层III-V族半导体而形成层105。
与前述讨论一致，在一些实施例中，可以选择第一和第二III-V族化合物半导体的组合用于形成层103和层105，例如以获得某些所期望的性质。考虑到这一点，在一些实施例中，层103可以由一层或多层N或P型GaSb、GaAsSb或InAlAs形成或包括一层或多层N或P型GaSb、GaAsSb或InAlAs，并且层105可以由一层或多层N或P型InxGa1-xAs、InSb或InAs形成。
层103和105中的一个或两个可以掺杂有两性掺杂剂，例如用以调整其中所含的载流子和空穴的相对数量。该概念在图1中示出，图1示出了层103包括掺杂剂107，层105包含掺杂剂109。在这点上，掺杂剂107和109可以选自两性掺杂剂。即，掺杂剂107可以选自是层103中的N或P-型掺杂剂，但是在层105中具有相反类型的掺杂剂。因此，例如，在掺杂剂107在层103中是N型掺杂剂(例如，施主)的情况下，它在层105中可以是P型掺杂剂(受主)。类似地，在掺杂剂107在层103中是P型(受主)掺杂剂的情况下，它在层105中可以是N型(施主)掺杂剂。类似地，掺杂剂109在层105中是施主或受主，但在层103中具有相反类型。适合的两性掺杂剂的非限制性示例包括但不限于周期表IV族中的元素，例如C、Si、Ge、Sn，其组合等。
申请人不希望受理论的束缚，认为本文说明的掺杂剂的两性性质可归因于它们在层103和105中使用的III-V族半导体材料的III族或V族子晶格中的掺入。更具体地，当掺杂剂的107、109占用III-V族半导体的III族子晶格时，它们可以充当施主(N型)，但是当它们占用这种材料的V族子晶格时，它们可以充当受主(P型)。在这点上，尽管在层103、105形成期间的生长条件(例如V族前体的量)，但是注意到强烈的热力学因素通常决定特定掺杂剂是掺入III族子晶格还是V族子晶格。
层103、105的掺杂可以使用任何适合的掺杂工艺(包括本领域中理解的那些)进行。此外，应当理解，尽管图1示出了层103和105包括掺杂剂107、109在其相应部分中的相对均匀分布的实施例，这种分布仅是为了示例的目的，并且可以采用任何适合的掺杂剂分布和浓度。
如图1进一步所示，异质结构100包括可以位于层103和105之间的界面处的结111。根据层103和105的性质，结100可以是N-P或P-N结的形式。考虑到这一点，当形成层103和105时，退火或其它处理步骤可以引起掺杂剂107、109跨过结111(例如，在区域113内)的移动(例如扩散)。但因为掺杂剂107和109是两性掺杂剂，它们跨过结111的扩散可以不影响或可以基本上不影响结111的位置。即，当掺杂剂107、109跨过结111(在形成异质结100期间或在另一时间)扩散时，结111的位置可以例如在层103和105之间的界面处保持基本相同。
如可以理解的，由于掺杂剂107、109的两性性质，结111的位置可以保持相同或基本相同。例如，如果掺杂剂107在层103中是P型掺杂剂，当它们跨过结111扩散时，它们在层105中成为N型掺杂剂。类似地，如果掺杂剂109在层105中是N型，当它们跨过结111扩散时，它们在层103中成为P型掺杂剂。因此，P-N或N-P结111的位置可以保持相同或基本相同。
考虑到前述内容，在一些实施例中，层103由已经用两性掺杂剂(例如，掺杂剂107是Si、Ge等)掺杂为P型的一层或多层GaSb或GaAsSb形成，层105由已经用相同的两性掺杂剂(即，Si、Ge等)掺杂为N型的一层或多层InGaAs或InAs形成。在其它实施例中，层103由已经用两性掺杂剂(例如C)掺杂为P型的一层或多层InAlAs形成，而层105由已经用相同的两性掺杂剂(即，C)掺杂为N型的一层或多层InxGa1-xAs或InAs形成。此外，在一些实施例中，层103由已经用两性掺杂剂(例如，Si、C、Sn、Ge等)掺杂为P型的一层或多层GaSb、AlSb或GaAlSb形成，层105由已经用相同的两性掺杂剂(即，Si、C、Sn、Ge等)掺杂为N型的一层或多层InSb或InAs形成。在任何这样的实施例中，可以理解，两性掺杂剂在层103中充当受主，而其在层105中充当施主。
在一些实施例中，层103和105可以分别由第一和第二III-V族化合物半导体形成或包括第一和第二III-V族化合物半导体，其被选择为使得层105可以在层103上异质外延生长。因此，可以至少部分地基于它们各自的晶格参数之间的相对差异来选择第一和第二III-V族化合物半导体。在一些实施例中，第一和第二III-V族化合物半导体可以是基本上晶格匹配的，即，它们各自的晶格参数之间的差异可以足够低，以使得能够使第二III-V族化合物半导体的层(例如，层105)在第一III-V族化合物半导体的层(例如，层103)上异质外延生长。如本文所用，术语“基本上晶格匹配”意味着两个III-V族化合物半导体的相应晶格参数之间的相对差异支持外延生长，并且基本上不影响异质结的性质。在一些实施例中，基本上晶格匹配意味着这种晶格参数之间的相对差异小于或等于约5％，或甚至小于或等于约1％。在这点上，基本上晶格匹配并且可以用于层103和105的第一和第二III-V族半导体的非限制性示例包括在上述示例性实施例中列举的那些。
注意，图1示出了其中层103是第一III-V族化合物半导体的单层，且层105是直接形成在层103上(即，在第一III-V族化合物半导体层的上表面上)的第二III-V族化合物半导体的单层的实施例。应当理解，这种配置仅仅是为了示例的目的，并且其他配置是可能的。实际上，本公开内容设想了其中层103、105中的一个或多个包括(例如，III-V族化合物半导体的)多个层的实施例，其可以在组成、掺杂剂、掺杂剂分布、掺杂剂浓度、其组合等方面相同或不同。
从前述可以理解，例如由于这种掺杂剂的两性性质，本文所述的异质结构可以耐受掺杂剂跨过其结的扩散。如将在下面详细说明的，这种结构可以有利地用于形成半导体器件的各种部件，包括但不限于诸如FINFET和/或单个多栅极晶体管的非平面晶体管的沟道。
考虑到前述内容，本公开内容的另一方面涉及包括与本公开内容一致的耐受扩散的异质结构的半导体器件。在这点上，发明人已经对使用耐受扩散的异质结构以形成诸如FINFET或其他非平面晶体管的鳍式半导体器件的子鳍状物和有源(例如，沟道)区进行了研究。在这种器件中，可以在沟槽内沉积一层或多层第一III-V族化合物半导体，例如用以形成子鳍状物区。然后可以将一层或多层第二III-V族化合物半导体沉积在第一III-V族化合物半导体的层上，以形成器件的有源(沟道)区。形成子鳍状物区的层的全部或部分可以用两性掺杂剂掺杂为N或P。类似地，沟道区的部分可以用相同的两性掺杂剂掺杂以形成源极和漏极。栅极叠层可以形成在沟道的至少一部分上。栅极叠层可以包括被配置为调节器件的操作(即，使器件导通或截止)的栅电极。
作为这种器件的结构的一个示例，参考图2A至2C。图2A是非平面半导体器件，在这个例子中是非平面半导体器件200(器件200)的一部分，的透视图。图2B和2C分别是沿轴A和B的器件200的横截面图。如图所示，器件200包括衬底201、沟槽电介质202、子鳍状物区203和沟道区205。栅极叠层(例如，由栅极电介质111和栅电极213形成)可以形成在沟道区205上方，导致产生非平面半导体器件200，例如FINFET。
注意，为了说明的目的，本公开内容集中于并且许多图示出了其中使用耐受扩散的III-V族异质结构形成非平面半导体器件(例如FINFET、多栅极(例如，双栅极、三栅极等)晶体管等)的子鳍状物区和沟道区的示例性用例。应当理解，这种讨论仅仅是为了示例的目的，本文说明的技术可以适当地且本领域普通技术人员可以理解地扩展到其他用例(例如，其他半导体器件)。
考虑到前述内容，发明人已经确定通过利用耐受扩散的III-V族异质结构(如上所述)形成子鳍状物区203和沟道205，子鳍状物区203和205之间的结的位置(N-P或P-N)可以变得能够耐受(两性)掺杂剂在这些层之间的扩散。结果，子鳍状物区203和沟道区205之间的结的位置可以被清楚地限定并定位在这些区域之间的界面处。此外，结的位置可以不响应于掺杂剂从子鳍状物区203扩散到沟道区205而移动，反之亦然。如可以理解的，这可以避免结的向下移动(即，移动到子鳍状物区203中)，从而限制甚至避免由于掺杂剂扩散的子鳍状物泄漏的产生。
回到图2A-2C，衬底201可以由适合用作半导体器件的衬底，特别是用作诸如FINFET和多栅极晶体管的非平面晶体管的衬底的任何材料形成。适合的材料的非限制性示例包括上文关于图1的衬底101所提到的那些，为了简洁起见，不予重申。非限制性地，在一些实施例中，衬底201由单晶硅形成或包括单晶硅。
与以上图1的说明一致，在一些实施例中，可以将一个或多个底层(未示出)沉积在衬底201上，例如使得它们存在于衬底201和沟槽电介质202与形成子鳍状物区203的III-V族半导体层材料的层中的一个或多个之间。例如，一个或多个半导体基层可以沉积在衬底201上。当使用时，这样的基层可以是假晶、变质或基本上晶格匹配的缓冲和/或过渡层，如本领域中所理解的。在任何情况下，衬底201可以被理解为提供外延晶种表面(例如，具有(100)取向的结晶表面)，用于随后沉积子鳍状物区203的III-V族半导体材料的层。
在图2A的实施例中，沟槽(未单独标记)由沟槽电介质202的侧壁(以下称为沟槽侧壁)和衬底201的上部限定。因此，在该示例性实施例中，沟槽由(沟槽电介质202的)至少两个沟槽侧壁和衬底201的上表面限定。
沟槽的尺寸可以变化很大，可以使用任何适合尺寸的沟槽。非限制性地，在一些实施例中，将本文所述的沟槽的高度和宽度选择为使得能够通过纵横比捕获(ART)工艺沉积用于形成子鳍状物区203和/或沟道区205的材料。因此，在一些实施例中，本文所述的沟槽宽度的范围可以在约大于0至约500纳米(nm)，例如大于0至约300nm、大于0至约100nm、约5至约100nm，或甚至约5至约30nm。类似地，沟槽的高度可以变化很大，范围可以在例如大于0至约500nm，例如约100至约300nm。
沟槽电介质202可以由适合用作非平面半导体器件的沟槽电介质材料的任何材料形成。这些材料的非限制性示例包括氧化物、氮化物和合金，例如但不限于氧化硅(SiO2)、氮化硅(SiN)，其组合等。非限制性地，在一些实施例中，沟槽电介质202是SiO2。
沟槽电介质202可以以任何适合的方式形成。例如，沟槽电介质202可以例如借助化学气相沉积(CVD)、等离子体增强CVD或其它合适的沉积工艺，通过在衬底201上沉积一层或多层电介质材料(例如，SiO2)来形成。所得到的沉积层可以被平坦化，可以使用蚀刻工艺来去除电介质材料的部分以形成沟槽。当然，该过程仅仅是为了示例的目的，可以使用其他工艺来形成与本公开内容一致的沟槽。例如，沟槽的形成可以通过蚀刻衬底101以形成一个或多个鳍状物，在鳍状物周围沉积沟槽电介质202，以及去除形成鳍状物的衬底201的部分，以便形成由沟槽电介质202和衬底201的上表面界定的沟槽。
还应当理解，本文所述的沟槽不需要形成在衬底201的上表面上，例如，如图2A-2C所示。实际上，本公开内容设想了其中可以在衬底201内形成沟槽的实施例，例如借助化学蚀刻或其它适合的沟槽形成工艺。在这种情况下，可以在沟槽内(例如在其侧壁上)选择性地沉积一种或多种沟槽电介质材料，例如SiO2、TiN等。子鳍状物区203和/或沟道区205的一个或多个材料层然后可以沉积在沟槽内。
在更一般的方面，在一些实施例中，本文所述的非平面半导体器件可以包括衬底和形成在衬底上或衬底内的至少一个沟槽。沟槽可以由至少两个相对的侧面(沟槽侧壁)和底部限定。沟槽的底部可以是衬底的上表面、和/或沉积在衬底上的一个或多个缓冲层和/或过渡层的形式。
在任何情况下，器件200的子鳍状物区203可以形成在沟槽内，沟道区205可以形成在子鳍状物区203上。通常，子鳍状物区203可以包括一层或多层第一III-V族化合物半导体和/或由一层或多层第一III-V族化合物半导体形成，沟道205可以包括一层或多层第二III-V族化合物半导体和/或由一层或多层第二III-V族化合物半导体形成。因此，可以理解，在一些实施例中，子鳍状物区203中的多层材料中的一层可以与衬底201的上表面和沟槽侧壁直接接触，例如，如图2A所示。然而，应该理解，该图示仅仅是为了示例的目的，子鳍状物区203的材料不需要形成为与衬底201和沟槽侧壁直接接触。
实际上，本公开内容设想了其中在衬底201的上表面上形成子鳍状物区203的实施例，例如，其中，在子鳍状物区203和衬底201的材料之间形成一层或多层(例如，缓冲层、外延晶种层等)。同样地，本公开内容设想了其中一层或多层(例如，沟槽隔离氧化物等)存在于由沟槽电介质202限定的沟槽侧壁和子鳍状物区203之间的实施例。非限制性地，在一些实施例中，子鳍状物区203包括一层或多层第一III-V族化合物半导体，其中，第一III-V族化合物半导体的至少一层与衬底201的上表面和由沟槽电介质202限定的沟槽侧壁直接接触。
在一些实施例中，可以将在子鳍状物区203和沟道区205中使用的第一和第二III-V族化合物半导体选择为使得这些区的材料层基本上是晶格匹配的。例如在一些实施例中，可以将第一和第二III-V族化合物半导体选择为使得第二III-V族化合物半导体的层与第一III-V族化合物半导体的下层基本上晶格匹配。结果，第二III-V族化合物半导体的层可以在第一III-V族化合物半导体的层上异质外延生长。
本公开内容设想了可以分别用于形成一层或多层子鳍状物区203和沟道205的多种第一和第二III-V族化合物半导体。在这点上，可用于形成子鳍状物区203的适合的III-V族化合物半导体的非限制性示例包括上文关于图1的层103提及的III-V族化合物半导体。同样，可用于形成沟道区205的适合的III-V族化合物半导体的非限制性示例包括上文关于图1的层105提及的III-V族化合物半导体。与上述讨论一致，形成子鳍状物区203和沟道区205的一层或多层III-V族化合物半导体可以用两性掺杂剂掺杂，例如上述那些。非限制性地，在一些实施例中，子鳍状物区203的至少一部分用两性掺杂剂掺杂为P型，沟道区205的至少一部分用与子鳍状物区203中使用的两性掺杂剂相同或不同的两性掺杂剂掺杂为N型。在其他实施例中，子鳍状物区203的至少一部分用两性掺杂剂掺杂为N型，沟道区205的至少一部分用与子鳍状物区203中使用的两性掺杂剂相同或不同的两性掺杂剂掺杂为P型。
不管第一和第二III-V化合物半导体的性质如何，可以处理沟道区205的部分以形成源极区207和漏极区209，如图2A和2C最佳示出的。例如，在一些实施例中，源极区207和漏极区209可以通过用一种或多种两性掺杂剂(例如上述那些)掺杂沟道区205中的第二III-V族化合物半导体层的部分来形成。
在具体的非限制性实施例中，子鳍状物区203由已经用两性掺杂剂(例如，掺杂剂107是Si、Ge等)掺杂为P型的至少一层GaSb或GaAsSb形成，沟道区205由已经用相同两性掺杂剂(即Si、Ge等)源/漏掺杂为N型的至少一层InGaAs或InAs形成。在其它实施例中，子鳍状物区203由已经用两性掺杂剂(例如C)掺杂为P型的至少一层InAlAs形成，沟道区205由已经用相同两性掺杂剂(即C)源/漏掺杂为N型的至少一层InxGa1-xAs或InAs形成。此外，在一些实施例中，子鳍状物区203由已经用两性掺杂剂(例如Si、C、Sn、Ge等)源/漏掺杂为P型的至少一层GaSb、AlSb或GaAlSb形成，沟道区205由用相同两性掺杂剂(即，Si、C、Sn、Ge等)掺杂为N型的至少一层InSb或InAs形成。在任何这样的实施例中，可以理解，两性掺杂剂在子鳍状物区103中充当受主，而其在沟道区205中充当施主。
本文所述的非平面器件可以被构造为使得子鳍状物区203和沟道205之间的边界(异质结)可以位于期望的位置。例如，在一些实施例中，子鳍状物区203和沟道区205之间的边界可以位于沟道区205的底部或底部附近。在这点上，注意到，沟道区205可以具有高度Hf，其中，子鳍状物区203和沟道区205之间的边界位于Hf的底部。
因此，例如，如图2C中最佳示出的，结221可以存在于沟道区205和子鳍状物区203之间，例如在源极207和漏极209附近。与图1中的结111的前述讨论相一致，取决于形成子鳍状物区203和沟道区205的材料的性质，图2C中的结221可以是N-P或P-N结。与图1中的前述讨论相一致，由于沟道区205和子鳍状物区203掺杂有两性掺杂剂(例如，掺杂剂107、109)，这种掺杂剂从子鳍状物区203跨越到沟道区205(反之亦然)的扩散可以不会影响(或可以不会显著影响)结221的位置。考虑到这一点，在一些实施例中，结221的位置优选地设置在子鳍状物区203和沟道区205之间的界面处，如图2C所示。非限制性地，在一些实施例中，结221位于子鳍状物区203和沟道区205的界面处，并且在对应于沟槽电介质202的高度的高度，如图2C所示。
在一些实施例中，沟槽电介质的高度可以被设置为使得其上表面与子鳍状物区203和沟道区205之间的结221处于相同或大致相同的高度，如图2A-2C所示。当然，这种图示仅仅是为了示例的目的，子鳍状物区203和沟道区205之间的结221以及沟槽电介质202的高度可以以任何适合的方式配置。例如，在一些实施例中，沟槽电介质202的高度可以使得子鳍状物区203和沟道区205之间的结221在沟槽电介质202的上表面之上或之下。
同样如图2A-2C所示，可以在沟道区205的暴露部分的至少一部分上形成栅极叠层(未单独标记)。这个概念在图2B中最佳地示出，其中，栅极叠层形成在沟道区205的一部分之上，并且包括通过栅极电介质211与沟道区205隔离的栅电极213。栅电极213和栅极电介质211可以由任何适合的栅电极和栅极电介质材料形成，因此为了简洁起见，没有说明这种材料的性质。类似地，栅电极213可以通过栅极间隔物220(图2C中最佳示出)与沟道区205，更具体地，与源极和漏极区(207、209)电隔离。在一些实施例中，栅电极213可以在沟道区205周围延伸并终止于沟道区205和子鳍状物区203之间的界面处，如图2C所示。
应当注意，图2A-C示出了其中源极207和漏极209嵌入在沟道区205中的实施例，但这种配置不是必需的，可以采用任何适合的源极/漏极配置。例如，本公开内容设想了其中本文所述的非平面半导体器件利用可以在沟道区205上生长或以其它方式耦合到沟道区205的升高的源极区和漏极区的实施例。
尽管图2A-C示出了其中栅电极213和栅极电介质211形成在沟道区205的三个侧面上(例如，用以形成三栅极晶体管)的实施例，但应当理解，这种图示仅仅是为了示例的目的，栅电极213和/或栅极电介质211可以形成在沟道区205的一个、两个、三个或更多个侧面上。因此，例如，栅极叠层可以形成在沟道区205的一部分上方以形成单、双或三栅控非平面器件，例如单或多栅极晶体管。在一些实施例中并且如图2B中最佳示出的，栅电极213可以从沟道区205的上表面延伸并且向下延伸至少一个侧面，使得栅电极213的底部接近或相邻于沟槽电介质102。
本公开内容的另一方面涉及制造包括与本公开内容一致的耐受扩散的III-V族异质结构的非平面半导体器件的方法。在这点上，参考图3，为了说明的目的，将结合图4A-4I来说明。如图3所示，方法300开始于块301处。然后该方法可以进行到块302处，其中，可以提供包括沟槽的衬底。该概念在图4A中示出，其示出了其上形成有沟槽电介质202的衬底201，其中，沟槽(未单独标记)由衬底201的上表面和沟槽电介质202限定。因此应当理解，在图4A的上下文中，衬底201和沟槽电介质202可以共同被认为是可以在其上形成进一步的层的“衬底”。还应注意，为了清楚和易于理解，图4A示出了其中在沟槽内未形成一个或多个晶种层、过渡层等的衬底的实施例。因而，如后将说明的，衬底201的上表面可以形成用于沉积第一III-V族化合物半导体层的生长表面。
考虑到前述内容，可以以任何适合的方式提供包括沟槽的衬底(例如，如图4A所示)。在一些实施例中，图4A中所示的衬底结构可以通过提供(例如硅、锗等的)衬底并在其上形成一个或多个硬掩模层来形成。然后可以将硬掩模层加工成一个或多个硬掩模鳍状物。随后可以将沟槽电介质202沉积在衬底上并且在硬掩模鳍状物之间/周围。随后可以可任选地平坦化沟槽电介质，并且可以去除硬掩模鳍状物(例如，借助蚀刻工艺)以形成与图4A的结构一致的一个或多个沟槽，即，其包括由衬底201的上表面和由沟槽电介质202限定的沟槽侧壁界定的一个或多个沟槽。
在一些实施例中，形成在衬底201上或衬底201中的沟槽适用于所谓的纵横比捕获(ART)工艺。考虑到这一点，本文所述的沟槽的高宽比可以变化很大，例如约2:1、约4:1、约6:1或甚至约8:1或更大。
尽管图4A示出了包括垂直侧壁的沟槽的使用，但应当理解，本文所述的沟槽的侧壁可以是成角度的。例如，本文所述的沟槽的侧壁可以相对于衬底201的水平面以约85至约120度，例如约85至95度的角度形成。在一些实施例中，本文所述的沟槽的侧壁基本上是垂直的，即相对于衬底201的水平面以约88-约92度的角度形成。
沟槽电介质202可以以任何适合的方式沉积。在一些实施例中，可以通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)或其它适合的加成沉积工艺将沟槽电介质202(其可以由先前说明的材料形成)沉积在衬底201上。非限制性地，沟槽电介质202是使用CVD或PECVD沉积在衬底201上的氧化物(例如，SiO2)的形式。
返回图3，该方法可以从块302进行到块303，按照其，可以在衬底101上或衬底101内的一个或多个沟槽中形成子鳍状物区。在一些实施例中，子鳍状物的形成包括在沟槽内形成一层或多层第一III-V族化合物半导体。非限制性地，在一些实施例中，例如使用CVD、PECVD、MOCVD、原子层沉积或其他适合的技术在沟槽内选择性地沉积一层或多层第一III-V族化合物半导体(例如上面针对层103和子鳍状物区203提及的材料)。该概念在图4B中示出，其示出了位于图4A的区域A的沟槽中的子鳍状物区203的形成。在该非限制性示例中，子鳍状物区203是第一III-V族化合物半导体的单层，其被选择性地形成在衬底201上和由沟槽电介质202限定的沟槽侧壁之间。然而，如上所述，也可以形成多层第一III-V族化合物半导体以及其它组合物的层。
包括在子鳍状物区203中的第一III-V族化合物半导体层可以以任何适合的方式形成。例如，包括在子鳍状物区203中的第一III-V族化合物半导体层可以使用用于所选材料的外延生长技术形成，例如但不限于金属有机化学气相沉积(MOCVD)、分子束外延(MBE)，其组合等。在一些实施例中，一层或多层子鳍状物区203可以外延生长在沟槽内，及在衬底201的上表面上(例如直接在其上)或在沉积于其上的一个或多个居间层上。在一些实施例中，子鳍状物区203包括选自AlSb、GaSb、GaAsSb、GaAs或InAlAs的一层或多层第一III/V族化合物半导体或由其形成。在任何情况下，形成子鳍状物区203的层的全部或一部分可以掺杂有两性掺杂剂，如上述的那些。
在图4A-4I所示的实施例中，子鳍状物区203的层局限于沟槽，因此可以具有与由沟槽电介质202(或沉积于其上的一个或多个沟槽隔离层)限定的沟槽侧壁互补的侧壁。该概念在图4B中示出，其将子鳍状物区203示出为由具有与沟槽电介质202限定的沟槽侧壁共形的壁的单层第一III-V族化合物半导体形成。
返回到图3，该方法可以从块303进行到块304，其中，可以形成沟道区。与上述讨论一致，沟道区的形成可以涉及形成一层或多层第二III-V族化合物半导体，例如在包括在子鳍状物区203中的一层或多层第一III-V族化合物半导体的上表面上或直接在所述上表面上。为了说明的目的，将说明包括单层第二III-V族化合物半导体的沟道区的形成。然而，应当理解，沟道区可以具有本领域已知的任何适合的结构。例如，沟道区可以包括至少一个高迁移率沟道层，其可以独立使用或者在由子鳍状物203的一层或多层第一III-V族化合物半导体提供的晶种表面上生长的量子阱结构(例如，不同带隙的两个或三个外延层)的背景下使用。
考虑到前述内容，图4C-E中示出了可以用于形成沟道的一个示例性过程流程。如图4C所示，沟道区205的形成可以通过形成如上所述的一层或多层第二III-V族化合物半导体来发起。第二III-V族化合物半导体层的形成可以以任何适合的方式来实现，例如通过CVD、MOCVD、MBE，它们的组合等。非限制性地，第二III-V族化合物半导体层优选地通过用于所选材料的外延生长技术形成，使得所述层被异质外延生长，例如在由包括在子鳍状物区203中的一层或多层第一III-V族化合物半导体的上表面提供的外延晶种表面上。在任何情况下，第二III-V族化合物半导体的层可以选择性地沉积在子鳍状物区203的上表面上或(如图4C所示)，这种层可以大块沉积在更大的区域上方。在后一种情况下，如图4D所示，沟道区205的形成可以包括平坦化步骤，其可以将形成沟道区205的层的高度减小到与沟槽电介质202的高度大致相同的水平。
可以理解的是，图4D所示的结构可以用于各种类型的半导体器件。例如，源极和漏极区可以形成在沟道区205中(例如，通过用两性掺杂剂掺杂其部分)，并且可以在图4D的沟道区205的上表面上形成栅极叠层，例如以形成单栅控晶体管。尽管这样的器件是有用的，但是为了说明的目的，本公开内容将继续说明可以借以形成例如多栅控晶体管的非平面器件的示例性过程。
在这点上，沟道区205的形成还可以包括凹陷沟槽电介质202，使得沟道区205的至少一部分突出在沟槽电介质202的上表面之上。这个概念在图4E中示出，其示出了其中凹陷沟槽电介质202使得沟道区205在其上表面上方延伸的实施例。沟槽电介质202的凹陷可以以任何适合的方式完成。在一些实施例中，例如，沟槽电介质202可以使用选择性干法或湿法蚀刻工艺凹陷，例如但不限于光化学蚀刻工艺。
尽管在图4A-4I中未明确示出，但在一些实施例中，沟道区205的形成涉及源极区和漏极区的形成，如前所述。在这点上，源极区和漏极区可以以任何适合的方式形成在沟道205内。例如，可以通过用诸如先前说明的两性掺杂剂掺杂沟道区205的一个或多个区域而在沟道区205中形成源极区和漏极区。
返回图3，该方法可以从块304进行到块305，按照其，可以形成栅极叠层。在这点上，可以使用任何适合结构的栅极叠层，并且可以使用任何适合数量的栅极。因此，虽然本公开内容集中于使用特定结构的单个栅极叠层的实施例，但是应当理解，这样的实施例仅仅是为了示例的目的，设想了其他栅极结构并且被本公开内容所涵盖。
考虑到前述内容，参考图4F-4I，其示出了可以用于形成与本公开内容一致的栅极叠层的过程流程的一个示例。如图4F所示，栅极叠层的形成可以从沉积栅极电介质层211开始，其可以将沟道区205的全部或一部分与栅极隔离，如本领域中通常所理解的。然后可以将栅电极材料层213沉积在栅极电介质上，大致如图4G所示。栅极电介质层211和栅电极材料层213的沉积可以以任何适合的方式实现，例如通过CVD工艺、MOCVD工艺、PECVD工艺、溅射工艺，其组合等。虽然本公开内容设想了其中将栅极电介质层211和栅电极材料层213选择性地沉积在沟道区205中的实施例，但图4F和4G示出了其中将这些层沉积在较宽区域上的实施例。
在一些实施例中，栅电极材料层213由金属材料构成，栅极电介质层211由高K电介质材料构成。例如在一些实施例中，栅极电介质层211由氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌中的一种或多种或其组合形成。此外，栅极电介质层211的一部分可以包括其本征氧化物层。
在一些实施例中，栅极电极材料层213由金属层构成，例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的一层或多层。在具体的非限制性实施例中，层213由在金属功函数设定层上形成的非功函数设定填充材料构成。
在形成栅极电介质层211和栅电极层213(如图4G所示)之后，可以将这些层加工成所期望的几何形状，例如通过干法或湿法蚀刻工艺或另一种选择性材料去除工艺。然后可以例如通过沉积栅极间隔物材料的共形层并蚀刻该层以形成期望的几何形状来形成栅极间隔物220。这些概念在图4H和4I中示出，其示出了将层211、213图案化以在沟道205的一部分上形成栅极叠层，其通过间隔物220与源极区207和漏极区209隔离。如可以理解的，图4H和4I示出了与图2B和2C所示相同的结构。即，图4H和4I示出了图2B和2C中所示的相同的非平面半导体器件200。
返回图3，一旦栅极叠层已经形成，该方法可以从块305进行到块306，于是该方法结束。
注意，上述讨论集中在异质结构的发展形成及其在各种非平面器件中的使用。应当理解，本文说明的异质结构的使用不限于非平面器件，它们可以用于任何适合类型的器件，包括诸如平面晶体管的平面器件。
本公开内容的另一方面涉及包括与本公开内容一致的一个或多个非平面半导体器件的计算设备。在这点上参考图5，其示出了根据本发明的一个实现方式的计算设备500。计算设备500容纳板502(例如主板)。板502可以包括多个部件，包括但不限于处理器504和至少一个通信芯片506。处理器504物理且电耦合到板502。在一些实现方式中，至少一个通信芯片506也物理且电耦合到板502。在进一步的实现方式中，通信芯片506是处理器504的一部分。
取决于其应用，计算设备500可以包括其他部件，其可以或可以不物理且电耦合到板502。这些其他部件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片506实现了无线通信，用于往来于计算设备500传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片506可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片506可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算设备500的处理器504包括封装在处理器504内的集成电路管芯。在本公开内容的一些实现方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本公开内容的实现方式构成的MOS-FET和/或非平面晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片506也包括封装在通信芯片506内的集成电路管芯。根据本发明的另一个实现方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本公开内容的实现方式构成的MOS-FET和/或非平面晶体管。
在进一步的实现方式中，容纳在计算设备500中的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本公开内容的实现方式构成的MOS-FET和/或非平面晶体管。
在多个实现方式中，计算设备500可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实现方式中，计算设备500可以是处理数据的任何其他电子设备。
示例
以下示例列举了本公开内容的另外的实施例。
示例1-根据该示例，提供了一种包括III-V族半导体异质结构的半导体器件，所述III-V族半导体异质结构包括：形成在衬底上的第一III-V族半导体化合物的第一层，所述第一层具有第一带隙；形成在所述第一层上以限定在其间的n-p结的第二III-V族半导体化合物的第二层，所述第二层具有与所述第一带隙不同的第二带隙；其中：所述第一层、所述第二层的至少一部分或所述第一层和所述第二层的组合掺杂有两性掺杂剂；当所述两性掺杂剂在所述第一层中是施主时，它在所述第二层中是受主；并且当所述两性掺杂剂在所述第一层中是受主时，它在所述第二层中是施主。
示例2-该示例包括示例1的任何或所有特征，其中，所述第一III-V族半导体化合物选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组。
示例3-该示例包括示例2的任何或所有特征，其中，所述第一III-V族半导体化合物是p型半导体。
示例4-该示例包括示例1的任何或所有特征，其中，所述第二III-V族半导体化合物选自InGaAs、InAs、InSb或其组合组成的组。
示例5-该示例包括示例4的任何或所有特征，其中，所述第二III-V族半导体化合物是n型半导体。
示例6-该示例包括示例1的任何或所有特征，其中，所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
示例7-该示例包括示例1的任何或所有特征，其中：所述第一III-V族半导体化合物是选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组中的p型半导体；所述第二III-V族半导体化合物是选自InGaAs、InAs、InSb或其组合组成的组中的n型半导体；并且所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
示例8-该示例包括示例7的任何或所有特征，其中：所述第一III-V族半导体化合物由p型GaSb或GaAsSb形成；所述第二III-V族半导体化合物由n型InGaAs或InAs形成；并且所述第二层掺杂有所述两性掺杂剂。
示例9-该示例包括示例8的任何或所有特征，其中，所述两性掺杂剂是Si。
示例10-该示例包括示例7的任何或所有特征，其中：所述第一III-V族半导体化合物由p型InAlAs形成；所述第二III-V族半导体化合物由n型InGaAs形成；并且所述第二层掺杂有所述两性掺杂剂。
示例11-该示例包括示例9的任何或所有特征，其中，所述两性掺杂剂是C。
示例12-该示例包括示例7的任何或所有特征，其中：所述第一III-V族半导体化合物由P型GaSb、AlSb或GaAlSb形成；所述第二III-V族半导体化合物由n型InSb或InAs形成；并且所述第二层掺杂有所述两性掺杂剂。
示例13-该示例包括示例9的任何或所有特征，其中，所述两性掺杂剂是Si、C或Sn。
示例14-该示例包括示例1的任何或所有特征，还包括由至少两个沟槽侧壁限定的沟槽，其中：所述第一层设置在所述沟槽内以形成子鳍状物区；所述第二层直接形成在所述第一层上；所述第二层的一部分掺杂有所述两性掺杂剂以形成源极；并且所述第二层的一部分掺杂有所述两性掺杂剂以形成漏极。
示例15-该示例包括示例14的任何或所有特征，还包括在所述第二层的至少一部分上的栅极叠层。
示例16-该示例包括示例15的任何或所有特征，其中，所述栅极叠层包括在所述第二层上的栅极电介质层和形成在所述栅极电介质层上的栅电极。
示例17-该示例包括示例16的任何或所有特征，其中，所述半导体器件是单栅极晶体管或多栅极晶体管。
示例18-该示例包括示例16的任何或所有特征，其中，所述半导体器件是鳍式场效应晶体管。
示例19-该示例包括示例14的任何或所有特征，其中，所述沟槽侧壁包括电介质氧化物。
示例20-该示例包括示例19的任何或所有特征，其中，所述第一层与所述电介质氧化物接触。
示例21-该示例包括示例16的任何或所有特征，其中：所述第二层的至少一部分突出于所述沟槽侧壁的上表面之上，以形成所述第二层的暴露部分，所述暴露部分包括上表面和至少第一侧面和第二侧面；及；所述栅电极设置在所述暴露部分的上表面上和第一侧面和第二侧面的至少一个上。
示例22-该示例包括示例21的任何或所有特征，其中，所述栅电极设置在所述暴露部分的上表面上和第一侧面和第二侧面二者上。
示例23-根据该示例，提供了一种制造半导体器件的方法，包括：提供衬底；形成在所述衬底上形成的第一III-V族半导体化合物的第一层，所述第一层具有第一带隙；在所述第一层上形成第二III-V族半导体化合物的第二层以限定在其间的n-p结，所述第二层具有与所述第一带隙不同的第二带隙；其中：所述第一层、所述第二层的至少一部分或第一层和第二层的组合掺杂有两性掺杂剂；当所述两性掺杂剂在所述第一层中是施主时，它在所述第二层中是受主；并且当所述两性掺杂剂在所述第一层中是受主时，它在所述第二层中是施主。
示例24-该示例包括示例23的任何或所有特征，其中，所述第一III-V族半导体化合物选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组。
示例25-该示例包括示例24的任何或所有特征，其中，所述第一III-V族半导体化合物是p型半导体。
示例26-该示例包括示例23的任何或所有特征，其中，所述第二III-V族半导体化合物选自InGaAs、InAs、InSb或其组合组成的组。
示例27-该示例包括示例26的任何或所有特征，其中，所述第二III-V族半导体化合物是n型化合物。
示例28-该示例包括示例23的任何或所有特征，其中，所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
示例29-该示例包括示例23的任何或所有特征，其中：所述第一III-V族半导体化合物是选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组中的p型半导体；所述第二III-V族半导体化合物是选自InGaAs、InAs、InSb或其组合组成的组中的n型半导体；并且所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
示例30-该示例包括示例29的任何或所有特征，其中：所述第一III-V族半导体化合物由p型GaSb或GaAsSb形成；所述第二III-V族半导体化合物由n型InGaAs或InAs形成；并且所述第二层掺杂有所述两性掺杂剂。
示例31-该示例包括示例30的任何或所有特征，其中，所述两性掺杂剂是Si。
示例32-该示例包括示例30的任何或所有特征，其中：所述第一III-V族半导体化合物由p型InAlAs形成；所述第二III-V族半导体化合物由n型InGaAs形成；并且所述第二层掺杂有所述两性掺杂剂。
示例33-该示例包括示例32的任何或所有特征，其中，所述两性掺杂剂是C。
示例34-该示例包括示例30的任何或所有特征，其中：所述第一III-V族半导体化合物由p型GaSb、AlSb或GaAlSb形成；所述第二III-V族半导体化合物由n型InSb或InAs形成；并且所述第二层掺杂有所述两性掺杂剂。
示例35-该示例包括示例34的任何或所有特征，其中，所述两性掺杂剂是Si、C或Sn。
示例36-该示例包括示例23的任何或所有特征，其中：形成第一层包括将所述第一层沉积在沟槽内以形成所述半导体器件的子鳍状物区；形成第二层包括将所述第二层直接沉积在所述第一层上；所述第二层的一部分掺杂有所述两性掺杂剂以形成源极；并且所述第二层的一部分掺杂有所述两性掺杂剂以形成漏极。
示例37-该示例包括示例36的任何或所有特征，还包括在所述第二层的至少一部分上形成栅极叠层。
示例38-该示例包括示例37的任何或所有特征，其中，形成栅极叠层包括在所述第二层上形成栅极电介质层，并且在所述栅极电介质层上形成栅电极。
示例39-该示例包括示例38的任何或所有特征，其中，所述半导体器件是单栅极晶体管或多栅极晶体管。
示例40-该示例包括示例38的任何或所有特征，其中，所述半导体器件是鳍式场效应晶体管。
示例41-该示例包括示例36的任何或所有特征，其中，所述沟槽包括沟槽侧壁，所述沟槽侧壁包括电介质氧化物。
示例42-该示例包括示例41的任何或所有特征，其中，所述第一层与所述电介质氧化物接触。
示例43-该示例包括示例36的任何或所有特征，其中：所述沟槽包括沟槽侧壁；所述第二层的至少一部分突出于所述沟槽侧壁的上表面之上，以形成所述第二层的暴露部分，所述暴露部分包括上表面和至少第一侧面和第二侧面；并且所述栅电极设置在所述暴露部分的上表面上和第一侧面和第二侧面的至少一个上。
示例44-该示例包括示例23的任何或所有特征，其中，所述栅电极设置在所述暴露部分的上表面上和第一侧面和第二侧面二者上。
本文中使用的术语和表达方式用作说明的术语而不是限制性的，在使用这些术语和表达方式时，并非旨在排除所示和所述的特征(或其部分)的任何等同物，并且会认识到在权利要求的范围内可以进行各种修改。因此，权利要求旨在涵盖所有这样的等同物。本文已经说明了各种特征、方面和实施例。如本领域技术人员将理解的，这些特征、方面和实施例易于彼此组合以及易于进行变化和修改。因此，本公开内容应被认为包含这样的组合、变化和修改。

Claims (23)

1.一种包括III-V族半导体异质结构的半导体器件，所述III-V族半导体异质结构包括：
第一III-V族半导体化合物的第一层，所述第一III-V族半导体化合物的第一层形成在衬底上，所述第一层具有第一带隙；
第二III-V族半导体化合物的第二层，所述第二III-V族半导体化合物的第二层形成在所述第一层上以限定在其间的n-p结，所述第二层具有与所述第一带隙不同的第二带隙；
由至少两个沟槽侧壁限定的沟槽；
其中：
所述第一层、所述第二层的至少一部分或所述第一层和所述第二层的组合掺杂有两性掺杂剂；
当所述两性掺杂剂在所述第一层中是施主时，它在所述第二层中是受主；
当所述两性掺杂剂在所述第一层中是受主时，它在所述第二层中是施主；
所述第一层设置在所述沟槽内以形成子鳍状物区；
所述第二层直接形成在所述第一层上；
所述第二层的一部分掺杂有所述两性掺杂剂以形成源极；并且
所述第二层的一部分掺杂有所述两性掺杂剂以形成漏极。
2.根据权利要求1所述的半导体器件，其中，所述第一III-V族半导体化合物是p型半导体，并且选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组。
3.根据权利要求1所述的半导体器件，其中，所述第二III-V族半导体化合物是n型半导体，并且选自InGaAs、InAs、InSb或其组合组成的组。
4.根据权利要求1所述的半导体器件，其中，所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
5.根据权利要求1所述的半导体器件，其中：
所述第一III-V族半导体化合物是选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组中的p型半导体；
所述第二III-V族半导体化合物是选自InGaAs、InAs、InSb或其组合组成的组中的n型半导体；并且
所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
6.根据权利要求5所述的半导体器件，其中：
所述第一III-V族半导体化合物由p型GaSb或GaAsSb形成；
所述第二III-V族半导体化合物由n型InGaAs或InAs形成；并且
所述第二层掺杂有所述两性掺杂剂。
7.根据权利要求5所述的半导体器件，其中：
所述第一III-V族半导体化合物由p型InAlAs形成；
所述第二III-V族半导体化合物由n型InGaAs形成；并且
所述第二层掺杂有所述两性掺杂剂。
8.根据权利要求5所述的半导体器件，其中：
所述第一III-V族半导体化合物由P型GaSb、AlSb或GaAlSb形成；
所述第二III-V族半导体化合物由n型InSb或InAs形成；并且
所述第二层掺杂有所述两性掺杂剂。
9.根据权利要求1所述的半导体器件，还包括在所述第二层的至少一部分上的栅极叠层，其中，所述栅极叠层包括在所述第二层上的栅极电介质层和形成在所述栅极电介质层上的栅电极。
10.根据权利要求9所述的半导体器件，其中，所述沟槽侧壁包括电介质氧化物，并且所述第一层与所述电介质氧化物接触。
11.根据权利要求9所述的半导体器件，其中：
所述第二层的至少一部分突出于所述沟槽侧壁的上表面之上，以形成所述第二层的暴露部分，所述暴露部分包括上表面和至少第一侧面和第二侧面；并且
所述栅电极设置在所述暴露部分的上表面上以及所述第一侧面和第二侧面的至少一个上。
12.一种制造半导体器件的方法，包括：
提供衬底；
形成在所述衬底上形成的第一III-V族半导体化合物的第一层，所述第一层具有第一带隙；
在所述第一层上形成第二III-V族半导体化合物的第二层以限定在其间的n-p结，所述第二层具有与所述第一带隙不同的第二带隙；
其中：
所述第一层、所述第二层的至少一部分或所述第一层和第二层的组合掺杂有两性掺杂剂；
当所述两性掺杂剂在所述第一层中是施主时，它在所述第二层中是受主；
当所述两性掺杂剂在所述第一层中是受主时，它在所述第二层中是施主；
形成所述第一层包括将所述第一层沉积在沟槽内以形成所述半导体器件的子鳍状物区；
形成所述第二层包括将所述第二层直接沉积在所述第一层上；
所述第二层的一部分掺杂有所述两性掺杂剂以形成源极；并且
所述第二层的一部分掺杂有所述两性掺杂剂以形成漏极。
13.根据权利要求12所述的方法，其中，所述第一III-V族半导体化合物是p型半导体，并且选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组。
14.根据权利要求12所述的方法，其中，所述第二III-V族半导体化合物是n型半导体，并且选自InGaAs、InAs、InSb或其组合组成的组。
15.根据权利要求12所述的方法，其中，所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
16.根据权利要求12所述的方法，其中：
所述第一III-V族半导体化合物是选自AlSb、GaSb、GaAlSb、GaAsSb、InAlAs或其组合组成的组中的p型半导体；
所述第二III-V族半导体化合物是选自InGaAs、InAs、InSb或其组合组成的组中的n型半导体；并且
所述两性掺杂剂选自C、Si、Ge和Sn组成的组。
17.根据权利要求16所述的方法，其中：
所述第一III-V族半导体化合物由p型GaSb或GaAsSb形成；
所述第二III-V族半导体化合物由n型InGaAs或InAs形成；并且
所述第二层掺杂有所述两性掺杂剂。
18.根据权利要求16所述的方法，其中：
所述第一III-V族半导体化合物由p型InAlAs形成；
所述第二III-V族半导体化合物由n型InGaAs形成；并且
所述第二层掺杂有所述两性掺杂剂。
19.根据权利要求16所述的方法，其中：
所述第一III-V族半导体化合物由p型GaSb、AlSb或GaAlSb形成；
所述第二III-V族半导体化合物由n型InSb或InAs形成；并且
所述第二层掺杂有所述两性掺杂剂。
20.根据权利要求12所述的方法，还包括在所述第二层的至少一部分上形成栅极叠层，其中，所述栅极叠层包括在所述第二层上的栅极电介质层，并且在所述栅极电介质层上形成栅电极。
21.根据权利要求20所述的方法，其中，所述半导体器件是单栅极晶体管或多栅极晶体管。
22.根据权利要求12所述的方法，其中，所述沟槽包括沟槽侧壁，所述沟槽侧壁包括电介质氧化物，并且所述第一层与所述电介质氧化物接触。
23.根据权利要求20所述的方法，其中：
所述沟槽包括沟槽侧壁；
所述第二层的至少一部分突出于所述沟槽侧壁的上表面之上，以形成所述第二层的暴露部分，所述暴露部分包括上表面以及至少第一侧面和第二侧面；并且
所述栅电极设置在所述暴露部分的上表面上以及所述第一侧面和第二侧面的至少一个上。
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