TW201635521A - 擴散容忍ｉｉｉ－ｖ族半導體異質結構及包含擴散容忍ｉｉｉ－ｖ族半導體異質結構的裝置 - Google Patents

擴散容忍ｉｉｉ－ｖ族半導體異質結構及包含擴散容忍ｉｉｉ－ｖ族半導體異質結構的裝置 Download PDF

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威利 瑞奇曼第
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錢德拉 莫哈帕拉
安拿 莫希
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Abstract

本發明敘述半導體裝置，其包含包括第一III-V族化合物半導體的子鰭及包括第二III-V族化合物半導體的通道。在某些實施例中，該等半導體裝置包含基板，基板包括由至少兩個溝渠側壁所界定的溝渠，其中第一III-V族化合物半導體係沉積在溝渠內的基板上，以及第二III-V族化合物半導體係磊晶成長於第一III-V族化合物半導體上。在某些實施例中，第一III-V族化合物半導體與第二III-V族化合物半導體之間的導電能帶偏差係大於或等於大約0.3電子伏特。本發明亦敘述該等半導體裝置之製作方法及包含該等半導體裝置的計算裝置。

Description

擴散容忍III-V族半導體異質結構及包含擴散容忍III-V族半導體異質結構的裝置
本發明有關擴散容忍III-V族半導體異質結構及包含擴散容忍III-V族半導體異質結構的裝置。該等異質結構及該等裝置的製造方法亦被敘述。
電晶體及其他半導體裝置可透過許多消減及添加的處理而被製造。諸如，用於電晶體之通道遷移率的某些效益可藉由在除了矽之外的諸如，鍺及III-V族材料之半導體材料中形成裝置層而予以獲得。其中諸如矽之晶體材料用作起始材料，磊晶成長技術(例如，異質磊晶術)可被使用以在基板上加成地形成包含非矽材料的電晶體通道。該等處理可針對許多原因而具有挑戰性，包含但未受限於基板的晶格常數及/或熱性質與所磊晶成長於其上的層之間的失配。
矽基場效電晶體(FET)裝置之製造者目前具有使用非平面電晶體的商業化裝置。該等裝置包含矽鰭，其自基板凸出且包含子鰭區(例如，在溝渠電介質之表面下方的至少一部分)及上覆通道。該等裝置亦可包含一或多個閘極電極(在下文中稱作“閘極”)，其環繞通道之兩個、三個、或甚至所有的側邊(例如，雙重閘極、三重閘極、奈米線電晶體、等等)。閘極、源極、及汲極區的任一側係形成於通道中，或係以將被耦接至通道的方式成長。無論如何，該等非平面電晶體設計常展現相對於平面電晶體之顯著改善的通道控制，以及改善的電性性能(例如，改善的短通道效應、降低的短通道對汲極電阻、等等)。
考慮到上述，非平面之單一或多重閘極電晶體的性能可藉由磊晶成長之異質結構的實施而被增進，該異質結構包含具有不同帶隙之至少兩種材料，其中該等材料的其中一者係P型半導體以及另一者係N型半導體。雖然該等裝置已顯示出潛能，但它們可能會遭受到可限制其實用性的一或多個缺點。例如，在其中異質結構被使用以形成諸如，非平面電晶體之非平面裝置的子鰭及通道區之情況中，從通道區到在下面的子鰭區之摻雜物的擴散可造成異質結構之N-P接面移動。此可導致來自通道區的漏洩或載子進入至子鰭區之內(亦即，子鰭漏洩)，其會阻礙閘極的能力而使非平面電晶體關閉(OFF)。
100‧‧‧異質結構
101,201‧‧‧基板
103‧‧‧第一化合物半導體材料的層
105‧‧‧第二化合物半導體材料的層
107,109‧‧‧摻雜物
111,221‧‧‧接面
113‧‧‧區域
200‧‧‧非平面半導體裝置
202‧‧‧溝渠電介質
203‧‧‧子鰭區
205‧‧‧通道區
207‧‧‧源極區
209‧‧‧汲極區
211‧‧‧閘極電介質
213‧‧‧閘極電極
220‧‧‧閘極間隔物
300‧‧‧方法
301--306‧‧‧方塊
500‧‧‧計算裝置
502‧‧‧板
504‧‧‧處理器
506‧‧‧通訊晶片
當下文之詳細說明進行時，且當參閱其中相同符號描繪相同部件之圖式時，所主張專利的標的物之實施例的特性及優點將呈明顯，其中：第1圖係依據本發明的擴散容忍III-V族半導體異質結構之一實例的橫剖面視圖；第2A圖係包含依據本發明之擴散容忍III-V族半導體異質結構的非平面電晶體之一實例的透視圖；第2B圖係沿著軸A之第2A圖的實例非平面電晶體之橫剖面視圖；第2C圖係沿著軸B之第2A圖的實例非平面電晶體之橫剖面視圖；第3圖係包含依據本發明之半導體異質結構之非平面電晶體的形成方法之實例操作的流程圖；第4A至4I圖逐步描繪包含依據本發明之半導體異質結構之非平面電晶體的一實例之形成；第5圖描繪具有一或多個組件之計算系統的一實例，該等組件包含依據本發明的擴散容忍III-V族異質結構。
雖然下文的詳細說明將參照被作成描繪性之實施例而進行，但對熟習本項技藝之該等人士而言，該等實施例的許多替代例、修正例、及變化例將呈明顯。
【發明內容及實施方式】
“在...之上面”、“在...之下”、“在...之間”、及“在...之上”常在此被使用以表示一材料層或組件相對於 其他的材料層或組件的相對位置。例如，沉積在另一層之上或之下的一層可與該另一層直接接觸，或可具有一或多個中介層。此外，設置在兩個其他層之間的一層可與該兩個其他層直接接觸，或可藉由一或多個其他層，例如藉由一或多個中介層而予以分開。相似地，除非明確指出相反情況，否則鄰近另一特徵的一特徵可與該鄰近特徵直接接觸，或可藉由一或多個中介特徵而與該鄰近特徵分開。對照地，“直接在...之上”或“直接在...之下”係使用以表示一材料層與另一材料層的上方表面或下方表面分別地直接接觸。同樣地，“直接地鄰近”意指的是，兩個特徵係彼此互相直接接觸。
如在背景中所指示的，半導體異質結構已被研究用於諸如，非平面單一或多重閘極電晶體之半導體裝置的各種部分之生產中使用。例如，各種半導體異質結構已被研究用於鰭基場效電晶體(在此亦稱作FINFET)之通道的子鰭及通道區之形成中使用。在該等裝置中，通道可包含一或多個層的第一化合物半導體，其係沉積於溝渠內，例如，用以形成通道的子鰭區。該通道亦可包含一或多個層的第二化合物半導體，其可接著沉積在第一化合物半導體的層之上，例如，用以形成通道區(在此亦稱作通道的“主動區”)。
形成子鰭區之第一化合物半導體的層可係一類型(例如，N或P型)半導體，而形成主動區之第二化合物半導體的層可係與第一化合物半導體相反的類型(例如，P或N 型)。也就是說，當其中形成通道區的層係P型本徵或非本徵半導體時，則形成子鰭區的層可係N型本徵或非本徵半導體，且反之亦然。因此，N-P或P-N接面可在通道的子鰭與主動區之間形成。主動區的一部分可以以p型(受體)或n型(施體)摻雜物摻雜，用以形成源極及汲極，以及閘極堆疊可在通道的至少一部分上形成。該閘極堆疊可包含閘極電極，其係組構以調變裝置的操作，亦即，用以使裝置開啟(ON)或關閉(OFF)。
考慮到上述，在其中一或多個層係以一或多個受體或施體摻雜的情況中，該等摻雜物的擴散可當形成異質結構時(例如，在一或多個退火步驟之期間)及/或當使用異質結構於裝置之中時發生。也就是說，在異質結構之N形層內的摻雜物可擴散至鄰近(例如，在上面或在下面)的P形層之內，且反之亦然。由於在擴散速率中的差異及其他因素，摻雜物擴散可致使結構中之接面的位置移動及/或變得不夠顯著。此可當使用該等異質結構於諸如，但未受限於鰭基場效電晶體(FINFET)的半導體裝置之中時，存在困難。實際上，在使用該異質結構以形成FINFET之通道的全部或一部分的情況中，摻雜物擴散可致使異質結構之接面移往閘極的下面，而潛在地導致子鰭漏洩。如上文所述，此可阻礙閘極的能力而使電晶體關閉(OFF)。
考慮到上述，本發明之一觀點有關III-V族異質結構，其中該異質結構的至少一層已被以兩性摻雜物摻雜N或P型。如在此所使用之“兩性摻雜物”的用語係使用以 意指在異質接面的一層(例如，N型層)中扮演施體(n型)的角色，而在異質接面的另一材料層(例如，P型層)中扮演受體(p型)的角色之摻雜物。如將從下文討論呈明顯的是，兩性摻雜物的使用可減輕，或甚至消除在該等結構中歸因於摻雜物擴散之N-P接面的遷移。因此，在此所敘述的異質結構可被有利地使用以形成諸如，但未受限於非平面電晶體的通道之半導體裝置的各種組件。
因此，請參閱第1圖，其描繪依據本發明的半導體異質結構之一實例的橫剖面視圖。如所示的，異質結構100包含基板101、形成於基板101上之第一化合物半導體材料的層103、及形成於層103上之第二化合物半導體材料的層105。
基板101可由其係合適做為半導體異質結構或裝置的基板，且特別地，做為諸如FINFET及多重閘極電晶體的非平面電晶體使用之任何材料所形成。因此，可使用做為基板101之合適材料的非限制實例包含矽(Si)、鍺(Ge)、鍺化矽(SiGe)、碳化矽(SiC)、藍寶石、III-V族化合物半導體、矽在絕緣體上(SOI)基板、其組合、及類似物。在某些實施例中，基板101係由單晶矽所形成或包含單晶矽，但不設限於此。
在某些實施例中，一或多個底層(未描繪)可被沉積在基板101上，例如，以致使它們存在於基板101與層103之間。例如，一或多個半導體基層可被沉積在基板101上。當被使用時，該等基層可係膺的、變質的、或實質晶 格匹配的緩衝及/或躍遷層，如在本項技藝中所瞭解的。無論如何，在某些實施例中之基板101可被組構而提供磊晶晶種表面(例如，具有(100)取向的晶體表面)，以供層103之材料的隨後沉積之用。當然，亦可使用具有其他晶體取向的基板。
層103可由任何合適的半導體材料，且特別地，其係合適以在形成諸如，但未受限於FINFET以及單一及多重閘極非平面電晶體的非平面半導體裝置之通道的子鰭區中使用的半導體材料所形成。尤其，層103可由一或多個III-V族化合物半導體所形成。更特別地，層103可由半導電材料的一或多個層所形成，其包含來自週期表之III族的至少一元素(例如，Al、Ga、In、等等)及來自週期表之V族的至少一元素(例如，N、P、As、Sb、等等)。因此，層103可由二元、三元、或甚至四元的III-V族化合物半導體所形成，其包含來自週期表之III及V族的兩個、三個、或甚至四個元素。可使用於層103中的合適III-V族化合物半導體之實例包含，但未受限於GaAs、InP、InSb、InAs、GaP、GaN、GaSb、GaAsSb、InAlAs、AlAs、AlP、AlSb、其合金或組合、及類似物。在某些實施例中，層103包含一或多個N或P型GaSb、GaAsSb、或InAlAs，或係由一或多個N或P型GaSb、GaAsSb、或InAlAs所形成，但不設限於此。如下文所討論的，在某些實施例中，層103包含GaSb、GaAsSb、或InAlAs、或其組合，層103的全部或一部分已被以一或多個兩性摻雜 物摻雜P型。
層103可使用任何合適的處理而被形成於基板101(或沉積於其上之層)上。例如，層103可藉由使用諸如，化學氣相沉積、電漿增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積、其組合、及類似者之加成沉積處理，而沉積一或多層III-V族半導體於基板101上，以予以形成。
層105可由任何合適的半導體材料，且特別地，其係合適以在形成諸如，但未受限於FINFET以及單一及多重閘極非平面電晶體的非平面半導體裝置之通道的主動區中使用的半導體材料所形成。尤其，層105可由一或多個III-V族化合物半導體所形成。因此，與層103同樣地，層105可由半導電材料的一或多個層所形成，其包含來自週期表之III族的至少一元素(例如，Al、Ga、In、等等)及來自週期表之V族的至少一元素(例如，N、P、As、Sb、等等)。因此，層105可由二元、三元、或甚至四元的III-V族化合物半導體所形成，其包含來自週期表之III及V族的兩個、三個、或甚至四個元素。在某些實施例中，層105係由其係與層103中所使用之III-V族半導體不同的至少一III-V族半導體所形成，但不設限於此。
可使用於層105中的合適III-V族化合物半導體之實例包含，但未受限於InxGa1-xAs(其中x係In的摩爾分數且可在例如，大於等於約0.2的範圍，諸如大於等於約0.3、或甚至大於等於約0.6)、GaAs、InSb、InAs、InP、 GaP、GaN、GaSb、GaAsSb、InAlAs、其組合、及類似物。在某些實施例中，層105包含一或多個N或P型InxGa1-xAs(例如，其中x係大於等於約0.2，大概係大於等於約0.3、或甚至係大於等於約0.6)、InSb、或InAs，或係由一或多個N或P型InxGa1-xAs(例如，其中x係大於等於約0.2，大概係大於等於約0.3、或甚至係大於等於約0.6)、InSb、或InAs所形成，但不設限於此。如下文所討論的，在某些實施例中，層105包含InxGa1-xAs、InSb、InAs、或其組合，層105的全部或一部分已被以一或多個兩性摻雜物摻雜N型。
層105可使用任何合適的處理而被形成於層103(或沉積於其上之層)上。例如，層105可藉由使用諸如，化學氣相沉積、電漿增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積、其組合、及類似者之加成沉積處理，而沉積一或多層III-V族半導體於層103上，以予以形成。
依據上述討論，在某些實施例中，第一及第二III-V族化合物半導體的組合可被選擇以在形成層103及層105之中使用，例如，用以獲得某些所需的性質。考慮到此點，在某些實施例中，層103可由一或多個N或P型GaSb、GaAsSb、或InAlAs所形成，或包含一或多個N或P型GaSb、GaAsSb、或InAlAs，以及層105可由一或多個N或P型InxGa1-xAs、InSb、或InAs所形成，或包含一或多個N或P型InxGa1-xAs、InSb、或InAs，但不設限 於此。
層103及層105之其中一者或二者可被摻雜以兩性摻雜物，例如，用以調整其中所包含之載子及電洞的相對數目。此概念係描繪於第1圖中，其示出了層103為包含摻雜物107以及層105為包含摻雜物109。在此方面，摻雜物107及109可選自兩性摻雜物。也就是說，摻雜物107可選自其在層103中係N或P型摻雜物，但與層105中相反類型的摻雜物。因此，例如，當其中摻雜物107在層103中係N型摻雜物(例如，施體)時，其可在層105中為P型摻雜物(受體)。同樣地，當其中摻雜物107在層103中係P型摻雜物(受體)時，其可在層105中為N型摻雜物(施體)。同樣地，摻雜物109摻雜其係施體或受體於層105中，但與層103中相反類型。合適的兩性摻雜物之未受限實例包含，但未受限於週期表之IV族中的元素，例如，C、Si、Ge、Sn、其組合、及類似物。
不希望受到理論所束縛，申請人相信的是，在此所敘述之該等摻雜物的兩性本質可歸因於，它們在使用於層103及105中之III-V族半導體材料的III族或V族子晶格中的一體化。更特別地，當摻雜物107、109占有III-V族半導體的III族子晶格時，它們可扮演施體(N型)的角色，但當它們占有該等材料的V族子晶格時，它們可扮演受體(P型)的角色。在此方面，雖然有諸如在層103、105的形成期間之V族先驅物總額的成長情形，但應注意的是，強的熱力學因素常主宰特殊摻雜物是否將被結合於 III族子晶格或V族子晶格中。
層103、105的摻雜可使用任何合適的摻雜處理而執行，包含在本項技藝中所瞭解的該等處理。此外，應了解的是，雖然第1圖描繪其中層103及105包含相對均勻的摻雜物107、109分佈於其對應部分中，但該分佈僅係用於實例之目的，且任何合適的摻雜物分佈及濃度可被使用。
如第1圖中所進一步顯示的，異質結構100包含接面111，其可位於層103與105之間的介面處。根據層103及105的本質，接面111可係在N-P或P-N接面的形式中。考慮到此點，當層103及105被形成時，退火或其他處理步驟可誘導摻雜物107、109橫越接面111，例如，在區域113內之移動(例如，擴散)。然而，因為摻雜物107、109係兩性摻雜物，所以它們橫越接面111的擴散並不會影響到或並不會實質地影響到接面111的位置。也就是說，當摻雜物107、109擴散橫越接面111(在異質結構100的形成期間或在另一時間)時，接面111的位置可保持實質地相同，例如，在層103與105之間的介面處。
如可以理解的，接面111的位置可由於摻雜物107、109的兩性本質而保持相同或實質地相同。也就是說，例如，若摻雜物107在層103中係P型摻雜物，當它們擴散橫越接面111時，它們在層105中變成N型摻雜物。同樣地，若摻雜物109在層105中係N型摻雜物，當它們擴散橫越接面111時，它們在層103中變成P型摻雜物。因 此，P-N或N-P接面111的位置可保持相同或實質地相同。
考慮到上述，在某些實施例中，層103係由GaSb或GaAsSb的一或多個層所形成，其已被以兩性摻雜物(例如，摻雜物107係Si、Ge、等等)摻雜P型，以及層105係由InGaAs或InAs的一或多個層所形成，其已被以相同的兩性摻雜物(亦即，Si、Ge、等等)摻雜N型。在其他實施例中，層103係由InAlAs的一或多個層所形成，其已被以兩性摻雜物(例如，C)摻雜P型，而層105係由InxGa1-xAs或InAs的一或多個層所形成，其已被以相同的兩性摻雜物(亦即，C)摻雜N型。仍進一步地，在某些實施例中，層103係由GaSb、AlSb、或GaAsSb的一或多個層所形成，其已被以兩性摻雜物(例如，Si、C、Sn、Ge、等等)摻雜P型，以及層105係由相同的兩性摻雜物(亦即，Si、C、Sn、Ge、等等)所摻雜N型之InSb或InAs的一或多個層所形成。在任何該等實施例中，可瞭解的是，該兩性摻雜物在層103中扮演受體的角色，而在層105中扮演施體的角色。
在某些實施例中，層103及105可分別由第一及第二III-V族化合物半導體所形成，或分別包含第一及第二III-V族化合物半導體，其被選擇以致使層105可在層103上異質磊晶地成長。因此，該第一及第二III-V族化合物半導體可至少部分地根據它們個別的晶格參數間之相對差異，而予以選擇。在某些實施例中，該第一及第二III-V 族化合物半導體可被實質地晶格匹配，亦即，它們個別的晶格參數間之差異可足夠低，以便致能第一III-V族化合物半導體的層(例如，層103)上之第二III-V族化合物半導體的層(例如，層105)之異質磊晶成長。如在此所使用的“實質地晶格匹配”之用語意指的是，兩個III-V族化合物半導體的對應晶格參數間之相對差異係支持磊晶成長的，且並不會實質影響到異質結構的性質。在某些實施例中，實質地晶格匹配意指的是，該等晶格參數間之相對差異係小於或等於約5%，或甚至小於或等於約1%。在此方面，其係實質地晶格匹配且可被使用於層103及105中之第一及第二III-V族半導體的非受限實例包含，上述該等實例實施例中所列舉的該等者。
應注意的是，第1圖描繪其中層103係單層的第一III-V族化合物半導體，以及層105係直接形成於層103上(亦即，在第一III-V族化合物半導體之層的上方表面之上)之單層的第二III-V族化合物半導體之實施例。應瞭解的是，該組態僅係為實例之目的，且其他的組態亦係可能的。事實上，本發明構想其中層103及105的其中一者或多者包含複數個層(例如，III-V族化合物半導體的複數個層)，而就組成、摻雜物、摻雜物分佈、摻雜物濃度、其組合、及類似物來說，其可係相同或不同的。
如可以從上文理解的，在此所敘述之異質結構可容忍摻雜物的擴散橫越其接面，例如，由於該等摻雜物的兩性本質。如將在下文詳細敘述的，在此所敘述之異質結構可 被有利地使用以形成半導體裝置的各種組件，包含但未受限於諸如，FINFET及/或單一多重閘極電晶體之非平面電晶體的通道。
考慮到上述，本發明之另一觀點有關半導體裝置，其包含依據本發明的擴散容忍異質結構。在此方面，發明人已對用以形成諸如，FINFET或其他非平面電晶體之鰭基半導體裝置的子鰭及主動(例如，通道)區之擴散容忍異質結構的使用，進行了調查。在該等裝置中，一或多層的第一III-V族化合物半導體可被沉積在溝渠內，例如，用以形成子鰭區。一或多層的第二III-V族化合物半導體可接著被沉積在第一III-V族化合物半導體的層之上，例如，用以形成裝置的主動(通道)區。形成子鰭區之層的全部或一部分可以以兩性摻雜物摻雜N或P。同樣地，部分的通道區可被摻雜以相同的兩性摻雜物，用以形成源極及汲極。閘極堆疊可在通道的至少一部分上形成。該閘極堆疊可包含閘極電極，其係組構以調變裝置的操作，亦即，用以使裝置開啟(ON)或關閉(OFF)。
請參閱做為該等裝置的結構之一實例的第2A至2C圖。第2A圖係非平面半導體裝置，在此，情況中為非平面半導體裝置200(裝置200)之一部分的透視圖。第2B及2C圖分別係沿著軸A及B之裝置200的橫剖面視圖。如所顯示的，裝置200包含基板201、溝渠電介質202、子鰭區203、及通道區205。閘極堆疊(例如，由閘極電介質111及閘極電極213所形成)可形成於通道區205之上，而 導致例如，FINFET之非平面半導體裝置200的產生。
應注意的是，為描繪之緣故，本發明的重點在於，且許多圖式描繪，其中擴散容忍III-V族異質結構係使用以形成諸如，FINFET、多重閘極(例如，雙重閘極、三重閘極、等等)電晶體、或其類似物之非平面半導體裝置的子鰭區及通道區之實例使用情況。應瞭解的是，該討論僅係用於實例之目的，且在此所敘述的技術可被延伸至其他的使用情況(例如，其他的半導體裝置)，如可係適當的且可由熟習本項技藝之一般人士所理解的。
考慮到上述，本發明人已確定的是，藉由以擴散容忍III-V族異質結構形成子鰭區203及通道區205(如上文所討論的)，在子鰭區203與通道區205間之接面的(N-P或P-N)位置可對該等層之間的(兩性)摻雜物之擴散變得容忍。因而，在子鰭區203與通道區205間之接面的位置可在該等層之間的介面處被清晰地界定及定位。此外，該接面的位置可回應從子鰭區203到通道區205之摻雜物的擴散而不移動，且反之亦然。如可理解的是，此可避免接面的向下移動(亦即，進入至子鰭區203內的移動)，因而限制或甚至避免歸因於摻雜物擴散之子鰭漏洩的產生。
請翻閱第2A至2C圖，基板201可由合適做為半導體裝置的基板，且特別地，做為諸如，FINFET及多重閘極電晶體之非平面電晶體的基板使用之任何材料所形成。合適的材料之非限制實例包含針對與第1圖相關之基板101所提及的該等者，為簡明起見，將不再反覆地說。在 某些實施例中，基板201係由單晶矽所形成或包含單晶矽，但不設限於此。
依據上述第1圖的說明，在某些實施例中，例如，一或多個底層(未描繪)可被沉積在基板201上，以致使它們存在於基板201與一或多個溝渠電介質202及形成子鰭區203之III-V族半導體材料的層之間。例如，一或多個半導體基層可被沉積在基板201上。當被使用時，該等基層可係膺的、變質的、或實質晶格匹配的緩衝及/或躍遷層，如在本項技藝中所瞭解的。無論如何，基板201可被瞭解為提供磊晶晶種表面(例如，具有(100)取向的晶體表面)，以供子鰭區203的III-V族半導體材料之層的隨後沉積之用。
在第2A圖的實施例中，溝渠(未被個別地標記)係由溝渠電介質202的側壁(下文中，溝渠側壁)及基板201的上方部分所界定。因此，在此實例實施例中，溝渠係由至少兩個溝渠側壁(溝渠電介質202的)及基板201的上方表面所界定。
溝渠的尺寸可廣泛地變化，且任何合適尺寸的溝渠可被使用。在某些實施例中，在此所敘述之溝渠的高度及寬度係選擇，以便致能被使用以經由長寬比俘獲(ART)處理形成子鰭區203及/或通道區205之材料的沉積，但不設限於此。從而，在某些實施例中，在此所敘述之溝渠的寬度可在約大於0到大約500奈米(nm)的範圍，諸如大於0到大約300奈米、大於0到大約100奈米、大約5到大約 100奈米、或甚至大約5到大約30奈米。同樣地，溝渠的高度可廣泛地變化，且可在例如，大於0到大約500奈米(nm)的範圍，諸如大約100到大約300奈米。
溝渠電介質202可由合適做為非平面半導體裝置之溝渠電介質材料使用的任何材料所形成。該等材料的非限制實例包含氧化物、氮化物、及合金，諸如，但未受限於氧化矽(SiO2)、氮化矽(SiN)、其組合、及類似物。在某些實施例中，溝渠電介質202係SiO2，但不設限於此。
溝渠電介質202可以以任何合適的方式形成。例如，溝渠電介質202可藉由在基板201上沉積一或多層電介質材料(例如，SiO2)而予以形成，例如，經由化學氣相沉積(CVD)、電漿增強CVD、或另一合適的沉積處理。所生成之沉積的層可予以平坦化，且為了要形成溝渠，蝕刻處理可被使用以去除部分電介質材料。當然，此處理僅係用於實例之目的，且其他的處理可依據本發明而被使用以形成溝渠。例如，溝渠可藉由蝕刻基板201以形成一或多個鰭，沉積溝渠電介質202於鰭周圍，及去除形成鰭之基板201的部分而予以形成，以便形成由溝渠電介質202及基板201之上方表面所定界限的溝渠。
而且，應瞭解的是，在此所敘述的溝渠無需一定要被形成在基板201的上方表面上，例如，如第2A至2C圖中所示。事實上，本發明構想其中可將溝渠形成於基板201內的實施例，例如，經由化學蝕刻或另一合適的溝渠形成處理。在該等情況中，可將諸如SiO2、TiN、等等之 一或多個電介質材料選擇性地沉積在溝渠內，例如，在其側壁上。子鰭區203及/或通道區205之一或多個材料層可接著被沉積在該溝渠內。
更一般地說，在某些實施例中，在此所敘述之非平面半導體裝置可包含基板，及被形成於該基板上或該基板內之至少一溝渠。該溝渠可由至少兩個相對側邊(溝渠側壁)及底部所界定。該溝渠的底部可係以基板的上方表面，及/或被沉積在基板上之一或多個緩衝及/或躍遷層的形式。
在任何情況中，裝置200的子鰭區203可在溝渠內形成，以及通道區205可在子鰭區203上形成。一般而言，子鰭區203可包含一或多層的第一III-V族化合物半導體及/或由一或多層的第一III-V族化合物半導體所形成，以及通道區205可包含一或多層的第二III-V族化合物半導體及/或由一或多層的第二III-V族化合物半導體所形成。因此，可瞭解的是，在某些實施例中，在子鰭區203中之一或多層的材料可以與基板201的上方表面及該等溝渠側壁直接接觸，例如，如第2A圖中所示。然而，應瞭解的是，此描繪僅係用於實例之目的，且子鰭區203的該等材料無需一定要與基板201及該等溝渠側壁直接接觸而被形成。
事實上，本發明構想其中子鰭區203係形成於基板201的上方表面之上的實施例，例如，其中一或多個層(例如，緩衝層、磊晶晶種層、等等)係在子鰭區203與基板201的材料之間形成。同樣地，本發明構想其中一或多個 層(例如，溝渠隔離層、等等)係存在於由溝渠電介質202及子鰭區203所界定的溝渠側壁之間的實施例。在某些實施例中，子鰭區203包含一或多層的第一III-V族化合物半導體，其中該第一III-V族化合物半導體的至少一層係與基板201的上方表面及由溝渠電介質202所界定的溝渠側壁直接接觸，但不設限於此。
在某些實施例中，使用於子鰭區203及通道區205中的第一及第二III-V族化合物半導體可被選擇，以致使該等區的材料層係實質地晶格匹配。例如，在某些實施例中，第一及第二III-V族化合物半導體可被選擇，以致使第二III-V族化合物半導體的層係與第一III-V族化合物半導體的底層實質地晶格匹配。因而，第二III-V族化合物半導體的層可在第一III-V族化合物半導體的層之上異質磊晶地成長。
本發明構想可被分別使用以形成一或多個層的子鰭區203及通道區205之廣泛種類的第一及第二III-V族化合物半導體。在此方面，可使用以形成子鰭區203之合適的III-V族化合物半導體之非限制實例包含，上文所提及之關於第1圖之層103的III-V族化合物半導體。同樣地，可使用以形成通道區205之合適的III-V族化合物半導體之非限制實例包含，上文所提及之關於第5圖之層105的III-V族化合物半導體。依據上述討論，形成子鰭區203及通道區205之III-V族化合物半導體的一或多個層可被摻雜以兩性摻雜物，諸如上文所敘述之該等者。在某些實 施例中，子鰭區203的至少一部分係以兩性摻雜物摻雜P型，以及通道區205的至少一部分係以兩性摻雜物摻雜N型，該兩性摻雜物係與使用於子鰭區203中之兩性摻雜物相同或不同，但不設限於此。在其他實施例中，子鰭區203的至少一部分係以兩性摻雜物摻雜N型，以及通道區205的至少一部分係以兩性摻雜物摻雜P型，該兩性摻雜物係與使用於子鰭區203中之兩性摻雜物相同或不同，但不設限於此。
不管第一及第二III-V族化合物半導體的本質，通道區205的一部分可被處理以形成源極區207及汲極區209，如第2A及2C圖中所最佳地顯示。例如，在某些實施例中，源極及汲極區207、209可藉由以諸如，上文所指出的該等者之一或多個兩性摻雜物摻雜通道區205中之第二III-V族化合物半導體之層的一部分而形成。
在特定之非限制實施例中，子鰭區203係由GaSb或GaAsSb的至少一層所形成，其已被以兩性摻雜物(例如，摻雜物107係Si、Ge、等等)摻雜P型，以及通道區205係由InGaAs或InAs的至少一層所形成，其已被以相同的兩性摻雜物(亦即，Si、Ge、等等)摻雜N型源極/汲極。在其他實施例中，子鰭區203係由InAlAs的至少一層所形成，其已被以兩性摻雜物(例如，C)摻雜P型，而通道區205係由InxGa1-xAs或InAs的至少一層所形成，其已被以相同的兩性摻雜物(亦即，C)摻雜N型源極/汲極。仍進一步地，在某些實施例中，子鰭區203係由GaSb、 AlSb、或GaAlSb的至少一層所形成，其已被以兩性摻雜物(例如，Si、C、Sn、Ge、等等)摻雜P型源極/汲極，以及通道區205係由相同的兩性摻雜物(亦即，Si、C、Sn、Ge、等等)所摻雜N型之InSb或InAs的至少一層所形成。在任何該等實施例中，可瞭解的是，該兩性摻雜物在子鰭區203中扮演受體的角色，而在通道區205中扮演施體的角色。
在此所敘述之非平面裝置可被建構，以致使子鰭區203與通道區205之間的界限(異質接面)可位在所需的位置處。例如，在某些實施例中，子鰭區203與通道區205之間的界限可被定位在，或靠近通道區205的基底。在此方面，應注意的是，通道區205可具有高度Hf，其中在子鰭區203與通道區205之間的界限係位在Hf的底部。
因此，例如，如第2C圖中所最佳地顯示，接面221可存在於通道區205與子鰭區203之間，例如，在源極207及汲極209附近。依據第1圖中之接面111的上述討論，在第2C圖中之接面221可根據形成子鰭區203及通道區205之材料的本質而變成N-P或P-N接面。依據第1圖之上述討論，因為通道區205及子鰭區203係以兩性摻雜物(例如，摻雜物107、109)摻雜，所以該等摻雜物自子鰭區203跨越至通道區205往返的擴散並不會影響到(或並不會實質地影響到)接面221的位置。考慮到此點，在某些實施例中，接面221的位置係較佳地設定在子鰭區203與通道區205之間的界面處，如第2C圖中所示。在 某些實施例中，接面221係定位在子鰭與通道區203、205之間的界面處，且在對應溝渠電介質202之高度的高度處，如第2C圖中所示，但不設限於此。
在某些實施例中，溝渠電介質的高度可被設定，以致使其上方表面與子鰭區203和通道區205間之接面221的高度相同或約略地相同，亦如第2A至2C圖中所示。當然，該等描繪僅係用於實例之目的，且在子鰭區203與通道區205之間的接面221以及溝渠電介質202的高度可以以任何合適的方式組構。例如，在某些實施例中，溝渠電介質202的高度可變成使得子鰭區203與通道區205間之接面221在溝渠電介質202之上方表面的上面或下面。
如第2A至2C圖中所示，閘極堆疊(未被個別地標記)可形成於通道區205之暴露部分的至少一部分之上。此概念係最佳地顯示於第2B圖之中，其中閘極堆疊被形成於通道區205的至少一部分之上，且包含閘極電極213，其係藉由閘極電介質211而與通道區205隔離。閘極電極213及閘極電介質211可由任何合適的閘極電極及閘極電介質材料所形成，且因此，為簡明之緣故，該等材料的性質將不予以敘述。同樣地，閘極電極213，其係藉由閘極隔離物220而與通道區205，且更特別地，與源極及汲極區(207，209)電性隔離(如第2C圖中所最佳地顯示)。在某些實施例中，閘極電極213可在通道區205的周圍延伸，且在通道區205與子鰭區203之間的介面處終止，如第2C圖中所示。
應注意的是，雖然第2A至2C圖描繪其中源極207及汲極209係嵌入於通道區205中的實施例，但該等組態並非必要，且任何合適的源極/汲極組態可被使用。例如，本發明構想其中在此所敘述之非平面半導體裝置使用凸起的源極及汲極區，其可成長在通道區205上或被耦接至通道區205。
雖然第2A至2C圖描繪其中閘極電極213及閘極電介質211係形成於通道區205的三側之上的實施例(例如，用以形成三重閘極電晶體)，但應瞭解的是，該描繪僅係用於實例之目的，且閘極電極213及/或閘極電介質211可形成於通道區205的兩側、三側、或更多側上。因此，例如，閘極堆疊可形成於通道區205的至少一部分之上，以便形成諸如，單一或多重閘極電晶體之單一、雙重、或三重閘控非平面裝置。在某些實施例中，且如第2B圖中所最佳地顯示，閘極電極213可延伸自通道區205的上方表面且自其至少一側向下延伸，以致使閘極電極213的底部部分緊鄰或鄰近溝渠電介質102。
本發明的另一觀點有關依據本發明之包含擴散容忍III-V族異質結構的非平面半導體裝置之製作方法。在此方面，請參閱第3圖，為描繪之緣故，其將與第4A至4I圖結合而予以描述。如第3圖中所示，方法300在方塊301開始。方法可接著進行至方塊302，其中可提供包含溝渠之基板。此概念係描繪於第4A圖中，其描繪具有溝渠電介質202被形成於其上之基板201，其中溝渠(未被個 別地標記)係由基板201的上方表面及溝渠電介質202所界定。因此，應瞭解的是，在第4A圖的情況中，基板201及溝渠電介質202可被集體地視為其中可將更進一步的層形成於其上之“基板”。而且，應瞭解的是，為瞭解之清晰及容易起見，第4A圖描繪其中一或多個晶種層、躍遷層、等等並未被形成於溝渠內之基板的實施例。因此，基板201的上方表面可形成用於第一III-V族化合物半導體的層之沉積的成長表面，如稍後將予以敘述的。
考慮到上述，包含溝渠的基板(例如，如第4A圖中所示)可以以任何合適的方式設置。在某些實施例中，在第4A圖中所示的基板結構可藉由提供基板(例如，矽、鍺、等等的)及形成一或多個硬遮罩層於其上，而予以形成。該等硬遮罩層可被接著處理成為一或多個硬遮罩鰭。其次，可將溝渠電介質202沉積在基板上及在該等硬遮罩鰭之間/在該等硬遮罩鰭周圍。然後，溝渠電介質可被選擇性地平坦化，以及該等硬遮罩鰭可被去除(例如，經由蝕刻處理)，以便形成與第4A圖之結構一致的一或多個溝渠，亦即，其包含由基板201的上方表面及由溝渠電介質202所界定的溝渠側壁所定界限之一或多個溝渠。
在某些實施例中，形成於基板201上或基板201中的溝渠係適用於所謂長寬比俘獲(ART)處理中使用。考慮到此點，在此所敘述之該等溝渠的高度對寬度比可廣泛地變化，例如，自大約2：1、大約4：1、大約6：1、或甚至大約8：1或更大。
雖然第4A圖描繪包含垂直側壁之溝渠的使用，但應瞭解的是，在此所敘述之該等溝渠的側壁可係有角度的。例如，在此所敘述之該等溝渠的側壁可以以相對於基板201的水平面之自大約85度至大約120度的範圍之角度形成，如大約85度至大約95度。在某些實施例中，在此所敘述之該等溝渠的側壁係實質垂直的，亦即，係以相對於基板201的水平面之自大約88度至大約92度的範圍之角度形成。
溝渠電介質202可以以任何合適的方式沉積。在某些實施例中，溝渠電介質202(其可由在前所敘述之該等材料所形成)可經由化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或另一合適的加成沉積處理，而被沉積在基板201上。溝渠電介質202係以氧化物(例如，SiO2)的形式，其係使用CVD或PECVD而被沉積在基板201上，但不設限於此。
請翻閱第3圖，方法可從方塊302前進到方塊303，據此，可將子鰭區形成於基板201上或基板201內的一或多個溝渠中。在某些實施例中，子鰭的形成包含在該等溝渠之內形成一或多層的第一III-V族化合物半導體。在某些實施例中，一或多層的第一III-V族化合物半導體(諸如用於層103及子鰭區203之上述該等材料)係例如，使用CVD、PECVD、MOCVD、原子層沉積、或另一合適的技術，而被選擇性地沉積在溝渠內，但不設限於此。此概念係描繪於第4B圖中，其描繪位在第4A圖的區域A處之 溝渠中的子鰭區203之形成。在此非限制的實例中，子鰭區203係單層的第一III/V族化合物半導體，其係選擇性地形成於基板201上且在由溝渠電介質202所界定的溝渠側壁之間。如上述，多層的第一III/V族化合物半導體以及其他組成物的層亦可被形成。
包含於子鰭區203中之第一III-V族化合物半導體的層可以以任何合適的方式形成。例如，包含於子鰭區203中之第一III-V族化合物半導體的層可使用用於所選擇之材料的磊晶成長技術而予以形成，諸如，但未受限於金屬有機化學氣相沉積(MOCVD)、分子束磊晶術(MBE)、其組合、及類似者。在某些實施例中，可將一或多層的子鰭區203磊晶成長於溝渠內，以及在基板201的上方表面上或在被沉積於該處之上的一或多個中介層上(例如，直接在其之上)。在某些實施例中，子鰭區203包含一或多層之選自AlSb、GaSb、GaAsSb、GaAs、或InAlAs的第一III/V族化合物半導體，或係由一或多層之選自AlSb、GaSb、GaAsSb、GaAs、或InAlAs的第一III/V族化合物半導體所形成。在任何情況中，形成子鰭區203之全部或一部分的層可以以諸如，上述該等者之兩性摻雜物摻雜。
在第4A至4I圖中所示的實施例中，子鰭區203之層係局限於溝渠內，且因此，可具有側壁，其係與由溝渠電介質202所界定的溝渠側壁(或被沉積於該處之上的一或多個溝渠隔離層)互補。此概念係描繪於第4B圖中，其描繪子鰭區203成為由單層的第一III-V族化合物半導體所 形成，該子鰭區203具有與由溝渠電介質202所界定的溝渠側壁共形的壁。
請翻閱第3圖，方法可從方塊303前進到方塊304，其中可形成通道區。依據上述討論，通道區之形成可包含一或多層的第二III-V族化合物半導體之形成，例如，在或直接在子鰭區203中所包含之一或多層的第一III-V族化合物半導體之上方表面上。為描繪之緣故，將敘述包含單層的第二III-V族化合物半導體之通道區的形成。然而，應瞭解的是，該通道區可具有在本項技藝中所已知之任何合適的結構。例如，該通道區可包含至少一高遷移率通道層，其可被獨立地或在量子阱結構(例如，不同帶隙之兩個或三個磊晶層)的情況中使用，其係成長於由子鰭203之一或多層的第一III-V族化合物半導體所提供的晶種表面上。
考慮到上述，可使用以形成該通道的一實例處理流程係描繪於第4C至4E圖中。如第4C圖中所示，通道區205之形成可藉由諸如，上文所敘述之該等者的一或多層之第二III-V族化合物半導體的形成而開始。第二III-V族化合物半導體之層的形成可以以任何合適的方式達成，諸如藉由CVD、MOCVD、MBE、其組合、或類似者。較佳地，第二III-V族化合物半導體之層係藉由用於所選擇之材料的磊晶成長技術而予以形成，以致使該等層係異質磊晶成長於例如，由子鰭區203中所包含的一或多個第一III-V族化合物半導體層之上方表面所提供的磊晶晶種表 面上，但不設限於此。在任何情況中，第二III-V族化合物半導體之層可被選擇性地沉積在子鰭區203的上方表面之上，或(如第4C圖中所示)，該等層可大量地沉積在較大的區域上。在後者的情況中，且如第4D圖中所示，通道區205之形成可包含平坦化步驟，其可降低形成通道區205的該等層之高度至與溝渠電介質202之高度大約相同的位準。
如可理解的，在第4D圖中所示的結構可使用於各種類型的半導體裝置中。例如，可將源極及汲極區形成於通道區205中(例如，藉由以兩性摻雜物摻雜其一部分)，以及可將閘極堆疊形成於第4D圖的通道區205之上方表面上，例如，以便形成單一閘控的電晶體。雖然該等裝置係有用的，但為描繪之緣故，本發明將繼續敘述實例處理，而諸如多重閘控之電晶體的非平面裝置可藉以形成。
在此方面，通道區205之形成可進一步包含凹陷溝渠電介質202，以致使通道區205的至少一部分在溝渠電介質202之上方表面的上面凸出。此概念係描繪於第4E圖中，其描繪其中溝渠電介質202被凹陷，以致使通道區205在溝渠電介質202之上方表面的上面延伸。溝渠電介質202的凹陷可以以任何合適的方式達成。在某些實施例中，例如，溝渠電介質202可使用選擇性的乾或濕蝕刻處理而予以凹陷，諸如，但未受限於光化學蝕刻處理。
雖然並未被明確地顯示於第4A至4I圖中，但在某些實施例中之通道區205的形成可包含源極及汲極區之形 成，如在前所敘述地。在此方面，源極及汲極區可以以任何合適的方式形成於通道205內。例如，源極及汲極區可藉由以諸如，在前所敘述之該等者的兩性摻雜物摻雜其一或多個區域而被形成於通道區205中。
請翻閱第3圖，方法可從方塊304前進到方塊305，據此，可形成閘極堆疊。在此方面，可使用任何合適結構的閘極堆疊，且可使用任何合適數目的閘極。因此，雖然本發明重點在於其中使用單一閘極堆疊之特殊結構的實施例，但應瞭解的是，該等實施例僅係用於實例之目的，而其他的閘極結構可被設想且包含在本發明。
考慮到上述，請參閱第4F至4I圖，其描繪可使用以形成依據本發明之閘極堆疊的處理流程之一實例。如第4F圖中所示，閘極堆疊的形成可以以閘極電介質211之層的沉積開始，該閘極電介質211可自閘極隔離通道區205的全部或一部分，如在本項技藝中所一般瞭解的。閘極電極213材料之層可被接著沉積在閘極電介質上，如在第4G圖中所一般顯示地。閘極電介質211之層及閘極電極213材料之層的沉積可以以任何合適的方式達成，例如，藉由CVD處理、MOCVD處理、PECVD處理、濺鍍處理、其組合、及類似者。雖然本發明構想其中閘極電介質之層211及閘極電極材料之層213係選擇性地沉積在通道區205上的實施例，但第4F及4G圖描繪其中該等層係沉積在更寬廣之區域上的實施例。
在某些實施例中，閘極電極材料之層213係由金屬材 料所構成，以及閘極電介質之層211係由高k電介質材料所構成。例如，在某些實施例中，閘極電介質之層211係由氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合之一或多個所形成。再者，閘極電介質之層211的部分可包含其天然氧化物之層。
在某些實施例中，閘極電極材料之層213係由金屬層所構成，諸如，但未受限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電性金屬氧化物之一或多層。在特定的非限制實施例中，層213係由形成在金屬功函數設定層上面之非功函數設定的填充材料所構成。
在形成閘極電介質及閘極電極之層211、213後(如第4G圖中所示)，該等層可被處理成為所需的幾何形狀，例如，藉由乾或濕蝕刻處理或另一選擇性的材料去除處理。閘極間隔物220可接著加以形成，例如，藉由沉積閘極間隔物材料的共形層及蝕刻該層以形成所需的幾何形狀。此概念係描繪於第4H及4I圖中，其描繪層211、213為將被圖案化而在通道205的一部分上面形成閘極堆疊，其係藉由間隔物220而與源極及汲極區207、209隔離。如可理解的，第4H及4I圖描繪與第2B及2C圖中所示相同的結構。也就是說，第4H及4I圖描繪與被顯示於第2B及2C圖中相同的非平面半導體裝置200。
請翻閱第3圖，一旦已形成該閘極堆疊，方法就可從 方塊305前進到方塊306，其中該方法可在該處結束。
應注意的是，上述討論的重點在於各種非平面裝置中之異質結構的發展及其用途。惟，應瞭解的是，在此所敘述之異質結構的用途並未受限於非平面裝置，且它們可被使用在任何合適類型之裝置中，包含諸如平面電晶體的平面裝置。
本發明之另一觀點有關計算裝置，其包含依據本發明之一或多個非平面半導體裝置。在此方面，請參考第5圖，其描繪依據本發明之一實施例的計算裝置500。計算裝置500擁有板502(例如，主機板)。該板502可包含許多組件，包含但未受限於處理器504及至少一通訊晶片506。處理器504係實體及電性耦接至板502。在某些實施例中，該至少一通訊晶片506亦係實體及電性耦接至板502。在進一步的實施例中，該通訊晶片506係處理器504的一部分。
根據它的應用，計算裝置500可包含其他組件，其可或可能不被實體及電性耦接至板502。該等其他組件包含，但未受限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、聲頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、以及主儲存裝置(諸如，硬碟驅動器、光碟(CD)、數位多功能碟片 (DVD)、等等)。
通訊晶片506致能無線通訊，用於對計算裝置500及來自計算裝置500之資料的轉移。“無線”之用語及其衍生詞可被使用以敘述電路、裝置、系統、方法、技術、通訊頻道、等等，其可透過非固體媒質之調變電磁輻射的使用而傳達資料。該用語並未暗指相關聯的裝置不包含任何佈線，雖然在某些實施例中，它們可能不包含。通訊晶片506可實施若干無線通訊標準或協定的任一者，包含但未受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及被設計為3G、4G、5G、及以上之任何其他的無線通訊協定。計算裝置500可包含複數個通訊晶片506。例如，第一通訊晶片506可專用於較短距離無線通訊，諸如Wi-Fi及藍牙，以及第二通訊晶片506可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其類似者。
計算裝置500的處理器504包含被封裝在處理器504內的積體電路晶粒。在本發明之某些實施例中，處理器的積體電路晶粒包含一或多個裝置，諸如依據本發明實施例所建立之MOSFET及/或非平面電晶體。“處理器”之用語可意指任何裝置或裝置的一部分，其可處理來自暫存器及/或記憶體的電子資料，用以轉換該電子資料成為可被 儲存於暫存器及/或記憶體中之其他的電子資料。
通訊晶片506亦包含被封裝在通訊晶片506內的積體電路晶粒。依據本發明之另一實施例，通訊晶片的積體電路晶粒包含一或多個裝置，諸如依據本發明實施例所建立之MOSFET及/或非平面電晶體。
在進一步的實施例中，在計算裝置500內所擁有的另一組件可包含積體電路晶粒，其包含一或多個裝置，諸如依據本發明實施例所建立之MOSFET及/或非平面電晶體。
在各種實施例中，計算裝置500可係膝上型電腦、小筆電、筆記型電腦、超筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜帶式音樂播放器、或數位錄影機。在進一步的實施例中，計算系統500可係處理資料之任何其他的電子裝置。
實例
以下實例列舉本發明之附加的實施例。
實例1-依據此實例，提供有半導體裝置，其包含III-V族半導體異質結構，該III-V族半導體異質結構包含：第一III-V族半導體化合物之第一層，係形成於基板上，該第一層具有第一帶隙；第二III-V族半導體化合物之第二層，係形成於該第一層上，用以界定n-p接面於其 間，該第二層具有第二帶隙，其與該第一帶隙不同；其中：該第一層、該第二層、或該第一及第二層的組合之至少一部分係摻雜以兩性摻雜物；當該兩性摻雜物在該第一層中係施體時，其在該第二層中係受體；以及當該兩性摻雜物在該第一層中係受體時，其在該第二層中係施體。
實例2-此實例包含實例1之任何或所有的特徵，其中該第一III-V族半導體化合物係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成的群組。
實例3-此實例包含實例2之任何或所有的特徵，其中該第一III-V族半導體化合物係p型半導體。
實例4-此實例包含實例1之任何或所有的特徵，其中該第二III-V族半導體化合物係選擇自由InGaAs、InAs、InSb、或其組合所組成的群組。
實例5-此實例包含實例4之任何或所有的特徵，其中該第二III-V族半導體化合物係n型半導體。
實例6-此實例包含實例1之任何或所有的特徵，其中該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成的群組。
實例7-此實例包含實例1之任何或所有的特徵，其中：該第一III-V族半導體化合物係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成之群組的p型半導體；該第二III-V族半導體化合物係選擇自由InGaAs、InAs、InSb、或其組合所組成之群組的n型半導體；以及該兩性摻雜物係選擇自由C、Si、Ge、及Sn 所組成之群組。
實例8-此實例包含實例7之任何或所有的特徵，其中：該第一III-V族半導體化合物係由p型GaSb或GaAsSb所形成；該第二III-V族半導體化合物係由n型InGaAs或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
實例9-此實例包含實例8之任何或所有的特徵，其中該兩性摻雜物係Si。
實例10-此實例包含實例7之任何或所有的特徵，其中：該第一III-V族半導體化合物係由p型InAlAs所形成；該第二III-V族半導體化合物係由n型InGaAs所形成；以及該第二層係摻雜以該兩性摻雜物。
實例11-此實例包含實例9之任何或所有的特徵，其中該兩性摻雜物係C。
實例12-此實例包含實例7之任何或所有的特徵，其中：該第一III-V族半導體化合物係由p型GaSb、AlSb、或GaAlSb所形成；該第二III-V族半導體化合物係由n型InSb或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
實例13-此實例包含實例9之任何或所有的特徵，其中該兩性摻雜物係Si、C、及Sn。
實例14-此實例包含實例1之任何或所有的特徵， 進一步包含溝渠，其係由至少兩個溝渠側壁所界定，其中：該第一層係設置於該溝渠內，而形成子鰭區；該第二層係在該第一層上直接形成；該第二層的一部分係摻雜以該兩性摻雜物，而形成源極；以及該第二層的一部分係摻雜以該兩性摻雜物，而形成汲極。
實例15-此實例包含實例14之任何或所有的特徵，進一步包含閘極堆疊，在該第二層的至少一部分之上。
實例16-此實例包含實例15之任何或所有的特徵，其中該閘極堆疊包含閘極電介質之層於該第二層上，以及閘極電極係形成於該閘極電介質之層上。
實例17-此實例包含實例16之任何或所有的特徵，其中該半導體裝置係單一閘極電晶體或多重閘極電晶體。
實例18-此實例包含實例16之任何或所有的特徵，其中該半導體裝置係鰭基場效電晶體。
實例19-此實例包含實例14之任何或所有的特徵，其中該等溝渠側壁包含電介質氧化物。
實例20-此實例包含實例19之任何或所有的特徵，其中該第一層係與該電介質氧化物接觸。
實例21-此實例包含實例16之任何或所有的特徵，其中：該第二層的至少一部分在該等溝渠側壁的上方表面上凸出，而形成該第二層的暴露部分，該暴露部分包含上 方表面及至少第一和第二側面；以及該閘極電極係設置在該暴露部分的該上方表面及該第一和第二側面的至少一者之上。
實例22-此實例包含實例21之任何或所有的特徵，其中該閘極電極係設置在該暴露部分的該上方表面及該第一和第二側面二者之上。
實例23-依據此實例，提供有半導體裝置之製作方法，其包含：提供基板；形成第一III-V族半導體化合物之第一層，其係形成於該基板上，該第一層具有第一帶隙；形成第二III-V族半導體化合物之第二層於該第一層上，以界定n-p接面於其間，該第二層具有與該第一帶隙不同的第二帶隙；其中：該第一層、該第二層、或該第一及第二層的組合之至少一部分係摻雜以兩性摻雜物；當該兩性摻雜物在該第一層中係施體時，其在該第二層中係受體；以及當該兩性摻雜物在該第一層中係受體時，其在該第二層中係施體。
實例24-此實例包含實例23之任何或所有的特徵，其中該第一III-V族半導體化合物係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成的群組。
實例25-此實例包含實例24之任何或所有的特徵，其中該第一III-V族半導體化合物係p型半導體。
實例26-此實例包含實例23之任何或所有的特徵，其中該第二III-V族半導體化合物係選擇自由InGaAs、 InAs、InSb、或其組合所組成的群組。
實例27-此實例包含實例26之任何或所有的特徵，其中該第二III-V族半導體化合物係n型半導體。
實例28-此實例包含實例23之任何或所有的特徵，其中該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成的群組。
實例29-此實例包含實例23之任何或所有的特徵，其中：該第一III-V族半導體化合物係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成之群組的p型半導體；該第二III-V族半導體化合物係選擇自由InGaAs、InAs、InSb、或其組合所組成之群組的n型半導體；以及該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成之群組。
實例30-此實例包含實例29之任何或所有的特徵，其中：該第一III-V族半導體化合物係由p型GaSb或GaAsSb所形成；該第二III-V族半導體化合物係由n型InGaAs或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
實例31-此實例包含實例30之任何或所有的特徵，其中該兩性摻雜物係Si。
實例32-此實例包含實例30之任何或所有的特徵，其中：該第一III-V族半導體化合物係由p型InAlAs所形成；該第二III-V族半導體化合物係由n型InGaAs所形 成；以及該第二層係摻雜以該兩性摻雜物。
實例33-此實例包含實例32之任何或所有的特徵，其中該兩性摻雜物係C。
實例34-此實例包含實例30之任何或所有的特徵，其中：該第一III-V族半導體化合物係由p型GaSb、AlSb、或GaAlSb所形成；該第二III-V族半導體化合物係由n型InSb或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
實例35-此實例包含實例34之任何或所有的特徵，其中該兩性摻雜物係Si、C、及Sn。
實例36-此實例包含實例23之任何或所有的特徵，其中：形成該第一層包含在溝渠內沉積該第一層，而形成該半導體裝置的子鰭區；形成該第二層包含在該第一層上直接沉積該第二層；該第二層的一部分係摻雜以該兩性摻雜物，而形成源極；以及該第二層的一部分係摻雜以該兩性摻雜物，而形成汲極。
實例37-此實例包含實例36之任何或所有的特徵，進一步包含在該第二層的至少一部分之上形成閘極堆疊。
實例38-此實例包含實例37之任何或所有的特徵，其中形成該閘極堆疊包含形成閘極電介質之層於該第二層上，以及形成閘極電極於該閘極電介質之層上。
實例39-此實例包含實例38之任何或所有的特徵，其中 該半導體裝置係單一閘極電晶體或多重閘極電晶體。
實例40-此實例包含實例38之任何或所有的特徵，其中該半導體裝置係鰭基場效電晶體。
實例41-此實例包含實例36之任何或所有的特徵，其中該溝渠包含溝渠側壁，該等溝渠側壁包含電介質氧化物。
實例42-此實例包含實例41之任何或所有的特徵，其中該第一層係與該電介質氧化物接觸。
實例43-此實例包含實例36之任何或所有的特徵，其中：該溝渠包含溝渠側壁；該第二層的至少一部分在該等溝渠側壁的上方表面上凸出，而形成該第二層的暴露部分，該暴露部分包含上方表面及至少第一和第二側面；以及該閘極電極係設置在該暴露部分的該上方表面及該第一和第二側面的至少一者之上。
實例44-此實例包含實例23之任何或所有的特徵，其中該閘極電極係設置在該暴露部分的該上方表面及該第一和第二側面二者之上。
在此已被使用之術語及表示係使用做為說明的用語且非限制，在該等術語及表示的使用中，並不意圖要排斥所顯示及所說明之該等特徵(或其一部分)的任何等效範圍，以及應認同的是，在申請專利範圍的範疇內，各種修正例係可能的。因而，該等申請專利範圍打算要涵蓋所有該等 等效範圍。各種特徵、觀點、及實施例已被敘述於此。該等特徵、觀點、及實施例係易於彼此互相組合，以及易於變化及修正，如熟習本項技藝之該等人士所應瞭解的。因此，本發明應被視為包含該等組合、變化、及修正。
100‧‧‧異質結構
101‧‧‧基板
103‧‧‧第一化合物半導體材料的層
105‧‧‧第二化合物半導體材料的層
107,109‧‧‧摻雜物
111‧‧‧接面
113‧‧‧區域

Claims (25)

  1. 一種半導體裝置，包含III-V族半導體異質結構，該III-V族半導體異質結構包含：第一III-V族半導體化合物之第一層，係形成於基板上，該第一層具有第一帶隙；第二III-V族半導體化合物之第二層，係形成於該第一層上，以界定n-p接面於其間，該第二層具有第二帶隙，其與該第一帶隙不同；其中：該第一層、該第二層、或該第一及第二層的組合之至少一部分係摻雜以兩性摻雜物；當該兩性摻雜物在該第一層中係施體時，其在該第二層中係受體；以及當該兩性摻雜物在該第一層中係受體時，其在該第二層中係施體。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一III-V族半導體化合物係p型半導體，且係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成的群組。
  3. 如申請專利範圍第1項之半導體裝置，其中該第二III-V族半導體化合物係n型半導體，且係選擇自由InGaAs、InAs、InSb、或其組合所組成的群組。
  4. 如申請專利範圍第1項之半導體裝置，其中該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成的群組。
  5. 如申請專利範圍第1項之半導體裝置，其中：該第一III-V族半導體化合物係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成之群組的p型半導體；該第二III-V族半導體化合物係選擇自由InGaAs、InAs、InSb、或其組合所組成之群組的n型半導體；以及該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成之群組。
  6. 如申請專利範圍第5項之半導體裝置，其中：該第一III-V族半導體化合物係由p型GaSb或GaAsSb所形成；該第二III-V族半導體化合物係由n型InGaAs或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
  7. 如申請專利範圍第5項之半導體裝置，其中：該第一III-V族半導體化合物係由p型InAlAs所形成；該第二III-V族半導體化合物係由n型InGaAs所形成；以及該第二層係摻雜以該兩性摻雜物。
  8. 如申請專利範圍第5項之半導體裝置，其中：該第一III-V族半導體化合物係由p型GaSb、AlSb、或GaAlSb所形成；該第二III-V族半導體化合物係由n型InSb或InAs 所形成；以及該第二層係摻雜以該兩性摻雜物。
  9. 如申請專利範圍第1項之半導體裝置，進一步包含溝渠，其係由至少兩個溝渠側壁所界定，其中：該第一層係設置於該溝渠內，而形成子鰭區；該第二層係在該第一層上直接形成；該第二層的一部分係摻雜以該兩性摻雜物，而形成源極；以及該第二層的一部分係摻雜以該兩性摻雜物，而形成汲極。
  10. 如申請專利範圍第9項之半導體裝置，進一步包含閘極堆疊，在該第二層的至少一部分之上，其中該閘極堆疊包含閘極電介質之層於該第二層上，以及閘極電極係形成於該閘極電介質之層上。
  11. 如申請專利範圍第10項之半導體裝置，其中該等溝渠側壁包含電介質氧化物，以及該第一層係與該電介質氧化物接觸。
  12. 如申請專利範圍第9項之半導體裝置，其中：該第二層的至少一部分在該等溝渠側壁的上方表面上凸出，而形成該第二層的暴露部分，該暴露部分包含上方表面及至少第一和第二側面；以及該閘極電極係設置在該暴露部分的該上方表面及該第一和第二側面的至少一者之上。
  13. 一種半導體裝置之製作方法，包含： 提供基板；形成第一III-V族半導體化合物之第一層，其係形成於該基板上，該第一層具有第一帶隙；形成第二III-V族半導體化合物之第二層於該第一層上，以界定n-p接面於其間，該第二層具有與該第一帶隙不同的第二帶隙；其中：該第一層、該第二層、或該第一及第二層的組合之至少一部分係摻雜以兩性摻雜物；當該兩性摻雜物在該第一層中係施體時，其在該第二層中係受體；以及當該兩性摻雜物在該第一層中係受體時，其在該第二層中係施體。
  14. 如申請專利範圍第13項之方法，其中該第一III-V族半導體化合物係p型半導體，且係選擇自由AlSb、GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成的群組。
  15. 如申請專利範圍第13項之方法，其中該第二III-V族半導體化合物係n型半導體，且係選擇自由InGaAs、InAs、InSb、或其組合所組成的群組。
  16. 如申請專利範圍第13項之方法，其中該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成的群組。
  17. 如申請專利範圍第13項之方法，其中：該第一III-V族半導體化合物係選擇自由AlSb、 GaSb、GaAlSb、GaAsSb、InAlAs、或其組合所組成之群組的p型半導體；該第二III-V族半導體化合物係選擇自由InGaAs、InAs、InSb、或其組合所組成之群組的n型半導體；以及該兩性摻雜物係選擇自由C、Si、Ge、及Sn所組成之群組。
  18. 如申請專利範圍第17項之方法，其中：該第一III-V族半導體化合物係由p型GaSb或GaAsSb所形成；該第二III-V族半導體化合物係由n型InGaAs或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
  19. 如申請專利範圍第17項之方法，其中：該第一III-V族半導體化合物係由p型InAlAs所形成；該第二III-V族半導體化合物係由n型InGaAs所形成；以及該第二層係摻雜以該兩性摻雜物。
  20. 如申請專利範圍第17項之方法，其中：該第一III-V族半導體化合物係由p型GaSb、AlSb、或GaAlSb所形成；該第二III-V族半導體化合物係由n型InSb或InAs所形成；以及該第二層係摻雜以該兩性摻雜物。
  21. 如申請專利範圍第13項之方法，其中：形成該第一層包含在溝渠內沉積該第一層，而形成該半導體裝置的子鰭區；形成該第二層包含在該第一層上直接沉積該第二層；該第二層的一部分係摻雜以該兩性摻雜物，而形成源極；以及該第二層的一部分係摻雜以該兩性摻雜物，而形成汲極。
  22. 如申請專利範圍第21項之方法，進一步包含在該第二層的至少一部分之上形成閘極堆疊，其中該閘極堆疊包含閘極電介質之層於該第二層上，以及閘極電極係形成於該閘極電介質之層上。
  23. 如申請專利範圍第22項之方法，其中該半導體裝置係單一閘極電晶體或多重閘極電晶體。
  24. 如申請專利範圍第21項之方法，其中該溝渠包含溝渠側壁，該等溝渠側壁包含電介質氧化物，以及該第一層係與該電介質氧化物接觸。
  25. 如申請專利範圍第21項之方法，其中：該溝渠包含溝渠側壁；該第二層的至少一部分在該等溝渠側壁的上方表面上凸出，而形成該第二層的暴露部分，該暴露部分包含上方表面及至少第一和第二側面；以及該閘極電極係設置在該暴露部分的該上方表面及該第一和第二側面的至少一者之上。
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