TWI721004B - 具反摻雜的摻雜物擴散障壁的高電子移動率電晶體 - Google Patents

具反摻雜的摻雜物擴散障壁的高電子移動率電晶體 Download PDF

Info

Publication number
TWI721004B
TWI721004B TW105126110A TW105126110A TWI721004B TW I721004 B TWI721004 B TW I721004B TW 105126110 A TW105126110 A TW 105126110A TW 105126110 A TW105126110 A TW 105126110A TW I721004 B TWI721004 B TW I721004B
Authority
TW
Taiwan
Prior art keywords
iii
fin
silicon
sub
transistor
Prior art date
Application number
TW105126110A
Other languages
English (en)
Other versions
TW201724508A (zh
Inventor
錢德拉 莫哈帕拉
哈洛德 肯拿
馬修 梅茲
吉伯特 狄威
威利 瑞奇曼第
阿南德 穆爾蒂
傑克 卡瓦萊羅斯
塔何 甘尼
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201724508A publication Critical patent/TW201724508A/zh
Application granted granted Critical
Publication of TWI721004B publication Critical patent/TWI721004B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

諸如電晶體之III-V複合物半導體裝置，可形成於配置於矽基板上之III-V半導體材料之作用區中。III-V半導體材料之反摻雜部提供擴散障壁，阻滯矽從基板擴散進入III-V半導體材料，其中矽做為III-V材料中電活性兩性污染。在若干實施例中，反摻雜物(例如受體雜質)於子鰭結構之基部磊晶生長期間原位導入。基於限制於子鰭結構基部之反摻雜區，反摻雜物原子熱擴散進入III-V電晶體之作用區的風險得以減輕。

Description

具反摻雜的摻雜物擴散障壁的高電子移動率電晶體
本發明係具反摻雜的摻雜物擴散障壁的高電子移動率電晶體。
可攜式電子應用中積體電路(IC)之需求，已激發更大位準之半導體裝置整合。許多發展中先進半導體裝置利用不含矽半導體材料，包括複合半導體材料(例如GaAs、InP、InGaAs、InAs、及III-N材料)。該些不含矽材料系統可用於高電子移動率電晶體(HEMT)，其中若干可為金屬氧化物半導體場效電晶體(MOSFET)。
用於製造高電子移動率電晶體之一技術包括於結晶矽基板上形成不含矽結晶裝置區(例如電晶體通道區)。然而，一問題在於來自其下基板之矽原子可做為不含矽裝置區內之污染。因此，減輕矽污染問題之技術及結構有利地用於在矽基板上製造HEMT。
110:子鰭材料
201:方法
205、210、220、230、240、250、260、270、280:作業
305:基板
306:矽鰭部
308:子鰭基部
310:子鰭部
315:介電材料
320:鰭部
390:凹槽
391:III-V異質鰭部
401:III-V鰭式場效電晶體
440:源極/汲極
450:金屬源極/汲極接點
470:閘極堆疊
472:閘極介電
473:閘電極
480:層間介電
495:矽原子
505:行動運算平台
506:伺服器機器
510:集成系統
515:電池
520:放大圖
525:RF(無線)積體電路
530:電力管理積體電路
535:控制器
550:單片SoC
560:轉接板
600:運算裝置
602:主機板
604:處理器
606:通訊晶片
Dsi:矽擴散性
H1:z厚度
H2:子鰭高度
H3:側壁z高度
文中所描述之材料藉由範例描繪，並不侷限於附圖。為求描繪簡單清楚，圖中所描繪之元件不必然按照比例繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件而誇大。此外，在適當考量處，各圖間參考標記重複以表示相應或類似元件。在圖中：圖1依據若干實施例，描繪反摻雜對於示例III-V材料中矽擴散性之影響；圖2為流程圖，依據若干實施例，描繪形成具子鰭矽擴散障壁之III-V電晶體的方法；圖3A、3B、3C、3D、及3E為等距圖，依據若干實施例，描繪實施發展為圖2中所描繪之方法中之作業之鰭部對結構；圖4A依據若干實施例，描繪經由採用圖3E中所描繪之III-V結構之高移動率finFET之通道區及源極/汲極區之長度之截面圖；圖4B依據若干實施例，描繪經由圖4A中所描繪之高移動率finFET之通道區及閘電極之寬度之截面圖；圖5依據本發明之實施例，描繪採用SoC之行動運算平台及資料伺服器機器，SoC包括具局部子鰭隔離之電晶體；以及圖6依據本發明之實施例，為電子運算裝置之功能方塊圖。
【發明內容及實施方式】
參照附圖描述一或更多個實施例。雖然詳細描繪及討論特定組態及配置，應理解的是其僅為描繪目的。熟悉相關技藝之人士將認同其他組態及配置，而未偏離描述之精神及範圍。對於熟悉相關技藝之人士將顯而易見的是文中所描述之技術及/或配置，可用於文中詳細描述以外之各式其他系統及應用。
參照下列針對附圖之詳細描述，其形成示例實施例之一部分並予以描繪。此外，將理解的是可利用其他實施例，且可實施結構及/或邏輯改變而未偏離所主張技術主題之範圍。亦應注意的是，例如上、下、頂部、底部等之方向及參考可僅用以促進圖中特徵之描述。因此，下列詳細描述並未採取限制的意義，且所主張技術主題之範圍僅由申請項及其等效物件定義。
在下列描述中，提出許多細節。然而，對於熟悉本技藝之人士顯而易見的是，可無該些特定細節而實現本發明。在若干狀況下，係以方塊圖形式而非細節顯示熟知方法及裝置，以避免混淆本發明。本說明書通篇提及「實施例」或「一實施例」或「若干實施例」意指結合實施例所描述之特定部件、結構、功能、或特性係包括於本發明之至少一實施例中。因而，本說明書通篇各式地方出現之「在實施例中」或「在一實施例中」或「在若干實施例中」之用語不一定指本發明之相同實施例。此外，特定部件、結構、功能、或特性可以任何適當方式組合於一或 更多個實施例中。例如，第一實施例可與第二實施例組合，其中特定部件、結構、功能、或特性與二實施例相關聯且不互斥。
如描述及申請項中所使用，除非上下文清楚表示，單一形式「一」及「該」係希望包括複數形式。亦將理解的是，如文中使用之「及/或」用詞係指及包含一或更多個相關所列項目之任何及所有可能組合。
「耦接」及「連接」用詞，連同其衍生字，文中可用以描述組件間之功能或結構關係。應理解的是，不希望該些用詞彼此同義。而是，在特定實施例中，「連接」可用以表示二或更多個元件係彼此直接實體、光學、或電氣接觸。「耦接」可用以表示二或更多個元件係彼此直接或間接(其間具其他插入元件)實體或電氣接觸，及/或二或更多個元件彼此協作或互動(例如造成影響之關係)。
如文中使用之「之上」、「之下」、「之間」及「在上」用詞，係指一組件或材料相對於其他組件或材料之相對位置，其中該等實體關係顯著。例如，在材料的情況下，一材料或置於另一者之上或之下之材料可直接接觸或可具有一或更多個插入材料。再者，置於二材料間之一材料可與二層直接接觸或可具有一或更多個插入層。相反地，第二材料「上之」第一材料與第二材料直接接觸。類似區別係在組件總成之狀況下實施。
如本描述通篇及申請項中所使用，由「至少 一」或「一或更多個」用詞結合之項目清單，可意指所列項目之任何組合。例如，「A、B或C之至少一者」用語可意指A；B；C；A及B；A及C；B及C；或A、B及C。
文中所描述為異質磊晶結構之示例實施例，包括高架結晶III-V結構，於結晶矽基板之上延伸。使用異質磊晶生長技術形成III-V結構，可以凸起結構形成不含矽裝置(例如III-V通道場效電晶體)，於矽基板之第一區之上延伸。可於矽基板之其他區中形成矽裝置(例如矽通道場效電晶體)。
尤其對矽基板上之III-V裝置而言，與半導體製造中各式程序相關聯之熱轉換傾向於將來自其下基板之Si原子驅動進入不含矽裝置區。在大部分III-V材料中，矽原子為兩性摻雜物，通常優先摻雜n型III-V材料。在若干狀況下，III-V材料之無意之固態擴散摻雜可為可接受的，甚至為有利的。例如，在PMOS電晶體中可能希望具有作用區及基板間之n型摻雜III-V材料，例如改進作用區之電氣隔離。然而，對III-V NMOS電晶體而言，下層經由矽污染之無意摻雜n型可於源極/汲極之間製造電路，導致極高關閉狀態電流Ioff。基於電晶體關鍵尺寸持續縮減，甚至鄰近作用區(例如通道及/或源極/汲極區)之III-V材料之輕微無意n型摻雜可大幅降低NMOS裝置效能。
儘管以受體雜質反摻雜作用裝置區及矽基板 間之任何III-V材料促進p型導電性，可避免矽污染之存在指示III-V材料之導電性型(即將矽污染降低至背景值)，該努力造成熱擴散各式雜質進入通道區之實質風險，最終減少通道移動率。接著該反摻雜策略僅成功用於長通道裝置。
儘管不限於理論，目前理解的是，藉由負電荷空缺，矽施體原子可擴散通過III-V半導體材料，其量可經由反摻雜受體雜質而減少。因此，在若干實施例中，僅遠離作用區域之III-V材料基部被反摻雜。此反摻雜區做為額外擴散障壁阻滯矽從基板擴散進入接近作用區之III-V材料之實質上未摻雜區。來自基板之熱擴散矽原子變成限制於做為矽擴散障壁之反摻雜的III-V材料內。因而，並非嘗試逆轉接近作用區之矽擴散之電效應，採用反摻雜係阻滯較接近基板之點的矽擴散，保持III-V材料之剩餘部分更純淨。最終結果為具高移動率之作用區及具較低關閉狀態洩漏電流之裝置。
在若干實施例中，矽擴散障壁包含一部分III-V材料，具充分反摻雜物雜質濃度以減少矽擴散性Dsi達三個數量級，有利地為五個數量級，更有利地為十個數量級。圖1依據若干實施例描繪反摻雜在示例III-V材料中對於矽擴散性之影響。在圖1中，矽擴散性Dsi被模式化為針對三不同矽濃度位準，750℃下於GaAs中受體雜質濃度(原子/cm3)的函數。該模擬描繪矽擴散性Dsi如何基於較高受體濃度而下降，相同模擬預期用於其他III-V 合金。雖然所有三種矽摻雜位準反映受體雜質之存在，矽濃度愈高，顯著阻止III-V材料內矽擴散所需之受體濃度愈高。例如，對超越1e19原子/cm3之矽濃度而言，需要超越1e19原子/cm3之受體濃度。然而，對低矽摻雜(例如低於1e18/cm3)而言，適度受體雜質濃度位準(例如中e18/cm3)顯著減少矽擴散性(Dsi下降達3-5個數位級)。
可調整反摻雜的III-V材料厚度或相對於通道之位置，以適應與特定製造程序相關聯之不同位準矽擴散。在若干實施例中，反摻雜雜質濃度超越1e18原子/cm3，有利地為至少5e18原子/cm3。在若干示例NMOS finFET實施例中，反摻雜不大於1e19原子/cm3。該些適度反摻雜位準將避免妥協短通道電晶體效能，即使反摻雜物種類從擴散障壁熱擴散進入作用(通道)區。請注意，熱擴散矽原子之濃度下降成為從III-V至矽之距離的函數，相對於III-V/Si介面，可結合反摻雜物雜質濃度選擇III-V材料內反摻雜的矽擴散障壁位置及/或反摻雜的III-V材料厚度，以達成所欲減少矽擴散性。可挑選反摻雜的III-V材料之較厚厚度及/或進一步來自III-V/矽介面之反摻雜的III-V材料之特定厚度，其中反摻雜濃度較低。對上述GaAs範例而言，可有利地相對於III-V/矽基板介面配置示例中e18/cm3反摻雜的III-V材料，以佔據其中熱擴散矽濃度將保持低於1e19/cm3之區域。如此配置之矽擴散障壁將產生矽擴散性之最大減少。一般技術之人士可 採用程序模型化軟體，以抵達適當反摻雜物雜質濃度及所摻雜之III-V材料的位置/厚度。
以上所描述之實施例可應用於以配置於矽基板上之III-V材料系統實施之廣泛裝置及積體電路。類似策略亦可用於在矽基板上異質磊晶生長之其他材料系統(例如矽上GaN等)。以下在利用半導體鰭部結構之示例場效電晶體(FET)實施例(例如finFET)的背景下，進一步描繪以上介紹之原理及方法。然而，一般技術之人士可輕易將該些示教同樣地應用於其他電晶體設計(例如異接面雙極電晶體)、其他電晶體幾何(例如平面電晶體或奈米線電晶體)。以上介紹之原理及方法及文中解釋之finFET實施例亦可應用於其他微電子裝置，諸如但不侷限於電光裝置(例如III-V光檢測器)。
依據一或更多個實施例，各種方法及/或技術可用於以III-V材料製造finFET，包括反摻雜的矽擴散障壁。圖2為流程圖，依據若干實施例，描繪示例方法201，形成具子鰭矽摻雜物擴散障壁之III-V電晶體。圖3A、3B、3C、3D、及3E為等距圖，依據若干實施例，描繪實施一對鰭部結構成為方法201中之作業。
在若干示例實施例中，利用高寬比捕獲(ART)達成可接受之異質磊晶III-V鰭部材料中之結晶品質。文中以方法201背景所描述之ART技術為附加異質磊晶鰭部製造之範例，可有利地減少跨越特定III-V材料堆疊內各式異接面之晶格錯位的影響。在替代實施例 中，可採用傳統減法技術，其中包覆層磊晶膜堆疊生長於矽基板上，並於包覆層膜堆疊之生長中，在適當點引進局部子鰭反摻雜。接著使用任何已知技術，將包覆層材料圖案化為電晶體結構(例如finFET)。
參照圖2，在作業210，凹槽形成在配置於矽基板上之介電材料中。經由介電材料之z厚度，暴露結晶矽基板表面以播種III-V材料之後續磊晶生長，可完全圖案化凹槽。在圖3A所描繪之示例實施例中，作業210進一步招致在結晶矽基板上形成鰭部。可採用任何矽鰭部圖案化程序以抵達從矽基板305延伸之複數矽鰭部306。在若干有利實施例中，儘管未描繪，在任何已知矽通道MOSFET之製造中進一步採用矽基板305(例如做為PMOS裝置，單片整合III-V MOS電晶體而致能CMOS積體電路)。示例實施例中實質上單晶基板305之結晶方位為(100)、(111)、或(110)。然而，其他結晶方位亦可。例如，基板工作表面可朝向[110]誤切或偏切2-10°，以促進異質磊晶子鰭材料110之晶核生成。其他基板實施例亦可，且範例包括碳化矽(SiC)、絕緣體上矽(SOI)基板、或矽鍺(SiGe)。
如圖3B中進一步描繪，電場介電材料315沉積於矽鰭部306上，並以鰭部306之頂表面平面化。介電材料315可為已知適合做為場隔離或淺凹槽隔離(STI)材料之任何介電材料，諸如，但不限於，二氧化矽。如圖3C中進一步描繪，矽鰭部306相對於介電材料315而選 擇性蝕刻，形成暴露一部分基板305之凹槽390。在若干實施例中，基板305之暴露部分被蝕刻凹入。在描繪之範例中，具正傾斜側壁之凹入被蝕刻進入基板305，其進一步提昇後續生長之結晶子鰭材料中，結晶缺陷(例如錯位)之捕獲。在若干實施例中，其中矽基板305為(100)矽，採用結晶溼式蝕刻以移除矽鰭部306及/或小平面基板305，暴露蝕刻之凹入內的(111)平面。(111)平面可提供與III-V材料之較佳晶格匹配，改進後續生長之結晶III-V材料的品質，及減少反相邊界引發之缺陷。但，其他小平面幾何亦可。
儘管凹槽390之尺寸可改變，高寬比(z深度：y尺寸)有利地為至少2：1，更有利地為3：1或更多。在若干實施例中，凹槽390具有10及200nm間之最小橫向關鍵尺寸(CD)。然而，凹槽材料z厚度及CD可視需要維持選擇用於所欲電晶體電流攜帶寬度等之預定鰭部高度的可工作高寬比。
返回圖2，方法201持續在作業220，其中實質上單晶III-V半導體子鰭從作業210形成之凹槽底部暴露之矽基板表面(或從其上生長之晶種層)(異質)磊晶生長。「實質上」單晶用詞係用以確認可呈現任何數量結晶缺陷，但將傾向於在凹槽邊緣捕獲。在若干實施例中，作業220招致磊晶生長III-V半導體材料之第一厚度，諸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。任何 磊晶生長技術，諸如但不侷限於金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)、或氫化物氣相磊晶(HVPE)，可用於作業220。在示例實施例中，於基板/晶種表面上選擇性磊晶生長III-V材料，而部分回填凹槽390。在作業220，設定饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，而供應一或更多個非兩性雜質。在示例實施例中，提供包含受體雜質(例如C、Zn、Be、或Mg)之一或更多個來源，以原位摻雜III-V磊晶材料p型至所欲雜質濃度。
在作業230，改變饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，以排除供應非兩性雜質，及從凹槽內包含之反摻雜的子鰭區表面生長實質上未摻雜(即未刻意摻雜)III-V材料之第二厚度。基於生長參數現場改變，可以持續方式實施作業220及230。在若干實施例中，作業230招致磊晶生長III-V半導體材料之第一厚度，諸如GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。在示例實施例中，III族來源及V族來源供應未於作業220及230之間調變，使得相同III-V材料生長，其第一厚度為反摻雜，及其第二厚度非刻意摻雜。
方法201在作業240持續，其中改變饋給氣體及可能地其他磊晶程序控制參數(例如溫度、分壓等)，以從凹槽內仍包含之III-V子鰭之未摻雜部表面磊 晶生長作用鰭部材料。基於生長參數現場改變，可以持續方式實施作業230及240。在若干實施例中，作業240招致異質磊晶生長第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。同樣地，多個III-V材料形成異接面鰭部結構或異質鰭部。在若干示例實施例，III-V材料於作業240和230生長，導致傳導帶偏移。在若干實施例中，在作業240生長之III-V材料具有較在作業230生長之III-V材料更窄帶隙(即I型能帶偏移)。例如，其中GaAs、AlAs、AlGaAs、或InP於作業240生長，InGaAs合金(例如In0.53Ga0.47As)於作業250生長。在有利實施例中，實施作業240而未刻意摻雜，以生長具最低可能雜質摻雜之III-V材料。該材料具有有利地高載子(電子)移動率及低洩漏電流(具封鎖來自子鰭III-V材料之CBO的電荷載子)。鰭部III-V半導體材料可生長至寬範圍厚度，因為可採用材料以提供鰭部體積，其中作用裝置區為常駐。鰭部III-V半導體材料之厚度可限制至若干預定目標，以抵達所欲最後異質鰭部高度。在若干示例實施例中，第三子鰭III-V半導體材料生長至不大於60nm之厚度，有利地為50nm或更小。
圖3D進一步描繪磊晶鰭部生長作業220-240後之示例結構。如同所示，III-V異質鰭部391包括反摻雜的III-V子鰭基部308，其可為反摻雜或未靠近、鄰近、或接近基板305。異質鰭部391進一步包括遠離矽基 板305之實質上未摻雜III-V子鰭部310，其靠近、鄰近、或接近鰭部320。子鰭基部308如上述做為矽擴散障壁，維持子鰭部310及鰭部320內之較低矽污染程度。
返回圖2，方法201持續，於作業260，其中使用任何已知技術而以周圍電場介質材料平面化III-V鰭部材料。電場介質材料接著凹入至所欲程度而暴露III-V鰭部材料之側壁。在圖3E所描繪之示例實施例中，蝕刻凹入介電材料315以暴露更多或較少異質鰭部391。在描繪實施例中，介電材料315充分凹入以暴露至少大部分鰭部材料(鰭部320)，更有利地實質上全部鰭部材料(鰭部320)。在進一步實施例中，未暴露子鰭材料(子鰭部310)。在示例實施例中，III-V異質鰭部391具有最大20-80nm之最大側壁z高度H3。如進一步描繪，包括反摻雜的子鰭基部308及實質上未摻雜子鰭部310的子鰭，從與基板305之介面延伸最大z高度(子鰭高度H2)。在若干示例實施例中，異質鰭部391之橫向CD介於10-50nm之間，子鰭高度H2介於200及250nm之間。在若干進一步實施例中，反摻雜的子鰭基部308具有z厚度H1，其不大於子鰭高度H2之25%。在示例實施例中，其中子鰭高度H2介於200及250nm之間，反摻雜的子鰭基部308具有20-50nm之最大z厚度H1。
返回圖2，基於從每一異質鰭部製造FET，方法201持續。可採用任何已知finFET程序，包括閘極優先及閘極最後技術。對示例閘極最後實施例而言，於作業 270實施犧牲閘極形成及置換程序。通常，閘極堆疊心軸係形成於暴露III-V鰭部之通道區上。可採用任何已知犧牲閘極結構及製造技術。例如，犧牲閘極材料可使用任何傳統技術而形成於III-V鰭部材料上。犧牲閘極材料可形成於鰭部材料之至少二側壁上，並著陸於鄰近電場介質材料上。亦可使用任何傳統技術形成閘極間隔體介電。
藉由沉積任何適當組成之重摻雜半導體，可形成源極/汲極區。在若干實施例中，採用磊晶程序以形成單晶源極/汲極區。層間介電(ILD)可沉積於源極/汲極區上，並以閘極心軸平面化。接著相對於周圍介電材料而選擇性移除閘極心軸，暴露鰭部材料。閘極堆疊接著形成於III-V鰭部材料之至少二側壁上。
接著以後端金屬化完成方法201，包括源極/汲極接點金屬互連複數NMOS III-V finFET進入IC，例如CMOS IC進一步包括PMOS電晶體。在若干實施例中，PMOS電晶體(例如finFET)為矽通道裝置，並無與相關聯基板矽摻雜之相等顧慮。在若干替代實施例中，由於子鰭之基板矽摻雜將傾向於摻雜子鰭n型，PMOS電晶體(例如finFET)各包括p型源極/汲極區間之III-V半導體通道，並配置於實質上無不含矽雜質之III-V半導體材料之子鰭上，傾向於改進電氣隔離。
圖4A依據若干實施例，描繪經由III-V finFET 401之通道區及源極/汲極區之長度，沿圖3E中所描繪之A-A’線之截面圖。圖4B依據若干實施例，描繪 經由III-V finFET 401之通道區及閘電極之寬度，沿圖3E中所描繪之B-B'線之截面圖。電晶體401包括單晶III-V異質鰭部391，具有第一尺寸(例如x)之最小橫向CD，及第二尺寸(例如y)之較長橫向CD。包括通道區之作用裝置區係配置於鰭部材料(鰭部320)內。
電晶體401包括通道區，由包括閘極介電472及閘電極473之閘極堆疊470覆蓋。通道區係經由覆蓋閘電極473而施加之場效而予調變。雖然可利用任何已知閘極堆疊材料，在一示例實施例中，閘極介電472為高k材料具9或更多之單體相對介電常數(例如Al2O3、HfO2等)。閘電極473可包括具適於鰭部材料(鰭部320)之III-V合金之功函數的任何金屬。通道區進一步配置於一對重摻雜III-V半導體源極/汲極440之間。III-V半導體源極/汲極可為與通道不同之合金，並摻雜至例如至少1e19施體雜質原子/cm3。摻雜之源極/汲極材料(源極/汲極440)可為適於鰭部材料(鰭部320)之歐姆接點的任何材料，諸如但不侷限於InAs。在若干實施例中，源極/汲極材料(源極/汲極440)為單晶。金屬源極/汲極接點450與摻雜之源極/汲極材料(源極/汲極440)接觸，並藉由層間介電480及/或閘極介電472之橫向間隔體而與閘極堆疊470電氣隔離。
電晶體401包括配置於鰭部320及矽基板305間之一或更多III-V半導體材料之子鰭。在與製造電晶體401相關聯之各式熱程序後(包括後端互連金屬化)，鄰近或接近基板305之子鰭基部308包含較子鰭部310更大 非矽雜質濃度。非矽雜質包括非兩性雜質，且在示例實施例中，包括一或更多個受體雜質種類，諸如C、Zn、Be、或Mg之一或更多個。基於子鰭基部308包含矽擴散障壁，子鰭基部308中矽雜質濃度亦大於子鰭部310(及鰭部320)中。如圖4B中進一步描繪，矽原子495從基板305熱擴散，並進入子鰭基部308之III-V材料。子鰭基部308內矽原子之擴散性減少，成為子鰭基部308內下降矽濃度及增加非矽雜質濃度之函數。
在若干實施例中，在IC製造後，具子鰭基部308之非矽(受體)雜質之濃度超越1e18原子/cm3，有利地處於中e18原子/cm3(例如3e18-7e18原子/cm3)，更有利地為至少5e18原子/cm3。在進一步實施例中，子鰭部310內之非矽雜質濃度低於1e18原子/cm3，至少在鰭部320之介面有利地為低1e17原子/cm3(雖然在子鰭部310鄰近子鰭基部308之區域內，受體濃度可為5-8e17原子/cm3)。在進一步實施例中，子鰭基部308在與基板305之介面具有矽雜質濃度(例如至少1e19原子/cm3)，為較鰭部材料(鰭部320)之介面之子鰭部310內之矽雜質濃度(例如不大於1e18原子/cm3)高至少一個數量級。對該些示例實施例而言，鰭部材料(鰭部320)內之矽或非矽雜質濃度為低1e18原子/cm3。依據技術，鰭部320內之矽及/或非矽雜質濃度為無法探測(即低於技術之檢測極限)。例如，原子探針技術(APT)無法檢測鰭部320中之矽，同時二次離子質譜儀(SIMS)於若干e17原子/cm3濃度或更低，可檢測矽。
如上述，子鰭磊晶堆疊中摻雜物擴散障壁層之存在有益於許多裝置結構，超越示例實施例之上下文中所描述之finFET架構。例如，儘管子鰭於環繞式閘極(奈米線)電晶體中可至少部分犧牲，在處理從基板釋放鰭部之上游期間，控制矽熱擴散進入奈米線通道仍是重要的。因此，如上述反摻雜的擴散障壁可實質上併入子鰭，但接著於後續處理期間至少部分移除。
圖5依據本發明之實施例，描繪行動運算平台及資料伺服器機器，採用包括具反摻雜的擴散障壁之III-V電晶體之SoC。伺服器機器506可為任何市售伺服器例如包括任何數量之高性能運算平台，其置於線架內並以網路連接在一起，用於電子資料處理，在示例實施例中包括封裝單片SoC 550。行動運算平台505可為任何可攜式裝置，係組配用於電子資料顯示、電子資料處理、電子資料傳輸等。例如，行動運算平台505可為平板電腦、智慧手機、膝上型電腦等任一項，並可包括顯示幕(例如電容式、電感式、電阻式、或光學觸控螢幕)、晶片型或封裝型集成系統510、及電池515。
不論係置於放大圖520中所描繪之集成系統510內，或做為伺服器機器506內之獨立封裝晶片，封裝單片SoC 550包括記憶體區塊(例如RAM)；處理器區塊(例如微處理器、多核心微處理器、圖形處理器等)，包括具反摻雜的子鰭擴散障壁之至少一III-V通道finFET，如文中其他地方所描述。單片SoC 550可進一步 耦接至線路板、基板、或轉接板560，連同下列一或更多項：電力管理積體電路(PMIC)530；RF(無線)積體電路(RFIC)525，其包括寬頻RF(無線)發送器及/或接收器(TX/RX)(例如包括數位基帶，且類比前端模組進一步包含傳輸路徑上之功率放大器，及接收路徑上之低雜訊放大器)；及控制器535。
功能上，PMIC 530可實施電池電力調節、DC至DC轉換等，並具有耦接至電池515之輸入，及具有提供電流供應至其他功能膜組織輸出。如示例實施例中進一步描繪，RFIC 525具有耦接至天線(未顯示)之輸出，以實施任何若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及指定用於3G、4G、5G及更先進之任何其他無線協定。在替代實施中，每一該些廣泛模組可整合至個別IC上或整合於單片SoC 550中。
圖6為依據本發明之實施例之電子運算裝置的功能方塊圖。運算裝置600可於例如平台505或伺服器機器506內發現。依據本發明之實施例，裝置600進一步包括主機板602，容納若干組件諸如但不侷限於處理器604(例如應用處理器)，其可進一步結合至少一III-V半導體通道finFET，包括子鰭異接面擴散障壁。處理器604 可實體及/或電耦接至主機板602。在若干範例中，處理器604包括封裝於處理器604內之積體電路晶粒。通常，「處理器」或「微處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，而將電子資料轉換為可進一步儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或部分裝置。
在各式範例中，一或更多個通訊晶片606亦可實體及/或電耦接至主機板602。在進一步實施中，通訊晶片606可為處理器604之一部分。依據其應用，運算裝置600可包括其他組件，可或不可實體及電耦接至主機板602。該些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位影音光碟(DVD)等)。
通訊晶片606可致能無線通訊，用於將資料轉移至及自運算裝置600。「無線」用詞及其衍生字可用以描述電路、裝置、系統、方法、技術、通訊通道等，可經由使用調變電磁輻射而將資料傳遞通過非固態媒體。此用詞並非暗示相關裝置不包含任何線路，儘管在若干實施例中可能不包含任何線路。通訊晶片606可實施任何若干 無線標準或協定，包括但不侷限於文中其他地方所描述者。如所討論，運算裝置600可包括複數通訊晶片606。例如，第一通訊晶片可專用於短距離無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
雖然已參照各式實施描述文中提出之某些特徵，此描述不希望以限制之意義解譯。因此，對熟悉本技藝之人士顯而易見的是，文中所描述之實施以及本揭露相關之其他實施的各式修改，視為在本揭露之精神及範圍內。
將認同的是本發明不侷限於所描述之實施例，但可以修改及替代實現而未偏離申請項之範圍。例如，以上實施例可包括以下進一步提供之部件的特定組合。
在一或更多個第一實施例中，電晶體包含作用區，配置於第一III-V半導體材料之鰭部內；以及子鰭，包含一或更多個第二III-V半導體材料，具有與第一III-V半導體材料不同III-V合金組成，配置於鰭部及矽基板之間，其中，配置於基板及子鰭之第二部間之子鰭之第一部包含較第二部更高之非矽雜質濃度。
在第一實施例之促進中，子鰭之第一部包含較第二部高至少一個數量級之矽雜質濃度。
在第一實施例之促進中，作用區包含配置於 一對摻雜半導體源極/汲極區間之III-V半導體材料之通道區。電晶體進一步包含閘電極，配置於通道區上；以及一對源極/汲極接點，耦接至源極/汲極區對。
在上方第一實施例之促進中，源極/汲極對為n型導電性，非矽雜質包含受體雜質。
在上方第一實施例之促進中，受體雜質包含C、Zn、Be、或Mg之至少一者。
在第一實施例之促進中，子鰭之第一部內之非矽雜質濃度高於1e18原子/cm3。子鰭之第二部內之非矽雜質濃度低於1e18原子/cm3。
在上方第一實施例之促進中，鰭部內之矽或非矽雜質之濃度低於1e18原子/cm3。
在上方第一實施例之促進中，子鰭之第一部內之非矽雜質之濃度為至少5e18原子/cm3。
在第一實施例之促進中，子鰭從與基板之介面延伸一高度；以及子鰭之第一部從介面延伸至不大於子鰭高度之25%。
在上方第一實施例之促進中，子鰭從與基板之介面延伸至200-250nm高度。子鰭之第一部從介面延伸至最大20-50nm。
在上方第一實施例之促進中，鰭部結構進一步包含第一III-V半導體材料；以及子鰭結構之基部及第二部進一步包含第二III-V半導體材料。
在上方第一實施例之促進中，第一III-V半導 體包含第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP；以及子鰭之第一部及第二部之至少一者包含第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。
在一或更多個第二實施例中，包括積體電路之裝置包含複數n型鰭式場效電晶體(finFET)，各包括III-V半導體鰭部之通道區，配置於一對摻雜半導體源極/汲極區之間；子鰭，包含一或更多個III-V半導體材料，配置於鰭部及矽基板之間。子鰭之第一部配置於基板及子鰭之第二部之間，包含較第二部更高之非矽雜質濃度。finFET進一步包括閘電極，配置於通道區上；以及一對源極/汲極接點，耦接至對源極/汲極區。裝置進一步包括複數p型finFET，電耦接至複數n型finFET。
在第二實施例之促進中，複數p型finFET各包括包含IV族半導體材料之作用區。
在第二實施例之促進中，複數p型finFET各包括包含第三III-V半導體材料之作用區，配置於實質上無非矽雜質之III-V半導體材料之子鰭上。
在一或更多個第三實施例中，形成電晶體之方法包含於基板之晶種表面上，磊晶生長第一III-V半導體材料之第一厚度，同時供應非矽雜質以原位摻雜第一厚度；於第一厚度上，磊晶生長第一III-V半導體材料之第二厚度，未供應非矽雜質；於第一III-V半導體材料上， 磊晶生長第二III-V半導體材料；以及於第二III-V半導體材料中，形成電晶體之作用區。
在第三實施例之促進中，方法進一步包含於電場介質材料中形成凹槽，凹槽暴露基板之結晶表面。磊晶生長材料之第一厚度進一步包含於凹槽內生長第一III-V半導體材料，並原位摻雜材料之第一厚度至至少5e18非矽雜質原子/cm3之濃度。磊晶生長材料之第二厚度進一步包含於凹槽內生長第一III-V半導體材料，並原位摻雜材料之第二厚度至不大於1e18非矽雜質原子/cm3之濃度。
在上方第三實施例之促進中，磊晶生長材料之第一厚度進一步包含以包含C、Zn、Be、或Mg之至少一者之來源，原位摻雜材料之第一厚度。
在第三實施例之促進中，磊晶生長材料之第一厚度及第二厚度進一步包含生長第一厚度至不大於第一厚度及第二厚度總和之25%。
在第三實施例之促進中，磊晶生長材料之第一厚度及第二厚度之至少一者進一步包含生長第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP；以及磊晶生長第二III-V材料包含異質磊晶生長第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。
在第三實施例之促進中，電晶體為鰭式場效 電晶體(finFET)，且形成電晶體進一步包含以III-V半導體材料之表面平面化電場介質材料；凹入電場介質材料，以暴露具有不大於1e18非矽雜質原子/cm3之III-V半導體材料之側壁；於III-V半導體材料之通道區上形成閘極堆疊；以及形成一對源極/汲極區，電耦接至通道區之相對端。
然而，以上實施例不侷限於此方面，且在各式實施中，以上實施例可包括僅採用該等部件之子集、採用不同級之該等部件、採用該等部件之不同組合、及/或採用清晰表列之部件以外之其餘部件。因此，本發明之範圍應參照申請項連同其相同論述之完整範圍而予判斷。
305:基板
308:子鰭基部
310:子鰭部
315:電場介電材料
320:鰭部
391:III-V異質鰭部
H1:z厚度
H2:子鰭高度
H3:側壁z高度

Claims (21)

  1. 一種電晶體，包含：作用區，配置於第一III-V半導體材料之鰭部內；以及子鰭，包含一或更多個第二III-V半導體材料，具有與該第一III-V半導體材料不同III-V合金組成，配置於該鰭部及矽基板之間，其中，配置於該基板及該子鰭之第二部間之該子鰭之第一部包含較該第二部更高之非矽雜質濃度，其中：該非矽雜質包含受體雜質。
  2. 如申請專利範圍第1項之電晶體，其中，該子鰭之該第一部包含較該第二部高至少一個數量級之矽雜質濃度。
  3. 如申請專利範圍第1項之電晶體，其中，該作用區包含配置於一對摻雜半導體源極/汲極區間之III-V半導體材料之通道區；並進一步包含：閘電極，配置於該通道區上；以及一對源極/汲極接點，耦接至該對源極/汲極區。
  4. 如申請專利範圍第3項之電晶體，其中：該對源極/汲極為n型導電性。
  5. 如申請專利範圍第4項之電晶體，其中，該受體雜質包含C、Zn、Be、或Mg之至少一者。
  6. 如申請專利範圍第1項之電晶體，其中：該子鰭之該第一部內之該非矽雜質濃度高於1e18原子/cm3；以及該子鰭之該第二部內之該非矽雜質濃度低於1e18原子/cm3。
  7. 如申請專利範圍第1項之電晶體，其中：該鰭部內之矽或非矽雜質之該濃度低於1e18原子/cm3。
  8. 如申請專利範圍第7項之電晶體，其中：該子鰭之該第一部內之該非矽雜質之該濃度為至少5e18原子/cm3。
  9. 如申請專利範圍第1項之電晶體，其中：該子鰭從與該基板之介面延伸一高度；以及該子鰭之該第一部從該介面延伸至不大於該子鰭高度之25%。
  10. 如申請專利範圍第9項之電晶體，其中：該子鰭從與該基板之該介面延伸至200-250nm高度；以及該子鰭之該第一部從該介面延伸至最大20-50nm。
  11. 如申請專利範圍第1項之電晶體，其中：該鰭部結構進一步包含第一III-V半導體材料；以及該子鰭結構之該基部及該第二部進一步包含第二III-V半導體材料。
  12. 如申請專利範圍第11項之電晶體，其中： 該第一III-V半導體包含第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP；以及該子鰭之該第一部及該第二部之至少一者包含第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。
  13. 一種包括積體電路之裝置，包含：複數n型鰭式場效電晶體(finFET)，各包括：III-V半導體鰭部之通道區，配置於一對摻雜半導體源極/汲極區之間；子鰭，包含一或更多個III-V半導體材料，配置於該鰭部及矽基板之間，其中，該子鰭之第一部配置於該基板及該子鰭之第二部之間，包含較該第二部更高之非矽雜質濃度；閘電極，配置於該通道區上；以及一對源極/汲極接點，耦接至該對源極/汲極區；以及複數p型finFET，電耦接至該複數n型finFET。
  14. 如申請專利範圍第13項之裝置，其中，該複數p型finFET各包括包含IV族半導體材料之作用區。
  15. 如申請專利範圍第13項之裝置，其中，該複數p型finFET各包括包含第三III-V半導體材料之作用區，配置於實質上無該非矽雜質之III-V半導體材料之子鰭上。
  16. 一種形成電晶體之方法，該方法包含： 接收矽基板；於該基板之晶種表面上，磊晶生長第一III-V半導體材料之第一厚度，同時供應非矽雜質以原位摻雜該第一厚度；於該第一厚度上，磊晶生長III-V半導體材料之第二厚度，未供應該非矽雜質；於該第一III-V半導體材料上，磊晶生長第二III-V半導體材料；以及於該第二III-V半導體材料中，形成該電晶體之作用區。
  17. 如申請專利範圍第16項之方法，進一步包含：於電場介質材料中形成凹槽，該凹槽暴露該基板之結晶表面；且其中：磊晶生長材料之該第一厚度進一步包含於該凹槽內生長該第一III-V半導體材料，並原位摻雜材料之該第一厚度至至少5e18非矽雜質原子/cm3之濃度；以及磊晶生長材料之該第二厚度進一步包含於該凹槽內生長該第一III-V半導體材料，並原位摻雜材料之該第二厚度至不大於1e18非矽雜質原子/cm3之濃度。
  18. 如申請專利範圍第17項之方法，其中，磊晶生長材料之該第一厚度進一步包含以包含C、Zn、Be、或Mg之至少一者之來源，原位摻雜該第一厚度。
  19. 如申請專利範圍第17項之方法，其中，磊晶生長材料之該第一厚度及該第二厚度進一步包含生長該第一 厚度至不大於該第一厚度及該第二厚度總和之25%。
  20. 如申請專利範圍第16項之方法，其中：磊晶生長材料之該第一厚度及該第二厚度之至少一者進一步包含生長第一個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP；以及磊晶生長該第二III-V材料包含異質磊晶生長第二個GaAs、GaAsSb、AlAsSb、InAs、InGaAs、InAlAs、InAlGaAs、AlGaAs、InP、GaP、AlAs、或InGaP。
  21. 如申請專利範圍第16項之方法，其中，電晶體為鰭式場效電晶體(finFET)，且形成該電晶體進一步包含：以III-V半導體材料之表面平面化該電場介質材料；凹入該電場介質材料，以暴露具有不大於1e18非矽雜質原子/cm3之該III-V半導體材料之側壁；於III-V半導體材料之通道區上形成閘極堆疊；以及形成一對源極/汲極區，電耦接至該通道區之相對端。
TW105126110A 2015-09-25 2016-08-16 具反摻雜的摻雜物擴散障壁的高電子移動率電晶體 TWI721004B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2015/052299 WO2017052608A1 (en) 2015-09-25 2015-09-25 High-electron-mobility transistors with counter-doped dopant diffusion barrier
WOPCT/US15/52299 2015-09-25

Publications (2)

Publication Number Publication Date
TW201724508A TW201724508A (zh) 2017-07-01
TWI721004B true TWI721004B (zh) 2021-03-11

Family

ID=58386952

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105126110A TWI721004B (zh) 2015-09-25 2016-08-16 具反摻雜的摻雜物擴散障壁的高電子移動率電晶體

Country Status (4)

Country Link
US (1) US10388764B2 (zh)
CN (1) CN108028272B (zh)
TW (1) TWI721004B (zh)
WO (1) WO2017052608A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016209284A1 (en) 2015-06-26 2016-12-29 Intel Corporation High-mobility semiconductor source/drain spacer
CN108028281B (zh) 2015-09-25 2022-04-15 英特尔公司 具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管
WO2017052609A1 (en) 2015-09-25 2017-03-30 Intel Corporation High-electron-mobility transistors with heterojunction dopant diffusion barrier
US10388764B2 (en) * 2015-09-25 2019-08-20 Intel Corporation High-electron-mobility transistors with counter-doped dopant diffusion barrier
WO2017052619A1 (en) 2015-09-25 2017-03-30 Intel Corporation High mobility field effect transistors with a retrograded semiconductor source/drain
US9941363B2 (en) * 2015-12-18 2018-04-10 International Business Machines Corporation III-V transistor device with self-aligned doped bottom barrier
WO2017218015A1 (en) 2016-06-17 2017-12-21 Intel Corporation High-mobility field effect transistors with wide bandgap fin cladding
CN108364997A (zh) * 2017-12-27 2018-08-03 海迪科（南通）光电科技有限公司 一种GaN基HEMT器件外延结构
US11171243B2 (en) * 2019-06-27 2021-11-09 Intel Corporation Transistor structures with a metal oxide contact buffer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201517274A (zh) * 2013-09-25 2015-05-01 Intel Corp 用於鰭狀場效電晶體架構的有固態擴散源的隔離井摻雜
TW201526121A (zh) * 2013-09-26 2015-07-01 Intel Corp 用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置
US20150255548A1 (en) * 2013-03-13 2015-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Forming Semiconductor Devices and FinFETs
US20150255456A1 (en) * 2014-03-04 2015-09-10 Globalfoundries Inc. Replacement fin insolation in a semiconductor device

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US6784486B2 (en) 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
TWI222750B (en) 2003-04-25 2004-10-21 Univ Nat Cheng Kung Voltage adjustable multi-stage extrinsic transconductance amplification HEMT
JP4439358B2 (ja) 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070235763A1 (en) 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US8329564B2 (en) 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
DE102008035816B4 (de) 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US20100148153A1 (en) 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7759142B1 (en) 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8373238B2 (en) 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8338256B2 (en) 2010-07-08 2012-12-25 International Business Machines Corporation Multi-gate transistor having sidewall contacts
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
US20120139047A1 (en) 2010-11-29 2012-06-07 Jun Luo Semiconductor device and method of manufacturing the same
US8828824B2 (en) 2011-03-29 2014-09-09 International Business Machines Corporation III-V field effect transistory (FET) and III-V semiconductor on insulator (IIIVOI) FET, integrated circuit (IC) chip and method of manufacture
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
CN103137686B (zh) 2011-11-24 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8836016B2 (en) * 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785909B2 (en) 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8969932B2 (en) * 2012-12-12 2015-03-03 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
US8896101B2 (en) 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9412871B2 (en) 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9666684B2 (en) 2013-07-18 2017-05-30 Globalfoundries Inc. III-V semiconductor device having self-aligned contacts
US9178045B2 (en) 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9583590B2 (en) 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
EP3050111A4 (en) 2013-09-27 2017-06-07 Intel Corporation Improved cladding layer epitaxy via template engineering for heterogeneous integration on silicon
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
US9837537B2 (en) 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9123569B1 (en) 2014-03-06 2015-09-01 International Business Machines Corporation Complementary metal-oxide-semiconductor structure with III-V and silicon germanium transistors on insulator
US9082698B1 (en) * 2014-03-07 2015-07-14 Globalfoundries Inc. Methods to improve FinFet semiconductor device behavior using co-implantation under the channel region
US9355920B2 (en) 2014-03-10 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor devices and FinFET devices, and FinFET devices
KR102178831B1 (ko) 2014-03-13 2020-11-13 삼성전자 주식회사 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9520498B2 (en) * 2014-03-17 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure and method for fabricating the same
US9263555B2 (en) 2014-07-03 2016-02-16 Globalfoundries Inc. Methods of forming a channel region for a semiconductor device by performing a triple cladding process
US10276596B2 (en) 2014-08-06 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Selective polysilicon doping for gate induced drain leakage improvement
US9653580B2 (en) 2015-06-08 2017-05-16 International Business Machines Corporation Semiconductor device including strained finFET
WO2016209284A1 (en) 2015-06-26 2016-12-29 Intel Corporation High-mobility semiconductor source/drain spacer
US9577042B1 (en) 2015-08-13 2017-02-21 Globalfoundries Inc. Semiconductor structure with multilayer III-V heterostructures
US10388764B2 (en) * 2015-09-25 2019-08-20 Intel Corporation High-electron-mobility transistors with counter-doped dopant diffusion barrier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150255548A1 (en) * 2013-03-13 2015-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Forming Semiconductor Devices and FinFETs
TW201517274A (zh) * 2013-09-25 2015-05-01 Intel Corp 用於鰭狀場效電晶體架構的有固態擴散源的隔離井摻雜
TW201526121A (zh) * 2013-09-26 2015-07-01 Intel Corp 用於系統單晶片（ＳｏＣ）應用的垂直非平面半導體裝置
US20150255456A1 (en) * 2014-03-04 2015-09-10 Globalfoundries Inc. Replacement fin insolation in a semiconductor device

Also Published As

Publication number Publication date
CN108028272A (zh) 2018-05-11
CN108028272B (zh) 2022-09-27
US20180254332A1 (en) 2018-09-06
TW201724508A (zh) 2017-07-01
US10388764B2 (en) 2019-08-20
WO2017052608A1 (en) 2017-03-30

Similar Documents

Publication Publication Date Title
TWI721004B (zh) 具反摻雜的摻雜物擴散障壁的高電子移動率電晶體
TWI713119B (zh) 具異接面摻雜物擴散障壁的高電子移動率電晶體及包括積體電路之裝置
TWI706470B (zh) 具有帶偏移半導體源極／汲極間隔件的高遷移率場效電晶體
US10431690B2 (en) High electron mobility transistors with localized sub-fin isolation
TWI692107B (zh) 具有逆行半導體源/汲極之高遷移率的場效電晶體
US10734511B2 (en) High mobility asymmetric field effect transistors with a band-offset semiconductor drain spacer
US20200287024A1 (en) Transistors with high density channel semiconductor over dielectric material
TWI706567B (zh) 低損害自對準兩性鰭式場效電晶體尖端摻雜
US10957769B2 (en) High-mobility field effect transistors with wide bandgap fin cladding
US10546858B2 (en) Low damage self-aligned amphoteric FINFET tip doping
TW201719900A (zh) 磷化鋁銦子鰭鍺通道電晶體
US11996447B2 (en) Field effect transistors with gate electrode self-aligned to semiconductor fin
KR20170095833A (ko) 확산 허용 iii-v족 반도체 헤테로구조물 및 이를 포함하는 디바이스