KR20170095833A - 확산 허용 iii-v족 반도체 헤테로구조물 및 이를 포함하는 디바이스 - Google Patents

확산 허용 iii-v족 반도체 헤테로구조물 및 이를 포함하는 디바이스 Download PDF

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매튜 브이. 메츠
윌리 라흐마디
길버트 듀이
찬드라 에스. 모하파트라
아난드 에스. 머시
잭 티. 카발리에로스
타히르 가니
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Abstract

제1 III-V족 화합물 반도체를 포함하는 서브핀과 제2 III-V족 화합물 반도체를 포함하는 채널을 포함하는 반도체 디바이스들이 기술된다. 일부 실시예들에서, 반도체 디바이스들은 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 포함하는 기판을 포함하고, 여기서 제1 III-V족 화합물 반도체는 기판 상에서 트렌치 내에 퇴적되고, 제2 III-V족 화합물 반도체는 제1 III-V족 화합물 반도체 상에 에피택셜적으로 성장된다. 일부 실시예들에서, 제1 III-V족 화합물 반도체와 제2 III-V족 화합물 반도체 사이의 전도대 오프셋은 약 0.3 전자 볼트 이상이다. 이러한 반도체 디바이스들 및 이러한 반도체 디바이스들을 포함하는 컴퓨팅 디바이스들을 제조하는 방법들이 또한 기술된다.

Description

확산 허용 III-V족 반도체 헤테로구조물 및 이를 포함하는 디바이스{DIFFUSION TOLERANT III-V SEMICONDUCTOR HETEROSTRUCTURES AND DEVICES INCLUDING THE SAME}
본 개시내용은 확산 허용 III-V족 반도체 헤테로구조물들 및 이를 포함하는 디바이스들에 관한 것이다. 이러한 헤테로구조물들 및 이러한 디바이스들을 제조하는 방법들도 기술된다.
트랜지스터들 및 다른 반도체 디바이스들이 다수의 서브트랙티브(subtractive) 및 애디티브(additive) 공정들을 통해 제조될 수 있다. 게르마늄 및 III-V족 재료들과 같은, 실리콘 이외의 반도체 재료로 디바이스 층들을 형성하는 것에 의해, 트랜지스터들에 대한 채널 이동도(channel mobility)와 같은, 특정 이점들이 달성될 수 있다. 실리콘과 같은 결정질 재료가 출발 재료로서 역할하는 경우, 기판 상에 비실리콘 재료들을 포함하는 트랜지스터 채널을 애디티브적으로 형성하기 위해 에피택셜 성장 기법들(예컨대, 헤테로-에피택시)이 이용될 수 있다. 이러한 공정들은, 기판과 그 위에 에피택셜적으로 성장된 층들의 격자 상수들 및/또는 열적 특성들 간의 부정합 - 이들로 제한되지 않음 - 을 비롯한, 다수의 이유들로 인해 어려울 수 있다.
실리콘 기반 전계 효과 트랜지스터(FET) 디바이스들의 제조업체들은 이제 비평면 트랜지스터들을 이용하는 디바이스들을 상업화하였다. 이러한 디바이스들은, 기판으로부터 돌출하고 서브핀 영역(예컨대, 그의 적어도 일부분이 트렌치 유전체의 표면 아래에 있음)과 위에 있는 채널을 포함하는, 실리콘 핀(silicon fin)을 포함할 수 있다. 이러한 디바이스들은 또한 채널의 2개의, 3개의, 또는 심지어 모든 측면들을 에워싸고 있는 하나 이상의 게이트 전극들(이후부터 "게이트" 또는 "게이트들"이라고 함)을 포함할 수 있다(예컨대, 듀얼-게이트(dual-gate), 삼중 게이트(tri-gate), 나노와이어 트랜지스터들 등). 게이트의 양측에, 소스 및 드레인 영역들이 채널에 형성되거나, 채널에 결합되도록 하는 방식으로 성장된다. 어쨋든, 이 비평면 트랜지스터 설계들은, 평면 트랜지스터들에 비해, 상당히 개선된 채널 제어는 물론, 개선된 전기적 성능(예컨대, 개선된 단채널 효과들, 감소된 소스-드레인간 저항 등)을 종종 나타낸다.
이상의 내용을 염두에 두고서, 비평면 단일 또는 다중 게이트 트랜지스터들의 성능이 상이한 밴드 갭들을 갖는 적어도 2개의 재료들을 포함하는 에피택셜적으로 성장된 헤테로구조물들의 구현에 의해 개선될 수 있고, 여기서 재료들 중 하나는 P-형 반도체이고, 다른 것은 N-형 반도체이다. 이러한 디바이스들이 잠재력을 보여주었지만, 그 디바이스들은 그들의 유용성을 제한할 수 있는 하나 이상의 단점들을 겪을 수 있다. 예를 들어, 비평면 트랜지스터와 같은 비평면 디바이스의 서브핀 및 채널 영역들을 형성하기 위해 헤테로구조물이 사용되는 경우에, 채널 영역으로부터 아래에 있는 서브핀 영역으로의 도펀트들의 확산은 헤테로구조물의 N-P 접합을 이동시킬 수 있다. 이 결과, 채널 영역으로부터 서브핀 영역 내로의 캐리어들의 누설(즉, 서브핀 누설)이 생길 수 있고, 이는 게이트가 비평면 트랜지스터를 턴오프시키는 능력을 저해할 수 있다.
이하의 발명을 실시하기 위한 구체적인 내용이 진행됨에 따라 그리고 유사한 도면 부호들이 유사한 부분들을 나타내고 있는 도면들을 참조하면, 청구된 발명 요지의 실시예들의 특징들 및 장점들이 명백하게 될 것이다.
도 1은 본 개시내용에 따른, 확산 허용 III-V족 반도체 헤테로구조물의 일 예의 단면도.
도 2a는 본 개시내용에 따른, 확산 허용 III-V족 반도체 헤테로구조물을 포함하는 비평면 트랜지스터의 일 예의 사시도.
도 2b는 축 A를 따라 절취한, 도 2a의 예시적인 비평면 트랜지스터의 단면도.
도 2c는 축 B를 따라 절취한, 도 2a의 예시적인 비평면 트랜지스터의 단면도.
도 3은 본 개시내용에 따른, 반도체 헤테로구조물을 포함하는 비평면 트랜지스터를 형성하는 방법의 예시적인 동작들의 플로차트.
도 4a 내지 도 4i는 본 개시내용에 따른, 반도체 헤테로구조물을 포함하는 비평면 트랜지스터의 일 예의 형성을 단계별로 나타낸 도면.
도 5는 본 개시내용에 따른, 확산 허용 III-V족 헤테로구조물을 포함하는 하나 이상의 컴포넌트들을 갖는 컴퓨팅 시스템의 일 예를 나타낸 도면.
이하의 발명을 실시하기 위한 구체적인 내용이 예시적인 실시예들을 참조하면서 진행될 것이지만, 그의 많은 대안들, 수정들 및 변형들이 본 기술분야의 통상의 기술자에게는 명백할 것이다.
용어들 "위쪽에", "아래쪽에", "사이에", "상에"는 본원에서 다른 재료 층들 또는 컴포넌트들에 대한 하나의 재료 층 또는 컴포넌트의 상대 위치를 지칭하는 데 사용된다. 예를 들어, 다른 층 상에(예컨대, 위쪽에 또는 위에) 또는 아래쪽에(아래에) 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나, 하나 이상의 중간 층들을 가질 수 있다. 더욱이, 2개의 다른 층들 사이에 배치된 하나의 층은 2개의 다른 층들과 직접 접촉할 수 있거나, 다른 층들 중 하나 이상에 의해, 예컨대, 하나 이상의 중간 층들에 의해 분리될 수 있다. 이와 유사하게, 명확히 달리 언급되지 않는 한, 다른 피처(feature)에 인접해 있는 하나의 피처가 인접 피처와 직접 접촉할 수 있거나, 하나 이상의 중간 피처들에 의해 인접 피처로부터 분리될 수 있다. 이와 달리, 용어들 "바로 위에" 또는 "바로 아래에"는 하나의 재료 층이 다른 재료 층의 상부 표면 또는 하부 표면과, 각각, 직접 접촉해 있다는 것을 나타내기 위해 사용된다. 마찬가지로, 용어 "바로 인접한"은 2개의 피처들이 서로 직접 접촉해 있다는 것을 의미한다.
배경 기술에서 살펴본 바와 같이, 비평면 단일 및 다중 게이트 트랜지스터들과 같은 반도체 디바이스들의 다양한 부분들의 생성에서 사용하기 위해 반도체 헤테로구조물들이 연구되었다. 예를 들어, 본원에서 FINFET들이라고도 지칭되는, 핀 기반 전계 효과 트랜지스터들의 채널의 서브핀 영역 및 채널 영역의 형성에서 사용하기 위해 다양한 반도체 헤테로구조물들이 연구되었다. 이러한 디바이스들에서, 채널은, 예컨대, 채널의 서브핀 영역을 형성하기 위해, 트렌치 내에 퇴적되는 제1 화합물 반도체의 하나 이상의 층들을 포함할 수 있다. 채널은 또한 제2 화합물 반도체의 하나 이상의 층들을 포함할 수 있고, 이어서, 예컨대, 본원에서 채널의 "활성 영역"이라고도 지칭되는, 채널 영역을 형성하기 위해 제1 화합물 반도체의 층(들) 상에 퇴적될 수 있다.
서브핀 영역을 형성하는 제1 화합물 반도체의 층(들)은 한 유형의(예컨대, N 또는 P-형) 반도체일 수 있는 반면, 활성 영역을 형성하는 제2 화합물 반도체의 층(들)은 제1 화합물 반도체와 반대 유형(예컨대, P 또는 N-형)일 수 있다. 즉, 채널 영역을 형성하는 층(들)이 P-형 내인성(intrinsic) 또는 외인성(extrinsic) 반도체인 경우, 서브핀 영역을 형성하는 층(들)은 N-형 내인성 또는 외인성 반도체일 수 있고 그 반대일 수 있다. 이에 따라, N-P 또는 P-N 접합이 채널의 서브핀 영역과 활성 영역 사이에 형성될 수 있다. 활성 영역의 일부분들은 소스와 드레인을 형성하기 위해 p-형(억셉터) 또는 n-형(도너) 도펀트들로 도핑될 수 있고, 게이트 스택이 채널의 적어도 일부 상에 형성될 수 있다. 게이트 스택은 디바이스의 동작을 변조하도록, 즉 디바이스를 턴온 또는 턴오프시키도록 구성되는 게이트 전극을 포함할 수 있다.
이상의 내용을 염두에 두고서, 층들 중 하나 이상이 하나 이상의 도너들 또는 억셉터들로 도핑되는 경우에, 헤테로구조물이 형성될 때(예컨대, 하나 이상의 어닐링 단계들 동안) 그리고/또는 헤테로구조물이 디바이스에서 사용될 때 도펀트(들)의 확산이 일어날 수 있다. 즉, 헤테로구조물의 N-형 층(들) 내의 도펀트들이 인접한(예컨대, 위에 있는 또는 아래에 있는) P-형 층들 내로 확산될 수 있고 그 반대일 수 있다. 확산 속도들 및 다른 인자들에서의 차이들로 인해, 도펀트 확산은 구조물에서의 접합의 위치가 이동되게 하고 그리고/또는 덜 구별되게 할 수 있다. 이것은, 이러한 헤테로구조물들이, 핀 기반 전계 효과 트랜지스터(FINFET)들 - 이들로 제한되지 않음 - 과 같은, 반도체 디바이스들에서 사용될 때, 어려움들을 야기할 수 있다. 실제로, 이러한 헤테로구조물이 FINFET의 채널의 전부 또는 일부를 형성하는 데 사용되는 경우에, 도펀트 확산은 헤테로구조물의 접합이 게이트 아래로 이동되게 할 수 있고, 어쩌면 그 결과 서브핀 누설이 생길 수 있다. 앞서 살펴본 바와 같이, 이것은 트랜지스터를 턴오프시키는 게이트의 능력을 저해할 수 있다.
이상의 내용을 염두에 두고서, 본 개시내용의 일 양태는 헤테로구조물의 적어도 하나의 층이 양쪽성 도펀트로 N 또는 P-형 도핑된 III-V족 헤테로구조물들에 관한 것이다. 본원에서 사용되는 바와 같이, 용어 "양쪽성 도펀트"는 헤테로접합의 하나의 층(예컨대, N-형 층)에서는 도너(n-형)로서 기능하지만 헤테로접합의 다른 재료 층(예컨대, P-형 층)에서는 억셉터(p-형)로서 기능하는 도펀트를 지칭하기 위해 사용된다. 이하의 논의로부터 분명하게 될 것인 바와 같이, 양쪽성 도펀트들의 사용은 도펀트 확산에 기인할 수 있는 이러한 구조물들에서 N-P 접합의 이동을 완화시키거나 심지어 제거할 수 있다. 그 결과, 본원에 기술되는 헤테로구조물들은 유리하게도, 비평면 트랜지스터의 채널 - 이들로 제한되지 않음 - 과 같은, 반도체 디바이스들의 다양한 컴포넌트들을 형성하는 데 사용될 수 있다.
따라서, 본 개시내용에 따른, 반도체 헤테로구조물의 일 예의 단면도를 나타내는 도 1이 참조된다. 도시된 바와 같이, 헤테로구조물(100)은 기판(101), 기판(101) 상에 형성된 제1 화합물 반도체 재료의 층(103), 및 층(103) 상에 형성된 제2 화합물 반도체 재료의 층(105)을 포함한다.
기판(101)은 반도체 헤테로구조물 또는 디바이스의 기판으로서, 그리고 상세하게는 FINFET들 및 다중 게이트 트랜지스터들과 같은 비평면 트랜지스터들에 대한 기판으로서 사용하기에 적당한 임의의 재료로 형성될 수 있다. 기판(101)으로서 사용될 수 있는 적당한 재료들의 비제한적인 예들은 따라서 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe), 실리콘 탄화물(SiC), 사파이어, III-V족 화합물 반도체, SOI(silicon on insulator) 기판, 이들의 조합들 등을 포함한다. 제한 없이, 일부 실시예들에서, 기판(101)이 단결정 실리콘으로 형성되거나 단결정 실리콘을 포함한다.
일부 실시예들에서, 하나 이상의 하부층(underlayer)들(예시되지 않음)은, 예컨대, 기판(101)과 층(103) 사이에 존재하도록, 기판(101) 상에 퇴적될 수 있다. 예를 들어, 하나 이상의 반도체 베이스 층들이 기판(101) 상에 퇴적될 수 있다. 사용될 때, 이러한 베이스 층들은, 본 기술분야에서 이해되는 바와 같이, 수도모픽(pseudomorphic), 메타모픽(metamorphic), 또는 실질적으로 격자 정합된 버퍼 및/또는 천이 층들일 수 있다. 어쨋든, 기판(101)은, 일부 실시예들에서, 층(103)의 재료들의 후속 퇴적을 위한 에피택셜 시딩 표면(epitaxial seeding surface)(예컨대, (100) 배향을 가지는 결정 표면(crystalline surface))을 제공하도록 구성될 수 있다. 물론, 다른 결정 배향(crystalline orientation)들을 갖는 기판들이 또한 사용될 수 있다.
층(103)은 임의의 적당한 반도체 재료, 그리고 상세하게는, FINFET들과 단일 및 다중 게이트 비평면 트랜지스터들 - 이들로 제한되지 않음 - 과 같은, 비평면 반도체 디바이스의 채널의 서브핀 영역을 형성하는 데 사용하기에 적당한 반도체 재료들로 형성될 수 있다. 상세하게는, 층(103)은 하나 이상의 III-V족 화합물 반도체들로 형성될 수 있다. 보다 구체적으로는, 층(103)은 주기율표의 III족으로부터의 적어도 하나의 원소(예컨대, Al, Ga, In 등) 및 주기율표의 V족의 적어도 하나의 원소(예컨대, N, P, As, Sb 등)를 포함하는 반도체 재료의 하나 이상의 층들로 형성될 수 있다. 층(103)은 따라서 주기율표의 III족 및 V족으로부터의 2개, 3개, 또는 심지어 4개의 원소들을 포함하는 2원, 3원, 또는 심지어 4원 III-V족 화합물 반도체로 형성될 수 있다. 층(103)에 사용될 수 있는 적당한 III-V족 화합물 반도체들의 예들은 GaAs, InP, InSb, InAs, GaP, GaN, GaSb, GaAsSb, InAlAs, AlAs, AlP, AlSb, 이들의 합금들 또는 조합들 등을 포함하지만, 이들로 제한되지 않는다. 제한 없이, 일부 실시예들에서, 층(103)은 N 또는 P-형 GaSb, GaAsSb 또는 InAlAs 중 하나 이상을 포함하거나 이들로 형성된다. 이하에서 논의되는 바와 같이, 일부 실시예들에서, 층(103)은 GaSb, GaAsSb, 또는 InAlAs 또는 이들의 조합 - 이들의 전부 또는 일부분은 하나 이상의 양쪽성 도펀트들로 P-형 도핑되었음 - 을 포함한다.
층(103)은 임의의 적당한 공정을 사용하여 기판(101)(또는 그 위에 퇴적된 층) 상에 형성될 수 있다. 예를 들어, 층(103)은, CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), MOCVD(metal organic chemical vapor deposition), 원자 층 퇴적, 이들의 조합들 등과 같은, 애디티브 퇴적 공정을 사용하여 기판(101) 상에 III-V족 반도체의 하나 이상의 층들을 퇴적하는 것에 의해 형성될 수 있다.
층(105)은 임의의 적당한 반도체 재료, 그리고 상세하게는, FINFET들과 단일 및 다중 게이트 비평면 트랜지스터들 - 이들로 제한되지 않음 - 과 같은, 비평면 반도체 디바이스의 채널의 활성 영역을 형성하는 데 사용하기에 적당한 반도체 재료들로 형성될 수 있다. 상세하게는, 층(105)은 하나 이상의 III-V족 화합물 반도체들로 형성될 수 있다. 따라서 층(103)과 같이, 층(105)은 주기율표의 III족으로부터의 적어도 하나의 원소(예컨대, Al, Ga, In 등) 및 주기율표의 V족의 적어도 하나의 원소(예컨대, N, P, As, Sb 등)를 포함하는 반도체 재료의 하나 이상의 층들로 형성될 수 있다. 층(105)은 따라서 주기율표의 III족 및 V족으로부터의 2개, 3개, 또는 심지어 4개의 원소들을 포함하는 2원, 3원, 또는 심지어 4원 III-V족 화합물 반도체로 형성될 수 있다. 제한 없이, 층(105)은, 일부 실시예들에서, 층(103)에 사용된 III-V족 반도체(들)와 상이한 적어도 하나의 III-V족 반도체로 형성된다.
층(105)에 사용될 수 있는 적당한 III-V족 화합물 반도체들의 예들은 InxGa1 -xAs(여기서 x는 In의 몰 분율이고, 예를 들어, 약 0.3 이상, 또는 심지어 약 0.6 이상부터와 같은, 약 0.2 이상부터의 범위에 있을 수 있음), GaAs, InSb, InAs, IN-P, GaP, GaN, GaSb, GaAsSb, InAlAs, 이들의 조합 등을 포함하지만, 이들로 제한되지 않는다. 제한 없이, 일부 실시예들에서, 층(105)은 N 또는 P-형 InxGa1-xAs(예컨대, 여기서 x는 약 0.2 이상, 약 0.3 이상 또는 심지어 약 0.6 이상임), InSb, 또는 InAs 중 하나 이상을 포함하거나 이들로 형성된다. 이하에서 논의되는 바와 같이, 일부 실시예들에서, 층(105)은 InxGa1-xAs, InSb, InAs 또는 이들의 조합 - 이들의 전부 또는 일부분은 하나 이상의 양쪽성 도펀트들로 N-형 도핑되었음 - 을 포함한다.
층(105)은 임의의 적당한 공정을 사용하여 층(103)(또는 그 위에 퇴적된 층) 상에 형성될 수 있다. 예를 들어, 층(105)은, CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), MOCVD(metal organic chemical vapor deposition), 원자 층 퇴적, 이들의 조합들 등과 같은, 애디티브 퇴적 공정을 사용하여 층(103) 상에 III-V족 반도체의 하나 이상의 층들을 퇴적하는 것에 의해 형성될 수 있다.
이상의 논의에 따르면, 일부 실시예들에서, 예컨대, 특정의 원하는 특성들을 달성하기 위해, 층(103) 및 층(105)을 형성하는 데 사용하기 위해 제1 및 제2 III-V족 화합물 반도체들의 조합이 선택될 수 있다. 이것을 염두에 두고서, 일부 실시예들에서, 층(103)은 N 또는 P-형 GaSb, GaAsSb 또는 InAlAs의 하나 이상의 층들로 형성되거나 이들을 포함할 수 있고, 층(105)은 N 또는 P-형 InxGa1-xAs, InSb, 또는 InAs의 하나 이상의 층들로 형성될 수 있다.
층들(103 및 105) 중 하나 또는 둘 다가, 예컨대, 그 안에 포함된 캐리어들 및 정공들의 상대 개수를 조절하기 위해, 양쪽성 도펀트로 도핑될 수 있다. 이 개념은, 층(103)을 도펀트(들)(107)를 포함하는 것으로 그리고 층(105)을 도펀트(들)(109)를 포함하는 것으로 도시하는, 도 1에 예시되어 있다. 이와 관련하여, 도펀트들(107 및 109)은 양쪽성 도펀트들로부터 선택될 수 있다. 즉, 도펀트(107)는 층(103)에서는 N 또는 P-형 도펀트들이지만 층(105)에서는 반대 유형인 도펀트들로부터 선택될 수 있다. 이와 같이, 예를 들어, 도펀트(107)가 층(103)에서 N-형 도펀트(예컨대, 도너)인 경우, 도펀트(107)가 층(105)에서는 P-형 도펀트(억셉터)일 수 있다. 마찬가지로, 도펀트(107)가 층(103)에서 P-형(억셉터) 도펀트인 경우, 도펀트(107)가 층(105)에서는 N-형(도너) 도펀트일 수 있다. 마찬가지로, 도펀트(109)는 층(105)에서는 도너들 또는 억셉터들이지만 층(103)에서는 반대 유형인 도펀트들일 수 있다. 적당한 양쪽성 도펀트들의 비제한적인 예들은 주기율표의 IV족 내의 원소들, 예컨대, C, Si, Ge, Sn, 이들의 조합들 등을 포함하지만, 이들로 제한되지 않는다.
이론에 구속받지 않으면서, 출원인은 본원에 기술되는 도펀트들의 양쪽성 속성이, 도펀트들이 층들(103 및 105)에서 사용되는 III-V족 반도체 재료들의 III족 또는 V족 부격자(sublattice)에 포함되는 것에, 기인할 수 있다고 생각하고 있다. 보다 구체적으로는, 도펀트들(107, 109)이 III-V족 반도체의 III족 부격자를 차지할 때, 도펀트들(107, 109)은 도너(N-형)로서 기능할 수 있지만, 도펀트들(107, 109)이 이러한 재료들의 V족 부격자를 차지할 때, 도펀트들(107, 109)은 억셉터(P-형)로서 기능할 수 있다. 이와 관련하여, 층들(103, 105)의 형성 동안의 V족 전구체들의 양과 같은 성장 조건들에도 불구하고, 유의할 점은, 강한 열역학적 인자들이 특정의 도펀트가 III족 부격자 또는 V족 부격자에 포함될 것인지를 종종 좌우한다는 것이다.
층들(103, 105)의 도핑은, 본 기술분야에 알려진 것들을 비롯한, 임의의 적당한 도핑 공정을 사용하여 수행될 수 있다. 더욱이, 도 1이 층들(103 및 105)이 그의 대응하는 부분들에 비교적 균일한 분포의 도펀트들(107, 109)을 포함하는 일 실시예를 도시하고 있지만, 이러한 분포가 단지 예를 위한 것이고 임의의 적당한 도펀트 분포 및 농도가 이용될 수 있다는 것을 잘 알 것이다.
도 1에 추가로 도시된 바와 같이, 헤테로구조물(100)은, 층(103)과 층(105) 사이의 계면에 위치될 수 있는, 접합(111)을 포함한다. 층들(103 및 105)의 속성에 따라, 접합(100)은 N-P 또는 P-N 접합의 형태로 되어 있을 수 있다. 이것을 염두에 두고서, 층들(103 및 105)이 형성될 때, 어닐링 또는 다른 처리 단계들은, 예컨대, 영역(113) 내에서, 접합(111)을 가로질러 도펀트들(107, 109)의 이동(예컨대, 확산)을 유발할 수 있다. 그렇지만, 도펀트들(107 및 109)이 양쪽성 도펀트들이기 때문에, 접합(111)을 가로지르는 그들의 확산은 접합(111)의 위치에 영향을 미치지 않을 수 있거나 실질적으로 영향을 미치지 않을 수 있다. 즉, 도펀트들(107, 109)이 접합(111)을 가로질러 확산할 때(헤테로접합(100)의 형성 동안 또는 다른 때에), 접합(111)의 위치가 실질적으로 동일한 채로, 예컨대, 층(103)과 층(105) 사이의 계면에 있을 수 있다.
알 수 있는 바와 같이, 도펀트들(107, 109)의 양쪽성 속성으로 인해, 접합(111)의 위치가 동일하거나 실질적으로 동일한 채로 있을 수 있다. 따라서, 예를 들어, 도펀트들(107)이 층(103)에서 P-형 도펀트들인 경우, 도펀트들(107)이 접합(111)을 가로질러 확산할 때, 도펀트들(107)이 층(105)에서는 N-형 도펀트들로 된다. 마찬가지로, 도펀트들(109)이 층(105)에서 N-형인 경우, 도펀트들(109)이 접합(111)을 가로질러 확산할 때, 도펀트들(109)이 층(103)에서는 P-형 도펀트들로 된다. 이에 따라, P-N 또는 N-P 접합(111)의 위치가 동일하거나 실질적으로 동일한 채로 있을 수 있다.
이상의 내용을 염두에 두고서, 일부 실시예들에서, 층(103)은 양쪽성 도펀트(예컨대, 도펀트(107)는 Si, Ge 등임)로 P-형 도핑된 GaSb 또는 GaAsSb의 하나 이상의 층들로 형성되고, 층(105)은 동일한 양쪽성 도펀트(즉, Si, Ge 등)로 N-형 도핑된 InGaAs 또는 InAs의 하나 이상의 층들로 형성된다. 다른 실시예들에서, 층(103)은 양쪽성 도펀트(예컨대, C)로 P-형 도핑된 InAlAs의 하나 이상의 층들로 형성되는 반면, 층(105)은 동일한 양쪽성 도펀트(즉, C)로 N-형 도핑된 InxGa1-xAs 또는 InAs의 하나 이상의 층들로 형성된다. 게다가, 일부 실시예들에서, 층(103)은 양쪽성 도펀트(예컨대, Si, C, Sn, Ge 등)로 P-형 도핑된 GaSb, AlSb, 또는 GaAlSb의 하나 이상의 층들로 형성되고, 층(105)은 동일한 양쪽성 도펀트(즉, Si, C, Sn, Ge 등)로 N-형 도핑된 InSb 또는 InAs의 하나 이상의 층들로 형성된다. 이러한 실시예들 중 일부에서, 양쪽성 도펀트가 층(103)에서는 억셉터로서 기능하는 반면, 층(105)에서는 도너로서 기능한다는 것을 알 수 있다.
일부 실시예들에서, 층들(103 및 105)은 층(105)이 층(103) 상에 헤테로-에피택셜적으로 성장될 수 있도록 선택되는 제1 및 제2 III-V족 화합물 반도체들로, 각각, 형성되거나 이들을 포함할 수 있다. 제1 및 제2 III-V족 화합물 반도체들은 따라서 그 각자의 격자 파라미터들 사이의 상대적 차이들에 적어도 부분적으로 기초하여 선택될 수 있다. 일부 실시예들에서, 제1 및 제2 III-V족 화합물 반도체들은 실질적으로 격자 정합될 수 있고, 즉, 그 각자의 격자 파라미터들 사이의 차이가 제1 III-V족 화합물 반도체의 층(예컨대, 층(103)) 상에의 제2 III-V족 화합물 반도체의 층(예컨대, 층(105))의 헤테로-에피택셜 성장(hetero-epitaxial growth)을 가능하게 할 정도로 충분히 낮을 수 있다. 본원에서 사용되는 바와 같이, 용어 "실질적으로 격자 정합된"은 2개의 III-V족 화합물 반도체들의 대응하는 격자 파라미터들 사이의 상대적 차이가 에피택셜 성장을 지원하고 헤테로접합의 특성들에 실질적으로 영향을 미치지 않는다는 것을 의미한다. 일부 실시예들에서, 실질적으로 격자 정합된은 이러한 격자 파라미터들 사이의 상대적 차이가 약 5% 이하이거나 심지어 약 1% 이하라는 것을 의미한다. 이와 관련하여, 실질적으로 격자 정합되고 층들(103 및 105)에 사용될 수 있는 제1 및 제2 III-V족 반도체들의 비제한적인 예들은 앞서 논의된 예시적인 실시예들에서 열거된 것들을 포함한다.
유의할 점은, 도 1이 층(103)이 제1 III-V족 화합물 반도체의 단일 층이고 층(105)이 층(103)(즉, 제1 III-V족 화합물 반도체의 층의 상부 표면) 바로 위에 형성되는 제2 III-V족 화합물 반도체의 단일 층인 일 실시예를 도시하고 있다는 것이다. 이러한 구성이 단지 예를 위한 것이고 다른 구성들이 가능하다는 것을 잘 알 것이다. 실제로, 본 개시내용은 층들(103, 105) 중 하나 이상이, 조성, 도펀트, 도펀트 분포, 도펀트 농도, 이들의 조합들 등과 관련하여 동일하거나 상이할 수 있는, (예컨대, III-V족 화합물 반도체(들)의) 복수의 층들을 포함하는 실시예들을 생각하고 있다.
이상의 내용으로부터 알 수 있는 바와 같이, 본원에 기술되는 헤테로구조물들은, 예컨대, 이러한 도펀트들의 양쪽성 속성으로 인해, 그의 접합을 가로지르는 도펀트들의 확산을 허용할 수 있다. 이하에서 상세히 기술될 것인 바와 같이, 이러한 구조물들이 유리하게도, FINFET 및/또는 단일 및 다중 게이트 트랜지스터와 같은 비평면 트랜지스터의 채널 - 이들로 제한되지 않음 - 을 비롯한, 반도체 디바이스의 다양한 컴포넌트들을 형성하는 데 사용될 수 있다.
이상의 내용을 염두에 두고서, 본 개시내용의 다른 양태는 본 개시내용에 따른 확산 허용 헤테로구조물을 포함하는 반도체 디바이스들에 관한 것이다. 이와 관련하여, 발명자들은, FINFET 또는 다른 비평면 트랜지스터와 같은, 핀 기반 반도체 디바이스의 서브핀 영역 및 활성(예컨대, 채널) 영역을 형성하기 위해 확산 허용 헤테로구조물들을 사용하는 것에 대한 연구를 수행하였다. 이러한 디바이스들에서, 예컨대, 서브핀 영역을 형성하기 위해, 제1 III-V족 화합물 반도체의 하나 이상의 층들이 트렌치 내에 퇴적될 수 있다. 예컨대, 디바이스의 활성(채널) 영역을 형성하기 위해, 제2 III-V족 화합물 반도체의 하나 이상의 층들이 이어서 제1 III-V족 화합물 반도체의 층(들) 상에 퇴적될 수 있다. 서브핀 영역을 형성하는 층들의 전부 또는 일부분이 양쪽성 도펀트로 N 또는 P 도핑될 수 있다. 마찬가지로, 채널 영역의 일부분들이 소스와 드레인을 형성하기 위해 동일한 양쪽성 도펀트로 도핑될 수 있다. 게이트 스택이 채널의 적어도 일부 상에 형성될 수 있다. 게이트 스택은 디바이스의 동작을 변조하도록, 즉 디바이스를 턴온 또는 턴오프시키도록 구성되는 게이트 전극을 포함할 수 있다.
이러한 디바이스들의 구조의 일 예로서, 도 2a 내지 도 2c가 참조된다. 도 2a는 비평면 반도체 디바이스, 이 경우에, 비평면 반도체 디바이스(200)(디바이스(200))의 한 부분의 사시도이다. 도 2b와 도 2c는, 각각, 축 A와 축 B를 따라 절취한 디바이스(200)의 단면도이다. 도시된 바와 같이, 디바이스(200)는 기판(201), 트렌치 유전체(202), 서브핀 영역(203), 및 채널 영역(205)을 포함한다. 게이트 스택(예컨대, 게이트 유전체(111) 및 게이트 전극(213)에 의해 형성됨)이 채널 영역(205) 위쪽에 형성될 수 있고, 그 결과 비평면 반도체 디바이스(200), 예컨대, FINFET가 생성될 수 있다.
유의할 점은, 예시를 위해, 본 개시내용이 FINFET, 다중 게이트(예컨대, 이중 게이트, 삼중 게이트 등) 트랜지스터 등과 같은 비평면 반도체 디바이스의 서브핀 영역 및 채널 영역을 형성하기 위해 확산 허용 III-V족 헤테로구조물이 사용되는 예시적인 사용 사례들에 중점을 두고 있고 도면들 중 다수가 그 예시적인 사용 사례들을 도시하고 있다는 것이다. 이러한 논의가 단지 예를 위한 것이고, 적절하고 본 기술분야의 통상의 기술자라면 알 수 있는 바와 같이, 본원에 설명되는 기술들이 다른 사용 사례들(예컨대, 다른 반도체 디바이스들)로 확장될 수 있다는 것을 잘 알 것이다.
이상의 내용을 염두에 두고서, 발명자들은, (앞서 논의된 바와 같이) 서브핀 영역(203) 및 채널(205)을 확산 허용 III-V족 헤테로구조물로 형성하는 것에 의해, 서브핀 영역(203)과 채널(205) 사이의 접합의 위치(N-P 또는 P-N)가 이러한 층들 사이에서의 (양쪽성) 도펀트들의 확산을 허용하게 될 수 있다는 것을 알아내었다. 그 결과, 서브핀 영역(203)과 채널 영역(205) 사이의 접합의 위치가 뚜렷하게 정의되고 이러한 영역들 사이의 계면에 배치될 수 있다. 더욱이, 서브핀 영역(203)으로부터 채널 영역(205)으로 그리고 그 반대로의 도펀트들의 확산에 응답하여, 접합의 위치가 이동하지 않을 수 있다. 알 수 있는 바와 같이, 이것은 접합의 아래쪽으로의 이동(즉, 서브핀 영역(203) 내로의 이동)을 회피할 수 있고, 따라서 도펀트 확산에 기인하는 서브핀 누설의 발생을 제한하거나 심지어 회피할 수 있다.
도 2a 내지 도 2c로 돌아가서, 기판(201)이 반도체 디바이스의 기판으로서, 그리고 상세하게는 FINFET들 및 다중 게이트 트랜지스터들과 같은 비평면 트랜지스터들에 대한 기판으로서 사용하기에 적당한 임의의 재료로 형성될 수 있다. 적당한 재료들의 비제한적인 예들은 도 1과 관련하여 기판(101)에 대해 앞서 언급된 것들을 포함하고, 간략함을 위해 반복되지 않는다. 제한 없이, 일부 실시예들에서, 기판(201)이 단결정 실리콘으로 형성되거나 단결정 실리콘을 포함한다.
이상의 도 1의 설명에 따르면, 일부 실시예들에서, 하나 이상의 하부층(underlayer)들(예시되지 않음)이, 예컨대, 서브핀 영역(203)을 형성하는 III-V족 반도체 재료들의 층(들) 및 트렌치 유전체(202) 중 하나 이상과 기판(201) 사이에 존재하도록, 기판(201) 상에 퇴적될 수 있다. 예를 들어, 하나 이상의 반도체 베이스 층들이 기판(201) 상에 퇴적될 수 있다. 사용될 때, 이러한 베이스 층들은, 본 기술분야에 알려진 바와 같이, 수도모픽(pseudomorphic), 메타모픽(metamorphic), 또는 실질적으로 격자 정합된 버퍼 및/또는 천이 층들일 수 있다. 어쨋든, 기판(201)은 서브핀 영역(203)의 III-V족 반도체 재료들의 층(들)의 후속 퇴적을 위한 에피택셜 시딩 표면(epitaxial seeding surface)(예컨대, (100) 배향을 가지는 결정 표면(crystalline surface))을 제공하는 것으로 이해될 수 있다.
도 2a의 실시예에서, 트렌치(도면 부호가 별도로 부기되지 않음)는 트렌치 유전체(202)의 측벽들(이후부터, 트렌치 측벽들이라고 함) 및 기판(201)의 상부 부분에 의해 정의된다. 이와 같이, 이 예시적인 실시예에서, 트렌치가 (트렌치 유전체(202)의) 적어도 2개의 트렌치 측벽들 및 기판(201)의 상부 표면에 의해 정의된다.
트렌치의 치수는 상당히 다양할 수 있고, 임의의 적당한 치수의 트렌치가 사용될 수 있다. 제한 없이, 일부 실시예들에서, 본원에 기술되는 트렌치들의 높이 및 폭은 ART(aspect ratio trapping) 공정을 통해 서브핀 영역(203) 및/또는 채널 영역(205)을 형성하기 위해 사용되는 재료들의 퇴적을 가능하게 하도록 선택된다. 그에 따라, 일부 실시예들에서, 본원에 기술되는 트렌치들의 폭은, 0 초과부터 약 300 나노미터(nm)까지, 0 초과부터 약 100 nm까지, 약 5부터 약 100 nm까지, 또는 심지어 약 5부터 약 30 nm까지와 같은, 약 0 초과부터 약 500 nm까지의 범위에 있을 수 있다. 마찬가지로, 트렌치들의 높이는 아주 다양할 수 있고, 예를 들어, 약 100부터 약 300 nm까지와 같은, 0 초과부터 약 500 nm까지의 범위에 있을 수 있다.
트렌치 유전체(202)는 비평면 반도체 디바이스의 트렌치 유전체 재료로서 사용하기에 적당한 임의의 재료로 형성될 수 있다. 이러한 재료들의 비제한적인 예들은, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 이들의 조합들 등 - 이들로 제한되지 않음 - 과 같은, 산화물들, 질화물들 및 합금들을 포함한다. 제한 없이, 일부 실시예들에서, 트렌치 유전체(202)는 SiO2이다.
트렌치 유전체(202)가 임의의 적당한 방식으로 형성될 수 있다. 예를 들어, 트렌치 유전체(202)는, 예컨대, CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 다른 적당한 퇴적 공정을 통해, 기판(201) 상에 유전체 재료(예컨대, SiO2)의 하나 이상의 층들을 퇴적하는 것에 의해 형성될 수 있다. 그 결과 얻어진 퇴적된 층이 평탄화될 수 있고, 트렌치를 형성하기 위해 유전체 재료의 부분들을 제거하는 데 에칭 공정이 사용될 수 있다. 물론, 이 공정은 단지 예를 위한 것이고, 본 개시내용에 따른 트렌치를 형성하기 위해 다른 공정들이 사용될 수 있다. 예를 들어, 하나 이상의 핀(fin)들을 형성하기 위해 기판(101)을 에칭하는 것, 핀 주위에 트렌치 유전체(202)를 퇴적시키는 것, 그리고 트렌치 유전체(202) 및 기판(201)의 상부 표면에 의해 경계 결정(bound)되는 트렌치를 형성하기 위해 핀을 형성하는 기판(201)의 부분을 제거하는 것에 의해 트렌치가 형성될 수 있다.
본원에 기술되는 트렌치들이, 예컨대, 도 2a 내지도 2c에 도시된 바와 같이, 기판(201)의 상부 표면 상에 형성될 필요가 없다는 것을 또한 잘 알 것이다. 실제로, 본 개시내용은 트렌치가, 예컨대, 화학적 에칭 또는 다른 적당한 트렌치 형성 공정을 통해, 기판(201) 내에 형성될 수 있는 실시예들을 생각하고 있다. 이러한 경우에, SiO2, TiN 등과 같은 하나 이상의 트렌치 유전체 재료들이 트렌치 내에, 예컨대, 그의 측벽들 상에 선택적으로 퇴적될 수 있다. 서브핀 영역(203) 및/또는 채널 영역(205)의 하나 이상의 재료 층들이 이어서 트렌치 내에 퇴적될 수 있다.
보다 일반적으로, 일부 실시예들에서, 본원에 기술되는 비평면 반도체 디바이스들은 기판과 기판 상에 또는 그 내에 형성되는 적어도 하나의 트렌치를 포함할 수 있다. 트렌치는 적어도 2개의 대향하는 측면들(트렌치 측벽들)과 바닥에 의해 정의될 수 있다. 트렌치의 바닥은 기판의 상부 표면, 그리고/또는 기판 상에 퇴적된 하나 이상의 버퍼 및/또는 천이 층들의 형태로 되어 있을 수 있다.
어쨋든, 디바이스(200)의 서브핀 영역(203)이 트렌치 내에 형성될 수 있고, 채널 영역(205)이 서브핀 영역(203) 상에 형성될 수 있다. 일반적으로, 서브핀 영역(203)은 제1 III-V족 화합물 반도체의 하나 이상의 층들을 포함하고 그리고/또는 이들로 형성될 수 있으며, 채널(205)은 제2 III-V족 화합물 반도체의 하나 이상의 층들을 포함하고 그리고/또는 이들로 형성될 수 있다. 이에 따라, 일부 실시예들에서, 서브핀 영역(203)에서의 재료(들)의 하나 이상의 층들이, 예컨대, 도 2a에 도시된 바와 같이, 기판(201)의 상부 표면 및 트렌치 측벽들과 직접 접촉할 수 있다는 것이 이해될 수 있다. 그렇지만, 이 예시가 단지 예를 위한 것이고 서브핀 영역(203)의 재료들이 기판(201) 및 트렌치 측벽들과 직접 접촉하게 형성될 필요가 없다는 것을 잘 알 것이다.
실제로, 본 개시내용은 서브핀 영역(203)이 기판(201)의 상부 표면 상에 형성되고, 예컨대, 하나 이상의 층들(예컨대, 버퍼 층들, 에피택셜 시딩 층들 등)이 서브핀 영역(203)의 재료(들)와 기판(201) 사이에 형성되는 실시예들을 생각하고 있다. 마찬가지로, 본 개시내용은 하나 이상의 층들(예컨대, 트렌치 분리 산화물 등)이 서브핀 영역(203)과 트렌치 유전체(202)에 의해 정의되는 트렌치 측벽들 사이에 존재하는 실시예들을 생각하고 있다. 제한 없이, 일부 실시예들에서, 서브핀 영역(203)은 제1 III-V족 화합물 반도체의 하나 이상의 층들을 포함하고, 여기서 제1 III-V족 화합물 반도체의 적어도 하나의 층은 기판(201)의 상부 표면 및 트렌치 유전체(202)에 의해 정의되는 트렌치 측벽들과 직접 접촉한다.
일부 실시예들에서, 서브핀 영역(203) 및 채널 영역(205)에 사용되는 제1 및 제2 III-V족 화합물 반도체들은, 이러한 영역들의 재료 층들이 실질적으로 격자 정합되도록, 선택될 수 있다. 예를 들어, 일부 실시예들에서, 제1 및 제2 III-V족 화합물 반도체들은, 제2 III-V족 화합물 반도체의 층이 아래에 있는 제1 III-V족 화합물 반도체의 층에 실질적으로 격자 정합되도록, 선택될 수 있다. 그 결과, 제2 III-V족 화합물 반도체의 층은 제1 III-V족 화합물 반도체의 층 상에 헤테로-에피택셜적으로 성장될 수 있다.
본 개시내용은 서브핀 영역(203) 및 채널(205)의 하나 이상의 층들을 형성하는 데, 각각, 사용될 수 있는 아주 다양한 제1 및 제2 III-V족 화합물 반도체들을 생각하고 있다. 이와 관련하여, 서브핀 영역(203)을 형성하는 데 사용될 수 있는 적당한 III-V족 화합물 반도체들의 비제한적인 예들은 도 1의 층(103)과 관련하여 앞서 언급된 III-V족 화합물 반도체들을 포함한다. 마찬가지로, 채널 영역(205)을 형성하는 데 사용될 수 있는 적당한 III-V족 화합물 반도체들의 비제한적인 예들은 도 5의 층(105)과 관련하여 앞서 언급된 III-V족 화합물 반도체들을 포함한다. 이상의 논의에 따르면, 서브핀 영역(203) 및 채널 영역(205)을 형성하는 III-V족 화합물 반도체의 층들 중 하나 이상이, 앞서 기술된 것들과 같은, 양쪽성 도펀트로 도핑될 수 있다. 제한 없이, 일부 실시예들에서, 서브핀 영역(203)의 적어도 일부분이 양쪽성 도펀트로 P-형 도핑되고, 채널 영역(205)의 적어도 일부분이 서브핀 영역(203)에 사용된 양쪽성 도펀트와 동일하거나 상이한 양쪽성 도펀트로 N-형 도핑된다. 다른 실시예들에서, 서브핀 영역(203)의 적어도 일부분이 양쪽성 도펀트로 N-형 도핑되고, 채널 영역(205)의 적어도 일부분이 서브핀 영역(203)에 사용된 양쪽성 도펀트와 동일하거나 상이한 양쪽성 도펀트로 P-형 도핑된다.
제1 및 제2 III-V족 화합물 반도체들의 속성에 관계없이, 도 2a 및 도 2c에 가장 잘 도시된 바와 같이, 소스 영역(207) 및 드레인 영역(209)을 형성하기 위해 채널 영역(205)의 부분들이 처리될 수 있다. 예를 들어, 일부 실시예들에서, 소스 및 드레인 영역들(207, 209)은 채널 영역(205)에 있는 제2 III-V족 화합물 반도체의 층의 부분들을, 앞서 살펴본 것들과 같은, 하나 이상의 양쪽성 도펀트들로 도핑하는 것에 의해 형성될 수 있다.
특정의 비제한적인 실시예들에서, 서브핀 영역(203)은 양쪽성 도펀트(예컨대, 도펀트(107)는 Si, Ge 등임)로 P-형 도핑된 GaSb 또는 GaAsSb의 적어도 하나의 층으로 형성되고, 채널 영역(205)은 동일한 양쪽성 도펀트(즉, Si, Ge 등)로 N-형 도핑된 소스/드레인인 InGaAs 또는 InAs의 적어도 하나의 층으로 형성된다. 다른 실시예들에서, 서브핀 영역(203)은 양쪽성 도펀트(예컨대, C)로 P-형 도핑된 InAlAs의 적어도 하나의 층으로 형성되는 반면, 채널 영역(205)은 동일한 양쪽성 도펀트(즉, C)로 N-형 도핑된 소스/드레인인 InxGa1-xAs 또는 InAs의 적어도 하나의 층으로 형성된다. 게다가, 일부 실시예들에서, 서브핀 영역(203)은 양쪽성 도펀트(예컨대, Si, C, Sn, Ge 등)로 P-형 도핑된 소스/드레인인 GaSb, AlSb, 또는 GaAlSb의 적어도 하나의 층으로 형성되고, 채널 영역(205)은 동일한 양쪽성 도펀트(즉, Si, C, Sn, Ge 등)로 N-형 도핑된 InSb 또는 InAs의 적어도 하나의 층으로 형성된다. 이러한 실시예들 중 일부에서, 양쪽성 도펀트가 서브핀 영역(103)에서는 억셉터로서 기능하는 반면, 채널 영역(205)에서는 도너로서 기능한다는 것을 알 수 있다.
본원에 기술되는 비평면 디바이스들은, 서브핀 영역(203)과 채널(205) 사이의 경계(헤테로접합)가 원하는 위치에 위치될 수 있도록, 구성될 수 있다. 예를 들어, 일부 실시예들에서, 서브핀 영역(203)과 채널 영역(205) 사이의 경계가 채널 영역(205)의 베이스에 또는 그 근방에 위치될 수 있다. 이와 관련하여, 유의할 점은, 채널 영역(205)이 높이 Hf를 가질 수 있고, 여기서 서브핀 영역(203)과 채널 영역(205) 사이의 경계가 Hf의 하부에 위치되어 있다는 것이다.
이와 같이, 예를 들어, 도 2c에 가장 잘 도시된 바와 같이, 접합(221)은 채널 영역(205)과 서브핀 영역(203) 사이에, 예컨대, 소스(207)과 드레인(209)의 부근에 존재할 수 있다. 도 1에서의 접합(111)의 전술한 논의에 따르면, 도 2c에서의 접합(221)은, 서브핀 영역(203) 및 채널 영역(205)을 형성하는 재료들의 속성에 따라, N-P 또는 P-N 접합일 수 있다. 도 1의 전술한 논의에 따르면, 채널 영역(205)과 서브핀 영역(203)이 양쪽성 도펀트(예컨대, 도펀트들(107, 109))로 도핑되기 때문에, 서브핀 영역(203)으로부터 채널 영역(205)으로 그리고 그 반대로의 이러한 도펀트들의 확산이 접합(221)의 위치에 영향을 미치지 않을 수 있다(또는 실질적으로 영향을 미치지 않을 수 있다). 이것을 염두에 두고서, 일부 실시예들에서, 접합(221)의 위치가 바람직하게는, 도 2c에 도시된 바와 같이, 서브핀 영역(203)과 채널 영역(205) 사이의 계면에 설정된다. 제한 없이, 접합(221)은, 일부 실시예들에서, 도 2c에 도시된 바와 같이, 서브핀 영역(203)과 채널 영역(205) 사이의 계면에 그리고 트렌치 유전체(202)의 높이에 대응하는 높이에 위치된다.
일부 실시예들에서, 트렌치 유전체의 높이는, 역시 도 2a 내지 도 2c에 도시된 바와 같이, 그의 상부 표면이 서브핀 영역(203)과 채널 영역(205) 사이의 접합(221)과 동일하거나 거의 동일한 높이에 있도록, 설정될 수 있다. 물론, 이러한 예시들은 단지 예를 위한 것이고, 서브핀 영역(203)과 채널 영역(205) 사이의 접합(221)은 물론, 트렌치 유전체(202)의 높이가 임의의 적당한 방식으로 구성될 수 있다. 예를 들어, 일부 실시예들에서, 트렌치 유전체(202)의 높이는 서브핀 영역(203)과 채널 영역(205) 사이의 접합(221)이 트렌치 유전체(202)의 상부 표면 위에 또는 그 아래에 있도록 되어 있을 수 있다.
도 2a 내지 도 2c에 또한 도시된 바와 같이, 게이트 스택(별도로 도면 부호가 부기되지 않음)이 채널 영역(205)의 노출된 부분의 적어도 일부 위쪽에 형성될 수 있다. 이 개념은 도 2b에 가장 잘 도시되어 있고, 여기서 게이트 스택은 채널 영역(205)의 일부분 위쪽에 형성되고 게이트 유전체(211)에 의해 채널 영역(205)로부터 분리되는 게이트 전극(213)을 포함한다. 게이트 전극(213) 및 게이트 유전체(211)는 임의의 적당한 게이트 전극 및 게이트 유전체 재료로 형성될 수 있고, 따라서 이러한 재료들의 속성은 간략함을 위해 기술되지 않는다. 마찬가지로, 게이트 전극(213)는 채널 영역(205)으로부터 그리고, 보다 상세하게는, 소스 및 드레인 영역들(207, 209)로부터, 게이트 스페이서(220)(도 2c에 가장 잘 도시됨)에 의해, 전기적으로 분리될 수 있다. 일부 실시예들에서, 게이트 전극(213)은, 도 2c에 도시된 바와 같이, 채널 영역(205) 주위에 연장되고 채널 영역(205)과 서브핀 영역(203) 사이의 계면에서 종단될 수 있다.
유의할 점은, 도 2a 내지 도 2c가 소스(207)와 드레인(209)이 채널 영역(205)에 매립되어 있는 실시예들을 도시하지만, 이러한 구성들이 요구되지 않고 임의의 적당한 소스/드레인 구성이 이용될 수 있다는 것이다. 예를 들어, 본 개시내용은 본원에 기술되는 비평면 반도체 디바이스들이 채널 영역(205) 상에 성장되거나 그에 다른 방식으로 결합될 수 있는 상승된 소스 및 드레인 영역들을 이용하는 실시예들을 생각하고 있다.
도 2a 내지 도 2c가 게이트 전극(213) 및 게이트 유전체(211)가 (예컨대, 삼중 게이트 트랜지스터(triple gate transistor)를 형성하기 위해) 채널 영역(205)의 3개의 측면들 상에 형성되는 일 실시예를 도시하고 있지만, 이러한 예시가 단지 예를 위한 것이고, 게이트 전극(213) 및/또는 게이트 유전체(211)가 채널 영역(205)의 1개, 2개, 3개, 또는 그 이상의 측면들 상에 형성될 수 있다는 것을 잘 알 것이다. 이와 같이, 예를 들어, 단일 또는 다중 게이트 트랜지스터와 같은, 단일, 이중, 또는 삼중 게이트 비평면 디바이스를 형성하기 위해, 게이트 스택이 채널 영역(205)의 일부분 위쪽에 형성될 수 있다. 일부 실시예들에서 그리고 도 2b에 가장 잘 도시된 바와 같이, 게이트 전극(213)의 하부 부분이 트렌치 유전체(102)에 근접하거나 인접하도록, 게이트 전극(213)이 채널 영역(205)의 상부 표면으로부터 그의 적어도 하나의 측면 아래로 연장될 수 있다.
본 개시내용의 다른 양태는 본 개시내용에 따른, 확산 허용 III-V족 헤테로구조물을 포함하는 비평면 반도체 디바이스들을 제조하는 방법들에 관한 것이다. 이와 관련하여, 예시를 위해 도 4a 내지 도 4i와 관련하여 기술될 도 3이 참조된다. 도 3에 도시된 바와 같이, 방법(300)이 블록(301)에서 시작된다. 방법은 이어서, 트렌치를 포함하는 기판이 제공될 수 있는, 블록(302)으로 진행할 수 있다. 이 개념은, 트렌치 유전체(202)가 그 위에 형성되어 있는 기판(201)을 도시하는 - 트렌치들(별도로 도면 부호가 부기되지 않음)은 기판(201)의 상부 표면과 트렌치 유전체(202)에 의해 정의됨 -, 도 4a에 예시되어 있다. 따라서, 도 4a와 관련하여, 기판(201)과 트렌치 유전체(202)가 모두 합하여 "기판" - 이 위에 추가의 층들이 형성될 수 있음 - 으로 간주될 수 있다는 것을 잘 알 것이다. 또한 유의할 점은, 명확함 및 이해의 편의를 위해, 도 4a가, 하나 이상의 시딩 층들, 천이 층들 등이 트렌치 내에 형성되지 않는, 기판의 일 실시예를 도시하고 있다는 것이다. 이에 따라, 기판(201)의 상부 표면은, 나중에 기술될 것인 바와 같이, 제1 III-V족 화합물 반도체의 층의 퇴적을 위한 성장 표면을 형성할 수 있다.
이상의 내용을 염두에 두고서, (예컨대, 도 4a에 도시된 바와 같이) 트렌치를 포함하는 기판이 임의의 적당한 방식으로 제공될 수 있다. 일부 실시예들에서, 도 4a에 도시된 기판 구조는 (예컨대, 실리콘, 게르마늄 등의) 기판을 제공하는 것 및 그 위에 하나 이상의 하드 마스크 층들을 형성하는 것에 의해 형성될 수 있다. 하드 마스크 층들은 이어서 하나 이상의 하드 마스크 핀(hard mask fin)들로 되도록 처리될 수 있다. 트렌치 유전체(202)가 이어서 기판 상에 그리고 하드 마스크 핀(들) 사이에/주위에 퇴적될 수 있다. 트렌치 유전체는 이어서 임의로 평탄화될 수 있고, 도 4a의 구조에 따른 하나 이상의 트렌치들 - 즉, 기판(201)의 상부 표면 및 트렌치 유전체(202)에 의해 정의되는 트렌치 측벽들에 의해 경계 결정되는 하나 이상의 트렌치들을 포함함 - 을 형성하기 위해 하드 마스크 핀들이 (예컨대, 에칭 공정을 통해) 제거될 수 있다.
일부 실시예들에서, 기판(201) 상에 또는 그 내에 형성되는 트렌치들은 소위 ART(aspect ratio trapping) 공정에서 사용하기에 적당하다. 이것을 염두에 두고서, 본원에 기술되는 트렌치들의 높이 대 폭 비는 아주 다양할 수 있고, 예컨대, 약 2:1, 약 4:1, 약 6:1, 또는 심지어 약 8:1 또는 그 이상일 수 있다.
도 4a가 수직 측벽들을 포함하는 트렌치의 사용을 도시하지만, 본원에 기술되는 트렌치들의 측벽들이 경사질 수 있다는 것을 잘 알 것이다. 예를 들어, 본원에 기술되는 트렌치들의 측벽들이 기판(201)의 수평 평면에 대해, 약 85부터 95도까지와 같은, 약 85부터 약 120도까지의 범위에 있는 각도로 형성될 수 있다. 일부 실시예들에서, 본원에 기술되는 트렌치들의 측벽들은 실질적으로 수직이고, 즉, 기판(201)의 수평 평면에 대해, 약 88부터 약 92도까지의 범위에 있는 각도로 형성된다.
트렌치 유전체(202)가 임의의 적당한 방식으로 퇴적될 수 있다. 일부 실시예들에서, (이전에 기술된 재료들로 형성될 수 있는) 트렌치 유전체(202)가 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 다른 적당한 애디티브 퇴적 공정을 통해 기판(201) 상에 퇴적될 수 있다. 제한 없이, 트렌치 유전체(202)는 CVD 또는 PECVD를 사용하여 기판(201) 상에 퇴적되는 산화물(예컨대, SiO2)의 형태로 되어 있다.
도 3으로 돌아가서, 방법은 블록(302)으로부터, 서브핀 영역이 기판(101) 상의 또는 기판(101) 내의 하나 이상의 트렌치들에 형성될 수 있는 블록(303)으로 진행할 수 있다. 일부 실시예들에서, 서브핀의 형성은 트렌치(들) 내에 제1 III-V족 화합물 반도체의 하나 이상의 층들을 형성하는 것을 포함한다. 제한 없이, 일부 실시예들에서, 제1 III-V족 화합물 반도체(층(103) 및 서브핀 영역(203)에 대해 앞서 살펴본 재료들 등)의 하나 이상의 층들이, 예컨대, CVD, PECVD, MOCVD, 원자 층 퇴적, 또는 다른 적당한 기법을 사용하여, 트렌치 내에 선택적으로 퇴적된다. 이 개념은, 도 64의 영역 A에 위치된 트렌치에서의 서브핀 영역(203)의 형성을 도시하는, 도 4b에 예시되어 있다. 이 비제한적인 예에서, 서브핀 영역(203)은, 기판(201) 상에 그리고 트렌치 유전체(202)에 의해 정의되는 트렌치 측벽들 사이에 선택적으로 형성되는, 제1 III-V족 화합물 반도체의 단일 층이다. 그렇지만, 앞서 살펴본 바와 같이, 제1 III-V족 화합물 반도체(들)의 다수의 층들은 물론 다른 조성물들의 층들이 또한 형성될 수 있다.
서브핀 영역(203)에 포함된 제1 III-V족 화합물 반도체의 층(들)이 임의의 적당한 방식으로 형성될 수 있다. 예를 들어, 서브핀 영역(203)에 포함된 제1 III-V족 화합물 반도체의 층(들)이, MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 이들의 조합들 등 - 이들로 제한되지 않음 - 과 같은, 선택된 재료들에 대한 에피택셜 성장 기법을 사용하여 형성될 수 있다. 일부 실시예들에서, 서브핀 영역(203)의 하나 이상의 층들이 트렌치 내에 그리고 기판(201)의 상부 표면 또는 그 위에 퇴적된 하나 이상의 중간 층들 상에(예컨대, 바로 위에) 에피택셜적으로 성장될 수 있다. 일부 실시예들에서, 서브핀 영역(203)은 AlSb, GaSb, GaAsSb, GaAs, 또는 InAlAs로부터 선택되는 제1 III/V족 화합물 반도체의 하나 이상의 층들을 포함하거나 이들로 형성된다. 어쨋든, 서브핀 영역(203)을 형성하는 층(들)의 전부 또는 일부분이, 앞서 살펴본 것들과 같은, 양쪽성 도펀트로 도핑될 수 있다.
도 4a 내지 도 4i에 도시된 실시예에서, 서브핀 영역(203)의 층(들)이 트렌치로 국한되고, 따라서 트렌치 유전체(202)(또는 그 위에 퇴적되는 하나 이상의 트렌치 분리 층들)에 의해 정의되는 트렌치 측벽들에 상보적인 측벽들을 가질 수 있다. 이 개념은, 서브핀 영역(203)을 트렌치 유전체(202)에 의해 정의되는 트렌치 측벽들에 컨포멀(conformal)인 벽들을 가지는 제1 III-V족 화합물 반도체의 단일 층으로 형성되는 것으로 예시하는, 도 4b에 도시되어 있다.
도 3으로 돌아가서, 방법은 블록(303)으로부터, 채널 영역이 형성될 수 있는 블록(304)으로 진행할 수 있다. 이상의 논의에 따르면, 채널 영역의 형성은, 예컨대, 서브핀 영역(203)에 포함된 제1 III-V족 화합물 반도체의 하나 이상의 층들의 상부 표면 상에의 또는 그 바로 위에의, 제2 III-V족 화합물 반도체의 하나 이상의 층들의 형성을 수반할 수 있다. 예시를 위해, 제2 III-V족 화합물 반도체의 단일 층을 포함하는 채널 영역의 형성이 기술될 것이다. 그렇지만, 채널 영역이 본 기술분야에 공지된 임의의 적당한 구조를 가질 수 있다는 것을 잘 알 것이다. 예를 들어, 채널 영역은, 독립적으로 또는 서브핀(203)의 제1 III-V족 화합물 반도체의 하나 이상의 층들에 의해 제공되는 시딩 표면 상에 성장되는 양자 웰 구조(예컨대, 상이한 밴드 갭들의 2개 또는 3개의 에피택셜 층들)와 관련하여 사용될 수 있는, 적어도 하나의 고 이동도 채널 층(high-mobility channel layer)을 포함할 수 있다.
이상의 내용을 염두에 두고서, 채널을 형성하기 위해 사용될 수 있는 하나의 예시적인 공정 흐름이 도 4c 내지 도 4e에 예시되어 있다. 도 4c에 도시된 바와 같이, 채널 영역(205)의 형성은, 앞서 기술된 것들과 같은, 제2 III-V족 화합물 반도체의 하나 이상의 층들의 형성에 의해 개시될 수 있다. 제2 III-V족 화합물 반도체의 층들의 형성이, CVD, MOCVD, MBE, 이들의 조합들 등과 같은, 임의의 적당한 방식으로 달성될 수 있다. 제한 없이, 제2 III-V족 화합물 반도체의 층(들)은 바람직하게는, 층(들)이, 예컨대, 서브핀 영역(203)에 포함되는 제1 III-V족 화합물 반도체 층들 중 하나 이상의 층들의 상부 표면에 의해 제공되는 에피택셜 시딩 표면 상에, 헤테로-에피택셜적으로 성장되도록, 선택된 재료들에 대한 에피택셜 성장 기법에 의해 형성된다. 어쨋든, 제2 III-V족 화합물 반도체의 층(들)이 서브핀 영역(203)의 상부 표면 상에 선택적으로 퇴적될 수 있거나, (도 4c에 도시된 바와 같이) 이러한 층들이 보다 큰 영역 위쪽에 벌크 퇴적(bulk deposit)될 수 있다. 후자의 경우에 그리고 도 4d에 도시된 바와 같이, 채널 영역(205)의 형성은 평탄화 단계를 포함할 수 있고, 이는 채널 영역(205)을 형성하는 층(들)의 높이를 트렌치 유전체(202)의 높이와 거의 동일한 레벨로 감소시킬 수 있다.
알 수 있는 바와 같이, 도 4d에 도시된 구조는 다양한 유형들의 반도체 디바이스들에서 사용될 수 있다. 예를 들어, 소스 및 드레인 영역들이 (예컨대, 채널 영역(205)의 일부분들을 양쪽성 도펀트로 도핑하는 것에 의해) 채널 영역(205)에 형성될 수 있고, 게이트 스택이, 예컨대, 단일 게이트 트랜지스터를 형성하기 위해, 도 4d의 채널 영역(205)의 상부 표면 상에 형성될 수 있다. 이러한 디바이스들이 유용하지만, 예시를 위해, 본 개시내용은 다중 게이트 트랜지스터와 같은 비평면 디바이스가 형성될 수 있는 예시적인 공정을 계속하여 기술할 것이다.
이와 관련하여, 채널 영역(205)의 형성은, 채널 영역(205)의 적어도 일부분이 트렌치 유전체(202)의 상부 표면 위로 돌출하도록, 트렌치 유전체(202)를 리세싱하는 것을 추가로 수반할 수 있다. 이 개념은, 채널 영역(205)이 그의 상부 표면 위로 연장되도록 트렌치 유전체(202)가 리세싱되는 일 실시예를 예시하는, 도 4e에 도시되어 있다. 트렌치 유전체(202)의 리세싱이 임의의 적당한 방식으로 달성될 수 있다. 일부 실시예들에서, 예를 들어, 트렌치 유전체(202)가, 광화학적 에칭 공정 - 이들로 제한되지 않음 - 과 같은, 선택적 건식 또는 습식 에칭 공정을 사용하여 리세싱될 수 있다.
비록 도 4a 내지 도 4i에 명시적으로 도시되어 있지는 않지만, 채널 영역(205)의 형성은, 일부 실시예들에서, 이전에 기술된 바와 같이, 소스 및 드레인 영역들의 형성을 수반한다. 이와 관련하여, 소스 및 드레인 영역들은 채널(205) 내에 임의의 적당한 방식으로 형성될 수 있다. 예를 들어, 소스 및 드레인 영역들이 그의 하나 이상의 영역들을, 이전에 기술된 것들과 같은, 양쪽성 도펀트로 도핑하는 것에 의해 채널 영역(205)에 형성될 수 있다.
도 3으로 돌아가서, 방법은 블록(304)으로부터, 게이트 스택이 형성될 수 있는 블록(305)으로 진행할 수 있다. 이와 관련하여, 임의의 적당한 구조의 게이트 스택이 사용될 수 있고, 임의의 적당한 개수의 게이트들이 사용될 수 있다. 이와 같이, 본 개시내용이 특정의 구조의 단일 게이트 스택이 사용되는 실시예들에 중점을 두고 있지만, 이러한 실시예들이 단지 예를 위한 것이고 다른 게이트 구조들이 생각되고 본 개시내용에 의해 포괄된다는 것을 잘 알 것이다.
이상의 내용을 염두에 두고서, 본 개시내용에 따른 게이트 스택을 형성하기 위해 사용될 수 있는 공정 흐름의 일 예를 도시하는 도 4f 내지 도 4i가 참조된다. 도 4f에 도시된 바와 같이, 게이트 스택의 형성은, 본 기술분야에서 일반적으로 알려진 바와 같이, 채널 영역(205)의 전부 또는 일부분을 게이트로부터 분리시킬 수 있는, 게이트 유전체(211)의 층의 퇴적으로 시작할 수 있다. 도 4g에 개괄적으로 도시된 바와 같이, 게이트 전극 재료의 층(213)이 이어서 게이트 유전체 상에 퇴적될 수 있다. 게이트 유전체의 층(211) 및 게이트 전극 재료의 층(213)의 퇴적이 임의의 적당한 방식으로, 예컨대, CVD 공정, MOCVD 공정, PECVD 공정, 스퍼터링 공정, 이들의 조합들 등에 의해, 달성될 수 있다. 본 개시내용이 게이트 유전체의 층(211) 및 게이트 전극 재료의 층(213)이 선택적으로 퇴적된 채널 영역(205)인 실시예들을 생각하고 있지만, 도 4f 및 도 4g는 이러한 층들이 보다 넓은 영역 위쪽에 퇴적되는 일 실시예를 도시하고 있다.
일부 실시예들에서, 게이트 전극 재료의 층(213)이 금속 재료로 이루어져 있고, 게이트 유전체의 층(211)이 하이-K 유전체 재료로 이루어져 있다. 예를 들어, 일부 실시예들에서, 게이트 유전체의 층(211)은 하프늄 산화물,하프늄 산질화물, 하프늄 실리케이트, 란탄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합 중 하나 이상으로 형성된다. 게다가, 게이트 유전체의 층(211)의 일부분은 그의 자연 산화물(native oxide)의 층을 포함할 수 있다.
일부 실시예들에서, 게이트 전극 재료의 층(213)은, 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 알루미나이드, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 전도성 금속 산화물들의 하나 이상의 층들 - 이들로 제한되지 않음 - 과 같은, 금속 층으로 이루어져 있다. 특정의 비제한적인 실시예에서, 층(213)은 금속 일함수 설정 층(metal work function-setting layer) 위쪽에 형성되는 비-일함수 설정 충전 재료(non-work function-setting fill material)로 이루어져 있다.
게이트 유전체 및 게이트 전극의 층(들)(211, 213)이 (도 4g에 도시된 바와 같이) 형성된 후에, 이러한 층들이, 예컨대, 건식 또는 습식 에칭 공정 또는 다른 선택적 재료 제거 공정에 의해, 원하는 기하학적 형태로 되도록 처리될 수 있다. 게이트 스페이서(220)가 이어서, 예컨대, 게이트 스페이서 재료의 컨포멀 층을 퇴적하는 것 및 원하는 기하학적 형태를 형성하기 위해 층을 에칭하는 것에 의해, 형성될 수 있다. 이 개념들은, 스페이서(220)에 의해 소스 및 드레인 영역들(207, 209)로부터 분리되는, 게이트 스택을 채널(205)의 일부분의 위쪽에 형성하도록 패터닝되는 것으로 층들(211, 213)을 도시하는, 도 4h 및 도 4i에 예시되어 있다. 알 수 있는 바와 같이, 도 4h 및 도 4i는 도 2b 및 도 2c에 도시된 것과 동일한 구조를 나타내고 있다. 즉, 도 4h 및 도 4i는 도 2b 및 도 2c에 도시되는 바로 그 비평면 반도체 디바이스(200)를 도시하고 있다.
도 3으로 돌아가서, 게이트 스택이 형성되었으면, 방법은 블록(305)으로부터, 방법이 종료될 수 있는 블록(306)으로 진행할 수 있다.
유의할 점은, 전술한 논의가 헤테로구조물들의 개발 및 다양한 비평면 디바이스들에서의 그의 사용에 중점을 두고 있다는 것이다. 본원에 기술되는 헤테로구조물들의 사용이 비평면 디바이스들로 제한되지 않고, 평면 트랜지스터들과 같은 평면 디바이스들을 비롯하여, 임의의 적당한 유형의 디바이스에서 이용될 수 있다는 것을 잘 알 것이다.
본 개시내용의 다른 양태는 본 개시내용에 따른 하나 이상의 비평면 반도체 디바이스들을 포함하는 컴퓨팅 디바이스에 관한 것이다. 이와 관련하여, 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(500)를 예시하는, 도 5이 참조된다. 컴퓨팅 디바이스(500)는 보드(502)(예컨대, 마더보드)를 하우징하고 있다. 보드(502)는, 프로세서(504) 및 적어도 하나의 통신 칩(506) - 이들로 제한되지 않음 - 을 비롯한, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(504)는 물리적으로 그리고 전기적으로 보드(502)에 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(506)은 또한 물리적으로 그리고 전기적으로 보드(502)에 결합된다. 추가의 구현들에서, 통신 칩(506)은 프로세서(504)의 일부이다.
그의 응용분야들에 따라, 컴퓨팅 디바이스(500)는 보드(502)에 물리적으로 그리고 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이들로 제한되지 않는다.
통신 칩(506)은 컴퓨팅 디바이스(500)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어들은 비고체 매체(non-solid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 연관된 디바이스들이 어떤 전선(wire)도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(506)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 등으로서 지칭되는 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩들(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 MOSFET 및/또는 비평면 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 MOSFET 및/또는 비평면 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함한다.
추가의 구현들에서, 컴퓨팅 디바이스(500) 내에 하우징된 다른 컴포넌트는, 본 개시내용의 구현들에 따라 제작된 MOSFET 및/또는 비평면 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
이하의 예들은 본 개시내용의 부가의 실시예들을 열거한다.
예 1 - 이 예에 따르면, III-V족 반도체 헤테로구조물을 포함하는 반도체 디바이스가 제공되고, III-V족 반도체 헤테로구조물은: 기판 상에 형성된 제1 III-V족 반도체 화합물의 제1 층 - 제1 층은 제1 밴드 갭(band gap)을 가짐 -; 및 그 사이에 n-p 접합을 정의하도록 제1 층 상에 형성된 제2 III-V족 반도체 화합물의 제2 층 - 제2 층은 제1 밴드 갭과 상이한 제2 밴드 갭을 가짐 - 을 포함하고; 여기서 제1 층, 제2 층, 또는 제1 층과 제2 층의 조합의 적어도 일부분은 양쪽성 도펀트(amphoteric dopant)로 도핑되고, 양쪽성 도펀트가 제1 층에서 도너일 때, 양쪽성 도펀트가 제2 층에서는 억셉터이고; 양쪽성 도펀트가 제1 층에서 억셉터일 때, 양쪽성 도펀트가 제2 층에서는 도너이다.
예 2 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된다.
예 3 - 이 예는 예 2의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 반도체이다.
예 4 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 화합물은 InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된다.
예 5 - 이 예는 예 4의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 화합물은 n-형 반도체이다.
예 6 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택된다.
예 7 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 p-형 반도체이고; 제2 III-V족 반도체 화합물은 InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 n-형 반도체이며; 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택된다.
예 8 - 이 예는 예 7의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 GaSb 또는 GaAsSb로 형성되고; 제2 III-V족 반도체 화합물은 n-형 InGaAs 또는 InAs로 형성되며; 제2 층은 양쪽성 도펀트로 도핑된다.
예 9 - 이 예는 예 8의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 Si이다.
예 10 - 이 예는 예 7의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 InAlAs로 형성되고; 제2 III-V족 반도체 화합물은 n-형 InGaAs로 형성되며; 제2 층은 양쪽성 도펀트로 도핑된다.
예 11 - 이 예는 예 9의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 C이다.
예 12 - 이 예는 예 7의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 GaSb, AlSb, 또는 GaAlSb로 형성되고; 제2 III-V족 반도체 화합물은 n-형 InSb 또는 InAs로 형성되며; 제2 층은 양쪽성 도펀트로 도핑된다.
예 13 - 이 예는 예 9의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 Si, C 또는 Sn이다.
예 14 - 이 예는 예 1의 특징들 중 일부 또는 전부를 포함하고, 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 추가로 포함하며, 여기서 제1 층은 서브핀 영역(subfin region)을 형성하기 위해 트렌치 내에 배치되고; 제2 층은 제1 층 바로 위에 형성되며; 제2 층의 일부분은 소스를 형성하기 위해 양쪽성 도펀트로 도핑되고; 제2 층의 일부분은 드레인을 형성하기 위해 양쪽성 도펀트로 도핑된다.
예 15 - 이 예는 예 14의 특징들 중 일부 또는 전부를 포함하고, 제2 층의 적어도 일부분 상의 게이트 스택을 추가로 포함한다.
예 16 - 이 예는 예 15의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 스택은 제2 층 상의 게이트 유전체의 층, 및 게이트 유전체의 층 상에 형성된 게이트 전극을 포함한다.
예 17 - 이 예는 예 16의 특징들 중 일부 또는 전부를 포함하고, 여기서 반도체 디바이스는 단일 게이트 트랜지스터 또는 다중 게이트 트랜지스터이다.
예 18 - 이 예는 예 16의 특징들 중 일부 또는 전부를 포함하고, 여기서 반도체 디바이스는 핀 기반 전계 효과 트랜지스터이다.
예 19 - 이 예는 예 14의 특징들 중 일부 또는 전부를 포함하고, 여기서 트렌치 측벽들은 유전체 산화물을 포함한다.
예 20 - 이 예는 예 19의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 층은 유전체 산화물과 접촉해 있다.
예 21 - 이 예는 예 16의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 층의 적어도 일부분은 제2 층의 노출된 부분을 형성하기 위해 트렌치 측벽들의 상부 표면 위로 돌출하고, 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함하고; 게이트 전극은 노출된 부분의 제1 및 제2 측면들 중 적어도 하나의 측면과 상부 표면 상에 배치된다.
예 22 - 이 예는 예 21의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 전극은 노출된 부분의 제1 및 제2 측면들 둘 다와 상부 표면 상에 배치된다.
예 23 - 이 예에 따르면, 반도체 디바이스를 제조하는 방법이 제공되며, 방법은 기판을 제공하는 단계; 기판 상에 형성된 제1 III-V족 반도체 화합물의 제1 층 - 제1 층은 제1 밴드 갭을 가짐 - 을 형성하는 단계; 및 그 사이에 n-p 접합을 정의하도록 제1 층 상에 제2 III-V족 반도체 화합물의 제2 층 - 제2 층은 제1 밴드 갭과 상이한 제2 밴드 갭을 가짐 - 을 형성하는 단계를 포함하고; 여기서 제1 층, 제2 층, 또는 제1 층과 제2 층의 조합의 적어도 일부분은 양쪽성 도펀트로 도핑되고, 양쪽성 도펀트가 제1 층에서 도너일 때, 양쪽성 도펀트가 제2 층에서는 억셉터이고; 양쪽성 도펀트가 제1 층에서 억셉터일 때, 양쪽성 도펀트가 제2 층에서는 도너이다.
예 24 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된다.
예 25 - 이 예는 예 24의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 반도체이다.
예 26 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 화합물은 InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된다.
예 27 - 이 예는 예 26의 특징들 중 일부 또는 전부를 포함하고, 여기서 제2 III-V족 반도체 화합물은 n-형 화합물이다.
예 28 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택된다.
예 29 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 p-형 반도체이고; 제2 III-V족 반도체 화합물은 InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 n-형 반도체이며; 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택된다.
예 30 - 이 예는 예 29의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 GaSb 또는 GaAsSb로 형성되고; 제2 III-V족 반도체 화합물은 n-형 InGaAs 또는 InAs로 형성되며; 제2 층은 양쪽성 도펀트로 도핑된다.
예 31 - 이 예는 예 30의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 Si이다.
예 32 - 이 예는 예 30의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 InAlAs로 형성되고; 제2 III-V족 반도체 화합물은 n-형 InGaAs로 형성되며; 제2 층은 양쪽성 도펀트로 도핑된다.
예 33 - 이 예는 예 32의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 C이다.
예 34 - 이 예는 예 30의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 III-V족 반도체 화합물은 p-형 GaSb, AlSb, 또는 GaAlSb로 형성되고; 제2 III-V족 반도체 화합물은 n-형 InSb 또는 InAs로 형성되며; 제2 층은 양쪽성 도펀트로 도핑된다.
예 35 - 이 예는 예 34의 특징들 중 일부 또는 전부를 포함하고, 여기서 양쪽성 도펀트는 Si, C 또는 Sn이다.
예 36 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 층을 형성하는 단계는 반도체 디바이스의 서브핀 영역을 형성하기 위해 트렌치 내에 제1 층을 퇴적시키는 단계를 포함하고; 제2 층을 형성하는 단계는 제1 층 바로 위에 제2 층을 퇴적시키는 단계를 포함하며; 제2 층의 일부분은 소스를 형성하기 위해 양쪽성 도펀트로 도핑되고; 제2 층의 일부분은 드레인을 형성하기 위해 양쪽성 도펀트로 도핑된다.
예 37 - 이 예는 예 36의 특징들 중 일부 또는 전부를 포함하고, 제2 층의 적어도 일부분 상에 게이트 스택을 형성하는 단계를 추가로 포함한다.
예 38 - 이 예는 예 37의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 스택을 형성하는 단계는 제2 층 상에 게이트 유전체의 층을 형성하는 단계, 및 게이트 유전체의 층 상에 게이트 전극을 형성하는 단계를 포함한다.
예 39 - 이 예는 예 38의 특징들 중 일부 또는 전부를 포함하고, 여기서 반도체 디바이스는 단일 게이트 트랜지스터 또는 다중 게이트 트랜지스터이다.
예 40 - 이 예는 예 38의 특징들 중 일부 또는 전부를 포함하고, 여기서 반도체 디바이스는 핀 기반 전계 효과 트랜지스터이다.
예 41 - 이 예는 예 36의 특징들 중 일부 또는 전부를 포함하고, 여기서 트렌치는 트렌치 측벽들 - 트렌치 측벽들은 유전체 산화물을 포함함 - 을 포함한다.
예 42 - 이 예는 예 41의 특징들 중 일부 또는 전부를 포함하고, 여기서 제1 층은 유전체 산화물과 접촉해 있다.
예 43 - 이 예는 예 36의 특징들 중 일부 또는 전부를 포함하고, 여기서 트렌치는 트렌치 측벽들을 포함하고; 제2 층의 적어도 일부분은 제2 층의 노출된 부분을 형성하기 위해 트렌치 측벽들의 상부 표면 위로 돌출하고, 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함하고; 게이트 전극은 노출된 부분의 제1 및 제2 측면들 중 적어도 하나의 측면과 상부 표면 상에 배치된다.
예 44 - 이 예는 예 23의 특징들 중 일부 또는 전부를 포함하고, 여기서 게이트 전극은 노출된 부분의 제1 및 제2 측면들 둘 다와 상부 표면 상에 배치된다.
본원에서 이용된 용어들 및 표현들은 제한이 아니라 설명으로서 사용되며, 이러한 용어들 및 표현들의 사용에서, 도시되고 기술된 특징들의 임의의 등가물들(또는 그의 일부분들)을 배제하려는 의도는 없으며, 다양한 수정들이 청구항들의 범주 내에서 가능하다는 것을 잘 알 것이다. 그에 따라, 청구항들은 이러한 등가물들 모두를 포함하려는 것으로 의도되어 있다. 다양한 특징들, 양태들, 및 실시예들이 본원에 기술되었다. 본 기술분야의 통상의 기술자라면 잘 알 것인 바와 같이, 특징들, 양태들, 및 실시예들은 서로 조합될 수 있음은 물론, 변형 및 수정될 수 있다. 따라서, 본 개시내용은 이러한 조합들, 변형들, 및 수정들을 포함하는 것으로 간주되어야 한다.

Claims (25)

  1. III-V족 반도체 헤테로구조물을 포함하는 반도체 디바이스로서, 상기 III-V족 반도체 헤테로구조물은:
    기판 상에 형성된 제1 III-V족 반도체 화합물의 제1 층 - 상기 제1 층은 제1 밴드 갭(band gap)을 가짐 -; 및
    그 사이에 n-p 접합을 정의하도록 상기 제1 층 상에 형성된 제2 III-V족 반도체 화합물의 제2 층 - 상기 제2 층은 상기 제1 밴드 갭과 상이한 제2 밴드 갭을 가짐 - 을 포함하고;
    상기 제1 층, 상기 제2 층, 또는 상기 제1 층과 상기 제2 층의 조합의 적어도 일부분은 양쪽성 도펀트(amphoteric dopant)로 도핑되며;
    상기 양쪽성 도펀트가 상기 제1 층에서 도너(donor)일 때, 상기 양쪽성 도펀트가 상기 제2 층에서는 억셉터(acceptor)이고;
    상기 양쪽성 도펀트가 상기 제1 층에서 억셉터일 때, 상기 양쪽성 도펀트가 상기 제2 층에서는 도너인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 III-V족 반도체 화합물은 p-형 반도체이고, AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제2 III-V족 반도체 화합물은 n-형 반도체이고, InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택되는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 III-V족 반도체 화합물은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 p-형 반도체이고;
    상기 제2 III-V족 반도체 화합물은 InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 n-형 반도체이며;
    상기 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택되는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 III-V족 반도체 화합물은 p-형 GaSb 또는 GaAsSb로 형성되고;
    상기 제2 III-V족 반도체 화합물은 n-형 InGaAs 또는 InAs로 형성되며;
    상기 제2 층은 상기 양쪽성 도펀트로 도핑되는, 반도체 디바이스.
  7. 제5항에 있어서,
    상기 제1 III-V족 반도체 화합물은 p-형 InAlAs로 형성되고;
    상기 제2 III-V족 반도체 화합물은 n-형 InGaAs로 형성되며;
    상기 제2 층은 상기 양쪽성 도펀트로 도핑되는, 반도체 디바이스.
  8. 제5항에 있어서,
    상기 제1 III-V족 반도체 화합물은 p-형 GaSb, AlSb, 또는 GaAlSb로 형성되고;
    상기 제2 III-V족 반도체 화합물은 n-형 InSb 또는 InAs로 형성되며;
    상기 제2 층은 상기 양쪽성 도펀트로 도핑되는, 반도체 디바이스.
  9. 제1항에 있어서, 적어도 2개의 트렌치 측벽에 의해 정의되는 트렌치를 추가로 포함하며,
    상기 제1 층은 서브핀 영역(subfin region)을 형성하기 위해 상기 트렌치 내에 배치되고;
    상기 제2 층은 상기 제1 층 바로 위에 형성되며;
    상기 제2 층의 일부분은 소스를 형성하기 위해 상기 양쪽성 도펀트로 도핑되고;
    상기 제2 층의 일부분은 드레인을 형성하기 위해 상기 양쪽성 도펀트로 도핑되는, 반도체 디바이스.
  10. 제9항에 있어서, 상기 제2 층의 적어도 일부분 상의 게이트 스택을 추가로 포함하고, 상기 게이트 스택은 상기 제2 층 상의 게이트 유전체의 층을 포함하며, 상기 게이트 유전체의 층 상에 게이트 전극이 형성되는, 반도체 디바이스.
  11. 제10항에 있어서, 상기 트렌치 측벽들은 유전체 산화물을 포함하고, 상기 제1 층은 상기 유전체 산화물과 접촉해 있는, 반도체 디바이스.
  12. 제9항에 있어서,
    상기 제2 층의 적어도 일부분은 상기 제2 층의 노출된 부분을 형성하기 위해 상기 트렌치 측벽들의 상부 표면 위로 돌출하고, 상기 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함하고;
    상기 게이트 전극은 상기 노출된 부분의 상기 제1 및 제2 측면들 중 적어도 하나의 측면과 상기 상부 표면 상에 배치되는, 반도체 디바이스.
  13. 반도체 디바이스를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 형성된 제1 III-V족 반도체 화합물의 제1 층 - 상기 제1 층은 제1 밴드 갭을 가짐 - 을 형성하는 단계; 및
    그 사이에 n-p 접합을 정의하도록 상기 제1 층 상에 제2 III-V족 반도체 화합물의 제2 층 - 상기 제2 층은 상기 제1 밴드 갭과 상이한 제2 밴드 갭을 가짐 - 을 형성하는 단계
    를 포함하고;
    상기 제1 층, 상기 제2 층, 또는 상기 제1 층과 상기 제2 층의 조합의 적어도 일부분은 양쪽성 도펀트로 도핑되며;
    상기 양쪽성 도펀트가 상기 제1 층에서 도너일 때, 상기 양쪽성 도펀트가 상기 제2 층에서는 억셉터이고;
    상기 양쪽성 도펀트가 상기 제1 층에서 억셉터일 때, 상기 양쪽성 도펀트가 상기 제2 층에서는 도너인, 방법.
  14. 제13항에 있어서, 상기 제1 III-V족 반도체 화합물은 p-형 반도체이고, AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는, 방법.
  15. 제13항에 있어서, 상기 제2 III-V족 반도체 화합물은 n-형 반도체이고, InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는, 방법.
  16. 제13항에 있어서, 상기 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택되는, 방법.
  17. 제13항에 있어서,
    상기 제1 III-V족 반도체 화합물은 AlSb, GaSb, GaAlSb, GaAsSb, InAlAs, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 p-형 반도체이고;
    상기 제2 III-V족 반도체 화합물은 InGaAs, InAs, InSb, 또는 이들의 조합으로 이루어진 그룹으로부터 선택되는 n-형 반도체이며;
    상기 양쪽성 도펀트는 C, Si, Ge, 및 Sn으로 이루어진 그룹으로부터 선택되는, 방법.
  18. 제17항에 있어서,
    상기 제1 III-V족 반도체 화합물은 p-형 GaSb 또는 GaAsSb로 형성되고;
    상기 제2 III-V족 반도체 화합물은 n-형 InGaAs 또는 InAs로 형성되며;
    상기 제2 층은 상기 양쪽성 도펀트로 도핑되는, 방법.
  19. 제17항에 있어서,
    상기 제1 III-V족 반도체 화합물은 p-형 InAlAs로 형성되고;
    상기 제2 III-V족 반도체 화합물은 n-형 InGaAs로 형성되며;
    상기 제2 층은 상기 양쪽성 도펀트로 도핑되는, 방법.
  20. 제17항에 있어서,
    상기 제1 III-V족 반도체 화합물은 p-형 GaSb, AlSb, 또는 GaAlSb로 형성되고;
    상기 제2 III-V족 반도체 화합물은 n-형 InSb 또는 InAs로 형성되며;
    상기 제2 층은 상기 양쪽성 도펀트로 도핑되는, 방법.
  21. 제13항에 있어서,
    상기 제1 층을 형성하는 단계는 상기 반도체 디바이스의 서브핀 영역을 형성하기 위해 트렌치 내에 상기 제1 층을 퇴적시키는 단계를 포함하고;
    상기 제2 층을 형성하는 단계는 상기 제1 층 바로 위에 상기 제2 층을 퇴적시키는 단계를 포함하며;
    상기 제2 층의 일부분은 소스를 형성하기 위해 상기 양쪽성 도펀트로 도핑되고;
    상기 제2 층의 일부분은 드레인을 형성하기 위해 상기 양쪽성 도펀트로 도핑되는, 방법.
  22. 제21항에 있어서, 상기 제2 층의 적어도 일부분 상에 게이트 스택을 형성하는 단계를 추가로 포함하고, 상기 게이트 스택은 상기 제2 층 상의 게이트 유전체의 층을 포함하고, 상기 게이트 유전체의 층 상에 게이트 전극이 형성되는, 방법.
  23. 제22항에 있어서, 상기 반도체 디바이스는 단일 게이트 트랜지스터 또는 다중 게이트 트랜지스터인, 방법.
  24. 제21항에 있어서, 상기 트렌치는 트렌치 측벽들을 포함하고, 상기 트렌치 측벽들은 유전체 산화물을 포함하고, 상기 제1 층은 상기 유전체 산화물과 접촉해 있는, 방법.
  25. 제21항에 있어서,
    상기 트렌치는 트렌치 측벽들을 포함하며;
    상기 제2 층의 적어도 일부분은 상기 제2 층의 노출된 부분을 형성하기 위해 상기 트렌치 측벽들의 상부 표면 위로 돌출하고, 상기 노출된 부분은 상부 표면과 적어도 제1 및 제2 측면들을 포함하고;
    상기 게이트 전극은 상기 노출된 부분의 상기 제1 및 제2 측면들 중 적어도 하나의 측면과 상기 상부 표면 상에 배치되는, 방법.
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