TWI706470B - 具有帶偏移半導體源極／汲極間隔件的高遷移率場效電晶體 - Google Patents

具有帶偏移半導體源極／汲極間隔件的高遷移率場效電晶體 Download PDF

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Abstract

包括第一半導體材料之通道區域的單晶FET係被設置於基板上方。當例如閘極堆疊或犧牲閘極堆疊之遮罩覆蓋通道區域時，具有關於該通道材料之帶偏移的半導體材料之半導體間隔件係被成長，例如於至少該通道區域之汲極端以引入在該通道半導體與第三III-V族半導體材料的汲極區域之間的至少一電荷載子阻隔帶偏移。於一些N型電晶體實施例中，該載子阻隔帶偏移為至少0.1eV之傳導帶偏移。較寬的帶隙及/或阻隔傳導帶偏移可貢獻至降低的閘極感應汲極漏電(GIDL)。源極/汲極區域透過該半導體間隔件電性地耦接至該通道區域，其可能為實質地未摻雜(亦即，原有的)或摻雜。於一些實施例中，該半導體間隔件係被整合至閘極最後、源極/汲極再成長finFET製程中。

Description

具有帶偏移半導體源極/汲極間隔件的高遷移率場效電晶體
本發明係關於具有帶偏移半導體源極/汲極間隔件的高遷移率場效電晶體。
延伸用於積體電路(IC)之莫耳定律的努力已包括利用矽以外的材料如III-V族化合物半導體材料(例如InP、InGaAs、InAs)之電晶體的開發。高遷移率材料系統典型地顯示較矽裝置為高的載子移動率，且因此其採用長久以來已被提出為朝更快的電晶體之路徑。然而，連同較高的載子移動率，於場效電晶體(FET)中，源極與汲極之間的關閉狀態(Ioff)漏電流可明顯地較用於相等的有效(電性)通道長度之矽基FET(silicon-based FET)為高。以高關閉狀態汲極至閘極偏壓，汲極與閘極絕緣體之間的帶間隧道效應(band-to-band tunneling)可造成閘極感應汲極漏電(Gate Induced Drain Leakage；GIDL) 流。於矽基FET中，次臨界漏電(subthreshold leakage)係典型地較GIDL流多的多。然而，利用較小的帶隙半導體於閘控通道(gated channel)中，GIDL流可明顯地貢獻至Ioff。
100‧‧‧互補金屬氧化物半導體電路
101‧‧‧高遷移率finFET
102‧‧‧矽通道的finFET
103‧‧‧鰭狀物
104‧‧‧鰭狀物
105‧‧‧基板
110‧‧‧次鰭狀物
115‧‧‧次鰭狀物隔離件
120‧‧‧通道區域
130‧‧‧半導體間隔件
131‧‧‧側向間隔
135‧‧‧異質接面
136‧‧‧異質接面
137‧‧‧異質接面
140‧‧‧源極/汲極區域
150‧‧‧接觸金屬
171‧‧‧閘極側壁間隔件
172‧‧‧閘極介電質
173‧‧‧閘極電極
180‧‧‧隔離材料
201‧‧‧鰭式場效電晶體
301‧‧‧平面FET
401‧‧‧奈米線FET
410‧‧‧緩衝層
601‧‧‧方法
610‧‧‧操作
620‧‧‧操作
630‧‧‧操作
640‧‧‧操作
650‧‧‧操作
660‧‧‧操作
770‧‧‧犧牲閘極
905‧‧‧行動計算平台
906‧‧‧伺服器機器
910‧‧‧晶片級或封裝級整合系統
915‧‧‧電池
920‧‧‧放大圖
925‧‧‧RF(無線)積體電路
930‧‧‧電源管理積體電路
935‧‧‧控制器
950‧‧‧單晶SoC
960‧‧‧中介層
1000‧‧‧計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
此處所述之材料係藉由後附圖式中之範例來說明但非用以限制。為了說明的簡單性與清楚性，圖式中所示的元件不必須依比例繪製。舉例來說，某些元件的尺寸可相對於其他元件而被放大以供清楚顯示。再者，其中適當考量者，元件符號已在圖式中重複以表示對應或類比的元件。於圖示中：第1圖為根據一些實施例設置於基板上方的高遷移率finFET之平面圖；第2A圖顯示根據一些實施例之透過顯示於第1圖中高遷移率之finFET的通道區域與源極/汲極區域的長度之剖面示意圖；第2B圖顯示根據一些實施例之透過顯示於第1圖中高遷移率之finFET的源極/汲極區域內的鰭狀物寬度之剖面示意圖；第2C圖顯示根據一些實施例之透過顯示於第1圖中高遷移率之finFET的通道區域內的鰭狀物寬度之剖面示意圖；第2D圖顯示根據一些實施例之透過顯示於第1圖中 高遷移率之finFET的閘極側壁間隔件區域內的鰭狀物寬度之剖面示意圖；第3A圖顯示根據一些實施例之透過顯示於第1圖中高遷移率之finFET的通道區域與源極/汲極的長度之剖面示意圖；第3B圖顯示根據一些替代實施例之透過顯示於第1圖中高遷移率之finFET的源極/汲極區域內的鰭狀物寬度之剖面示意圖；第3C圖顯示根據一些替代實施例之透過顯示於第1圖中高遷移率之finFET的通道區域內的鰭狀物寬度之剖面示意圖；第4A圖顯示根據一些實施例之透過平面高遷移率FET的通道區域與源極/汲極的長度之剖面示意圖；第4B圖顯示根據一些實施例之透過平面高遷移率FET的源極/汲極區域之剖面示意圖；第4C圖顯示根據一些實施例之透過平面高遷移率finFET的通道區域之剖面示意圖；第5圖顯示根據一些替代實施例之透過奈米線高遷移率FET的通道區域與源極/汲極的長度之剖面示意圖；第6圖為根據一些替代實施例之用於製作具有寬帶隙半導體源極/汲極間隔件之高遷移率finFET的方法之流程圖；第7A、7B、7C、7D、7E、與7F圖顯示根據一些實施例之透過如顯示於第6圖中之方法所發展之高遷移率 finFET的通道區域及源極/汲極區域的長度之剖面示意圖；第8A、8B、8C、8D、8E、與8F圖顯示根據一些實施例之透過如顯示於第6圖中之方法所發展之高遷移率finFET的區域內之鰭狀物結構的寬度之剖面示意圖；第9圖顯示根據本發明之實施例之行動計算平台與利用包括具有寬帶隙III-V族半導體源極/汲極間隔件之複數個高遷移率finFET的SoC之資料伺服器機器；及第10圖為根據本發明之實施例的電子計算裝置之功能方塊圖。
【發明內容及實施方式】
一或多個實施例係參照所附圖式加以說明。雖然特定組態與配置係被詳細顯示及說明，應了解的是，其僅為說明的目的。所屬技術領域中具有通常知識者應了解到，其他組態與配置在不超出說明之精神與範疇的情況下是可能的。所屬技術領域中具有通常知識者應了解到，此處所述之技術及/或配置可利用此處所詳細說明以外的許多其他系統與應用。
關於所附圖式之以下實施方式形成其一部份及說明例示實施例。再者，應了解的是，其他實施例可被利用且結構的及/或邏輯的的改變可在不超出所請求標的之範疇的情況下被做出。亦應注意的是，方向與參考，舉例來說，上、下、頂、底等等，可被使用僅幫助圖式中之特徵的說 明。因此，接下來的詳細說明並非用以限制用，且所請求標的例之範疇係由所附申請專利範圍及其等效所界定。
於以下說明中，各種說明係被提出。然而，對於所屬技術領域中具有通常知識者而言將了解的是，沒有這些特定說明亦可實現本發明之實施例。於一些範例中，已知方法與裝置係以方塊圖形式來顯示(而非詳細地)，以避免模糊本發明。此說明中提及「一實施例(an embodiment)」或「一個實施例(one embodiment)」或「一些實施例(some embodiments)」係指與該實施例有關之所描述的特定特徵、結構、功能、或特點係包含於本發明的至少一實施例。因此，在說明書中許多地方之用語「於一實施例」或「於一個實施例」或「一些實施例」的出現並不需要參照本發明之相同的實施例。再者，於一或更多實施例中，特定特徵、結構、功能、或特性可被結合於任何適合的方式。舉例來說，第一實施例可第二實施例結合(在任何程度上與此二實施例相關聯之特定特徵、結構、功能、或特點並非互斥的)。
如於實施方式及所附申請專利範圍中所使用，單數形式「一」、「該」係包括複數形式，除非文中有明說明為例外。亦應了解的是，如於此所使用的用語「及/或」參照及包含相關聯的所列項目之任何及所有可能的組合。
用語「耦接的(coupled)」及「連接的(connected)」及其衍生可於此被使用以說明組件之間之功能的或結構的關係。應了解的是，這些用語並不意欲為彼此同義。 而是，於特定實施例中，「連接的」可被使用以表示兩個或更多元件係於直接物理、光學、或電性彼此接觸。「耦接的」可被使用以表示兩個或更多元件係於直接或間接(其之間的其他中間元件)物理或電性彼此接觸，及/或兩個或更多元件彼此合作或互動(例如有因果關係的)。
於此所使用之用語「在...上方(over)」、「在...之下(under)」、「在...之間(between)」、及「在...上(on)」參照一個組件或材料關於其他組件或材料之相對位置(於其中此物理關係為顯著的)。舉例來說，於材料的內容中，一個材料或設置於另一者上方或之下的材料可被直接接觸或可具有一或多個中間材料。再者，設置於兩個材料之間的一個材料或多個材料可為直接接觸兩層或可具有一或多個中間層。相反的，第一材料或在第二材料或材料「上」之材料為直接接觸第二材料/材料。類似差別係於組件集合的內容中被做出。
如整個實施方式及申請專利範圍中所使用者，加上用語「至少一個」或「一或多個」的一列表之項目可表示該列表之項目的任何組合。舉例來說，用語「A、B或C中之至少一者」可表示A；B；C；A及B；A及C；B及C；或A、B、及C。
於以下進一步說明之實施例中，第一半導體材料係被使用於電晶體通道區域。對於此通道材料，載子移動率可較矽為高而帶隙可較矽為低。關閉狀態漏電亦可較類似通道長度的參考矽FET為更明顯的。對於給定通道長度用 以減少關閉狀態漏電之技術與電晶體架構為利用高遷移率半導體材料系統以延伸莫耳定律之重要態樣。取代僅達成較高的個別電晶體效能(例如高Ft)，達成關閉狀態漏電流之減少賦能進一步的側向按比例縮放、及較大的電晶體密度。於此處所述之一些實施例中，寬帶隙間隔件係被利用以對於期望的通道長度限制電晶體漏電流。於進一步實施例中，寬帶隙半導體間隔件係被結合於至少通道區域之汲極側。於一些有利的實施例中，寬帶隙間隔件係被槓桿作用(leveraged)以減少電晶體單元之面積，例如藉由減少通道區域在源極與汲極區域之間的長度，或在閘極電極與源極/汲極區域之間賦能較大的重疊而沒有感應電晶體漏電明顯地較參考矽通道的裝置為差。
於以下進一步說明之一些實施例中，單晶FET包括被設置於基板上方之第一半導體材料的通道區域。閘極電極係被設置於通道區域上方。一對半導體源極/汲極區域係以2-20nm厚度的具有從第一半導體材料的電荷載子阻隔帶偏移之第二半導體材料從通道區域被隔開。因此，對於n型電晶體，第二半導體材料具有至少可歸於具有較通道半導體材料為小的電子親合性(亦即較高的傳導帶能量)之材料的傳導帶偏移(conduction band offset；CBO)。
於一些實施例中，載子阻隔帶偏移係與具有較第一(通道)材料為寬的帶隙之第二半導體材料相關聯。於閘極電極與汲極之間的高場區域中之寬帶隙及/或帶偏移材 料可有利地減少帶間隧道效應，從而減少會造成漏電流的電子洞對之產生。於閘極電極與汲極之間的較寬帶隙材料亦可阻礙透過穿隧機制所產生之載子的增殖以進一步減少GIDL流。帶偏移可阻礙藉由一或多個漏電機制至汲極中所產生的載子之傳送。於其中半導體間隔件形成與在下面的次鰭狀物半導體之異質接面之進一步實施例中，包含第三半導體材料之源極/汲極區域不形成與窄通道半導體之任何介面，其減少汲極與基板之間的場驅動GIDL流之能力。對於範例電晶體，具有帶偏移之半導體間隔件在通道區域與間隔件之間的異質接面處提供至少0.1eV偏移於相關帶(傳導或價)中。由於GIDL為帶隙(以及來自通道區域中之材料的帶偏移)之強功能，關閉狀態漏電可關於缺少帶偏移半導體間隔件之架構被明顯地減少。
於一些finFET實施例中，帶偏移半導體間隔件係被設置於在閘極電極或閘極側壁間隔件之下的鰭狀物凹部內且具有與通道實質相同的載流截面積(current carrying cross-sectional area)。經過源極與汲極之間最短Leff之電荷載子因此經過半導體間隔件。然而，最小間隔件感應一點點偏移於導通電阻，也許因為於電晶體導通狀態之較高的電荷載子能量。於以下進一步說明之一些實施例中，雖然遮罩(例如閘極堆疊或犧牲閘極堆疊)係覆蓋通道區域，帶偏移III-V族半導體材料係被過度成長，例如作為源極/汲極再成長處理之第一階段。
第1圖為根據一些實施例之包括高遷移率finFET 101 及被設置於基板105上方且藉由隔離材料180所包圍之矽通道的finFET 102的互補金屬氧化物半導體(CMOS)電路100的平面圖。於例示實施例中，高遷移率finFET 101為NMOS裝置而finFET 102為PMOS裝置。對於此等實施例，雖然高遷移率finFET 101具有以下進一步說明之一或多個結構屬性，finFET 102可具有任何架構。於替代實施例中，高遷移率NMOS finFET 101係與高遷移率PMOS finFET 102耦接。
於一些實施例中，基板105為矽(Si)，其對於finFET 101與102之單晶整合具優勢。於例示實施例中之實質單晶基板105的結晶定向為(100)、(111)、或(110)。然而，其他結晶定向亦為可能的。舉例來說，基板工作表面可被誤切、或偏切2-10°朝[110]，用以促進結晶異質磊晶材料之成核。其他基板實施例亦為可能的。舉例來說，基板105可為任何碳化矽(SiC)、藍寶石、III-V族化合物半導體(例如GaAs)、矽絕緣體(SOI)、鍺(Ge)、或鍺化矽(SiGe)。隔離材料180可為適合用以在電晶體之間提供電性隔離之任何材料。於一些例示實施例中，隔離材料180為二氧化矽。已知適合用於該目的之其他材料亦可被利用，包括低k材料(例如具有2.5以下之相對介電常數)。
於所說明之實施例中，finFET 101係與小於與finFET 102相關聯的電晶體單元區域之電晶體單元區域相關聯。具體言之，與finFET 101相關聯之閘極長度Lg係小於與 finFET 102相關聯之對應的閘極長度Lg,2。為了清楚之目的，對於兩finFET 101、102，源極/汲極接點長度Lc及源極/汲極接觸金屬150與閘極電極173的邊緣之間的側向間隔Ls皆相同。因此，於此範例中，於finFET 101中縮小的閘極長度係表現如於finFET 101之源極/汲極接觸金屬間距Pc中關於finFET 102之Pc,2之減少。鰭狀物103最長的側向長度可短於鰭狀物104之對應的長度。於其中對於finFET 101之存取電阻(access resistance)為相對高之其他實施例中，於finFET 101中縮小的閘極長度可被利用於增加的源極/汲極接點長度Lc，而沒有增加finFET 101超過Pc,2之接觸金屬間距Pc。如上所述，對於高遷移率通道材料之關閉狀態漏電流可為顯著地高於對於可相比的有效通道長度之矽通道的裝置。因此，於一些實施例中，具有帶偏移(亦即較高的傳導帶能量、或較低的電子親合性，相較於被使用於被設置在閘極電極173下方的通道區域之高遷移率半導體)之第二半導體係被設置於至少在側向間隔131內，其從通道半導體偏移源極/汲極半導體。帶偏移半導體材料之厚度、合金組成、及雜質摻雜可被調整以對導通狀態效能產生最小影響的方式來減少GIDL。
雖然特定大小隨裝置技術世代而改變，於一範例中(其中Lg,2大約為10nm)，Lg可較其小2-5nm，提供高達50%之側向閘極縮小。帶偏移半導體間隔件係被有利地設置在至少通道區域半導體與汲極區域半導體之間。於 所示的範例中，帶偏移半導體間隔件係被設置於至少一側向間隔件131(其可例如為2-10nm)內，以從通道區域避開(stand-off)重摻雜源極/汲極區域2-20nm。於一些實施例中，帶偏移半導體間隔件係僅被設置在通道與汲極之間。然而，於有利的實施例中(其中電晶體101之對稱係被維持)，帶偏移半導體間隔件係被設置在通道區域與源極區域之間、以及通道區域與汲極區域之間。此對稱架構允許一個電晶體之汲極被利用作為另一電晶體之源極。基於在半導體間隔件/半導體源極異質接面處的帶偏移之延伸，finFET 101可顯示關閉狀態漏電可比的上、或較佳於finFET 102之關閉狀態漏電。
第一半導體材料之鰭狀物可被直接設置於基板或一些中介材料上。於一些例示實施例中，電晶體101包括半導體異質接面鰭狀物(「異質鰭狀物(hetero-fin)」)結構103，其進一步包括設置於第二半導體材料之「次鰭狀物(sub-fin)」的第一半導體材料，如下文中所述。第2A圖顯示根據一些實施例之透過顯示沿著於第1圖中所示的A-A'平面的高遷移率之finFET 101的通道區域與源極/汲極區域的長度之剖面示意圖。第2C圖顯示根據一些實施例之透過高遷移率finFET 101的通道區域內的鰭狀物寬度之剖面示意圖。
如第2A-2C圖所示，異質鰭狀物103包括設置於次鰭狀物110上之通道區域120。次鰭狀物110係被嵌入於次鰭狀物隔離件115(第2B、2C圖)中，其可為適合用以 在鄰近次鰭狀物之間提供電性隔離之任何非晶形材料。於一些例示實施例中，次鰭狀物隔離件115為二氧化矽。其他已知介電材料亦可被利用，包括低k材料。雖然實施例並不以此為限，其他例示材料包括摻碳氧化物、矽氧烷衍生物、及諸如此類。通道區域120為以第一半導體材料製成而次鰭狀物110為以第二半導體材料製成。兩個不同材料形成通道/次鰭狀物異質接面135。於其中次鰭狀物110不作為裝置通道之部份的一些例示實施例中，次鰭狀物110不需要為以具有高電子遷移率之材料製成。於一些有利的實施例中，次鰭狀物110為適當組成之第二材料，使得異質接面135與通道區域120及次鰭狀物110之間的帶能量偏移(其對於透過次鰭狀物110減少基板漏電流路徑為有用的)相關聯。於其中通道區域120係用以提供電子通道之一些N型電晶體範例中，次鰭狀物110可具有較高傳導帶能量(亦即載子阻隔傳導帶偏移)。
於一些實施例中，次鰭狀物110與通道區域120各為單晶化合物半導體，具有至少一元素來自週期表之III族(例如Al、Ga、In)之第一子晶格、及具有至少一元素來自週期表之V族(例如P、As、Sb)之第二子晶格。次鰭狀物110與通道區域120可各為週期表之III及V族化合物半導體的二、三、或甚至四個元素的合金之二元、三元、或四元III-V族化合物半導體。舉例來說，N型電晶體實施例，通道區域120係有利地為具有高電子遷移率之III-V族材料，例如(但不限於GaAs、InGaAs、InP、 InSb、及InAs)。對於一些InxGa1-xAs鰭狀物通道半導體實施例，In之x在0.1與0.9之間，且有利地至少0.5(例如In0.53Ga0.47As)。於具有高遷移率之一些實施例中，通道區域120為本質的(intrinsic)III-V族材料且非有意地摻雜任何電性活動的雜質。於替代實施例中，一或多個標稱(nominal)雜質摻雜程度可被呈現於通道區域內，例如用以設定臨界值電壓Vt、或用以提供HALO帶狀植入(pocket implant)等等。
相對於鰭狀物材料，次鰭狀物110有益地為具有明顯的載子阻隔帶偏移(例如傳導帶偏移)之III-V族材料，例如但不限於GaAs、GaSb、GaAsSb、GaP、InAlAs、GaAsSb、AlAs、AlP、AlSb、及AlGaAs。於一些N型電晶體實施例中，次鰭狀物110具有較高的傳導帶能量且亦被摻雜p型雜質(例如Mg、Be等等)。
通道區域120係被設置在閘極電極173與閘極介電質172之下(或被其覆蓋)。如第2A與2C圖所示，金屬絕緣體閘極堆疊包括閘極介電材料172及閘極電極材料173。雖然任何已知閘極堆疊材料可被利用，於一例示實施例中，具有9或更大的整體相對介電常數之高k材料係被利用作為閘極介電質與具有適合於通道區域120的組成之工作函數的閘極金屬。範例高k材料包括金屬氧化物，例如(但不限於)HfO2。於第2C圖所說明之實施例中，閘極介電質172係被直接設置於界定橫向鰭狀物寬度Wf的鰭狀物120之側壁上。
於第2A圖所說明之一些「閘極欠疊(gate underlap)」實施例中，通道區域120之部份係進一步被設置在介電閘極側壁間隔件171(其係鄰近閘極電極173之相對邊緣)之下(或被其覆蓋)。通道區域120不需要延伸超過閘極電極173之長度。於所說明之例示實施例中，至少半導體間隔件130之一部分係被設置在閘極側壁間隔件171之下(或被其覆蓋)，以形成位於閘極側壁間隔件171之下的通道間隔件異質接面136。替代地，通道間隔件異質接面136可被設置在閘極電極173之下，或甚至可位於閘極側壁間隔件171之外部(於其中電晶體架構具有較大的閘極堆疊與半導體汲極區域之欠疊)。閘極側壁間隔件171可以任何介電材料製成，且可接觸閘極電極173之側壁、或如圖所示，接觸覆蓋閘極電極173之側壁的閘極介電質172。閘極側壁間隔件171之側向大小可例如從1至10nm改變。於一些例示實施例中，閘極側壁間隔件171提供2-5nm的側向間隔於閘極電極173與半導體源極/汲極區域140之間。
於第2A圖所說明之實施例中，半導體間隔件130具有小於閘極側壁間隔件171之側向寬度Ls之膜厚度Ts(如從與通道區域120之介面測量)。然而，半導體間隔件130亦可足夠後以至於側向地延伸超過側壁間隔件171。半導體間隔件130可具有低於20nm之膜厚度Ts，更有利地低於10nm，更有利地介於2nm與5nm之間。半導體間隔件厚度Ts可被至少部份選擇於晶格不匹配，其 限制間隔件厚度Ts小於於其中假晶(pseudomorphic crystalline)半導體間隔件鬆弛之臨界厚度(critical thickness)。間隔件厚度Ts亦可部份基於在通道間隔件異質接面136處之帶偏移的大小。舉例來說，提供較大帶偏移之半導體間隔件可有利地較薄，以限制其在導通狀態效能之影響。半導體間隔件厚度Ts可基於高閘極汲極場幾何(high gate-drain field geometry)而被進一步選擇。舉例來說，若高閘極汲極場延伸超過較長的橫向距離，則較大厚度之寬帶隙間隔件可被利用。
半導體間隔件130為單晶化合物半導體材料。於一些實施例中，半導體間隔件130具有至少一元素來自週期表之III族(例如Al、Ga、In)之第一子晶格(sub-lattice)、及至少一元素來自週期表之V族(例如P、As、Sb)之第二子晶格。半導體間隔件130可各為週期表之III及V族化合物半導體的二、三、或甚至四個元素的合金之二元、三元、或四元III-V族化合物半導體。半導體間隔件130具有與通道半導體區域120不同的組成以具有從通道半導體區域120之帶載子阻隔帶偏移。於例示實施例中，半導體間隔件130為以III-V族半導體材料製成，其具有至少0.1eV之從通道半導體區域120的傳導帶偏移。於一些有利的實施例中，半導體間隔件130為以III-V族半導體材料製成，其具有至少0.25eV之從通道半導體區域120的傳導帶偏移。雖然較大帶偏移對於GIDL減少有利，組合調變(compositional modulation)可被限 制以偵測密度限制，因為間隔件半導體有利地為良好品質的單晶。
於其中通道區域120與半導體間隔件130皆包含Ga或As合金之一些實施例中，通道區域120具有較半導體間隔件130為高的濃度之In或Sb，及/或半導體間隔件130具有較通道區域120為高的濃度之Al或P。於其中通道區域120與半導體間隔件130皆包含InGaAs合金之一範例中，通道區域120具有較半導體間隔件130為高的濃度之In。例如於通道區域120包含In0.53Ga0.47As的情形中，In0.4G0.6As半導體間隔件130提供0.1eV之傳導帶偏移。較大的偏移係被提供予InxGa1-xAs，其中x小於0.4。於其中通道區域120為InGaAs合金之另一範例中，GaAs半導體間隔件130可提供0.7eV之傳導帶偏移、或更多(基於通道區域120中之In)。於其中通道區域120為InGaAs合金之另一範例中，InAlAs半導體間隔件130可提供1eV之傳導帶偏移、或更多(基於通道區域120中之銦)。
於其中通道區域120與半導體間隔件130之其中一者為InP之其他實施例中，另一者為Ga合金或As合金。舉例來說，於通道區域120包含InGaAs合金的情形中，半導體間隔件130可為InP。例如於通道區域120包含In0.53Ga0.47As的情形中，InP半導體間隔件130可提供0.45eV傳導帶偏移且可為任何厚度(因為兩個材料為晶格匹配)。於其中通道區域120與半導體間隔件130皆包 含In或P合金之其他實施例中，通道區域120具有較半導體間隔件130為高的濃度之As，及/或半導體間隔件130具有較通道區域120為高的濃度之Al或Ga。
於一些實施例中，半導體間隔件130具有實質等於通道區域120之雜質濃度。舉例來說，於通道區域120為本質的(亦即沒有故意摻雜)之情形中，半導體間隔件130亦可為本質的。此未摻雜的寬帶隙間隔件實施例將進一步用以增加閘極堆疊與源極/汲極區域之尖端之間的距離。電晶體靜電將透過較大之閘極與汲極的分隔以及材料帶隙中局部化的增加兩者而被改善同時GIDL可被減少。有關提供參考GIDL流的閘極與汲極之間的給定分隔，寬帶隙間隔件層之插入允許在參考GIDL流處閘極汲極分隔中的減少。於一些替代實施例中，半導體間隔件130具有與通道區域120不同的雜質摻雜。半導體間隔件130可被輕地或重地摻雜至其導電類型的源極/汲極(例如對於NMOS裝置為n型)。舉例來說，於通道區域120為本質的窄帶隙InGaAs的情形中，半導體間隔件130可為輕地或重地n型摻雜的InGaAs。此摻雜的寬帶隙間隔件實施例主要透過材料帶隙中之增加來減少GIDL且顯示有關未摻雜的間隔件半導體實施例之減少的外部電阻(Rext)。
第2B圖顯示根據一些實施例之透過於源極/汲極區域140內的鰭狀物寬度之剖面示意圖。如第2A與2B圖進一步所示，再成長的異質磊晶(heteroepitaxial)源極/汲極區域140與半導體間隔件130介接(interface)，形成間 隔件-源極與間隔件-汲極異質接面137。半導體源極/汲極區域140包含具有不同於半導體間隔件130之晶格組成的半導體。於例示實施例中，半導體源極/汲極區域140包含不同於通道區域120與間隔件130之第三III-V族合金組成。源極/汲極區域140可為以適合於歐姆接觸至鰭狀物120之任何材料製成，例如(但不限於)，提供較通道區域120為低的帶隙之組成，促進與接觸金屬150(例如Ti/TiN)之低電阻。於其中間隔件130包含低In含量的寬帶隙InGaAs合金之例示實施例中，半導體源極/汲極區域140包含高In含量(例如x為0.8或更大)的窄帶隙InxGa1-xAs合金。半導體源極/汲極區域140亦可為InAs。為單些實施例中，源極/汲極區域140為單晶。源極/汲極區域140係有利地被重摻雜(例如於NMOS實施例中源極/汲極n型兩者)。如第2A圖所示，源極/汲極區域140覆蓋半導體間隔件130，使得金屬化150介接源極/汲極區域140而非半導體間隔件130，即使當接觸金屬多少被誤對準。基於源極/汲極區域140之z高度(z-height)，半導體間隔件130可被或多或少的源極/汲極材料所覆蓋(例如數十nm至100nm或更多)。
於第2A圖所示之一些實施例中，源極/汲極區域140形成僅一個異質接面137。沒有第二次異質接面被形成於次鰭狀物110，因為半導體間隔件130延伸超過次鰭狀物110之整個長度。如以下進一步所述，設置於源極/汲極區域140與次鰭狀物110之間的半導體間隔件130之區域係 表示被利用以形成半導體間隔件130之技術。於一些例示實施例中，源極/汲極區域140與次鰭狀物110之間的半導體間隔件130厚度係實質(亦即+/-10%)等於半導體間隔件厚度Ts。通道區域120與次鰭狀物110上方之連續的半導體間隔件厚度Ts係表示被利用以形成半導體間隔件130之再成長技術，如以下進一步所述。除了表示用以形成半導體間隔件130之技術外，源極/汲極區域140與次鰭狀物110之間的半導體間隔件130可提供有利的帶隙偏移，進一步減少源極/汲極區域140與次鰭狀物110之間的GIDL流。源極/汲極區域140與次鰭狀物110之間的半導體間隔件130之存在亦可在重摻雜的源極/汲極區域140與次鰭狀物110之間提供有利的檢查(setback)，其減少n型摻雜物至次鰭狀物110內之擴散以及使場強度下降(其可另外增加源極/汲極區域140與次鰭狀物110之間的漏電流)。
於一些實施例中，寬帶隙半導體間隔件之載流截面積係實質等於鰭狀物通道區域之載流截面積。第2D圖顯示根據一些實施例之沿顯示於第1圖中所示D-D'平面透過異質鰭狀物寬度之剖面示意圖。D-D'平面通過半導體間隔件130內的finFET 101之側向間隔131，靠近其處之異質接面136(第2A圖)在橫向鰭狀物寬度Wf中形成與通道區域120之介面。如第2D圖中進一步所示，半導體間隔件130覆蓋整個鰭狀物z高度Hf。相反的，半導體間隔件130係實質缺乏嵌入次鰭狀物隔離件115內之次鰭狀物 110的大部分。
尤其，以上說明於finFET 101之脈絡中的架構元件可被應用至寬陣列的其他finFET架構。第3A-3C圖例如顯示根據一些替代實施例之finFET 201。FinFET 201具有實質相同於finFET 101(第1圖)所示的布局/覆蓋區(layout/footprint)。然而，finFET 201使用設置於全高(full-height)鰭狀物120上方之凸起的源極/汲極區域140，而非關於finFET 101所述之再成長的源極/汲極區域。如進一步範例中，第4A-4C圖顯示具有實質相同於finFET 101(第1圖)所示的布局/覆蓋區之平面FET 301。如另一範例中，第5圖顯示具有實質相同於finFET 101(第1圖)所示的布局/覆蓋區之奈米線FET 401。然而，奈米線FET 401具有完全包圍在III-V族通道材料周圍之閘極堆疊與源極/汲極區域。
第3A圖顯示根據一些替代實施例之沿顯示於第1圖中所示A-A'平面之finFET 201的剖面示意圖。第3B圖顯示根據一些替代實施例之沿顯示於第1圖中所示B-B'平面之finFET 201的剖面示意圖。同樣地，第3C圖顯示根據一些替代實施例之沿顯示於第1圖中所示C-C'平面之finFET 201的剖面示意圖。與半導體間隔件130(第3A、3B圖)相關聯之材料厚度Ts從鰭狀物120偏移凸起的源極/汲極區域140。次鰭狀物110、鰭狀物120、及半導體間隔件130可具有以上關於finFET 101的脈絡中說明之任何性質。舉例來說，間隔件130可為較III-V族通道區 域120為寬的帶隙III-V族材料。源極/汲極區域140可再次具有以上關於finFET 101的脈絡中說明之任何性質(例如異質磊晶高度摻雜的窄帶隙III-V族材料)。半導體間隔件130形成圍繞鰭狀物120之端部的外殼且源極/汲極區域140形成圍繞半導體間隔件130之外殼，如第3B圖進一步所示。第3B圖中所示之剖面圖可應用於整個源極/汲極接點長度，因為超過閘極側壁間隔件171的鰭狀物120之z高度為常數。於一些實施例中，半導體間隔件130與源極/汲極區域140不取代任何部份的鰭狀物120，且取代的是，連續地磊晶成長於鰭狀物120上。以下進一步說明之任何的成長技術可被利用以形成半導體間隔件130，例如作為在凸起的源極/汲極區域140之輔助磊晶成長階段之前的最初磊晶成長階段。
第4A圖顯示根據一些替代實施例之沿顯示於第1圖中所示A-A'平面之平面FET 301的剖面示意圖。第4B圖顯示根據一些替代實施例之沿顯示於第1圖中所示B-B'平面之平面FET 301的剖面示意圖。同樣地，第4C圖顯示根據一些替代實施例之沿顯示於第1圖中所示C-C平面之平面FET 301的剖面示意圖。首先參照第4A圖，於平面FET之脈絡中，III-V族緩衝層410係被設置於基板105上方。緩衝層410可具有於以上finFET實施例之脈絡中關於次鰭狀物110所述之任何性質。與半導體間隔件130相關聯之膜厚度Ts(第4A圖)從通道區域120偏移凸起的源極/汲極區域140。通道區域120與半導體間隔件130 可具有於以上finFET 201之脈絡中所述之任何性質(例如間隔件130具有載子阻隔帶偏移及/或為較通道區域120為寬的帶隙材料)。源極/汲極區域140亦可具有以上關於finFET 101的脈絡中說明之任何性質(例如異質磊晶高度摻雜的n型窄帶隙III-V族材料)。對於平面FET 301，半導體間隔件130與甚至源極/汲極區域140可被提供為於晶圓級之覆蓋III-V族磊晶堆疊成長(連同III-V族緩衝層410)。閘極堆疊之形成可接著牽涉到對半導體間隔件130及/或源極/汲極區域140之圖樣化蝕刻以暴露通道區域120而對於閘極側壁間隔件171之形成與閘極電極173之沉積作好準備。
第5圖顯示根據一些實施例之透過於第1圖中所示A-A'平面之奈米線FET 401的剖面示意圖。如圖所示，半導體間隔件130係實質對稱於通道區域120之縱軸CL。於此說明實施例中，次鰭狀物半導體不存在，已完全被閘極堆疊材料、源極/汲極區域140、及接觸金屬150取代。藉由形成作為源極/汲極成長的初始階段之半導體間隔件130，通道區域120係被有效地覆蓋於相對端(具有寬帶隙III-V族材料)。
根據以上架構之高遷移率finFET可藉由應用多種技術及處理室組態之多種方法而被製作。第6圖為根據一些實施例之用於製作具有III-V族半導體間隔件的例示方法601之流程圖。第7A、7B、7C、7D、7E、與7F圖顯示根據一些實施例之如方法601被執行所發展之沿finFET 101之A-A'平面之剖面示意圖。第8A、8B、8C、8D、8E、與8F圖顯示根據一些實施例之如第6圖中所示之方法被執行所發展之沿finFET 101之B-B'平面之剖面示意圖。
首先參照第6圖，方法601開始於操作610，其中III-V族半導體材料之鰭狀物係被形成。於一些實施例中，III-V族異質接面鰭狀物係被製作，例如藉由在具有複數個種晶表面區域(seeding surface region)的矽基板上方磊晶地成長III-V族材料之數個島狀物。於一些此等實施例中，種晶表面區域係被高縱橫尺寸比側壁包圍以實行縱橫比陷補(aspect ratio trapping；ART)及於異質磊晶鰭狀物材料中達成可接受的結晶品質。ART技術為局部添加異質磊晶鰭狀物製作的一個範例，其可有利地減少各種異質接面間晶格失配(lattice mismatch)的效應。於替代實施例中，傳統的消減技術可被利用，於其中覆蓋III-V族膜堆疊係被成長於基板之整個工作表面上方、或被轉移至基板。該覆蓋III-V族膜堆疊接著被蝕刻至鰭狀物結構中，類似地順從方法601之後續操作。
於第7A與8A圖所示之例示實施例中，一旦操作610完成，異質鰭狀物103係被設置於基板105上，而至少一部分的通道區域120延伸至周圍的次鰭狀物隔離件115之上達z高度Hf。於一些實施例中，z高度Hf係由從異質鰭狀物103周圍蝕刻預定量的次鰭狀物隔離件材料115的凹部所界定。z高度Hf可隨凹部蝕刻的延伸而改變，可能 暴露次鰭狀物110之側壁。於替代實施例中，停止層可被利用以確保次鰭狀物隔離件115之上表面係由次鰭狀物110與鰭狀物120之間的異質接面而暴露。因此，橫向鰭狀物寬度Wf沿著鰭狀物之整個縱向長度為實質地不變。
回到第6圖，方法601繼續於操作620，於其中通道遮罩係被圖樣化以保護III-V族鰭狀物中成為III-V族FET通道區域之部份。雖然任何已知遮罩技術與材料可被利用於操作620，於一些實施例中，該通道遮罩為透過數個處理直到被取代於「閘極最後(gate-last)」鰭式場效電晶體製造流程中而被保留之閘極心軸(gate mandrel)。此實施例可被有利地相容於矽通道鰭式場效電晶體製作，例如賦能PMOS電晶體以被同時地製作於基板之其他區域中(未圖示)。
於第7B與8B圖所示之例示實施例中，犧牲閘極770係被形成於異質鰭狀物103之一部份的上方。已知犧牲閘極結構與製作技術可被利用於操作620，以形成犧牲閘極770於鰭狀物120之至少兩個相對側壁(第8圖)。犧性閘極770係被圖樣化成延伸超過通道區域120而停在次鰭狀物隔離件115上的條狀犧牲材料。異質鰭狀物103的其他部份係被暴露。於第7B圖所示之進一步實施例中，通道遮罩進一步包括鄰近犧牲閘極770之閘極側壁間隔件171。任何傳統自對準側向間隔件處理可被利用於操作620以從犧牲閘極770側向地避開後續處理。舉例來說，介電質(例如二氧化矽及/或氮化矽)可被一致地沉積於 異質鰭狀物上方及通道遮罩上方。異向性蝕刻接著被利用以清除介電質(除了沿著表面形狀的邊緣)。
於一些實施例中，未由通道遮罩或次鰭狀物隔離件所保護之鰭狀物的部份可在帶偏移半導體間隔件的磊晶過成長(epitaxial overgrowth)之前被凹蝕刻。於第7B圖所示的範例中，未由通道遮罩或次鰭狀物隔離件115所保護之鰭狀物120的部份係被凹蝕刻。此凹蝕刻可底切(undercut)側向間隔件171一些預定量(或無)。例如晶體溼蝕刻劑或低損害、化學乾蝕刻劑可被利用。於一些實施例中，鰭狀物120被凹蝕刻(關於次鰭狀物110)。鰭狀物120及/或次鰭狀物110之表面係接著被準備以供種晶(seeding)磊晶(再)成長。
回到第6圖，方法601繼續在操作630，其中半導體間隔件材料係被磊晶成長於鰭狀物未被通道遮罩或次鰭狀物隔離件所保護之表面。如第7C圖進一步所示，III-V族半導體間隔件130係藉由磊晶成長處理而被成長。暴露的鰭狀物部份之特徵與過成長處理之特性皆可被利用以從窄帶隙通道半導體材料適當地避開或偏移實質形成的源極/汲極區域。於一些實施例中，寬帶隙半導體間隔件材料係被實質地成長為源極/汲極過成長之第一階段。組成與原有摻雜皆可被調整以首先成長期望的間隔件材料且然後成長窄帶隙源極/汲極材料。任何的金屬有機化學氣相沉積(metal-organic chemical vapor deposition；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、氫化物氣 相磊晶(hydride vapor phase epitaxy；HVPE)或諸如此類可被利用以成長半導體間隔件材料(無論有無原有摻雜)。
一旦完成帶偏移半導體間隔件之過成長，方法601前進至操作640，於其中源極/汲極區域被形成。於操作640之一些實施例中，於操作630所啟始的鰭狀物120之磊晶再成長及/或過成長係繼續。然而，取代被實質地未摻雜，重摻雜的半導體係被成長。於進一步實施例中，與半導體間隔件130(及鰭狀物120)不同組成的重摻雜III-V族半導體係從半導體間隔件130之種晶表面被異質磊晶成長。任何已知磊晶源極/汲極再成長技術可被採用。於第7D與8D圖之例示實施例中，單一結晶異質磊晶源極/汲極區域140係被成長。此材料(例如高In含量InGaAs、InAs、或其他III-V族材料)可被重原位摻雜(heavily in-situ doped)(例如n型)。
回到第6圖，方法601繼續於操作650，於其中通道遮罩係被以固定閘極堆疊取代。方法601係接著以任何適合的接觸金屬及於操作660執行的後端處理而被實質完成。對於第7E與8E圖中所進一步顯示之例示實施例，finFET隔離件180係被沉積及平坦化以暴露犧牲閘極770之頂部。犧牲閘極770係被選擇地關於隔離件180而移除，從而暴露鰭狀物120之側向通道區域。包括閘極介電質172及閘極電極173之固定閘極堆疊係被形成於鰭狀物結構的至少兩個側壁之上方，如第7F與8F圖中所示。雖 然任何已知閘極堆疊材料可被利用，於一例示實施例中，高k介電材料係連同具有適合於鰭狀物120的III-V族組成之工作函數的金屬閘極電極而被沉積。如第7F與8F圖中進一步所示，源極/汲極接觸金屬150係被以任何已知技術(例如Ti/TiN沉積)來形成。finFET 101之結構係接著實質地如第1與2A-2D圖中所介紹者，且係備妥以供後繼任何已知技術之後端處理。
第9圖顯示行動計算平台與利用具有例如以如於此在別處所述之利用包括具有帶偏移及/或寬帶隙III-V族半導體間隔件之高遷移率finFET的SoC之資料伺服器機器。伺服器機器906可為任何商業伺服器，例如包括設置於架子中及透過網路連接在一起以供電子資料處理之任何數量的高效能計算平台，其於例示實施例中包括封裝單晶SoC 950。行動計算平台905可為經組構以用於各電子資料顯示、電子資料處理、無線電子資料傳送、或諸如此類之任何可攜式裝置。舉例來說，行動計算平台905可為任何的平板電腦、智慧型手機、膝上型電腦等等，且可包括顯示螢幕(例如電容式、感應式、電阻式、或光學式觸碰螢幕)、晶片級或封裝級整合系統910、及電池915。
無論設置於放大圖920中所示之整合系統910中，或作為伺服器機器906中之獨立封裝晶片，封裝單晶SoC 950包括記憶體區塊(例如RAM)、包括具有例如以如於此在別處所述之利用包括具有帶偏移及/或寬帶隙III-V族半導體間隔件之至少一III-V族n型finFET之處理器區塊 (例如微處理器、多核心微處理器、圖形處理器、或諸如此類)。單晶SoC 950可被進一步耦接至板、基板、或中介層960，其連同電源管理積體電路(PMIC)930、包括寬頻RF(無線)傳送器及/或接收器(TX/RX)之RF(無線)積體電路(RFIC)925(例如包括數位基帶及類比前端模組進一步包含電源放大器於傳送路徑及低雜訊放大器於接收路徑)、及控制器935中之一或多者。
功能上，PMIC 930可執行電池電源調節、DC至DC轉換、等等，且因此具有耦接至電池915之輸入及具有提供電源供應至其他功能性模組之輸出。如進一步所示，於例示實施例中，RFIC 925具有耦接至天線(未圖示)之輸出，以實現任何無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生物以及使用於3G、4G、5G、及更先進者之任何其他無線協定。於替代實現中，這些大範圍水準的模組中之各者可被整合於分開的IC上或至單晶SoC 950中。
第10圖為根據本發明之實施例的電子計算裝置之功能方塊圖。計算裝置1000可被發現在例如平台905或伺服器機器906內部。裝置1000進一步包括主持數個組件(例如，但不限於，處理器1004(例如應用程式處理器)，其可進一步結合具有例如例如以如於此在別處所述 之具有寬帶隙III-V族半導體間隔件之至少一高遷移率finFET)之主機板1002。處理器1004可被實體地及/或電性地耦接至主機板1002。於一些範例中，處理器1004包括封裝於處理器1004內之積體電路晶粒。通常，用語「處理器」或「微處理器」可參照自暫存器及/或記憶體處理電子資料以將該電子資料轉換成可被進一步儲存於暫存器及/或記憶體中之其他電子資料之任何裝置或裝置之部份。
於各種範例中，一或多個通訊晶片1006亦可被實體地及/或電性地耦接至主機板1002。於進一步實現中，通訊晶片1006可為處理器1004之一部份。根據其應用，計算裝置1000可包含可或不可實體地且電氣地耦接至主機板1002之其他組件。這些其他組件包含(但不限於)揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、觸碰螢幕、觸碰控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、大量儲存裝置(例如硬碟機、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)等)、或諸如此類。
通訊晶片1006能自計算裝置1000傳送資料及傳送資料至計算裝置1000而進行無線通訊。用語「無線」及其衍生字可被使用以說明電路、裝置、系統、方法、技術、 通訊通道等，其可透過使用調變的電磁輻射經過非固體介質來通訊資料。該用語並未暗示相關聯的裝置不包含任何線路，即使某些實施例中其未包含。通訊晶片1006可實現任何的無線標準或協定，包括但不限於於此在別處所述者。如上所述，計算裝置1000可包括複數個通訊晶片1006。舉例來說，第一通訊晶片可被專用於較短範圍的無線通訊(例如Wi-Fi及Bluetooth)而第二通訊晶片可被專用於較長範圍的無線通訊(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他)。
雖然於此提出之特定特徵以參照各種實現來說明，此說明並非意欲被解釋為用來限制之意。因此，此處所述之實現以及其他實現的各種修改，其對於所屬技術領域中具有通常知識者為顯而易見而為本揭露所相關者，係被視為落於本揭露之精神與範疇中。
應了解的是，本發明並不受限於所述之實施例，且可在不超出後附申請專利範圍的範疇下利用修改且變化而被實現。舉例來說，以上實施例可包括以下進一步提供的特徵之特定結合。
於一或多個第一實施例中，單晶高遷移率場效電晶體包含設置於包含第一III-V族半導體材料的半導體通道區域上方之閘極電極。電晶體進一步包括半導體源極區域與半導體汲極區域，各包含第二III-V族半導體材料。電晶體進一步包括設置於該半導體通道區域及至少該半導體汲極區域之間的第一半導體間隔件，該第一半導體間隔件包 含具有來自該第一III-V族半導體材料之電荷載子阻隔帶偏移的第三III-V族半導體材料。
於進一步之第一實施例中，電晶體更包含設置於該通道區域與該半導體源極區域之間的第二半導體間隔件，該第二半導體間隔件亦包含該第三III-V族半導體材料。
於進一步之第一實施例中，該源極與汲極區域係藉由中介閘極側壁間隔件側向地從該閘極電極之相對的側壁隔開。在該第一與第二III-V族半導體材料之間的第一異質接面係被設置於該閘極電極之下或該閘極側壁間隔件之下。該第一半導體間隔件具有至少等於該鰭狀物之截面積的截面積。
於進一步之上述第一實施例中，該第一半導體材料包含設置於設置於該第一III-V族化合物半導體材料與該基板之間的第四III-V族化合物半導體材料之次鰭狀物上方的該第一III-V族化合物半導體材料之該鰭狀物；及該半導體汲極區域係被設置於該次鰭狀物上方，該第二III-V族半導體材料係藉由該第一半導體間隔件從該第四III-V族化合物半導體材料隔開。
於進一步之第一實施例中，該電晶體間隔件具有小於20nm之膜厚度。
於進一步之第一實施例中，該半導體間隔件包含該第三III-V族半導體材料的2-5nm厚度。
於進一步之第一實施例中，該第三半導體材料具有較該第一半導體材料之傳導帶能量高至少0.1eV之傳導帶 能量。
於進一步之上述第一實施例中，該第一與第二III-V族半導體材料皆包含Ga合金或As合金，及以下之至少其中一者：該第一III-V族半導體具有較該第二III-V族半導體材料為高的濃度之In或Sb；或該第二III-V族半導體材料具有較該第一III-V族半導體材料為高的濃度之Al或P；或該第一與第二III-V族半導體材料之其中一者為InP且該第一與第二III-V族半導體材料之另外一者為Ga合金或As合金；或該第一與第二III-V族半導體材料皆包含In合金或P合金，及以下之至少其中一者：該第一III-V族半導體具有較該第二III-V族半導體材料為高的濃度之As；或該第二III-V族半導體材料具有較該第一III-V族半導體材料為高的濃度之Al或Ga。
於進一步之上述第一實施例中，該第一與第二III-V族半導體材料皆包含Ga合金或As合金，該第一III-V族半導體具有較該第二III-V族半導體材料為高的濃度之In。
於進一步之上述第一實施例中，該第一III-V族半導體材料包含In0.53Ga0.47As；該第二III-V族半導體材料包含InxGa1-xAs合金，其中x不大於0.4；及該第三III-V族半導體材料包含InxGa1-xAs合金，其中x不大於0.8。
於進一步之第一實施例中，該基板為單晶矽；該閘極側壁間隔件包含設置於該閘極電極與該通道半導體之間的高K閘極絕緣體；及該閘極電極包含金屬閘極電極。
於一或多個第二實施例中，CMOS積體電路(IC)包含矽基板、設置於該基板上方之p型finFET、及設置於該基板上方之n型III-V族通道finFET。該n型finFET更包括設置於包含第一III-V族半導體材料之通道區域上方的閘極堆疊。該n型finFET更包括源極區域與汲極區域，各包含具有不寬於該第一III-V族半導體材料之帶隙的第二III-V族半導體材料。該n型finFET更包括設置於該半導體通道區域及至少該半導體汲極區域之間的第一半導體間隔件，該第一半導體間隔件包含具有來自該第一III-V族半導體材料之電荷載子阻隔傳導帶偏移的第三III-V族半導體材料。
於進一步之第二實施例中，高遷移率finFET更包含設置於該通道區域與該源極區域之間的第二半導體間隔件，該第二半導體間隔件亦包含該第三III-V族半導體材料。該第三III-V族半導體材料具有來自該第一III-V族半導體材料之傳導帶偏移及較該第一III-V族半導體材料寬的帶隙。該p型finFET包含矽鰭狀物。
於進一步之上述第二實施例中，該源極與汲極區域係藉由中介閘極側壁間隔件側向地從該閘極堆疊之相對的側壁隔開。該第一與第二半導體間隔件皆被設置在該通道區域相對端的該閘極側壁間隔件之下；及在該第一與第二III-V族半導體材料之間的第一異質接面係被設置於該閘極堆疊之下或該閘極側壁間隔件之下。
於一或多個第三實施例中，一種製作高遷移率鰭式場 效電晶體(FET)之方法，該方法包含：形成被設置於基板上之鰭狀物，該鰭狀物包含第一半導體材料；於該鰭狀物之通道區域上方形成遮罩；磊晶地成長半導體間隔件於該鰭狀物中未被遮蔽的部份上，該半導體間隔件包含具有來自該第一半導體材料之電荷載子阻隔帶偏移的第二半導體材料；及在該半導體間隔件上方形成半導體源極區域及半導體汲極區域，該半導體源極與汲極區域包含具有較該第二半導體材料窄的帶隙之第三半導體材料。
於進一步之第三實施例中，磊晶地成長半導體間隔件更包含：凹槽蝕刻該第一半導體材料未被該遮罩所覆蓋的部份，以暴露該鰭狀物通道區域之端部；及在所暴露的鰭狀物端部上方磊晶地成長該第二半導體材料之單晶層。
於進一步之上述第三實施例中，在該鰭狀物端部上方磊晶地成長該第二半導體材料之該單晶層更包含成長第二III-V族半導體材料至2-20nm的厚度。
於進一步之上述第三實施例中，凹槽蝕刻該第一III-V族半導體材料暴露被設置於該鰭狀物之下的次鰭狀物的表面，該次鰭狀物更包含第四III-V族半導體材料；及該方法更包含磊晶地成長該第二III-V族半導體材料於包含該第四半導體材料之所暴露的次鰭狀物表面上。
於進一步之上述第三實施例中，於該通道區域上方形成該遮罩更包含：沉積犧牲閘極堆疊；圖樣化該犧牲閘極堆疊成為在該通道區域上延伸之條紋；及形成鄰近該犧牲閘極堆疊條紋之側壁的介電閘極側壁間隔件。
於進一步之第三實施例中，該方法更包含移除該通道區域遮罩；在該通道區域上方形成閘極電極；及形成接觸金屬至該半導體源極與汲極區域。
於進一步之第三實施例中，形成該鰭狀物更包含形成具有第一In濃度的InGaAs合金之鰭狀物；形成半導體間隔件更包含形成具有低於該第一In濃度之第二In濃度的InGaAs合金之間隔件；及形成該半導體源極與汲極區域更包含形成具有高於該第一In濃度之第三In濃度的InGaAs合金之源極與汲極區域。
然而，以上實施例並不以此為限，且於各種實現中，以上實施例可包含進行僅此等特徵之一子集、進行此等特徵之一不同次序、進行此等特徵之一不同組合、及/或進行那些明確列出的特徵之額外的特徵。本發明之範疇因此應參照後附申請專利範圍與該等申請專利範圍所稱的等效之全部範疇一起而被決定。
101‧‧‧高遷移率finFET
103‧‧‧鰭狀物
105‧‧‧基板
110‧‧‧次鰭狀物
120‧‧‧通道區域
130‧‧‧半導體間隔件
135‧‧‧異質接面
136‧‧‧異質接面
137‧‧‧異質接面
140‧‧‧源極/汲極區域
150‧‧‧接觸金屬
171‧‧‧閘極側壁間隔件
172‧‧‧閘極介電質
173‧‧‧閘極電極

Claims (15)

  1. 一種場效電晶體，包含：通道區域上方之閘極電極，該通道區域包含具有第一雜質濃度的第一III-V族半導體材料，其中該第一III-V族半導體材料為In0.53Ga0.47As；源極區域與汲極區域，各包含摻雜至具有較該第一雜質濃度為高的第二雜質濃度的相同導電類型之第二III-V族半導體材料，其中該第二III-V族半導體材料包含較該第一III-V族半導體材料為高的濃度之In；該通道區域及該汲極區域之間的第一半導體間隔件，該第一半導體間隔件包含第三III-V族半導體材料，其中該第三III-V族半導體材料具有實質上與該第一雜質濃度相同的雜質濃度，而該第三III-V族半導體材料為InxGa1-xAs合金，其中x不大於0.4；及該通道區域與該源極區域之間的第二半導體間隔件，該第二間隔件亦包含該第三III-V族半導體材料。
  2. 如申請專利範圍第1項之電晶體，其中：該源極與汲極區域係藉由中介閘極側壁間隔件側向地從該閘極電極之相對的側壁隔開；在該第一與第二III-V族半導體材料之間的第一異質接面係在該閘極電極之下或該閘極側壁間隔件之下；及該第一半導體間隔件具有至少等於包含該通道區域的鰭狀物之截面積的截面積。
  3. 如申請專利範圍第2項之電晶體，其中： 該第一III-V族半導體材料包含在該第一III-V族半導體材料與第四III-V族半導體材料下方的基板之間的該第四III-V族半導體材料之次鰭狀物上方的該第一III-V族半導體材料之鰭狀物；該汲極區域係在該次鰭狀物上方，該第二III-V族半導體材料係藉由該第一半導體間隔件從該第四III-V族化合物半導體隔開，及該源極區域係在該次鰭狀物上方，該第二III-V族半導體材料係藉由該第二半導體間隔件從該第四III-V族化合物半導體隔開。
  4. 如申請專利範圍第3項之電晶體，其中：該基板為單晶矽；該通道區域與該等半導體間隔件為單晶的；該閘極側壁間隔件包含在該閘極電極與該通道區域之間的高K閘極絕緣體；及該閘極電極包含金屬閘極電極。
  5. 如申請專利範圍第1項之電晶體，其中該第一半導體間隔件具有小於20nm之膜厚度。
  6. 如申請專利範圍第5項之電晶體，其中該第一半導體間隔件包含2-5nm厚度的該第三III-V族半導體材料。
  7. 一種CMOS積體電路(IC)，包含：矽基板；在該基板之第一區域上方的如申請專利範圍第1項之 電晶體，其中該導電類型為n型；及p型電晶體，設置於該基板之第二區域上方。
  8. 如申請專利範圍第7項之CMOS IC，其中該p型電晶體包含矽鰭狀物。
  9. 如申請專利範圍第8項之CMOS IC，其中：該源極與汲極區域係藉由中介閘極側壁間隔件側向地從該閘極堆疊之相對的側壁隔開；該第一與第二半導體間隔件皆在該通道區域相對端的該閘極側壁間隔件之下；及在該第一與第二III-V族半導體材料之間的第一異質接面係在該閘極堆疊之下或該閘極側壁間隔件之下。
  10. 一種製作場效電晶體(FET)之方法，該方法包含：形成基板上之鰭狀物，該鰭狀物包含具有第一雜質濃度的第一III-V族半導體材料，其中該第一III-V族半導體材料為In0.53Ga0.47As；於該鰭狀物之通道區域上方形成遮罩；磊晶地成長半導體間隔件於該鰭狀物未被遮蔽的部份上，該半導體間隔件包含具有來自該第一半導體材料之電荷載子阻隔帶偏移的第二III-V族半導體材料，其中該第二III-V族半導體材料具有實質上與該第一雜質濃度相同的雜質濃度，而該第二III-V族半導體材料為InxGa1-xAs合金，其中x不大於0.4；及在該半導體間隔件上方形成源極區域及汲極區域，該 源極與汲極區域包含具有較該第二半導體材料窄的帶隙之第三III-V族半導體材料，其中該第三III-V族半導體材料包含較該第一III-V族半導體材料為高的濃度之In，及該第三III-V族半導體材料具有較該第一雜質濃度為高的第二雜質濃度。
  11. 如申請專利範圍第10項之方法，其中磊晶地成長該半導體間隔件更包含：凹槽蝕刻(recess etching)該第一半導體材料未被該遮罩所覆蓋的部份，以暴露該通道區域之端部；及在該通道區域之該端部上方磊晶地成長該第二半導體材料之單晶層。
  12. 如申請專利範圍第11項之方法，其中：磊晶地成長該第二III-V族半導體材料之該單晶層包含成長該第二III-V族半導體材料至2-20nm的厚度。
  13. 如申請專利範圍第12項之方法，其中凹槽蝕刻該第一III-V族半導體材料暴露在該鰭狀物之下的次鰭狀物的表面，該次鰭狀物更包含第四III-V族半導體材料；及該方法更包含磊晶地成長該第二III-V族半導體材料於包含該第四半導體材料之所暴露的次鰭狀物表面上。
  14. 如申請專利範圍第10項之方法，其中於該通道區域上方形成該遮罩更包含：沉積犧牲閘極堆疊；圖樣化該犧牲閘極堆疊成為在該通道區域上延伸之條 紋；及形成鄰近該犧牲閘極堆疊條紋之側壁的介電閘極側壁間隔件。
  15. 如申請專利範圍第10項之方法，更包含：從該通道區域上方移除該遮罩；在該通道區域上方形成閘極電極；及形成接觸金屬化至該源極與汲極區域。
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