CN108028281A - 具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管 - Google Patents

具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管 Download PDF

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J.T.卡瓦列罗斯
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Abstract

单片FET包括设置在衬底之上的第一半导体材料中的多数载流子沟道。在诸如栅极堆叠或牺牲栅极堆叠之类的掩模覆盖沟道区时，例如至少在沟道区的漏极端部上生长具有相对于沟道材料的带偏移的半导体材料的半导体衬垫以在沟道半导体和第三III‑V半导体材料的漏极区之间引入至少一个带偏移。在一些N型晶体管实施例中，带偏移是至少0.1eV的导带偏移。更宽带隙和导电偏移中的任一个或二者可能有助于降低的栅极感应漏极泄露（GIDL）。源极/漏极区通过半导体衬垫电气耦合至沟道区，该半导体衬垫可以是基本上未掺杂的（即本征的）或掺杂的。在一些实施例中，将半导体衬垫生长集成到栅极最后、源极/漏极再生长finFET制造工艺中。

Description

具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管
技术领域
本发明涉及具有带偏移半导体源极/漏极衬垫的高迁移率场效应晶体管。
背景技术
用以扩展集成电路（IC）的摩尔定律的努力已包括对采用除了硅以外的材料（诸如III-V化合物半导体材料（例如InP、InGaAs、InAs））的晶体管的开发。这些高迁移率材料系统通常显示比硅器件更高的载流子迁移率，并且因此它们的引入长期被认为是通向更快晶体管的路径。然而，连同更高的载流子迁移率一起，在场效应晶体管（FET）中，源极与漏极之间的断态（Ioff）泄漏可能会显著高于相等有效（电）沟道长度的基于硅的FET。在高断态漏极到栅极偏置的情况下，漏极与栅极绝缘体之间的带至带隧穿可以引起栅极感应漏极泄露（GIDL）电流。在基于硅的FET中，亚阈值泄露通常比GIDL电流更大得多。然而，在门控通道中的更小带隙半导体的情况下，GIDL电流能够对Ioff有显著贡献。
附图说明
通过示例的方式而不是通过限制的方式在附图中图示了本文中描述的内容。为了图示的简洁和清楚，图中图示的元件不一定按照比例来绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其他元件被夸大。此外，在适当考虑的情况下，已在各图当中重复参考标记以指示对应或类似的元件。在图中：
图1是根据一些实施例的设置在衬底上的高迁移率finFET的平面视图；
图2A图示根据一些实施例的穿过图1中描绘的高迁移率finFET的沟道区和源极/漏极区的长度的横截面视图；
图2B图示根据一些实施例的穿过图1中描绘的高迁移率finFET的源极/漏极区内的鳍宽度的横截面视图；
图2C图示根据一些实施例的穿过图1中描绘的高迁移率finFET的沟道区内的鳍宽度的横截面视图；
图2D图示根据一些实施例的穿过图1中描绘的高迁移率finFET的栅极侧壁衬垫区内的鳍宽度的横截面视图；
图3A图示根据一些备选实施例的穿过图1中描绘的高迁移率finFET的沟道区和源极/漏极的长度的横截面视图；
图3B图示根据一些备选实施例的穿过图1中描绘的高迁移率finFET的源极/漏极区内的鳍宽度的横截面视图；
图3C图示根据一些备选实施例的穿过图1中描绘的高迁移率finFET的沟道区内的鳍宽度的横截面视图；
图4A图示根据一些备选实施例的穿过平面高迁移率FET的沟道区和源极/漏极的长度的横截面视图；
图4B图示根据一些备选实施例的穿过平面高迁移率FET的源极/漏极区的横截面视图；
图4C图示根据一些备选实施例的穿过平面高迁移率finFET的沟道区的横截面视图；
图5图示根据一些备选实施例的穿过纳米线高迁移率FET的沟道区和源极/漏极的长度的横截面视图；
图6是根据一些实施例的图示制造具有宽带隙半导体源极/漏极衬垫的高迁移率finFET的方法的流程图；
图7A、7B、7C、7D、7E和7F图示根据一些实施例的当执行图6中图示的方法时展开的穿过高迁移率finFET的沟道区和源极/漏极区的长度的横截面视图；
图8A、8B、8C、8D、8E和8F图示根据一些实施例的当执行图6中图示的方法时展开的穿过高迁移率finFET的区内的鳍结构的宽度的横截面视图；
图9图示根据本发明的实施例的采用包括多个高迁移率finFET（其包括宽带隙III-V半导体源极/漏极衬垫）的SoC的移动计算平台和数据服务器机器；以及
图10是根据本发明的实施例的电子计算设备的功能框图。
具体实施方式
参考所附的图来描述一个或多个实施例。虽然详细描绘和讨论了具体配置和布置，但是应该理解这样做仅为了说明性目的。相关领域的技术人员将认识到在不脱离该描述的精神和范围的情况下其他配置和布置是可能的。对于相关领域的技术人员将显然的是，可以在除了本文中详细描述的内容以外的各种其他系统和应用中采用本文中描述的技术和/或布置。
在下面的详细描述中，参考附图，其形成本文的一部分并且图示示例性实施例。此外，要理解，可利用其他实施例并且可在不脱离所要求保护的主题的范围的情况下做出结构和/或逻辑改变。还应该指出，可以使用例如上、下、顶部、底部等等的方向和参考，仅仅为了便于描述绘图中的特征。因此，不要以限制的意义来理解下面的详细描述，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。
在下面的描述中，阐述许多细节，然而，对于本领域技术人员将显然的是，可在没有这些具体细节的情况下实践本发明。在一些情况下，以框图形式而不是详细地示出公知的方法和设备，以避免使本发明模糊。遍及该说明书对“实施例”或“一个实施例”或“一些实施例”的参考意指：结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语“在实施例中”或“在一个实施例中”或“一些实施例”在遍及该说明书的各个地方中的出现不一定指代本发明的同一实施例。此外，该特定特征、结构、功能或特性可以以任何适当的方式被组合在一个或多个实施例中。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性没有互相排斥的任何地方，这两个实施例可以组合。
如在本描述和所附权利要求中所使用的，意图使单数形式“一”、“一个”、“该”也包括复数形式，除非上下文另外明确指出。还将理解，如本文中所使用的术语“和/或”指代并包括相关联的所列项中的一个或多个的任何和所有可能组合。
可以在本文中使用术语“耦合”和“连接”连同它们的派生词以描述各部件之间的功能或结构关系。应该理解，这些术语不意图作为彼此的同义词。相反，在特定实施例中，“连接”可被用来指示两个或更多元件处于与彼此的直接物理、光或电接触。“耦合”可被用来指示两个或更多元件处于与彼此的直接或间接（在它们之间具有其他居间元件）物理或电接触，以及/或者两个或更多元件彼此协作或互相作用（例如，如处于一种因果关系中）。
如在本文中所使用的术语“在…上面”、“ 在…下面”、“在…之间”和“在…上”指代一个部件或材料相对于其他部件或材料的相对位置，在这里此类物理关系是值得注意的。例如，在材料的上下文中，设置在另一个上面或下面的一种材料或材料可以直接接触，或者可以具有一种或多种居间材料，此外，设置在两种或多种材料之间的一种材料可以与两个层直接接触或者可以具有一个或多个居间层。相比之下，在第二种材料或材料“上”的第一种材料或材料与第二种材料/材料直接接触。在部件装配的上下文中做出相似区别。
如遍及本描述以及在权利要求中所使用的，通过术语“…中的至少一个”或“…中的一个或多个”结合的项的列表可以意指所列项的任何组合。例如，短语“A、B或C中的至少一个”可以意指A；B；C；A和B；A和C；B和C；或A和B和C。
在下面进一步描述的实施例中，将第一半导体材料用于晶体管沟道区。对于此类沟道材料，载流子迁移率可能比硅的载流子迁移率更高，并且带隙比硅的带隙更低。断态泄漏也可能比类似沟道长度的参考硅FET的更显著。用来降低给定沟道长度的断态泄露的技术和晶体管架构是采用高迁移率半导体材料系统来扩展摩尔定律的重要方面。不是简单地实现更高个别晶体管性能（例如高Ft），而是实现断态泄露中的降低进一步实现横向缩放以及更大的晶体管密度。在本文中描述的一些实施例中，采用宽带隙衬垫来限制对于期望沟道长度的晶体管泄露电流。在另外的实施例中，至少在沟道区的漏极侧上合并宽带隙半导体衬垫。在一些有利的实施例中，利用该宽带隙衬垫来降低晶体管单元的面积，例如通过降低源极区和漏极区之间的沟道区的长度，或者实现栅极电极和源极/漏极区之间的更大重叠而不引入比参考硅沟道器件的晶体管泄露显著更差的晶体管泄露。
在下面进一步描述的一些实施例中，单片FET包括设置在衬底之上的第一半导体材料的沟道区。栅极电极被设置在沟道区之上。通过具有离第一半导体材料的电流载流子阻挡带偏移的厚度为2-20nm的第二半导体材料将一对半导体源极/漏极区与沟道区间隔开。因此，对于n型晶体管，第二半导体材料具有至少导带偏移（CBO），这归因于该材料具有比沟道半导体材料更小的电子亲和势（即更高导带能量）。
在一些实施例中，载流子阻挡带偏移与具有比第一（沟道）材料更宽的带隙的第二半导体材料相关联。在栅极电极和漏极之间的高场区中的宽带隙和/或带偏移材料可能有利地降低带至带隧穿，由此降低归因于泄露电流的电子-空穴对的生成。栅极电极和漏极之间的更宽带隙材料还可能阻止通过隧穿机制生成的载流子的倍增以进一步降低GIDL电流。带偏移可能阻止由一种或多种泄露机制生成的载流子到漏极中的输送。在其中半导体衬垫与下层子鳍半导体形成异质结的另外的实施例中，包括第三半导体材料的源极/漏极区不与窄沟道半导体形成任何界面，从而降低漏极和衬底之间的场驱动GIDL电流的能力。对于示例性晶体管，具有带偏移的半导体衬垫在沟道区和衬垫之间的异质结处提供相关带（导带或价带）中的至少0.1eV偏移。因为GIDL是带隙以及从沟道区中的材料的带偏移的强函数，所以相对于缺少带偏移半导体衬垫的架构可以显著降低断态泄露。
在一些finFET实施例中，带偏移半导体衬垫被设置在栅极电极或栅极侧壁衬垫下面的鳍凹陷内，并且具有与沟道基本上相同的电流载送横截面面积。因此横穿源极和漏极之间的最短Leff的电荷载流子横穿半导体衬垫。然而，最小衬垫厚度感应通态电阻中的小位移，或许是由于晶体管通态中的更高电荷载流子能量。在下面进一步描述的一些实施例中，虽然掩模（诸如栅极堆叠或牺牲栅极堆叠）正覆盖沟道区，但是带偏移III-V半导体材料被过度生长，例如如源极/漏极再生长工艺的第一阶段。
图1是根据一些实施例的包括设置在衬底105之上且由隔离材料180包围的高迁移率finFET 101和硅沟道finFET 102的互补金属氧化物半导体（CMOS）电路100的平面视图。在该示例性实施例中，高迁移率finFET 101是NMOS器件而finFET 102是PMOS器件。对于此类实施例，finFET 102可以具有任何架构，而高迁移率finFET 101具有下面进一步描述的结构属性中的一个或多个。在备选实施例中，高迁移率NMOS finFET 101与高迁移率PMOSfinFET 102耦合。
在一些实施例中，衬底105是硅（Si），这对于finFET 101和102的单片集成是有利的。基本上单晶的衬底105的结晶取向在示例性实施例中是（100）、（111）或（110）。然而，其他结晶取向也是可能的。例如，衬底工作表面可以被朝向[110]斜切（offcut）2-10°或误切，以促进晶体异质外延材料的成核。其他衬底实施例也是可能的。例如，衬底105可以是碳化硅（SiC）、蓝宝石、III-V化合物半导体（例如GaAs）、绝缘体上硅（SOI）、锗（Ge）、或硅锗（SiGe）中的任一个。隔离材料180可以是适合于在晶体管之间提供电隔离的任何材料。在一些示例性实施例中，隔离材料180是二氧化硅。还可以利已知适用于该目的的其他材料，包括低k材料（例如具有低于2.5的相对介电常数）。
在所图示的实施例中，finFET 101与比和finFET 102相关联的晶体管单元面积更小的晶体管单元面积相关联。具体来说，与finFET 101相关联的栅极长度Lg小于与finFET102相关联的对应栅极长度Lg,2。为了清楚起见，源极/漏极接触长度Lc和源极/漏极接触金属化150与栅极电极173的边缘之间的横向间隔Ls二者对于两个finFET 101、102而言是等同的。因此，在该示例中，finFET 101中的栅极长度收缩显现为finFET 101的源极/漏极接触金属化节距Pc相对finFET 102的Pc,2的减小。于是鳍103的最长横向长度可以比鳍104的对应长度更短。在其中finFET 101的接入电阻相对高的其他实施例中，可以在不使finFET101的接触金属化节距Pc增大超过Pc,2的情况下，将finFET 101中的栅极长度收缩用于增大的源极/漏极接触长度Lc。如上面所指出的，高迁移率沟道材料的断态泄露电流可能相当高于可比较的有效沟道长度的硅沟道器件的断态泄露电流。因此，在一些实施例中，具有带偏移（即，比针对设置在栅极电极173下面的沟道区所采用的高迁移率半导体更高的导带能量，或更低的电子亲和势）的第二半导体被至少设置在横向间隔131内，从而使源极/漏极半导体从沟道半导体偏移。可以调整带偏移半导体材料的厚度、合金成分和杂质掺杂以在对通态性能具有最小影响的情况下降低GIDL。
尽管具体尺寸会随着器件技术生成而改变，但是在其中Lg,2近似10nm的一个示例中，Lg可以是2-5nm更小，从而提供高达50%的横向栅极收缩。将带偏移半导体衬垫有利地设置在至少沟道区半导体和漏极区半导体之间。在所图示的示例中，带偏移半导体衬垫被设置在至少一个横向间隔131（其可以是例如2-10nm）内以将重掺杂的源极/漏极区从沟道区挡开2-20nm。在一些实施例中，仅将带偏移半导体衬垫设置在沟道和漏极之间。然而，在其中保持晶体管101的对称性的有利实施例中，将带偏移半导体衬垫设置在沟道区和源极区之间，以及沟道区和漏极区之间。这样的对称架构允许将一个晶体管的漏极用作另一个晶体管的源极。取决于在半导体衬垫/半导体源极异质结处的带偏移的程度，finFET 101可以显示与finFET 102的断态泄露可比较或比它更好的断态泄露。
可以将第一半导体材料的鳍直接设置在衬底或某一居间材料上。在一些示例性实施例中，晶体管101包括半导体异质结鳍“hetero-fin”结构103，其进一步包括设置在第二半导体材料的“子鳍”上的第一半导体材料，如下面进一步描述的。图2A图示根据一些实施例的沿着图1中表示的A-A’平面穿过高迁移率finFET 101的沟道区和源极/漏极的长度的横截面视图。图2C图示根据一些实施例的穿过高迁移率finFET 101的沟道区内的鳍宽度的横截面视图。
如在图2A-2C中示出的，hetero-fin 103包括设置在子鳍110上的沟道区120。子鳍110被嵌入在子鳍隔离115中（图2B、2C），所述子鳍隔离115可能是适用于在邻近子鳍之间提供电隔离的任何无定形材料。在一些示例性实施例中，子鳍隔离115是二氧化硅。还可以采用其他已知的电介质材料，包括低k材料。尽管在这方面不限制实施例，但是其他示例性材料包括碳掺杂氧化物、硅氧烷派生物、等等。沟道区120属于第一半导体材料，而子鳍110属于第二半导体材料。两种不同的材料形成沟道/子鳍异质结135。在其中子鳍110不用作器件沟道的一部分的一些示例性实施例中，子鳍110不需要属于具有高电子迁移率的材料。在一些有利实施例中，子鳍110是适当成分的第二材料以使得异质结135与对于降低通过子鳍110的衬底泄露电流路径有用的沟道区120和子鳍110之间的带能量偏移相关联。在其中沟道区120用来提供电子沟道的一些N型晶体管实施例中，子鳍110可以具有更高导带能量（即载流子阻挡导带偏移）。
在一些实施例中，子鳍110和沟道区120中的每个都是具有来自周期表的III族的至少一种元素（例如Al、Ga、In）的第一亚晶格和周期表的V族的至少一种元素（例如P、As、Sb）的第二亚晶格的单晶化合物半导体。子鳍110和沟道区120中的每个都可以是作为来自周期表的III和V族的两种、三种或甚至四种元素的合金的二元、三元或四元III-V化合物半导体。对于示例性N型晶体管实施例，有利地沟道区120是具有高电子迁移率的III-V材料，诸如但不限于GaAs、InGaAs、InP、InSb和InAs。对于一些InxGa1-xAs鳍沟道半导体实施例，In含量x在0.1和0.9之间，并且有利地至少0.5（例如In0.53Ga0.47As）。在具有最高迁移率的一些实施例中，沟道区120是本征III-V材料并且不故意掺杂有任何电活性杂质。在备选实施例中，在沟道区内可能存在一个或多个标称杂质掺杂水平，例如以设置阈值电压Vt或提供HALO袋状注入物、等等。
子鳍110有利地是具有从鳍材料的带的显著载流子阻挡带偏移（例如导带偏移）的III-V材料，诸如但不限于GaAs、GaSb、GaAsSb、GaP、InAlAs、GaAsSb、AlAs、AlP、AlSb和AlGaAs。在一些N型晶体管实施例中，子鳍110具有更高导带能量并且也掺杂有p型杂质（例如Mg、Be等等）。
沟道区120被设置在栅极电极173和栅极电介质172下面（或被它们覆盖）。如在图2A和2C中图示的，金属-绝缘体栅极堆叠包括栅极电介质材料172和栅极电极材料173。虽然可以利用任何已知的栅极堆叠材料，但是在一个示例性实施例中，采用具有9或更大的体相对介电常数的高k材料作为栅极电介质连同具有适合于沟道区102的成分的功函数的栅极金属。示例性高k材料包括金属氧化物，诸如但不限于HfO2。在由图2C图示的实施例中，将栅极电介质172直接设置在限定横向鳍宽度Wf的鳍120的侧壁上。
在由图2A图示的“栅极欠重叠”实施例中，进一步将沟道区120的一部分设置在邻近栅极电极173的相对边缘的电介质栅极侧壁衬垫171下面（或被其覆盖）。沟道区120不需要延伸超出栅极电极173的长度。在所图示的示例性实施例中，半导体衬垫130的至少一部分被设置在栅极侧壁衬垫171下面（或被其覆盖）以形成位于栅极侧壁衬垫171下面的沟道-衬垫异质结136。备选地，沟道-衬垫异质结136可以设置在栅极电极173下面，或者可以甚至位于栅极侧壁衬垫171外部，在那里晶体管架构具有栅极堆叠和半导体漏极区的更大欠重叠。栅极侧壁衬垫171可以属于任何电介质材料，并且可以与栅极电极173的侧壁接触，或者如所示的与覆盖栅极电极173的侧壁的栅极电介质172接触。栅极侧壁衬垫171的横向尺寸可以例如在从1nm至10nm的任何地方变化。在一些示例性实施例中，栅极侧壁衬垫171在栅极电极173和半导体源极/漏极区140之间提供2-5nm的横向间隔。
在由图2A所图示的实施例中，半导体衬垫130具有小于栅极侧壁衬垫171的横向宽度Ls 的膜厚度Ts（如从与沟道区120的界面测得的）。然而，半导体衬垫130还可以足够厚以便横向延伸超出侧壁衬垫171。半导体衬垫130可以具有20nm以下，更有利地10nm以下，以及最有利地2nm和5nm之间的膜厚度Ts。可以至少部分基于晶格失配来选择半导体衬垫厚度Ts，从而将衬垫厚度Ts限制为小于在其中赝晶半导体衬垫松弛的临界厚度。衬垫厚度Ts还可以部分基于在沟道-衬垫异质结136处的带偏移的幅值。例如，提供相对更大带偏移的半导体衬垫可能有利地更薄，以限制它们对通态性能的影响。可以进一步基于高栅极-漏极场几何结构来选择半导体衬垫厚度Ts。例如，如果高栅极-漏极场在更长的横向距离上延伸，则可以采用更大厚度的宽带隙衬垫。
半导体衬垫130是单晶化合物半导体材料。在一些示例性实施例中，半导体衬垫130具有来自周期表的III族的至少一种元素（例如Al、Ga、In）的第一亚晶格和周期表的V族的至少一种元素（例如P、As、Sb）的第二亚晶格。半导体衬垫130可以是作为来自周期表的III和V族的两种、三种或甚至四种元素的合金的二元、三元或四元III-V化合物半导体。半导体衬垫130具有与沟道半导体区120不同的成分以具有从沟道半导体区120的带载流子阻挡带偏移。在示例性实施例中，半导体衬垫130属于具有从沟道半导体区120的至少0.1eV的导带偏移的III-V半导体材料。在一些有利实施例中，半导体衬垫130属于具有从沟道半导体区120的至少0.25eV的导带偏移的III-V半导体材料。尽管对于GIDL降低来说更大的带偏移是有利的，但是组合调整可能受限于缺陷密度约束，因为衬垫半导体有利地是良好质量的单晶体。
在其中沟道区120和半导体衬垫130二者都包括Ga或As合金的一些实施例中，沟道区120的In或Sb浓度比半导体衬垫130的更高，和/或半导体衬垫130的Al或P浓度比沟道区120的更高。在其中沟道区120和半导体衬垫130二者都包括InGaAs合金的一个示例中，沟道区120的In浓度比半导体衬垫130的更高。在沟道区120包括In0.53Ga0.47As的情况下，例如In0.4Ga0.6As半导体衬垫130提供0.1eV的导带偏移。在x小于0.4的情况下，为InxGa1-xAs提供更大的偏移。在其中沟道区120是InGaAs合金的另一示例中，GaAs半导体衬垫130可以提供0.7eV、或更大的导带偏移，这取决于沟道区120中的In含量。在其中沟道区120是InGaAs合金的另一示例中，InAlAs半导体衬垫130可以提供1eV或更多的导带偏移，这取决于沟道区120中的铟含量。
在其中沟道区120和半导体衬垫130中的一个是InP的其他实施例中，另一个是Ga合金或As合金。例如，在沟道区120包括InGaAs合金的情况下，半导体衬垫130可以是InP。在沟道区120包括In0.53Ga0.47As的情况下，例如，InP半导体衬垫130可以提供0.45eV导带偏移并且可以是任何厚度（因为两种材料是晶格匹配的）。在还有其他实施例中，在沟道区120和半导体衬垫130二者包括In或P合金的情况下，沟道区120的As浓度比半导体衬垫130的更高，和/或半导体衬垫130的Al或Ga浓度比沟道区120的更高。
在一些实施例中，半导体衬垫130具有基本上与沟道区120相同的杂质浓度。例如，在沟道区120是本征（即没有故意掺杂）的情况下，半导体衬垫130也可以是本征的。此类未掺杂宽带隙衬垫实施例将进一步用来增大栅极堆叠与源极/漏极区的尖端之间的距离。在可以通过栅极和漏极的更大分隔以及材料带隙中的局部增加二者来降低GIDL时，将改进晶体管静电学。相对于提供参考GIDL电流的栅极和漏极之间的给定分隔，宽带隙衬垫层的插入允许在参考GIDL电流下栅极-漏极分隔的降低。在一些备选实施例中，半导体衬垫130具有与沟道区120不同的杂质掺杂。半导体衬垫130可以被轻或重掺杂成源极/漏极的导电类型（例如对于NMOS器件的n型）。例如在沟道区120是本征窄带隙InGaAs的情况下，半导体衬垫130可以是轻或重n型掺杂的宽带隙InGaAs。此类掺杂的宽带隙衬垫实施例主要通过材料带隙的增大来降低GIDL并且显示相对于未掺杂的衬垫半导体实施例的减少的外部电阻（Rext）惩罚。
图2B图示根据一些实施例的穿过源极/漏极区140内的鳍宽度的横截面视图。如由图2A和2B进一步图示的，再生长的异质外延源极/漏极区140与半导体衬垫130接合，从而形成衬垫-源极和衬垫-漏极异质结137。半导体源极/漏极区140包括具有与半导体衬垫130的晶格成分不同的晶格成分的半导体。在示例性实施例中，半导体源极/漏极区140包括与沟道区120和衬垫130二者不同的第三III-V合金成分。源极/漏极区140可以属于适合于与鳍120欧姆接触的任何材料，诸如但不限于提供比沟道区120更低的带隙的成分，从而关于接触金属化150（例如Ti/TiN）促进低电阻。在示例性实施例中，在衬垫130包括具有低In含量的宽度隙InGaAs合金的情况下，半导体源极/漏极区140包括具有高In含量（例如x为0.8或更多）的窄带隙InxGa1-xAs合金。半导体源极/漏极区140也可以是InAs。在一些实施例中，源极/漏极区140是单晶。源极/漏极区140有利地被重掺杂（例如在NMOS实施例中源极/漏极二者都是n型的）。如在图2A中所示出的，源极/漏极区140覆盖半导体衬垫130以使得金属化150与源极/漏极区140接合而不是与半导体衬垫130接合，即使是接触金属化有点未对准的话。取决于源极/漏极区140的z高度，半导体衬垫130可以或多或少地被源极/漏极材料覆盖（例如几十nm至100nm，或更多）。
在由图2A表示的一些实施例中，源极/漏极区140仅形成一个异质结137。没有与子鳍110形成第二异质结，因为半导体衬垫130在子鳍110的整个长度上延伸。如下面进一步描述的，设置在源极/漏极区140和子鳍110之间的半导体衬垫130的区指示用以形成半导体衬垫130所采用的技术。在一些示例性实施例中，在源极/漏极区140和子鳍110之间的半导体衬垫130厚度基本上（即+/-10%）等于半导体衬垫厚度Ts。在沟道区120和子鳍110上的该连续半导体衬垫厚度Ts指示被采用来形成半导体衬垫130的再生长技术，如下面进一步描述的。除了指示被采用来形成半导体衬垫130的技术之外，半导体衬垫130在源极/漏极区140和子鳍110之间的存在可以提供有利的带隙偏移，从而进一步降低源极/漏极区140和子鳍110之间的GIDL电流。半导体衬垫130在源极/漏极区140和子鳍110之间的存在还可以提供在重掺杂源极/漏极区140和子鳍110之间的有利后退，从而降低n型掺杂剂到子鳍110中的扩散以及下降场强度，其可能另外增大源极/漏极区140和子鳍110之间的泄露电流。
在一些实施例中，宽带隙半导体衬垫的电流载送横截面面积基本上等于鳍沟道区的电流载送横截面面积。图2D图示根据一些实施例的沿着图1中表示的D-D’平面穿过hetero-fin宽度的横截面视图。D-D’平面穿过finFET 101的在半导体衬垫130内的横向间隔131，在那附近异质结136（图2A）形成跨横向鳍宽度Wf的与沟道区120的界面。如在图2D中进一步图示的，半导体衬垫130覆盖整个鳍z高度Hf。相比之下，半导体衬垫130基本上缺席子鳍110的嵌入子鳍隔离115内的大部分。
值得注意的，可以将上面在finFET 101的上下文中描述的架构元件应用于其他finFET架构的宽阵列。例如图3A-3C描绘根据一些备选实施例的finFET 201。finFET 201具有与针对finFET 101（图1）图示的基本上相同的布局/覆盖区。然而，finFET 201采用设置在全高度鳍120上的凸起的源极/漏极区140，而不是针对finFET 101描述的再生长的源极/漏极区。作为另一示例，图4A-4C描绘具有与针对finFET 101（图1）图示的基本上相同的布局/覆盖区的平面FET 301。作为还有另一个示例，图5描绘具有与在图1中针对finFET 101图示的基本上相同的布局/覆盖区的纳米线FET 401。然而，纳米线FET 401具有完全包裹在III-V沟道材料周围的栅极堆叠和源极/漏极区。
图3A图示根据一些备选实施例的穿过图1中描绘的A-A’平面的finFET 201的横截面视图。图3B图示根据一些备选实施例的穿过图1中描绘的B-B’平面的finFET 201的横截面视图。同样，图3C图示根据一些备选实施例的穿过图1中描绘的C-C平面的finFET 201的横截面视图。与半导体衬垫130（图3A、3B）相关联的材料厚度Ts使凸起的源极/漏极区140从鳍120偏移。子鳍110、鳍120和半导体衬垫130可以具有上面在finFET 101的上下文中讨论的性质中的任一个。例如，衬垫130可以属于比III-V沟道区120更宽的带隙III-V材料。源极/漏极区140可以再次具有上面在finFET 101的上下文中描述的性质中的任一个（例如异质外延高掺杂窄带隙III-V材料）。半导体衬垫130在鳍120的端部部分周围形成壳体，并且源极/漏极区140在半导体衬垫130周围形成壳体，如由图3B进一步图示的。图3B中图示的轮廓可应用于整个源极/漏极接触长度，因为超出栅极侧壁衬垫171的鳍120的z高度是常数。在一些实施例中，半导体衬垫130和源极/漏极区140不替换鳍120的任何部分，并且替代地连续外延生长在鳍120上。可以采用下面进一步描述的生长技术中的任一个来形成半导体衬垫130，例如作为在凸起的源极/漏极区140的二次外延生长阶段之前的初始外延生长阶段。
图4A图示根据一些备选实施例的穿过图1中描绘的A-A’平面的平面FET 301的横截面视图。图4B图示根据一些备选实施例的穿过图1中描绘的B-B’平面的平面FET 301的横截面视图。同样地，图4C图示根据一些备选实施例的穿过图1中描绘的C-C平面的平面FET301的横截面视图。首先参考图4A，在平面FET的上下文中，III-V缓冲层410被设置在衬底105之上。缓冲层410可以具有上面在finFET实施例的上下文中针对子鳍110讨论的性质中的任一个的任一个。与半导体衬垫130相关联的膜厚度Ts（图4A）使凸起的源极/漏极区140从沟道区120偏移。沟道区120和半导体衬垫130可以具有上面在finFET 201的上下文中讨论的性质中的任一个的任一个（例如衬垫130具有载流子阻挡带偏移和/或是相对于沟道区120更宽的带隙材料）。源极/漏极区140也可以具有上面在finFET 101的上下文中描述的性质中的任一个（例如异质外延高掺杂的n型窄隙带III-V材料）。对于平面FET 301，半导体衬垫130以及甚至源极/漏极区140连同III-V缓冲层410可以被提供为在晶圆级生长的毯覆（blanket）III-V外延堆叠。栅极堆叠的形成然后可能需要半导体衬垫130和/或源极/漏极区140的图案化蚀刻以暴露沟道区120从而为栅极侧壁衬垫171的形成和栅极电极173的沉积做准备。
图5图示根据一些实施例的穿过图1中描绘的A-A’平面的纳米线FET 401的横截面视图。如所示出的，半导体衬垫130关于沟道区120的纵轴CL是基本上对称的。在该说明性实施例中，没有子鳍半导体，已经完全被栅极堆叠材料、源极/漏极区140和接触金属化150替换。在半导体衬垫130作为源极/漏极生长的初始阶段形成的情况下，在相对端部处利用宽带隙III-V材料来有效覆盖沟道区120。
可以通过应用各种技术和处理腔配置的各种方法来制造根据上面的架构的高迁移率finFET。图6是图示根据一些实施例的用于利用III-V半导体衬垫来制造高迁移率finFET的示例性方法601的流程图。图7A、7B、7C、7D、7E和7F图示根据一些实施例的当执行方法601时展开的沿着finFET 101的A-A’平面的横截面视图。图8A、8B、8C、8D、8E和8F图示根据一些实施例的当执行图6中图示的方法时展开的沿着finFET 101的B-B’平面的横截面视图。
首先参考图6，方法601在操作610处开始，在那里形成III-V半导体材料的鳍。在一些实施例中，例如通过在具有多个播种表面区的硅衬底上外延生长III-V材料的许多岛状物来制造III-V异质结鳍。在一些此类实施例中，播种表面区被高纵横比侧壁包围以在异质外延鳍材料中实践纵横比捕获（ART）并且实现可接受的晶体质量。ART技术是局部加性异质外延鳍制造的一个示例，其可以有利地降低跨各个异质结的晶格失配的影响。在备选实施例中，可以采用常规减性技术，在其中在衬底的整个工作表面上生长毯覆III-V膜堆叠或者将毯覆III-V膜堆叠转移至衬底的整个工作表面。然后将该毯覆III-V膜堆叠蚀刻成类似地适合于方法601的后续操作的鳍结构。
在由图7A和8A所图示的示例性实施例中，在完成操作610时，将hetero-fin 103设置在衬底105上，其中沟道区120的至少一部分在周围的子鳍隔离115以上延伸达z高度Hf。在一些实施例中，通过从周围hetero-fin 103凹槽蚀刻预定量的子鳍隔离材料115来限定z高度Hf。z高度Hf可以随着凹槽蚀刻的程度而改变，潜在地暴露子鳍110的侧壁。在备选实施例中，可以利用停止层来确保子鳍隔离115的顶表面与子鳍110和鳍120之间的异质结齐平。在该点处，横向鳍宽度Wf沿着鳍的整个纵向长度是基本上恒定的。
返回图6，方法601在操作620处继续，在那里对沟道掩模图案化以保护要变成III-V FET沟道区的III-V鳍的一部分。虽然在操作620处可以采用（一种或多种）任何已知的掩蔽技术和材料，但是在一些实施例中，沟道掩模是通过许多工艺保留的栅极芯棒，直到在“栅极最后”finFET 制造流程中被替换为止。这样的实施例可以有利地与硅沟道的finFET制造兼容，例如使得能够在衬底的其他区中同时制造PMOS晶体管（没有被描绘）。
在图7B和8B中图示的示例性实施例中，在hetero-fin 103的一部分上形成牺牲栅极770。可以在操作620处采用任何已知的牺牲栅极结构和制造技术来在鳍120的至少两个相对侧壁上形成牺牲栅极770（图8B）。将牺牲栅极770图案化成在沟道区120之上延伸且着陆在子鳍隔离115上的牺牲材料的条带。暴露hetero-fin 103的其他部分。在通过图7B表示的另外的实施例中，沟道掩模进一步包括邻近牺牲栅极770的栅极侧壁衬垫171。在操作620处可以采用任何常规自对准横向衬垫工艺来使后续工艺从牺牲栅极770横向远离。例如，可以将电介质（例如二氧化硅和/或氮化硅）共形沉积在hetero-fin之上和沟道掩模之上。然后采用各向异性腐蚀来清除除了沿地形边缘之外的电介质。
在一些实施例中，可以在带偏移半导体衬垫的外延过度生长之前凹槽蚀刻鳍的没有被沟道掩模或子鳍隔离保护的部分。在由图7B图示的示例中，没有被沟道掩模或子鳍隔离115保护的部分鳍120被凹槽蚀刻。该凹槽蚀刻可以对横向衬垫171下切某一预定量，或者不。例如，可以采用结晶的湿法蚀刻剂，或者低损伤化学干法蚀刻剂。在一些实施例中，鳍120被选择性地凹槽蚀刻成子鳍110。然后制备鳍120和/或子鳍110的表面以用于对外延（再）生长进行播种。
返回图6，方法601在操作630处继续，在那里在鳍的没有被沟道掩模或子鳍隔离保护的表面上外延生长半导体衬垫材料。如在图7C中进一步图示的，通过任何外延生长工艺来生长III-V半导体衬垫130。可以利用被暴露的鳍部分的特征和过度生长工艺的特性二者来使后续形成的源极/漏极区从窄带隙沟道半导体材料适当地远离或偏移。在一些实施例中，基本上作为源极/漏极过度生长的第一阶段生长宽带隙半导体衬垫材料。可以调整成分和原位掺杂二者以首先生长期望的衬垫材料并且然后生长窄带隙源极/漏极材料。可以采用金属有机化学气相沉积（MOCVD）、分子束外延（MBE）、氢化物汽相外延（HVPE）等等来在具有或不具有原位掺杂的情况下生长半导体衬垫材料。
在完成带偏移半导体衬垫的过度生长时，方法601转到操作640，在那里形成半导体源极/漏极区。在操作640的一些实施例中，继续在操作630处发起的鳍120的外延再生长和/或过度生长。然而代替基本上未掺杂，生长重掺杂的半导体。在另外的实施例中，从半导体衬垫130的播种表面异质外延生长具有与半导体衬垫130和鳍120的成分不同的成分的重掺杂的III-V半导体。可以采用任何已知的外延源极/漏极再生长技术。在图7D和8D中进一步图示的示例性实施例中，生长单晶异质外延源极/漏极区140。该材料（例如高In含量的InGaAs、InAs或其他III-V材料）可以被原位重掺杂（例如n型）。
返回图6，方法601在操作650处继续，在那里利用永久栅极堆叠来替换沟道掩模。然后基本上利用在操作660处执行的任何适当接触金属化和后端处理来完成方法601。对于在图7E和8E中进一步图示的示例性实施例，沉积finFET隔离180并对其进行平坦化以暴露牺牲栅极770的顶部。相对于隔离180选择性地移除牺牲栅极770，由此暴露鳍120的横向沟道区。如在图7F和8F中描绘的，在鳍结构的至少两个侧壁之上形成包括栅极电介质172和栅极电极173的永久栅极堆叠。虽然可以利用任何已知的栅极堆叠材料，但是在一个示例性实施例中，沉积高k电介质材料连同具有适合于鳍120的III-V成分的功函数的金属栅极电极。如在图7F和8F中进一步图示的，通过任何已知的技术（例如Ti/TiN沉积）来形成源极/漏极接触金属化150。然后，finFET 101的结构基本上如图1和2A-2D中介绍的那样，并且准备好进行在任何已知技术后面的后端处理。
图9图示采用包括例如如在本文中别的地方描述的具有带偏移和/或宽带隙III-V半导体衬垫的高迁移率finFET的SoC的移动计算平台和数据服务器机器。服务器机器906可以是任何商业服务器，例如包括设置在架子内且联网在一起以用于电子数据处理的任何数目的高性能计算平台，其在示例性实施例中包括封装单片SoC 950。移动计算平台905可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等等中的每一个的任何便携式设备。例如，该移动计算平台905可以是平板电脑、智能电话、膝上型计算机等等中的任一个，并且可以包括显示屏（例如电容性、电感性、电阻性或光学触摸屏）、芯片级或封装级集成系统910和电池915。
不管是设置在扩展视图920中图示的集成系统910内还是作为服务器机器906内的独立封装芯片，封装单片SoC 950都包括存储器块（例如ROM）、处理器块（例如微处理器、多核微处理器、图形处理器等等），其包括例如如在本文中别的地方描述的具有带偏移和/或宽带隙III-V半导体衬垫的至少一个III-V n型finFET。单片SoC 950可以进一步被耦合至板、衬底或内插器960连同功率管理集成电路（PMIC）930、包括宽带RF（无线）发射器和/或接收器（TX/RX）（例如包括数字基带，并且模拟前端模块进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器）的RF（无线）集成电路（RFIC）925和控制器935中的一个或多个。
在功能上，PMIC 930可以执行电池电力调节、DC至DC转换等等并且所以具有耦合至电池915的输入端和向其他功能模块提供电流供应的输出端。如进一步图示的，在示例性实施例中，RFIC 925具有耦合至天线（没有被示出）以实施许多无线标准或协议中的任一个的输出端，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、4G及以上的任何其他无线协议。在备选实施方式中，这些板级模块中的每一个都可以被集成到单独IC上或被集成到单片SoC 950中。
图10是根据本发明的一个实施例的电子计算设备的功能框图。例如，可以在平台905或服务器机器906内部找到计算设备1000。设备1000进一步包括托管许多部件的母板1002，该许多部件诸如但不限于处理器1004（例如应用程序处理器），其可以进一步并入例如如在本文中别的地方描述的具有宽带隙III-V半导体衬垫的至少一个高迁移率finFET。处理器1004可以被物理和/或电气耦合至母板1002，在一些示例中，处理器1004包括封装在处理器1004内的集成电路管芯。一般来说，术语“处理器”或“微处理器”可以指代处理来自寄存器和/或存储器的电子数据以将电子数据变换成可以进一步存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
在各种示例中，一个或多个通信芯片1006也可以物理和/或电气耦合至母板1002。在其他实施方式中，通信芯片1006可以是处理器1004的一部分。取决于其应用，计算设备1000可以包括可以或可以不被物理和电气耦合至母板1002的其他部件。这些其他部件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、指南针、加速度计、陀螺仪、扬声器、相机、和大容量存储设备（诸如硬盘驱动器、固态驱动器（SSD）、压缩盘（CD）、数字多功能盘（DVD）等等）、等等。
通信芯片1006可以实现用于去到和来自计算设备1000的数据的传递的无线通信。术语“无线”以及其派生词可以被用来描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用经调制电磁辐射经过非固态介质来传送数据。术语不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含。通信芯片1006可以实施许多无线标准或协议中的任一个，其包括但不限于本文中别的地方描述的那些。如所讨论的，计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片可以被专用于较短程无线通信（诸如Wi-Fi和蓝牙），并且第二通信芯片可以被专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他。
虽然已经参考各种实施方式描述了在本文中阐述的某些特征，但是不意图以限制性含义来解释该描述。因此，认为本文中描述的实施方式的各种修改以及对于本公开所属于的领域的技术人员来说显而易见的其他实施方式位于本公开的精神和范围内。
将认识到，本发明不限于这样描述的实施例，而是可以在不脱离所附权利要求的范围的情况下利用修改和改变来进行实践。例如，上面的实施例可以包括如下面进一步提供的特征的具体组合。
在一个或多个第一实施例中，一种单片高迁移率场效应晶体管包括设置在包括第一III-V半导体材料的半导体沟道区之上的栅极电极。该晶体管进一步包括半导体源极区和半导体漏极区，每一个都包括第二III-V半导体材料。该晶体管进一步包括设置在半导体沟道区和至少该半导体漏极区之间的第一半导体衬垫，该第一半导体衬垫包括具有从第一III-V半导体材料的电荷载流子阻挡带偏移的第三III-V半导体材料。
在第一实施例的促进（furtherance）中，该晶体管进一步包括设置在沟道区和半导体源极区之间的第二半导体衬垫，该第二半导体衬垫也包括第三III-V半导体材料。
在第一实施例的促进中，该源极和漏极区在横向上通过居间栅极侧壁衬垫而与栅极电极的相对侧壁间隔开。第一和第二III-V半导体材料之间的第一异质结被设置在栅极电极下面或栅极侧壁衬垫下面。第一半导体衬垫具有至少等于鳍的横截面面积的横截面面积。
在紧接上面的第一实施例的促进中，第一III-V化合物半导体材料的鳍被设置在第四III-V化合物半导体材料的子鳍之上，该子鳍被设置在第一III-V化合物半导体和衬底之间，并且半导体漏极区被设置在子鳍之上，第二III-V半导体材料通过第一半导体衬垫与第四III-V化合物半导体分隔。
在第一实施例的促进中，该半导体衬垫具有小于20nm的膜厚度。
在第一实施例的促进中，该半导体衬垫包括2-5nm厚度的第三III-V半导体材料。
在第一实施例的促进中，该第三半导体材料具有比第一半导体材料的导带能量高至少0.1eV的导带能量。
在紧接上面的第一实施例的促进中，第一和第二III-V半导体材料二者都包括Ga合金或As合金，并且以下各项中的至少一个：第一III-V半导体具有比第二III-V半导体材料更高的In或Sb浓度；或第二III-V半导体材料具有比第一III-V半导体材料更高的Al或P浓度；或者第一和第二III-V半导体材料中的一个是InP，并且第一和第二III-V半导体材料中的另一个是Ga合金或As合金；或者第一和第二III-V半导体材料二者都包括In合金或P合金，并且以下各项中的至少一个：第一III-V半导体具有比第二III-V半导体材料更高的As浓度，或第二III-V半导体材料具有比第一III-V半导体材料更高的Al或Ga浓度。
在紧接上面的第一实施例的促进中，第一和第二III-V半导体材料二者都包括Ga合金或As合金，第一III-V半导体具有比第二III-V半导体材料更高的In浓度。
在紧接上面的第一实施例的促进中，第一III-V半导体材料包括In0.53Ga0.47As，第二III-V半导体材料包括InxGa1-xAs合金，在这里x不大于0.4，并且第三III-V半导体材料包括与InxGa1-xAs合金，在这里x不大于0.8。
在第一实施例的促进中，该衬底是单晶硅，该栅极侧壁衬垫包括设置在栅极电极和沟道区之间的高K栅极绝缘体，并且该栅极电极包括金属栅极电极。
在一个或多个第二实施例中，一种CMOS集成电路（IC）包括：硅衬底、设置在衬底之上的p型finFET、以及设置在衬底之上的n型III-V沟道finFET。该n型finFET进一步包括设置在包括第一III-V半导体材料的沟道区之上的栅极堆叠。n型finFET进一步包括源极区和漏极区，每一个都包括具有不比第一III-V半导体材料更宽的带隙的第二III-V半导体材料。n型finFET进一步包括设置在半导体沟道区和至少半导体漏极区之间的第一半导体衬垫，该第一半导体衬垫包括具有从第一III-V半导体材料的电荷载流子阻挡导带偏移的第三III-V半导体材料。
在第二实施例的促进中，该高迁移率finFET进一步包括设置在沟道区和源极区之间的第二半导体衬垫，该第二半导体衬垫也包括第三III-V半导体材料。该第三III-V半导体材料具有从第一III-V半导体材料的导带偏移和比第一III-V半导体材料更宽的带隙。p型finFET包括硅鳍。
在紧接上面的第二实施例的促进中，该源极和漏极区在横向上通过居间栅极侧壁衬垫与栅极堆叠的相对侧壁间隔开。第一和第二半导体衬垫二者被设置在沟道区的相对端部上的栅极侧壁衬垫下面，并且第一和第二III-V半导体材料之间的第一异质结被设置在栅极堆叠下面或栅极侧壁衬垫下面。
在一个或多个第三实施例中，一种制造高迁移率鳍式场效应晶体管（FET）的方法，该方法包括：形成设置在衬底上的鳍，该鳍包括第一半导体材料；在鳍的沟道区之上形成掩模；在鳍的未掩蔽的部分上外延生长半导体衬垫，该半导体衬垫包括具有从第一半导体材料的电荷载流子阻挡带偏移的第二半导体材料；以及在半导体衬垫之上形成半导体源极区和半导体漏极区，该半导体源极区和漏极区包括具有比第二半导体材料更窄的带隙的第三半导体材料。
在第三实施例的促进中，外延生长半导体衬垫进一步包括凹槽蚀刻第一半导体材料的没有被掩模覆盖的部分以暴露鳍沟道区的端部；以及在被暴露的鳍端部之上外延生长第二半导体材料的单晶层。
在紧接上面的第三实施例的促进中，在鳍端部之上外延生长第二半导体材料的单晶层进一步包括使第二III-V半导体材料生长到2-20nm的厚度。
在紧接上面的第三实施例的促进中，凹槽蚀刻第一III-V半导体材料暴露设置在鳍下面的子鳍的表面，该子鳍进一步包括第四III-V半导体材料，并且该方法进一步包括在包括第四半导体材料的被暴露子鳍表面上外延生长第二III-V半导体材料。
在第三实施例的促进中，在沟道区之上形成掩模进一步包括沉积牺牲栅极堆叠、将牺牲栅极堆叠图案化成在沟道区之上延伸的条带，以及形成邻近牺牲栅极堆叠条带的侧壁的电介质栅极侧壁衬垫。
在第三实施例的促进中，该方法进一步包括移除沟道区掩蔽，在沟道区之上形成栅极堆叠，以及形成至半导体源极和漏极区的接触金属化。
在第三实施例的促进中，形成鳍进一步包括形成具有第一In浓度的InGaAs合金的鳍，形成半导体衬垫进一步包括形成具有低于第一In浓度的第二In浓度的InGaAs合金的衬垫，并且形成半导体源极和漏极区进一步包括形成具有高于第一In浓度的第三In浓度的InGaAs合金的源极和漏极区。
然而，不在该点上限制上述实施例，并且在各种实施方式中，上述实施例可以包括承担仅此类特征的子集，承担此类特征的不同顺序，承担此类特征的不同组合，和/或承担除了明确列出的那些特征之外的附加特征。因此，应该参考所附权利要求连同此类权利要求所授予的等同物的全部范围来确定本发明的范围。

Claims (21)

1.一种单片高迁移率场效应晶体管，包括：
设置在包括第一III-V半导体材料的沟道区之上的栅极电极；
半导体源极区和半导体漏极区，每一个都包括掺杂成相同导电类型的第二III-V半导体材料；以及
设置在半导体沟道区和至少该半导体漏极区之间的第一半导体衬垫，该第一半导体衬垫包括具有从第一III-V半导体材料的电荷载流子阻挡带偏移的第三III-V半导体材料。
2.根据权利要求1所述的晶体管，进一步包括设置在沟道区和半导体源极区之间的第二半导体衬垫，该第二半导体衬垫也包括第三III-V半导体材料。
3.根据权利要求1所述的晶体管，其中：
该源极和漏极区在横向上通过居间栅极侧壁衬垫而与栅极电极的相对侧壁间隔开；
第一和第二III-V半导体材料之间的第一异质结被设置在栅极电极下面或栅极侧壁衬垫下面；以及
第一半导体衬垫具有至少等于鳍的横截面面积的横截面面积。
4.根据权利要求3所述的晶体管，其中：
第一半导体材料包括设置在第四III-V化合物半导体材料的子鳍之上的第一III-V化合物半导体材料的鳍，该子鳍被设置在第一III-V化合物半导体和衬底之间；以及
该半导体漏极区被设置在子鳍之上，第二III-V半导体材料通过第一半导体衬垫与第四III-V化合物半导体分隔。
5.根据权利要求1所述的晶体管，其中该半导体衬垫具有小于20nm的膜厚度。
6.根据权利要求5所述的晶体管，其中该半导体衬垫包括2-5nm厚度的第三III-V半导体材料。
7.根据权利要求1所述的晶体管，其中该第三半导体材料具有比第一半导体材料的导带能量高至少0.1eV的导带能量。
8.根据权利要求7所述的晶体管，其中：
该第一和第二III-V半导体材料二者都包括Ga合金或As合金，并且以下各项中的至少一个：
第一III-V半导体具有比第二III-V半导体材料更高的In或Sb浓度；或
第二III-V半导体材料具有比第一III-V半导体材料更高的Al或P浓度；或者
该第一和第二III-V半导体材料中的一个是InP并且第一和第二III-V半导体材料中的另一个是Ga合金或As合金；或者
该第一和第二III-V半导体材料二者都包括In合金或P合金，并且以下各项中的至少一个：
该第一III-V半导体具有比第二III-V半导体材料更高的As浓度；或
该第二III-V半导体材料具有比第一III-V半导体材料更高的Al或Ga浓度。
9.根据权利要求7所述的晶体管，其中：
该第一和第二III-V半导体材料二者都包括Ga合金或As合金，第一III-V半导体具有比第二III-V半导体材料更高的In浓度。
10.根据权利要求9所述的晶体管，其中：
该第一III-V半导体材料包括In0.53Ga0.47As；
该第二III-V半导体材料包括InxGa1-xAs合金，在这里x不大于0.4；以及
该第三III-V半导体材料包括与InxGa1-xAs合金，在这里x不大于0.8。
11.根据权利要求1所述的晶体管，其中：
该衬底是单晶硅；
该半导体沟道区和半导体衬垫区是单晶；
该栅极侧壁衬垫包括设置在栅极电极和沟道半导体之间的高K栅极绝缘体；以及
该栅极电极包括金属栅极电极。
12.一种CMOS集成电路（IC），包括：
硅衬底；
设置在衬底的第一区之上的n型III-V沟道鳍式场效应晶体管（FET），该finFET进一步包括：
设置在包括第一III-V半导体材料的沟道区之上的栅极堆叠；
源极区和漏极区，每一个都包括具有不比第一III-V半导体材料更宽的带隙的第二III-V半导体材料；以及
设置在半导体沟道区和至少半导体漏极区之间的第一半导体衬垫，该第一半导体衬垫包括具有从第一III-V半导体材料的电荷载流子阻挡导带偏移的第三III-V半导体材料；以及
设置在衬底的第二区之上的p型finFET。
13.根据权利要求12所述的CMOS IC，其中：
该高迁移率finFET进一步包括设置在沟道区和源极区之间的第二半导体衬垫，该第二半导体衬垫也包括第三III-V半导体材料；
该第三III-V半导体材料具有从第一III-V半导体材料的导带偏移和比第一III-V半导体材料更宽的带隙；以及
该p型finFET包括硅鳍。
14.根据权利要求13所述的CMOS IC，其中：
该源极和漏极区在横向上通过居间栅极侧壁衬垫与栅极堆叠的相对侧壁间隔开；
该第一和第二半导体衬垫二者被设置在沟道区的相对端部上的栅极侧壁衬垫下面；以及
该第一和第二III-V半导体材料之间的第一异质结被设置在栅极堆叠下面或栅极侧壁衬垫下面。
15.一种制造高迁移率鳍式场效应晶体管（FET）的方法，该方法包括：
形成设置在衬底上的鳍，该鳍包括第一III-V半导体材料；
在鳍的沟道区之上形成掩模；
在鳍的未掩蔽的部分上外延生长半导体衬垫，该半导体衬垫包括具有从第一半导体材料的电荷载流子阻挡带偏移的第二III-V半导体材料；以及
在半导体衬垫之上形成半导体源极区和半导体漏极区，该半导体源极区和漏极区包括具有比第二半导体材料更窄的带隙的第三III-V半导体材料。
16.根据权利要求15所述的方法，其中外延生长半导体衬垫进一步包括：
凹槽蚀刻第一半导体材料的没有被掩模覆盖的部分以暴露鳍沟道区的端部；以及
在被暴露的鳍端部之上外延生长第二半导体材料的单晶层。
17.根据权利要求16所述的方法，其中：
在鳍端部之上外延生长第二半导体材料的单晶层进一步包括使第二III-V半导体材料生长到2-20nm的厚度。
18.根据权利要求17所述的方法，其中凹槽蚀刻第一III-V半导体材料暴露设置在鳍下面的子鳍的表面，该子鳍进一步包括第四III-V半导体材料；以及
该方法进一步包括在包括第四半导体材料的被暴露子鳍表面上外延生长第二III-V半导体材料。
19.根据权利 15所述的方法，其中在沟道区之上形成掩模进一步包括：
沉积牺牲栅极堆叠；
将牺牲栅极堆叠图案化成在沟道区之上延伸的条带；以及
形成邻近牺牲栅极堆叠条带的侧壁的电介质栅极侧壁衬垫。
20.根据权利要求15所述的方法，进一步包括：
移除沟道区掩蔽；
在沟道区之上形成栅极电极；以及
形成至半导体源极和漏极区的接触金属化。
21.根据权利要求15所述的方法，其中：
形成鳍进一步包括形成具有第一In浓度的InGaAs合金的鳍；
形成半导体衬垫进一步包括形成具有低于第一In浓度的第二In浓度的InGaAs合金的衬垫；以及
形成半导体源极和漏极区进一步包括形成具有高于第一In浓度的第三In浓度的InGaAs合金的源极和漏极区。
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