CN112071910B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，半导体装置包含通道结构、介电结构、栅极结构、第一导电结构以及第二导电结构。通道结构具有顶面、底面以及由顶面延伸至底面的侧壁。介电结构围绕通道结构的侧壁。栅极结构围绕介电结构。第一导电结构设置于通道结构的底面。第一导电结构包含主体及凸部，且第一导电结构的凸部的顶面高于第一导电结构的主体的顶面。第二导电结构设置于通道结构的顶面。第二导电结构包含主体及凸部，且第二导电结构的主体的底面高于第二导电结构的凸部的底面。由于第一导电结构及第二导电结构凸出至通道结构中，因此源极与漏极之间的驱动电流可增加。

Description

半导体装置及其制造方法
技术领域
本发明是有关于一种半导体装置及一种半导体装置的制造方法。
背景技术
半导体装置被使用于各种电子应用中，例如个人计算机、行动电话、数码相机或其他电子设备。一般来说，通过在半导体基板上依序沉积绝缘层或介电层、导电层以及半导体材料层，并将各种材料层微影图案化以在半导体装置上形成电路元件。
晶体管是普遍形成于半导体装置上的电路元件。不限于电容器、电感器、电阻器、二极管、导线或其他元件，其他晶体管亦可取决于电路设计而形成于半导体装置上。场效应晶体管(field effect transistor,FET)即为一种类型的晶体管。
一般来说，晶体管包含形成在源极区与漏极区之间的栅极堆叠。源极区与漏极区可包含基板的掺杂区，并可呈现适合于特定应用的掺杂轮廓。栅极堆叠位于通道区上方，且可包含插入在栅极与基板的通道区之间的栅极介电质。
发明内容
本发明的一个目的在于提供一种能够使源极与漏极之间的驱动电流增加的半导体装置。
根据本发明一实施方式，半导体装置包含通道结构、介电结构、栅极结构、第一导电结构以及第二导电结构。通道结构具有顶面、底面以及由顶面延伸至底面的侧壁。介电结构围绕通道结构的侧壁。栅极结构围绕介电结构。第一导电结构设置于通道结构的底面。第一导电结构包含主体及凸部，且第一导电结构的凸部的顶面高于第一导电结构的主体的顶面。第二导电结构设置于通道结构的顶面。第二导电结构包含主体及凸部，且第二导电结构的主体的底面高于第二导电结构的凸部的底面。
在本发明一实施方式中，半导体装置还包含第一绝缘结构以及第二绝缘结构。第一绝缘结构围绕第一导电结构的主体的一部分。第二绝缘结构围绕第二导电结构的主体的一部分。
在本发明一实施方式中，第一导电结构的主体的顶面与第二导电结构的主体的底面之间的距离等于介电结构的高度。
在本发明一实施方式中，第一导电结构的主体的顶面与第二导电结构的主体的底面之间的距离小于介电结构的高度。
在本发明一实施方式中，第一导电结构的主体的一部分以及第二导电结构的主体的一部分与介电结构接触。
在本发明一实施方式中，半导体装置还包含电容器。电容器电性连接至第一导电结构的主体或第二导电结构的主体。
在本发明一实施方式中，第一导电结构的凸部的数量与第二导电结构的凸部的数量相同。
在本发明一实施方式中，第一导电结构相对于通道结构与第二导电结构对称。
在本发明一实施方式中，通道结构包含两个凹部，且两个凹部分别与第一导电结构的凸部以及第二导电结构的凸部啮合。
在本发明一实施方式中，通道结构的材质包含氧化物。
在本发明一实施方式中，第一导电结构的材质包含钼、铌、钽、钨或上述任意两者以上的组合。
在本发明一实施方式中，第二导电结构的材质包含钼、铌、钽、钨或上述任意两者以上的组合。
在本发明一实施方式中，栅极结构的材质包含铝、铬、铜、钽、钨、多晶硅或上述任意两者以上的组合。
本发明的另一个目的在于提供一种半导体装置的制造方法。
根据本发明一实施方式，一种半导体装置的制造方法包含下列步骤：在第一绝缘结构的顶面形成栅极结构；以介电结构替换栅极结构的一部分；移除栅极结构的中心部分以及第一绝缘结构的中心部分以形成通孔；在通孔的底部中填充第一导电结构，其中第一导电结构具有主体及凸部，且第一导电结构的凸部的顶面高于第一导电结构的主体的顶面；填充通道结构于通孔的一部分中，其中通道结构包含凹部，且凹部由通道结构的顶面凹陷；以及在通道结构上形成第二导电结构，其中第二导电结构包含主体及凸部，且第二导电结构的凸部与通道结构的凹部啮合。
在本发明一实施方式中，半导体装置的制造方法还包含：在通孔的剩余部分中、栅极结构上以及介电结构上形成第二绝缘结构；以及移除第二绝缘结构的一部分，使得第一导电结构由通孔裸露。
在本发明一实施方式中，半导体装置的制造方法还包含：移除第一绝缘结构的一部分，使得第一导电结构的主体的侧壁裸露。
在本发明一实施方式中，以介电结构替换栅极结构的部分包含：移除栅极结构的部分以形成围绕栅极结构的中心部分的镂空区域；以及在镂空区域中填充介电结构。
在本发明一实施方式中，在通孔的底部中填充第一导电结构包含：蚀刻第一导电结构以形成第一导电结构的凸部。
在本发明一实施方式中，在通孔的部分中填充通道结构包含：蚀刻通道结构以形成通道结构的凹部。
在本发明一实施方式中，半导体装置的制造方法还包含：形成电容器电性连接至第一导电结构的主体或第二导电结构的主体。
根据本发明上述实施方式，由于第一导电结构及第二导电结构凸出至通道结构中，因此源极/栅极及漏极/栅极的重叠区域可被控制，使得漏极与源极之间的驱动电流增加。此外，第一导电结构与通道结构之间的接触面积以及第二导电结构与通道结构之间的接触面积可分别通过第一导电结构的凸部以及第二导电结构的凸部的设置而增加，进而降低半导体装置的电阻。另外，半导体装置的制造方法提供了在氧化物薄膜晶体管(oxidesemiconductor thin film transistor,OS TFT)中依序形成第一导电结构(即漏极区)、通道结构以及第二导电结构(即源极区)的方法。换句话说，源极区及漏极区并未以掺杂的方式形成，使得源极/栅极及漏极/栅极的重叠区域可被控制。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，结合附图详细说明如下：
图1绘示根据本发明一实施方式的半导体装置的立体图。
图2绘示图1的半导体装置的剖面图。
图3绘示根据本发明另一实施方式的半导体装置的剖面图。
图4绘示根据本发明另一实施方式的半导体装置的剖面图。
图5至图16绘示根据本发明一实施方式的半导体装置的制造方法在各步骤的剖面图。
主要附图标记说明：
100、100a、100b-半导体装置，109-暂时顶面，110-通道结构，111-顶面，112-凹部，113-底面，114-凹槽，115-侧壁，120-介电结构，121-顶面，123-底面，130-栅极结构，131-顶面，132-镂空区域，133-底面，134-中心部分，140-第一导电结构，142-主体，143-顶面，144-凸部，145-顶面，146-侧壁，150-第二导电结构，152-主体，153-底面，154-凸部，155-底面，156-侧壁，160-第一绝缘结构，161-顶面，163-底面，170-第二绝缘结构，171-底面，173-顶面，190-通孔，192-蚀刻空间，200-电容器，L-长度，D-距离，H1、H2、H3-高度，a-a-线段，S10、S20、S30、S40、S50、S60、S70、S80、S90、S100、S110、S120-步骤。
具体实施方式
以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。
应当理解，诸如“下”或“底部”和“上”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位的外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的“下”侧的元件将被定向在其他元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其它元件“下方”或“下方”的元件将被定向为在其它元件“上方”。因此，示例性术语“下面”或“下面”可以包括上方和下方的取向。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
图1绘示根据本发明一实施方式的半导体装置100的立体图。图2绘示图1的半导体装置100沿线段a-a的剖面图。应了解到，虽然图1中包含三个半导体装置100，但为简单及清楚起见，以下将仅针对一个半导体装置100进行说明。
同时参阅图1及图2。半导体装置100包含通道结构110、介电结构120、栅极结构130、第一导电结构140以及第二导电结构150。通道结构110具有顶面111、底面113及由顶面111延伸至底面113的侧壁115。介电结构120围绕通道结构110的侧壁115。栅极结构130围绕介电结构120。第一导电结构140设置于通道结构110的底面113。第一导电结构140包含主体142及至少一个凸部144，且第一导电结构140的凸部144的顶面145高于第一导电结构140的主体142的顶面143。第二导电结构150设置于通道结构110的顶面111。第二导电结构150包含主体152及凸部154，且第二导电结构150的主体152的底面153高于第二导电结构150的凸部154的底面155。如此一来，第一导电结构140及第二导电结构150凸出至通道结构110中。
在一些实施方式中，第一导电结构140为漏极区，而第二导电结构150为源极区，但并不用以限制本发明。在其他实施方式中，第一导电结构140为源极区，而第二导电结构150为漏极区。此外，第一导电结构140与第二导电结构150之间的区域为通道区。在一些实施方式中，第一导电结构140及第二导电结构150的材质可包含钼、铌、钽、钨或上述任意两者以上的组合，例如包含钼、铌、钽、钨或上述任意两者以上的组合的化合物材料。此外，栅极结构130的材质可包含铝、铬、铜、钽、钨或或上述任意两者以上的组合，例如包含铝、铬、铜、钽、钨或上述任意两者以上的组合的化合物材料或合金材料，但并不用以限制本发明。在其他替代实施方式中，栅极结构130的材质可包含多晶硅。
由于第一导电结构140及第二导电结构150凸出至通道结构110中，因此源极/栅极及漏极/栅极的重叠区域可被控制，使得漏极与源极之间的驱动电流增加。此外，第一导电结构140与通道结构110之间的接触面积以及第二导电结构150与通道结构110之间的接触面积可分别通过第一导电结构140的凸部144以及第二导电结构150的凸部154设置而增加，进而降低半导体装置100的电阻。
在一些实施方式中，通道结构110包含两个凹部112，且两个凹部112分别与第一导电结构140的凸部144以及第二导电结构150的凸部154啮合。换句话说，通道结构110的两个凹部112的形状分别与第一导电结构140的凸部144的形状以及第二导电结构150的凸部154的形状相同。
在一些实施方式中，通道结构110的材质可包含氧化物。举例来说，可包含下列任一者：氧化铟、氧化锡、氧化锌、双组成成分的金属氧化物(例如铟锌氧化物、锡锌氧化物、铝锌氧化物、锌镁氧化物、锡镁氧化物、铟镁氧化物或铟镓氧化物)、三组成成分的金属氧化物(例如铟镓锌氧化物(IGZO)、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物、铟铪锌氧化物、铟镧锌氧化物、铟铈锌氧化物、铟镨锌氧化物、铟钕锌氧化物、铟钐锌氧化物、铟铕锌氧化物、铟钆锌氧化物、铟铽锌氧化物、铟镝锌氧化物、铟钬锌氧化物、铟铒锌氧化物、铟铥锌氧化物、铟镱锌氧化物或铟镏锌氧化物)以及四组成成分的金属氧化物(例如铟锡镓锌氧化物、铟铪镓锌氧化物、铟铝镓锌氧化物、铟锡铝锌氧化物、铟锡铪锌氧化物或铟铪铝锌氧化物)，但并不用以限制本发明。
半导体装置100还包含电性连接至第一导电结构140的主体142或第二导电结构150的主体152的电容器200。换句话说，电容器200可电性连接至半导体装置100的源极区或漏极区。在一些实施方式中，半导体装置100还可包含一个以上的导线(未于图中绘示)将源极区或漏极区电性连接至电容器200。
在一些实施方式中，半导体装置100还包含第一绝缘结构160以及第二绝缘结构170。第一绝缘结构160设置于介电结构120的底面123以及栅极结构130的底面133，且围绕第一导电结构140的主体142的一部分。第二绝缘结构170设置于介电结构120的顶面121以及栅极结构130的顶面131，且围绕第二导电结构150的主体152的一部分。在一些实施方式中，第一绝缘结构160的材质可包含氮化物或氮化物与氧化物的组合，例如包含氮化物与氧化物的多层材料。第二绝缘结构170的材质可与第一绝缘结构160的材质相同，但并不用以限制本发明。此外，第一绝缘结构160及第二绝缘结构170与介电结构120及栅极结构130接触，以确保当通过打线的方式将导线由源极区/漏极区连接至电容器200时，第一导电结构140可通过栅极结构130与第二导电结构150完全分离。
在一些实施方式中，第一导电结构140的主体142的顶面143与第二导电结构150的主体152的底面153之间的距离D小于介电结构120的高度H1。换句话说，介电结构120不仅围绕通道结构110，还围绕第一导电结构140的主体142的一部分以及第二导电结构150的主体152的一部分。此外，第一导电结构140的主体142被围绕的部分以及第二导电结构150的主体152被围绕的部分与介电结构120接触。
图3绘示根据本发明另一实施方式的半导体装置100a的剖面图，其剖面位置同图1的线段a-a。相较于图2的半导体装置100，在半导体装置100a中，第一导电结构140的主体142的顶面143与第二导电结构150的主体152的底面153之间的距离D等于介电结构120的高度H1。如此一来，第一导电结构140的主体142的顶面143与第一绝缘结构160的顶面161实质上齐平，且第二导电结构150的主体152的底面153与第二绝缘结构170的底面171实质上齐平。
同时参阅图2及图3。通道区的长度L取决于第一导电结构140与第二导电结构150之间的结构配置。应了解到，此处的长度L是指第一导电结构140的凸部144的顶面145与第二导电结构150的凸部154的底面155之间的距离。举例来说，由于图2的半导体装置100的第一导电结构140及第二导电结构150较深地埋入至通道结构110中，因此半导体装置100的通道区具有较小的长度L；相反地，由于图3的半导体装置100a的第一导电结构140及第二导电结构150较浅地埋入至通道结构110中，因此半导体装置100a的通道区具有较大的长度L。
图4绘示根据本发明另一实施方式的半导体装置100b的剖面图，其剖面位置亦同图1的线段a-a。在一些实施方式中，第一导电结构140的凸部144的数量可为多个；类似地，第二导电结构150的凸部154的数量亦可为多个。可设计任意数量的凸部144、154于半导体装置100b中，例如在图4的半导体装置100b的剖面图中所示的三个凸部144及三个凸部154(即共六个凸部144、154)。然而，由于图4仅为半导体装置100b的剖面图，因此在半导体装置100b中可实际上包含多于六个凸部144、154。
根据上述，第一导电结构140与通道结构110之间的接触面积以及第二导电结构150与通道结构110之间的接触面积可分别随着半导体装置100b中凸部144、154的数量增加而增加。如此一来，半导体装置100b的电阻可降低，并进而使得漏极与源极之间的驱动电流增加。
参阅图4。第一导电结构140的凸部144的数量可与第二导电结构150的凸部154的数量相同。此外，第一导电结构140可相对于通道结构110与第二导电结构150对称。在一些实施方式中，半导体装置100b可包含不同大小及形状的凸部144、154，以达到本发明的上述功效。然而，任意数量、形状及大小的凸部144、154以及第一导电结构140与第二导电结构150的结构配置皆可依设计者的需求而定，并不用以限制本发明。
图5至图16绘示根据本发明一实施方式的半导体装置100的制造方法在各步骤的剖面图，其剖面位置同图1的线段a-a。应了解到，已叙述过的元件连接关系与功效将不再重复赘述，合先叙明。在以下叙述中，将说明半导体装置100的制造方法。
参阅图5，其绘示形成半导体装置100在步骤S10的剖面图。在步骤S10中，提供第一绝缘结构160，并形成栅极结构130于第一绝缘结构160上。可在第一绝缘结构160的底面163设置载板以乘载第一绝缘结构160以及将于后续步骤中形成于第一绝缘结构160上的元件。接着通过蚀刻工艺移除栅极结构130的一部分，进而形成围绕栅极结构130的中心部分134的镂空区域132。蚀刻工艺可为湿式蚀刻工艺或干式蚀刻工艺。当第一绝缘结构160由镂空区域132裸露时，蚀刻工艺即停止。在一些实施方式中，镂空区域132在俯视图中具有甜甜圈形状的轮廓，但并不用以限制本发明。
参阅图6，其绘示形成半导体装置100在步骤S20的剖面图。在步骤S20中，以介电结构120重新填入至镂空区域132中，使得栅极结构130被移除的部分被介电结构120替换。如此一来，介电结构120围绕栅极结构130的中心部分134。在一些实施方式中，在以介电结构120替换部分的栅极结构130后，可执行平坦化工艺，使得介电结构120的顶面121与栅极结构130的顶面131实质上齐平。
参阅图7，其绘示形成半导体装置100在步骤S30的剖面图。在步骤S30中，通过蚀刻工艺以移除栅极结构130的中心部分134，进而形成蚀刻空间192。当第一绝缘结构160由蚀刻空间192裸露时，蚀刻工艺即停止。在执行蚀刻工艺后，栅极结构130的剩余部分以及介电结构120共同围绕蚀刻空间192，且第一绝缘结构160的中心部分由蚀刻空间192裸露。蚀刻工艺可为湿式蚀刻工艺或干式蚀刻工艺，但并不用以限制本发明。
参阅图8，其绘示形成半导体装置100在步骤S40的剖面图。在步骤S40中，进一步执行蚀刻工艺以移除第一绝缘结构160的中心部分。在一些实施方式中，蚀刻工艺可为湿式蚀刻工艺或干式蚀刻工艺。如此一来，便可形成由第一绝缘结构160的剩余部分所围绕的蚀刻空间。应了解到，蚀刻空间192与在步骤S40中所形成的蚀刻空间共同形成穿过半导体装置100的通孔190。
参阅图9，其绘示形成半导体装置100在步骤S50的剖面图。在步骤S50中，填充第一导电结构140于通孔190的底部中。在形成第一导电结构140的过程中，可在介电结构120的顶面121以及栅极结构130的顶面131设置遮罩，使得第一导电结构140可选择性地形成于通孔190的底部中。在一些实施方式中，第一导电结构140的高度H2可大于第一绝缘结构160的高度H3，但并不用以限制本发明。
参阅图10，其绘示形成半导体装置100在步骤S60的剖面图。在步骤S60中，执行蚀刻工艺以移除部分的第一导电结构140，以形成第一导电结构140的主体142及凸部144，且凸部144由主体142的顶面143凸出。换句话说，第一导电结构140的凸部144的顶面145高于第一导电结构140的主体142的顶面143。在一些实施方式中，蚀刻工艺可为湿式蚀刻工艺，但并不用以限制本发明。在其他实施方式中，蚀刻工艺可为例如电浆蚀刻工艺的干式蚀刻工艺。
应了解到，虽然图10仅绘示一个由第一导电结构140的主体142的顶面143凸出的凸部144，但在步骤S60中，亦可形成多个凸部144。在一些实施方式中，可通过蚀刻工艺使得第一导电结构140的主体142的顶面143高于第一绝缘结构160的顶面161。如此一来，第一导电结构140的主体142的一部分与介电结构120接触。在其他实施方式中，可通过蚀刻工艺使得第一导电结构140的主体142的顶面143与第一绝缘结构160的顶面161实质上齐平。
参阅图11，其绘示形成半导体装置100在步骤S70的剖面图。在步骤S70中，形成第二绝缘结构170于通孔190的剩余部分中、栅极结构130的顶面131上以及介电结构120的顶面121上。在一些实施方式中，可在形成第二绝缘结构170后，执行平坦化工艺，以完成第二绝缘结构170的顶面173的平坦化。
参阅图12，其绘示形成半导体装置100在步骤S80的剖面图。在步骤S80中，通过蚀刻工艺移除第二绝缘结构170的一部分。在移除部分的第二绝缘结构170的过程中，可在设置于介电结构120及栅极结构130上的部分的第二绝缘结构170上设置遮罩，使得未被遮罩覆盖的剩余部分的第二绝缘结构170被移除。当第一导电结构140由通孔190裸露时，蚀刻工艺即停止。蚀刻工艺可为湿式蚀刻工艺或干式蚀刻工艺，但并不用以限制本发明。在执行蚀刻工艺后，第一导电结构140再度由通孔190裸露。
参阅图13，其绘示形成半导体装置100在步骤S90的剖面图。在步骤S90中，填充通道结构110于通孔190的一部分中。在一些实施方式中，通道结构110的暂时顶面109的位置可依设计者的需求而定。举例来说，较高的通道结构110的暂时顶面109可提供后续于步骤S100中执行蚀刻工艺时的额外的蚀刻弹性。
参阅图14，其绘示形成半导体装置100在步骤S100的剖面图。在步骤S100中，执行蚀刻工艺以形成凹陷于通道结构110的顶面111的凹槽114。在一些实施方式中，通道结构110的顶面111低于介电结构120的顶面121，但并不用以限制本发明。在其他实施方式中，通道结构110的顶面111与介电结构120的顶面121实质上齐平。此外，第一导电结构140的凸部144的数量可与通道结构110的凹槽114的数量相同。
参阅图15，其绘示形成半导体装置100在步骤S110的剖面图。在步骤S110中，形成第二导电结构150于通道结构110及第二绝缘结构170的顶面173上。在形成第二导电结构150后，执行蚀刻工艺以移除设置于第二绝缘结构170的顶面173的第二导电结构150，使得第二导电结构150包含主体152及至少一个凸部154，且第二导电结构150的主体的侧壁156裸露出来。蚀刻工艺可为湿式蚀刻工艺或干式蚀刻工艺。此外，第二导电结构150的凸部154与通道结构110的凹槽114啮合。在一些实施方式中，第二导电结构150的主体152的底面153低于介电结构120的顶面121。在其他实施方式中，第二导电结构150的主体152的底面153与介电结构120的顶面121实质上齐平。
参阅图16，其绘示形成半导体装置100在步骤S120的剖面图。在步骤S120中，通过选择性蚀刻工艺以移除第一绝缘结构160的一部分，使得第一导电结构140的主体142的侧壁146裸露出来。在步骤S120中，半导体装置100可被倒置以由顶部执行选择性蚀刻工艺。换句话说，在执行选择性蚀刻工艺的过程中，可将半导体装置100的第二绝缘结构170的顶面173设置于载板上。选择性蚀刻工艺可为湿式蚀刻工艺或干式蚀刻工艺，且可为基于第一导电结构140与第一绝缘结构160之间的蚀刻选择性的差异来执行。可通过打线的方式将导线由第一导电结构140的主体142或第二导电结构150的主体152连接至电容器200，以将源极区/漏极区电性连接至电容器200(如图2所示)。
在执行上述步骤后，便可得到如图1所示的具有环状栅极的半导体装置100。半导体装置100的制造方法提供了在氧化物薄膜晶体管(oxide semiconductor thin filmtransistor,OS TFT)中依序形成第一导电结构140(即漏极区)、通道结构110以及第二导电结构150(即源极区)的方法。换句话说，源极区及漏极区并未以掺杂的方式形成，使得源极/栅极以及漏极/栅极的重叠区域可被控制。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (19)

1.一种半导体装置，其特征在于，包含：
通道结构，具有顶面、底面以及由所述顶面延伸至所述底面的侧壁；
介电结构，围绕所述通道结构的所述侧壁；
栅极结构，围绕所述介电结构；
第一导电结构，设置于所述通道结构的所述底面，其中所述第一导电结构包含主体及至少一个凸部，且所述第一导电结构的所述凸部的顶面高于所述第一导电结构的所述主体的顶面；以及
第二导电结构，设置于所述通道结构的所述顶面，其中所述第二导电结构包含主体及至少一个凸部，且所述第二导电结构的所述主体的底面高于所述第二导电结构的所述凸部的底面，所述通道结构包含至少两个凹部，且所述两个凹部分别与所述第一导电结构的所述凸部以及所述第二导电结构的所述凸部啮合。
2.如权利要求1所述的半导体装置，其特征在于，还包含：
第一绝缘结构，围绕所述第一导电结构的所述主体的一部分；以及
第二绝缘结构，围绕所述第二导电结构的所述主体的一部分。
3.如权利要求1所述的半导体装置，其特征在于，所述第一导电结构的所述主体的所述顶面与所述第二导电结构的所述主体的所述底面之间的距离等于所述介电结构的高度。
4.如权利要求1所述的半导体装置，其特征在于，所述第一导电结构的所述主体的所述顶面与所述第二导电结构的所述主体的所述底面之间的距离小于所述介电结构的高度。
5.如权利要求4所述的半导体装置，其特征在于，所述第一导电结构的所述主体的一部分以及所述第二导电结构的所述主体的一部分与所述介电结构接触。
6.如权利要求1所述的半导体装置，其特征在于，还包含：
电容器，电性连接至所述第一导电结构的所述主体或所述第二导电结构的所述主体。
7.如权利要求1所述的半导体装置，其特征在于，所述第一导电结构的所述凸部的数量与所述第二导电结构的所述凸部的数量相同。
8.如权利要求1所述的半导体装置，其特征在于，所述第一导电结构相对于所述通道结构与所述第二导电结构对称。
9.如权利要求1所述的半导体装置，其特征在于，所述通道结构的材质包含氧化物。
10.如权利要求1所述的半导体装置，其特征在于，所述第一导电结构的材质包含钼、铌、钽、钨或上述任意两者以上的组合。
11.如权利要求1所述的半导体装置，其特征在于，所述第二导电结构的材质包含钼、铌、钽、钨或上述任意两者以上的组合。
12.如权利要求1所述的半导体装置，其特征在于，所述栅极结构的材质包含铝、铬、铜、钽、钨、多晶硅或上述任意两者以上的组合。
13.一种半导体装置的制造方法，其特征在于，包含下列步骤：
在第一绝缘结构的顶面形成栅极结构；
以介电结构替换所述栅极结构的一部分；
移除所述栅极结构的中心部分以及所述第一绝缘结构的中心部分以形成通孔；
在所述通孔的底部中填充第一导电结构，其中所述第一导电结构具有主体及至少一个凸部，且所述第一导电结构的所述凸部的顶面高于所述第一导电结构的所述主体的顶面；
在所述通孔的一部分中填充通道结构，其中所述通道结构包含至少两个凹部；以及
在所述通道结构上形成第二导电结构，其中所述第二导电结构包含主体及至少一个凸部，且所述两个凹部分别与所述第一导电结构的所述凸部以及所述第二导电结构的所述凸部啮合。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，还包含：
在所述通孔的剩余部分中、所述栅极结构上以及所述介电结构上形成第二绝缘结构；以及
移除所述第二绝缘结构的一部分，使得所述第一导电结构由所述通孔裸露。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，还包含：
移除所述第一绝缘结构的一部分，使得所述第一导电结构的所述主体的侧壁裸露。
16.如权利要求13所述的半导体装置的制造方法，其特征在于，以所述介电结构替换所述栅极结构的所述部分包含：
移除所述栅极结构的所述部分以形成围绕所述栅极结构的所述中心部分的镂空区域；以及
在所述镂空区域中填充所述介电结构。
17.如权利要求13所述的半导体装置的制造方法，其特征在于，在所述通孔的所述底部中填充所述第一导电结构包含：
蚀刻所述第一导电结构以形成所述第一导电结构的所述凸部。
18.如权利要求13所述的半导体装置的制造方法，其特征在于，在所述通孔的所述部分中填充所述通道结构包含：
蚀刻所述通道结构以形成所述通道结构的所述两个凹部。
19.如权利要求13所述的半导体装置的制造方法，其特征在于，还包含：
形成电容器电性连接至所述第一导电结构的所述主体或所述第二导电结构的所述主体。
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