CN113782434A - 一种减小FinFET标准单元面积的方法及其形成的器件 - Google Patents
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Abstract
本发明涉及一种减小双自对准接触的FinFET标准单元面积的方法，涉及半导体集成电路制造技术，形成一个双自对准接触的FinFET标准单元，其中一个为跨越扩散连接孔的自对准栅极接触，另一个为跨越栅极的自对准扩散连接孔接触，其中在形成扩散连接孔之后，进行扩散连接孔填充塞刻蚀，并在刻蚀形成的孔洞内形成盖帽层，而实现两自对准接触间的隔离，如此可进一步减小有效鳍或虚拟鳍的尺寸，而进一步减小鳍式场效应晶体管标准单元的面积，并可防止相邻的M0A和M0P桥接在一起，而提高器件性能。
Description
技术领域
本发明涉及半导体集成电路制造技术，尤其涉及一种减小双自对准接触的FinFET标准单元面积的方法。
背景技术
鳍式场效应晶体管是一种新的互补式金属氧化物半导体晶体管，是由于晶体管的形状与鱼鳍相似而得名。通过采用这种鱼鳍状的设计，可以改善电路控制、减少晶体管的漏电流，以及缩短晶体管的栅长。
请参考图1，图1示出了NORFlash鳍式场效应晶体管(FinField-EffectTransistor，FinFET)标准单元的俯视示意图。如图1所示，其可以具备多层结构，从下到上依次包括鳍和多晶硅13，其中鳍包括有效鳍区域和虚拟鳍区域，虚拟鳍区域将两相邻有效鳍区域隔开，其中有效鳍区域包括有效鳍11(Active Fins),虚拟鳍区域包括虚拟鳍12(dummy Fins)。鳍式场效应晶体管标准单元还包括金属0层，该金属0层还包括M0A 14和M0P15，有效鳍区域的有效鳍11用M0A 14连接至一起，所述M0A14通过接触孔层连接至金属层16。
图1所示的鳍式场效应晶体管标准单元的面积A＝Cell.H*Cell.W，Cell.W为鳍式场效应晶体管标准单元的宽度，Cell.H为鳍式场效应晶体管标准单元的长度。随着半导体技术的发展，器件小型化为业界的发展趋势。为减小鳍式场效应晶体管标准单元的面积，目前主要采用将双扩散区切断(Double DiffusionBreakdown，DDB)工艺改为单扩散区切断(single diffusion break，SDB)工艺，以减小有效鳍11或虚拟鳍12的尺寸。然而，两相邻有效鳍区域之间必须有至少两个虚拟鳍12，否则相邻的M0A 14和M0P 15之间的间距d会过小而导致相邻的M0A 14和M0P 15桥接在一起，而影响器件性能，因此减小鳍式场效应晶体管标准单元的面积是目前技术的难点。
发明内容
本发明在于提供一种减小双自对准接触的FinFET标准单元面积的方法，包括：S11：形成双自对准接触的FinFET标准单元的金属栅极，并进行平坦化工艺，其中相邻金属栅极之间间隔有第一层间介质层；S12：形成一层缓冲层，缓冲层覆盖金属栅极及第一层间介质层；S13：去除位于金属栅极之间的缓冲层和第一层间介质层，在第一层间介质层和缓冲层的去除区域形成导电材料，而形成扩散连接孔；S14：进行扩散连接孔填充塞刻蚀，刻蚀去除扩散连接孔内的部分导电材料，保留部分导电材料，而形成位于剩余的导电材料上的孔洞；S15：形成一层盖帽层，并进行平坦化工艺，使孔洞内填充所述盖帽层而形成扩散连接孔填充塞盖帽；S16：进行刻蚀工艺，去除位于第一金属栅极上的部分缓冲层，使第一金属栅极的顶部仍被剩余的缓冲层覆盖，并去除第一金属栅极两侧的扩散连接孔填充塞盖帽，直至露出位于扩散连接孔填充塞盖帽下的导电材料，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第一凹槽；S17：进行刻蚀工艺，去除位于与第一金属栅极一侧相邻的两个第二金属栅极上部分缓冲层，直至露出位于缓冲层下的第二金属栅极，但在靠近第一金属栅极的一侧仍保留一缓冲层侧墙，去除位于两个第二金属栅极之间的部分扩散连接孔填充塞盖帽，而使剩余的扩散连接孔填充塞盖帽仍覆盖刻蚀后的扩散连接孔，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第二凹槽，并第一凹槽与第二凹槽之间由缓冲层侧墙隔开；S18：形成导电材料，使第一凹槽和第二凹槽内均填充导电材料，而使两个第二金属栅极通过导电材料连接，第一金属栅极两侧的刻蚀后的扩散连接孔通过导电材料连接，并第一凹槽与第二凹槽内的导电材料通过缓冲层侧墙隔离。
更进一步的，形成双自对准接触的FinFET标准单元的金属栅极，包括：提供半导体衬底，在半导体衬底上形成多条鳍体，所述多条鳍体并行排列，在所述鳍体的底部形成绝缘层，以隔离各所述鳍体；形成多条多晶硅栅行，所述多条多晶硅栅行并行排列，且所述多条多晶硅栅行的长度方向和所述多条鳍体的长度方向垂直排列，而在所述多条多晶硅栅行和所述多条鳍体的交叉区域分别形成伪栅极结构，在鳍体上的伪栅极结构的两侧形成源区或漏区，且源区或漏区中形成有嵌入式外延层，在源区或漏区的表面依次形成侧墙；形成第一层间介质层，所述第一层间介质层填充半导体衬底上的所述多条多晶硅栅行以及所述多条鳍体之间的间隙，并覆盖所述伪栅极结构；去除所述伪栅极结构处的多晶硅栅，在多晶硅栅的去除区域形成金属栅，而形成双自对准接触的FinFET标准单元的金属栅极。
更进一步的，采用沉积工艺形成缓冲层。
更进一步的，缓冲层与第一层间介质层的材料相同。
更进一步的，盖帽层的材质为绝缘材料。
更进一步的，在步骤S16中在第一凹槽的侧壁仍保留一层扩散连接孔填充塞盖帽。
更进一步的，所述导电材料为钨或钴。
本申请还提供一种双自对准接触的FinFET标准单元，所述双自对准接触的FinFET标准单元采用上述的减小双自对准接触的FinFET标准单元面积的方法形成。
附图说明
图1为NORFlash鳍式场效应晶体管标准单元的俯视示意图。
图2至图9为本发明一实施例的双自对准接触的FinFET标准单元的形成过程中器件的剖面示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本申请在于提供一种减小双自对准接触的FinFET标准单元面积的方法。请参阅图2至图9所示的本发明一实施例的双自对准接触的FinFET标准单元的形成过程中器件的剖面示意图。包括：
S11：形成双自对准接触的FinFET标准单元的金属栅极，并进行平坦化工艺，其中相邻金属栅极之间间隔有第一层间介质层；
具体的，请参阅图2所示，相邻金属栅极201之间间隔第一层间介质层202。
具体的，形成双自对准接触的FinFET标准单元的金属栅极，包括：
提供半导体衬底200，在半导体衬底200上形成多条鳍体，所述多条鳍体并行排列，在所述鳍体的底部形成绝缘层，以隔离各所述鳍体；
形成多条多晶硅栅行，所述多条多晶硅栅行并行排列，且所述多条多晶硅栅行的长度方向和所述多条鳍体的长度方向垂直排列，而在所述多条多晶硅栅行和所述多条鳍体的交叉区域分别形成伪栅极结构，在鳍体上的伪栅极结构的两侧形成源区或漏区，且源区或漏区中形成有嵌入式外延层，在源区或漏区的表面依次形成侧墙；
形成第一层间介质层202，所述第一层间介质层202填充半导体衬底上的所述多条多晶硅栅行以及所述多条鳍体之间的间隙，并覆盖所述伪栅极结构；
去除所述伪栅极结构处的多晶硅栅，在多晶硅栅的去除区域形成金属栅，而形成双自对准接触的FinFET标准单元的金属栅极。
S12：形成一层缓冲层，缓冲层覆盖金属栅极及第一层间介质层；
具体的，请参阅图3，缓冲层203覆盖金属栅极201及第一层间介质层202。
在以实施例中，采用沉积工艺形成缓冲层203。在一实施例中，缓冲层203与第一层间介质层202的材料相同。
S13：去除位于金属栅极之间的缓冲层和第一层间介质层，在第一层间介质层和缓冲层的去除区域形成导电材料，而形成扩散连接孔；
如图4所示，去除位于金属栅极201之间的缓冲层203和第一层间介质层202，在第一层间介质层202和缓冲层203的去除区域形成导电材料，而形成扩散连接孔204；
S14：进行扩散连接孔填充塞刻蚀，刻蚀去除扩散连接孔内的部分导电材料，保留部分导电材料，而形成位于剩余的导电材料上的孔洞；
如图5所示，刻蚀去除扩散连接孔204内的部分导电材料，保留部分导电材料，而形成位于剩余的导电材料上的孔洞205。
S15：形成一层盖帽层，并进行平坦化工艺，使孔洞内填充所述盖帽层而形成扩散连接孔填充塞盖帽；
如图6所示，扩散连接孔填充塞盖帽206填充在孔洞内，剩余的导电材料形成刻蚀后的扩散连接孔204’。
在一实施例中，盖帽层的材质为绝缘材料。
S16：进行刻蚀工艺，去除位于第一金属栅极上的部分缓冲层，使第一金属栅极的顶部仍被剩余的缓冲层覆盖，并去除第一金属栅极两侧的扩散连接孔填充塞盖帽，直至露出位于扩散连接孔填充塞盖帽下的导电材料，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第一凹槽；
如图7所示，去除位于第一金属栅极2011上的部分缓冲层，使第一金属栅极2011的顶部仍被剩余的缓冲层203’覆盖，并去除第一金属栅极2011两侧的扩散连接孔填充塞盖帽206，直至露出位于扩散连接孔填充塞盖帽206下的导电材料，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第一凹槽207。
具体的，在一实施例中，在步骤S16中在第一凹槽207的侧壁仍保留一层扩散连接孔填充塞盖帽206。
S17：进行刻蚀工艺，去除位于与第一金属栅极一侧相邻的两个第二金属栅极上部分缓冲层，直至露出位于缓冲层下的第二金属栅极，但在靠近第一金属栅极的一侧仍保留一缓冲层侧墙，去除位于两个第二金属栅极之间的部分扩散连接孔填充塞盖帽，而使剩余的扩散连接孔填充塞盖帽仍覆盖刻蚀后的扩散连接孔，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第二凹槽，并第一凹槽与第二凹槽之间由缓冲层侧墙隔开；
如图8所示，去除位于与第一金属栅极2011一侧相邻的两个第二金属栅极2012上部分缓冲层203，直至露出位于缓冲层下的第二金属栅极2012，但在靠近第一金属栅极2011的一侧仍保留一缓冲层侧墙209，去除位于两个第二金属栅极2012之间的部分扩散连接孔填充塞盖帽，而使剩余的扩散连接孔填充塞盖帽206’仍覆盖刻蚀后的扩散连接孔204’，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第二凹槽208，并第一凹槽与第二凹槽208之间由缓冲层侧墙209隔开。
S18：形成导电材料，使第一凹槽和第二凹槽内均填充导电材料，而使两个第二金属栅极通过导电材料连接，第一金属栅极两侧的刻蚀后的扩散连接孔通过导电材料连接，并第一凹槽与第二凹槽内的导电材料通过缓冲层侧墙隔离。
如图9所示，第一凹槽和第二凹槽内均填充导电材料211，而使两个第二金属栅极2012通过导电材料连接，第一金属栅极2011两侧的刻蚀后的扩散连接孔204’通过导电材料连接211，并第一凹槽与第二凹槽内的导电材料通过缓冲层侧墙209隔离。
在一实施例中，上述的导电材料为钨(W)或钴(Co)。
其中，跨越扩散连接孔的自对准栅极接触211由使两个第二金属栅极2012连接的导电材料形成。跨越栅极的自对准扩散连接孔接触212由使第一金属栅极2011两侧的刻蚀后的扩散连接孔连接的导电材料形成。
如此，形成一个双自对准接触的FinFET标准单元，其中一个为跨越扩散连接孔的自对准栅极接触，另一个为跨越栅极的自对准扩散连接孔接触，其中在形成扩散连接孔之后，进行扩散连接孔填充塞刻蚀，并在刻蚀形成的孔洞内形成盖帽层，而实现两自对准接触间的隔离，如此可进一步减小有效鳍或虚拟鳍的尺寸，而进一步减小鳍式场效应晶体管标准单元的面积，并可防止相邻的M0A和M0P桥接在一起，而提高器件性能。
在本发明一实施中，还提供一种采用上述的减小双自对准接触的FinFET标准单元面积的方法形成的双自对准接触的FinFET标准单元。
在本发明一实施中，还提供一种双自对准接触的FinFET标准单元。具体的，请参阅图9所示的本发明一实施例的双自对准接触的FinFET标准单元的剖面示意图，包括：半导体衬底200，半导体衬底200上形成有第一金属栅极2011和与第一金属栅极一侧相邻的两个第二金属栅极2012；两第二金属栅极2012之间间隔有扩散连接孔204’和位于扩散连接孔204’之上的扩散连接孔填充塞盖帽206’；跨越扩散连接孔的自对准栅极接触211，连接两第二金属栅极2012，并跨越位于两第二金属栅极2012之间的扩散连接孔填充塞盖帽206’；跨越栅极的自对准扩散连接孔接触212，连接位于第一金属栅极2011两侧的扩散连接孔204’，并跨越第一金属栅极2011；缓冲层侧墙209，位于跨越扩散连接孔的自对准栅极接触211与跨越栅极的自对准扩散连接孔接触212之间，以将跨越扩散连接孔的自对准栅极接触211与跨越栅极的自对准扩散连接孔接触212隔离开来。
在一实施例中，扩散连接孔填充塞盖帽206’的材质为绝缘材料。
在一实施例中，在跨越栅极的自对准扩散连接孔接触212与缓冲层侧墙209之间还包括一层扩散连接孔填充塞盖帽206。
在一实施例中，跨越扩散连接孔的自对准栅极接触211和跨越栅极的自对准扩散连接孔接触212为钨(W)或钴(Co)。
如此，双自对准接触的FinFET标准单元包括一个跨越扩散连接孔的自对准栅极接触和一个跨越栅极的自对准扩散连接孔接触，并在两自对准接触间包括一盖帽层，而实现两自对准接触间的隔离，如此可进一步减小有效鳍或虚拟鳍的尺寸，而进一步减小鳍式场效应晶体管标准单元的面积，并可防止相邻的M0A和M0P桥接在一起，而提供器件性能。
本发明一实施例中，还提供一种如图9所示的双自对准接触的FinFET标准单元的形成方法，其与上述的减小双自对准接触的FinFET标准单元面积的方法相同，在此不再赘述。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (8)
1.一种减小双自对准接触的FinFET标准单元面积的方法，其特征在于，包括：
S11：形成双自对准接触的FinFET标准单元的金属栅极，并进行平坦化工艺，其中相邻金属栅极之间间隔有第一层间介质层；
S12：形成一层缓冲层，缓冲层覆盖金属栅极及第一层间介质层；
S13：去除位于金属栅极之间的缓冲层和第一层间介质层，在第一层间介质层和缓冲层的去除区域形成导电材料，而形成扩散连接孔；
S14：进行扩散连接孔填充塞刻蚀，刻蚀去除扩散连接孔内的部分导电材料，保留部分导电材料，而形成位于剩余的导电材料上的孔洞；
S15：形成一层盖帽层，并进行平坦化工艺，使孔洞内填充所述盖帽层而形成扩散连接孔填充塞盖帽；
S16：进行刻蚀工艺，去除位于第一金属栅极上的部分缓冲层，使第一金属栅极的顶部仍被剩余的缓冲层覆盖，并去除第一金属栅极两侧的扩散连接孔填充塞盖帽，直至露出位于扩散连接孔填充塞盖帽下的导电材料，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第一凹槽；
S17：进行刻蚀工艺，去除位于与第一金属栅极一侧相邻的两个第二金属栅极上部分缓冲层，直至露出位于缓冲层下的第二金属栅极，但在靠近第一金属栅极的一侧仍保留一缓冲层侧墙，去除位于两个第二金属栅极之间的部分扩散连接孔填充塞盖帽，而使剩余的扩散连接孔填充塞盖帽仍覆盖刻蚀后的扩散连接孔，而在缓冲层和扩散连接孔填充塞盖帽的去除区域形成第二凹槽，并第一凹槽与第二凹槽之间由缓冲层侧墙隔开；
S18：形成导电材料，使第一凹槽和第二凹槽内均填充导电材料，而使两个第二金属栅极通过导电材料连接，第一金属栅极两侧的刻蚀后的扩散连接孔通过导电材料连接，并第一凹槽与第二凹槽内的导电材料通过缓冲层侧墙隔离。
2.根据权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法，其特征在于，形成双自对准接触的FinFET标准单元的金属栅极，包括：
提供半导体衬底，在半导体衬底上形成多条鳍体，所述多条鳍体并行排列，在所述鳍体的底部形成绝缘层，以隔离各所述鳍体；
形成多条多晶硅栅行，所述多条多晶硅栅行并行排列，且所述多条多晶硅栅行的长度方向和所述多条鳍体的长度方向垂直排列，而在所述多条多晶硅栅行和所述多条鳍体的交叉区域分别形成伪栅极结构，在鳍体上的伪栅极结构的两侧形成源区或漏区，且源区或漏区中形成有嵌入式外延层，在源区或漏区的表面依次形成侧墙；
形成第一层间介质层，所述第一层间介质层填充半导体衬底上的所述多条多晶硅栅行以及所述多条鳍体之间的间隙，并覆盖所述伪栅极结构；
去除所述伪栅极结构处的多晶硅栅，在多晶硅栅的去除区域形成金属栅，而形成双自对准接触的FinFET标准单元的金属栅极。
3.根据权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法，其特征在于，采用沉积工艺形成缓冲层。
4.根据权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法，其特征在于，缓冲层与第一层间介质层的材料相同。
5.根据权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法，其特征在于，盖帽层的材质为绝缘材料。
6.根据权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法，其特征在于，在步骤S16中在第一凹槽的侧壁仍保留一层扩散连接孔填充塞盖帽。
7.根据权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法，其特征在于，所述导电材料为钨或钴。
8.一种双自对准接触的FinFET标准单元，其特征在于，所述双自对准接触的FinFET标准单元采用权利要求1所述的减小双自对准接触的FinFET标准单元面积的方法形成。
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