CN113782443A - 一种半导体器件及其形成方法 - Google Patents
一种半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN113782443A CN113782443A CN202111017571.2A CN202111017571A CN113782443A CN 113782443 A CN113782443 A CN 113782443A CN 202111017571 A CN202111017571 A CN 202111017571A CN 113782443 A CN113782443 A CN 113782443A
- Authority
- CN
- China
- Prior art keywords
- epitaxial source
- contact
- interlayer dielectric
- dielectric layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000010410 layer Substances 0.000 claims abstract description 81
- 239000011229 interlayer Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- -1 silicon carbide nitride Chemical class 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000008569 process Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体器件及其形成方法，通过提供衬底结构，该衬底结构包括衬底、一个或多个有源鳍片、多个栅极结构、外延源漏极和覆盖外延源漏极的底部层间介质层，形成覆盖栅极结构顶部的盖帽层，形成覆盖盖帽层和底部层间介质层的层间介质层并平坦化，图案化层间介质层以形成接触开口，露出外延源漏极，在接触开口中形成接触插塞并平坦化，对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀，对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的的接触插塞进行部分刻蚀，在刻蚀形成的沟槽中沉积金属并平坦化，有效减小了有源鳍之间的间距，实现了标准单元面积进一步地微缩。
Description
技术领域
本发明涉及半导体形成领域，具体涉及一种半导体器件及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，半导体器件的特征尺寸按比例缩小变得越来越困难。
就鳍式场效应晶体管(Fin Field-Effect-Transistor，FinFET)而言，随着走向更小的轨道高度，单元高度的进一步减小要求标准单元面积进一步微缩，但在FinFET架构中，在标准单元内N型鳍和P型鳍之间必须有2个伪鳍(dummy fin)的间距以防止栅极接触与扩散接触的桥接，这导致N型鳍和P型鳍之间的间距无法变得更小。
由此，如何使得有源鳍(AF)之间的间距更小，从而实现标准单元面积的进一步微缩是目前亟需解决的问题。
发明内容
有鉴于此,本发明提出了一种半导体器件及其形成方法，用以减小有源鳍之间的间距，达到标准单元面积进一步微缩的目的。
本发明提出一种半导体器件形成方法，包括以下步骤：
步骤一、提供衬底结构，所述衬底结构包括衬底、位于所述衬底上的一个或多个有源鳍片、位于所述有源鳍片上的多个栅极结构、位于所述有源鳍片中在所述栅极结构两侧的外延源漏极和覆盖所述外延源漏极的层间介质层；
步骤二、形成覆盖所述栅极结构顶部的盖帽层；
步骤三、形成覆盖所述盖帽层和所述底部层间介质层的层间介质层并平坦化；
步骤四、图案化所述层间介质层以形成接触开口，露出所述外延源漏极；
步骤五、在所述接触开口中形成接触插塞并平坦化；
步骤六、对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀；
步骤七、对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、源漏极上方的的接触插塞进行部分刻蚀；
步骤八、在步骤六和步骤七刻蚀形成的沟槽中沉积金属并平坦化。
优选地，步骤二中的所述盖帽层的材料包括为氮化硅、氮氧化硅、氮碳化硅和碳化硅中的任意一种。
优选地，步骤五中使用导电材料填充所述接触孔以形成所述接触插塞，所述导电材料为钨或钴。
优选地，在步骤四之后执行步骤五之前还包括在所述接触开口处形成金属硅化物。
优选地，步骤五中在所述接触开口中还形成接触所述接触插塞的导线图案，所述导线图案为一电源供应导线。
优选地，步骤八中的所述金属为钨或钴。
优选地，该方法还包括步骤九，沿所述有源鳍片长度方向依次执行步骤六和步骤七直至所述有源鳍片的末尾。
本发明还提供一种半导体器件，所述半导体器件包括：
衬底；
位于所述衬底上的一个或多个有源鳍片；
位于所述有源鳍片上的多个栅极结构；
位于所述有源鳍片中在所述栅极结构至少一侧的外延源漏极和覆盖所述外延源漏极的层间介质层；
覆盖所述栅极结构顶部的盖帽层；
形成在所述外延源漏极上方的接触孔、金属硅化物层、导线图案、接触插塞；
横跨所述栅极结构且位于所述外延源漏极上方的第一接触件；
横跨所述外延源漏极且位于所述栅极结构上方的第二接触件。
优选地，所述第一接触件通过对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀形成；所述第二接触件通过对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的的接触插塞进行部分刻蚀形成。
优选地，所述第一接触件和第二接触件沿所述有源鳍片长度方向依次设置。
本发明的半导体器件及形成方法，在外延源漏极上方形成接触插塞后，对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀，对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的的接触插塞进行部分刻蚀，有效减小了有源鳍之间的间距，达到了标准单元面积进一步微缩的目的。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1显示为基于FinFET的轨道单元的示意图；
图2显示为本发明实施例的半导体器件形成方法的流程图；
图3-图10显示为本发明实施例的半导体器件形成方法中各步骤的结构示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
单元微缩对于不断改进互补金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)技术至关重要。尽管晶体管微缩已通过接触栅极间距(contactedgate pitch；CPP)及金属层(MX)间距缩小提供了关键驱动力，但在激烈微缩的几何上，基本的布局限制开始从根本上限制单元微缩。因此针对标准单元设计也需要新的布局概念使具有更高的器件电流。
图1显示为基于FinFET的轨道单元的示意图。如图1所示，单元上下端接电源和地，包括n型有源鳍11、p型有源鳍12、以及作为间隔存在的2个假鳍(dummy fin)13。图中显示还包括栅极14、扩散接触件15和栅极接触件16。
现有技术中通常采用自对准栅极触点(self-aligned gate contact)技术和COAG(Contact over active gate)技术。其中，自对准栅极触点它允许将栅极触点直接放置在有源器件的顶部。这使得栅极接入更加灵活，并减少了整体接触面积，可有效减小两个晶体管栅之间的距离，增大器件密度。COAG技术是SAC(self-Aligned-Contact)技术的演进版，把gate contact(栅接触点)直接放到晶体管“active”区域的上方，也就是将器件源漏端的接触孔直接开到器件中心，可以让露头的部分的面积节约掉。当然，还可以通过减小鳍片宽度、采用单扩散隔断(Single diffusion break，SDB)结构来减小标准单元面积。
鉴于现有技术，本发明基于在FinFET架构中，在标准单元内N型鳍和P型鳍之间必须有2个假鳍(dummy fin)的间距以防止栅极接触与扩散接触的桥接，导致N型鳍和P型鳍之间的间距无法变得更小的问题，提出一种半导体器件及其形成方法，用以减小有源鳍之间的间距，也即，N型鳍之间或者P型鳍之间的间距，从而达到标准单元面积进一步微缩的目的。下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
图2显示为本发明实施例的半导体器件形成方法的流程图。如图2所示，包括以下步骤：
步骤一，提供衬底结构。
如图3所示，衬底结构包括衬底、位于所述衬底上的有源鳍片1、位于所述有源鳍片上的栅极结构3、位于所述有源鳍片中在所述栅极结构两侧的外延源漏极2和覆盖所述外延源漏极的底部层间介质层4。
本发明实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍片的材料与所述衬底的材料相同。本发明实施例中，所述鳍片的材料为硅。其他实施例中，所述鳍片的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底和鳍片的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底，位于衬底表面的凸起作为鳍片。本发明实施例中，以所述栅极结构3的数量为3个作为示例。
步骤二，形成覆盖所述栅极结构顶部的盖帽层。
如图3所示，在栅极结构顶部形成盖帽层5。在本发明实施例中，所述盖帽层5的材料为氮化硅、氮氧化硅、氮碳化硅或碳化硅，用于保护栅极结构顶部。
步骤三，形成覆盖所述盖帽层和所述底部层间介质层的层间介质层并平坦化。
如图4所示，形成覆盖所述盖帽层5和底部层间介质层4的层间介质层6，并采用化学机械研磨工艺进行平坦化处理。在本发明实施例中，所述层间介质层6的材料包括氧化硅或者氮氧化硅或者碳氧化硅。形成层间介质层6的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气亚化学气相沉积工艺。
步骤四，图案化所述层间介质层以形成接触开口，露出所述外延源漏极。
具体地，形成所述接触开口的工艺步骤包括：在所述层间介质层6顶部形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述层间介质层6和底部层间介质层4，直至暴露出外延源漏极2的表面。
步骤五、在所述接触开口中形成接触插塞并平坦化。
所述接触孔插塞7用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。本发明实施例中，所述接触孔插塞7的材料为钨。可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述接触孔插塞7。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
具体地，形成所述接触孔插塞7的步骤包括：在所述层间介质层6和底部层间介质层4内形成接触开口，所述接触开口露出所述外延源漏极2；形成填充满所述接触开口的接触插塞7，所述接触插塞7与所述外延源漏极2相接触。
步骤六、对间隔栅极结构源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀。
步骤七、对间隔源漏极栅极结构上方的盖帽层进行全部刻蚀、源漏极上方的的接触插塞进行部分刻蚀。
步骤八、在步骤六和步骤七刻蚀形成的沟槽中沉积金属并平坦化。
在本发明实施例中，采用自对准接触(self-aligned contact，SAC)刻蚀工艺，对间隔栅极结构源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀形成沟槽，在所述沟槽内沉积金属形成第一接触件8，所述第一接触件8横跨所述栅极结构形成在所述外延源漏极上方；对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、源漏极上方的的接触插塞进行部分刻蚀形成沟槽，在所述沟槽内沉积金属形成第二接触件9，所述第二接触件9横跨所述外延源漏极2形成在所述栅极结构上方。
在本发明实施例中，填充金属为钨或者钴，具有良好的填充能力。
另外，在本发明实施例中，在步骤四之后执行步骤五之前还包括在所述接触开口处形成金属硅化物。
具体地，先沉积金属再进行退火从而形成金属硅化物。金属硅化物的形成包括在接触开口中形成共形金属层，其中，共形金属层沉积在源漏极的表面上。可以使用共形沉积方法(例如ALD)实现沉积。金属层可以包括钛、镍、钴等。根据一些实施例，可以使用热浸、尖峰退火、快速退火、激光退火等形成金属硅化物。
步骤五中在所述接触开口中还形成接触所述接触插塞的导线图案，所述导线图案为一电源供应导线。
本发明实施例还包括步骤九，沿所述有源鳍片长度方向依次执行步骤六和步骤七直至所述有源鳍片的末尾。
也就是说，沿有源鳍片长度方向不间断地进行刻蚀直至有源鳍片的末尾刻蚀完成。
本发明实施例的半导体器件形成方法通过采用双自对准接触工艺，在外延源漏极上方形成接触插塞后，对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀，对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的的接触插塞进行部分刻蚀，有效减小了有源鳍之间的间距，达到了标准单元面积进一步微缩的目的。
图10显示为本发明实施例的半导体器件的结构示意图。如图10所示，所述半导体器件包括衬底、位于所述衬底上的有源鳍片1、位于所述有源鳍片上的多个栅极结构3、位于所述有源鳍片中在所述栅极结构至少一侧的外延源漏极2和覆盖所述外延源漏极的底部层间介质层4、覆盖所述栅极结构顶部的盖帽层5、覆盖所述盖帽层5和底部层间介质层4的层间介质层6、形成在所述外延源漏极上方的接触插塞7、横跨所述栅极结构且位于所述外延源漏极上方的第一接触件8、横跨所述外延源漏极且位于所述栅极结构上方的第二接触件9。
在本发明实施例中，所述第一接触件8通过对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀形成。所述第二接触件9通过对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的的接触插塞进行部分刻蚀形成。所述第一接触件8和第二接触件9沿鳍片长度方向依次设置。
当然，在本发明实施例中以3个栅极结构作为示例说明，沿有源鳍片长度方向形成有一第一接触件8和第二接触件9，在其他3个以上栅极结构的实施例中，依次形成多个间隔的所述第一接触件8和第二接触件9，直至源鳍片末尾。
本发明实施例的半导体器件通过在外延源漏极上方形成接触插塞后，采用自对准接触刻蚀工艺形成横跨所述栅极结构且位于所述外延源漏极上方的第一接触件8和横跨所述外延源漏极且位于所述栅极结构上方的第二接触件9，有效减小了有源鳍之间的间距，达到了标准单元面积进一步微缩的目的。
应当理解，许多其他层也可以存在，例如隔离层、侧墙、间隔元件和/或其他合适的部件，为了简化，图示中予以省略。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体器件形成方法，其特征在于，包括以下步骤：
步骤一、提供衬底结构，所述衬底结构包括衬底、位于所述衬底上的一个或多个有源鳍片、位于所述有源鳍片上的多个栅极结构、位于所述有源鳍片中在所述栅极结构两侧的外延源漏极和覆盖所述外延源漏极的底部层间介质层；
步骤二、形成覆盖所述栅极结构顶部的盖帽层；
步骤三、形成覆盖所述盖帽层和所述底部层间介质层的层间介质层并平坦化；
步骤四、图案化所述层间介质层以形成接触开口，露出所述外延源漏极；
步骤五、在所述接触开口中形成接触插塞并平坦化；
步骤六、对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀；
步骤七、对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的接触插塞进行部分刻蚀；
步骤八、在步骤六和步骤七刻蚀形成的沟槽中沉积金属并平坦化。
2.根据权利要求1所述的方法，其特征在于，步骤二中的所述盖帽层的材料为包括氮化硅、氮氧化硅、氮碳化硅和碳化硅中的任意一种。
3.根据权利要求1所述的方法，其特征在于，步骤五中使用导电材料填充所述接触孔以形成所述接触插塞，所述导电材料为钨或钴。
4.根据权利要求1所述的方法，其特征在于，步骤四之后执行步骤五之前还包括在所述接触开口处形成金属硅化物。
5.根据权利要求1所述的方法，其特征在于，步骤五中在所述接触开口中还形成接触所述接触插塞的导线图案，所述导线图案为一电源供应导线。
6.根据权利要求1所述的方法，其特征在于，步骤八中的所述金属为钨或钴。
7.根据权利要求1所述的方法，其特征在于，该方法还包括步骤九，沿所述有源鳍片长度方向依次执行步骤六和步骤七直至所述有源鳍片的末尾。
8.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
位于所述衬底上的一个或多个有源鳍片；
位于所述有源鳍片上的多个栅极结构；
位于所述有源鳍片中在所述栅极结构至少一侧的外延源漏极和覆盖所述外延源漏极的层间介质层；
覆盖所述栅极结构顶部的盖帽层；
覆盖所述盖帽层和所述底部层间介质层的层间介质层；
形成在所述外延源漏极上方的接触孔、金属硅化物层、导线图案、接触插塞；
横跨所述栅极结构且位于所述外延源漏极上方的第一接触件；
横跨所述外延源漏极且位于所述栅极结构上方的第二接触件。
9.根据权利要求8所述的半导体器件，其特征在于，所述第一接触件通过对间隔栅极结构外延源漏极上方的的接触插塞进行全部刻蚀、栅极结构上方的层间介电层进行部分刻蚀形成；所述第二接触件通过对间隔外延源漏极栅极结构上方的盖帽层进行全部刻蚀、外延源漏极上方的的接触插塞进行部分刻蚀形成。
10.根据权利要求8所述的半导体器件，其特征在于，所述第一接触件和第二接触件沿所述有源鳍片长度方向依次设置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111017571.2A CN113782443A (zh) | 2021-08-31 | 2021-08-31 | 一种半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111017571.2A CN113782443A (zh) | 2021-08-31 | 2021-08-31 | 一种半导体器件及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113782443A true CN113782443A (zh) | 2021-12-10 |
Family
ID=78840426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111017571.2A Pending CN113782443A (zh) | 2021-08-31 | 2021-08-31 | 一种半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113782443A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782434A (zh) * | 2021-08-12 | 2021-12-10 | 上海华力集成电路制造有限公司 | 一种减小FinFET标准单元面积的方法及其形成的器件 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105845578A (zh) * | 2015-01-30 | 2016-08-10 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN106847893A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US20170243760A1 (en) * | 2016-02-18 | 2017-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN107968118A (zh) * | 2016-10-19 | 2018-04-27 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| US10121702B1 (en) * | 2017-06-29 | 2018-11-06 | Globalfoundries Inc. | Methods, apparatus and system for forming source/drain contacts using early trench silicide cut |
| CN108807378A (zh) * | 2017-05-05 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN109390337A (zh) * | 2017-08-01 | 2019-02-26 | 三星电子株式会社 | 集成电路装置 |
| CN112151376A (zh) * | 2019-06-28 | 2020-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112420612A (zh) * | 2019-08-23 | 2021-02-26 | 台湾积体电路制造股份有限公司 | Finfet接触及其形成方法 |
| CN113782434A (zh) * | 2021-08-12 | 2021-12-10 | 上海华力集成电路制造有限公司 | 一种减小FinFET标准单元面积的方法及其形成的器件 |
| CN113782606A (zh) * | 2021-08-12 | 2021-12-10 | 上海华力集成电路制造有限公司 | 一种双自对准接触的FinFET标准单元及其形成方法 |
-
2021
- 2021-08-31 CN CN202111017571.2A patent/CN113782443A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105845578A (zh) * | 2015-01-30 | 2016-08-10 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN106847893A (zh) * | 2015-12-07 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US20170243760A1 (en) * | 2016-02-18 | 2017-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN107968118A (zh) * | 2016-10-19 | 2018-04-27 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN108807378A (zh) * | 2017-05-05 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| US10121702B1 (en) * | 2017-06-29 | 2018-11-06 | Globalfoundries Inc. | Methods, apparatus and system for forming source/drain contacts using early trench silicide cut |
| CN109390337A (zh) * | 2017-08-01 | 2019-02-26 | 三星电子株式会社 | 集成电路装置 |
| CN112151376A (zh) * | 2019-06-28 | 2020-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112420612A (zh) * | 2019-08-23 | 2021-02-26 | 台湾积体电路制造股份有限公司 | Finfet接触及其形成方法 |
| CN113782434A (zh) * | 2021-08-12 | 2021-12-10 | 上海华力集成电路制造有限公司 | 一种减小FinFET标准单元面积的方法及其形成的器件 |
| CN113782606A (zh) * | 2021-08-12 | 2021-12-10 | 上海华力集成电路制造有限公司 | 一种双自对准接触的FinFET标准单元及其形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782434A (zh) * | 2021-08-12 | 2021-12-10 | 上海华力集成电路制造有限公司 | 一种减小FinFET标准单元面积的方法及其形成的器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110021664B (zh) | 非平面半导体结构及其形成方法 | |
| KR102380098B1 (ko) | 매립형 전력 레일들 | |
| TWI677922B (zh) | 形成用於電晶體裝置之閘極接觸結構及交叉耦合接觸結構的方法 | |
| US9331171B2 (en) | Manufacturing method for forming semiconductor structure | |
| CN109904113B (zh) | 在集成电路产品上形成接触结构的方法 | |
| KR101303180B1 (ko) | 수직채널 트랜지스터를 구비한 반도체 메모리 소자 및 그제조 방법 | |
| US9685555B2 (en) | High-reliability, low-resistance contacts for nanoscale transistors | |
| KR100745885B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US10276674B2 (en) | Method of forming a gate contact structure and source/drain contact structure for a semiconductor device | |
| CN104701150A (zh) | 晶体管的形成方法 | |
| US10008409B2 (en) | Method for fabricating a semiconductor device | |
| CN109300780B (zh) | 形成栅极接触点的导电间隔物的方法以及所得装置 | |
| CN113782443A (zh) | 一种半导体器件及其形成方法 | |
| CN114823508A (zh) | 集成芯片及其形成方法 | |
| CN110021597B (zh) | 非平面半导体结构及其形成方法 | |
| US8809941B2 (en) | Semiconductor device and method for fabricating the same | |
| US20220231138A1 (en) | Recessed Contact Structures and Methods | |
| US11217488B2 (en) | Method of forming a semiconductor device | |
| US20210376084A1 (en) | Protrusion field-effect transistor and methods of making the same | |
| CN116941020A (zh) | 半导体结构及其形成方法与工作方法 | |
| CN112687627A (zh) | 鳍式场效应晶体管及其制造方法 | |
| US20230413572A1 (en) | Gate-last tri-gate fefet | |
| US20230135946A1 (en) | Self-Aligned Gate Contact Fin Field Effect Transistor and Method for Manufacturing the Same | |
| US7351625B2 (en) | Recessed transistors and methods of forming the same | |
| CN115602630A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |