CN110021664B - 非平面半导体结构及其形成方法 - Google Patents

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Abstract

本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。

Description

非平面半导体结构及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及非平面半导体结构及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(例如，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(例如，使用制造工艺可产生的最小组件或线)已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
发明内容
根据本发明的一个方面，提供了一种非平面半导体器件，包括：介电区，形成在衬底上；多个鳍，从所述介电区处突出；多个端子区，位于所述介电区上；以及导轨导体，位于所述介电区内并且位于所述衬底上方，所述导轨导体电连接至所述多个端子区中的第一端子区。
根据本发明的另一个方面，提供了一种集成电路，包括：介电区；以及第一鳍式场效应晶体管(finFET)，具有位于所述介电区上的第一源极区、第一栅极区和第一漏极区以及从所述介电区处突出的第一鳍结构；第二鳍式场效应晶体管，具有位于所述介电区上的第二源极区、第二栅极区和第二漏极区以及从所述介电区处突出的第二鳍结构；以及导轨导体，位于所述介电区内，所述导轨导体电连接至从所述第一源极区、所述第一栅极区、所述第一漏极区、所述第二源极区、所述第二栅极区和所述第二个漏极区中选择的第一端子区和第二端子区。
根据本发明的又一个方面，提供了一种鳍式场效应晶体管(finFET)阵列，包括：半导体衬底；介电区，位于所述半导体衬底之上；多个源极区，位于所述介电区上；多个栅极区，位于所述介电区上；多个漏极区，位于所述介电区上；鳍结构，位于所述半导体衬底上并且横穿所述介电区，所述鳍结构配置为位于所述多个源极区和所述多个漏极区之间且横穿所述多个栅极区；以及导轨导体，位于所述介电区内，所述导轨导体电连接至从所述多个源极区、所述多个栅极区和所述多个漏极区中选择的第一端子区，其中，所述导轨导体配置为与所述鳍结构平行并且延伸所述半导体衬底的水平长度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的示例性实施例的示例性非平面半导体器件的等轴视图；
图1B示出根据本发明的示例性实施例的示例性非平面半导体器件内的介电区的等轴视图；
图1C示出根据本发明的示例性实施例的示例性非平面半导体器件内的介电区的等轴视图；
图1D和图1E分别示出了根据本发明的示例性实施例的第一示例性集成电路和第二示例性集成电路的等轴视图，第一示例性集成电路和第二示例性集成电路每个均具有非平面半导体器件；
图2示出了根据本发明的示例性实施例的电子设计平台的框图；
图3A至图12B示出了根据本发明的示例性实施例的部分制造的半导体结构的等轴视图，其中，形成在层间介电材料中的金属导体轨结构可以用于提供finFET阵列的多个栅极/源极/漏极端子之间的电连接；
图13至图15C是部分制造的半导体结构的等轴视图，其中，形成在层间介电材料中的金属导体轨结构可以用于提供finFET阵列的多个栅极结构之间的电连接；以及
图16是根据本发明的示例性实施例的在ILD层中形成金属轨导体的示例方法的流程图。
图17至图20是根据本发明的示例性实施例的半导体结构的单元布局图，其中，金属导体轨结构可以用于提供finFET阵列的多个栅极/源极/漏极端子之间的电连接。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复本身不指示所描述的各个实施例和/或配置之间的关系。
概述
本发明描述了各个非平面半导体器件(诸如提供为实例的非平面半导体器件具有一个或多个金属轨导体的鳍式场效应晶体管(finFET))以及用于制造这些非平面半导体器件的多种方法。在一些情况下，一个或多个金属轨导体可以电连接至这些各个非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些各个非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
示例性非平面半导体器件
图1A示出了根据本发明的示例性实施例的示例性非平面半导体器件的等轴视图。在图1A中示出的示例性实施例中，鳍式场效应晶体管(finFET)100表示位于具有一个或多个金属轨导体的介电区域上的非平面半导体器件。在一些情况下，一个或多个金属轨导体可以电连接至诸如例如finFET 100的栅极、源极和/或漏极区域的导电结构。在这些情况下，一个或多个金属轨导体可以用于将finFET 100的栅极、源极和/或漏极区域电连接至finFET 100和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，介电区域可以将一个或多个金属轨导体与finFET 100的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体和finFET 100的栅极、源极和/或漏极区域之间的电连接。在一些实施例中，可以使用其它合适的导电材料(诸如例如，掺杂的半导体材料)来形成金属轨导体。如图1A中示出的，finFET 100包括半导体衬底102、鳍结构104、源极区域106、栅极区域108、漏极区域110、介电区域112和一个或多个金属轨导体114。然而，在不脱离本发明的精神和范围的情况下，finFET 100可以包括其它区域，诸如提供为一些实例的其它介电区域和/或短沟槽隔离(STI)区域。虽然下面的描述根据finFET描述了一个或多个金属轨导体114，但是在不脱离本发明的精神和范围的情况下，一个或多个金属轨导体114可以用于其它非平面半导体器件以及平面半导体器件。
如图1A中示出的，鳍结构104、源极区域106、栅极区域108、漏极区域110、介电区域112和一个或多个金属轨导体114位于半导体衬底102上。在图1A中示出的示例性实施例中，半导体衬底102可以包括一种或多种半导体材料，诸如锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)、锑化铟(InSb)、硅锗(SiGe)和/或任何其它合适的半导体材料。
在图1A中示出的示例性实施例中，鳍结构104、源极区域106、栅极区域108和漏极区域110布置为形成鳍式场效应晶体管(finFET)。如图1A中示出的鳍结构104、源极区域106、栅极区域108和漏极区域110的配置仅用于说明目的。在一些实施例中，可以包括鳍结构104、源极区域106、栅极区域108和漏极区域110的其它配置。如图1A中示出的，鳍结构104在水平方向(即，沿着笛卡尔坐标系的x轴)上穿过源极区域106和漏极区域110之间的栅极区域108。鳍结构104可以包括如上所述的一种或多种半导体材料。在示例性实施例中，鳍结构104包括与半导体衬底102基本类似的半导体材料。此处，鳍结构104的宽度(即，沿着笛卡尔坐标系的y轴)称为鳍宽度并且由特定技术节点处的光刻所允许的相邻鳍之间的最小节距(即，沿着笛卡尔坐标系的y轴)称为鳍节距。根据一些实施例，虽然finFET 100示出为包括图1A中的鳍结构104，但是finFET 100可以包括多于一个的鳍结构104。
在示例性实施例中，源极区域106和/或漏极区域110可以包括一种或多种外延材料，诸如外延硅(Si)、外延硅锗(SiGe)、砷化镓(GaAs)和/或或任何其它合适的外延材料。可选地或此外，在另一示例性实施例中，栅极区域108可以包括一种或多种p型功函金属和/或一种或多种n型功函金属。根据一些实施例，p型功函金属可以包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、铂(Pt)和/或任何其它合适的p型功函金属。根据一些实施例，n型功函金属可以包括铝(Al)、钛(Ti)、银(Ag)、钽铝(TaAl)、钽铝碳(TaAlC)、氮化钽铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)和/或任何其它合适的n型功函金属。可选地或此外，在另一示例性实施例中，栅极区域108可以包括一种或多种多晶材料，诸如提供为实例的多晶硅。如图1A中额外示出的，源极区域106、栅极区域108和漏极区域110位于介电区域112上，其中，鳍结构104穿过介电区域112至半导体衬底102上。根据一些实施例，介电区域112(也称为层间介电(ILD)区域)可以包括一种或多种介电材料，诸如氧化硅、旋涂玻璃、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅、氟掺杂硅酸盐玻璃(FSG)、低k介电材料和/或任何其它合适的介电材料。虽然未在图1A中示出，但是根据一些实施例，其它介电区域可以位于半导体衬底102和介电区域112之间。
此外，如图1A中示出的，一个或多个金属轨导体114位于介电区域112内。根据一些实施例，一个或多个金属轨导体114可以包括钨(W)、钴(Co)、铜(Cu)、铝(Al)和/或任何其它合适的导电或半导电材料。例如，可以使用高掺杂的硅材料形成一个或多个金属轨导体114。在图1A中示出的示例性实施例中，一个或多个金属轨导体114包括位于介电区域112内的两个金属轨导体。然而，根据一些实施例，一个或多个金属轨114的轨导体的数量可以根据应用而不同。
如图1A中示出的，一个或多个金属轨导体114在水平方向(即，沿着笛卡尔坐标系的x轴)上在源极区域106和漏极区域110之间横越半导体衬底102的长度。在图1A中示出的示例性实施例中，一个或多个金属轨导体114设置为平行于鳍结构104(例如，在相同方向上延伸)。然而，根据一些实施例，一个或多个金属轨导体114可以设置为垂直于鳍结构104。在这些情况下，一个或多个金属轨导体114横穿鳍结构104。
如下面在图1B中进一步详细描述的，介电区域112可以被配置为隔离源极区域106、栅极区域108和/或漏极区域110以及一个或多个金属轨导体114，以防止源极区域106、栅极区域108和/或漏极区域110以及一个或多个金属轨导体114之间的电连接。并且如下面在图1C中进一步详细描述的，源极区域106、栅极区域108和/或漏极区域110可以电连接至一个或多个金属轨导体114，以提供源极区域106、栅极区域108和/或漏极区域110以及一个或多个金属轨导体114之间的电连接。在示例性实施例中，一个或多个金属轨导体114的宽度(即，沿着笛卡尔坐标系的y轴)在鳍宽度的约0.8和约2.2倍之间。在该示例性实施例中，一个或多个金属轨导体114中的相邻金属轨导体之间的间隔在鳍节距的约0.8和约1.2倍之间。而且，在该示例性实施例中，一个或多个金属轨导体114的高度(即，沿着笛卡尔坐标系的z轴)在栅极节距的约0.8和约1.2倍之间，即由特定技术节点处的光刻允许的相邻栅极区域之间的最小节距(即，沿着笛卡尔坐标系的x轴和/或y轴)。
在图1A中示出的示例性实施例中，一个或多个金属轨导体114具有基本类似的长度，即，沿着笛卡尔坐标系的x轴。然而，根据一些实施例，一个或多个金属轨导体114的长度可以不同。在示例性实施例中，一个或多个金属轨导体114与半导体衬底102具有基本类似的长度，即，沿着笛卡尔坐标的x轴。在该示例性实施例中，一个或多个金属轨导体114可以电连接和/或机械连接至一个或多个其它finFET的其它金属轨导体，以形成金属轨导体的互连网络。该互连的金属轨导体网络可以用于电连接各种导电结构，诸如例如这些finFET的栅极、源极区域和/或漏极区域，以形成一个或多个集成电路。这些集成电路可以包括基本逻辑门以及其它更复杂的逻辑电路，基本逻辑门诸如提供为一些实例的逻辑AND门、逻辑OR门、逻辑XOR门、逻辑XNOR门或逻辑NOT门。这种金属轨导体的互连网络允许在不穿过传统金属层(通常可用于传送信号)的情况下形成这些finFET的各个栅极、源极和/或漏极区域之间的这些电连接。因此，与使用传统金属层在这些finFET的各个源极区域和/或漏极区域之间形成这些电连接相比，金属轨导体的互连网络减小了形成一个或多个集成电路必需的基板面(real estate)的面积。
图1B示出了根据本发明的示例性实施例的示例性非平面半导体器件内的介电区域的第一配置的等轴视图。如图1A中描述的，finFET 100包括位于半导体衬底102上的鳍结构104、源极区域106、栅极区域108、漏极区域110、介电区域112以及一个或多个金属轨导体114。如图1B中示出的金属轨导体120和介电区域122可以表示一个或多个金属轨导体114的一个和介电区域112的示例性实施例并且分别如上面在图1A中描述的。类似地，如图1B中示出的端子区域124可以表示如上面在图1A中描述的源极区域106、栅极区域108和/或漏极区域110的示例性实施例。
参照图1B，介电区域122被配置为防止金属轨导体120和端子区域124之间的电连接。如图1B中示出的示例性实施例，介电区域122有效地将金属轨导体120与端子区域124隔离，以防止电连接。
图1C示出了根据本发明的示例性实施例的示例性非平面半导体器件内的介电区域的第二配置的等轴视图。如图1A中描述的，finFET 100包括位于半导体衬底102上的鳍结构104、源极区域106、栅极区域108、漏极区域110、介电区域112以及一个或多个金属轨导体114。如图1C中示出的金属轨导体120和介电区域126可以表示一个或多个金属轨导体114的一个和介电区域112的示例性实施例并且分别如上面在图1A中描述的。类似地，如图1C中示出的端子区域128可以表示如上面在图1A中描述的源极区域106、栅极区域108和/或漏极区域110的示例性实施例。
参照图1C，源极区域106、金属轨导体120可以电连接至端子区域128，以提供金属轨导体120和端子区域128之间的电连接。在图1B中示出的示例性实施例中，金属轨导体120在介电区域126内充分暴露，以电连接至端子区域128，以提供电连接。如下面更详细地描述的，可以在制造期间通过图案化工艺(诸如提供为一些实例的干蚀刻或湿蚀刻)去除介电区域126的部分，以暴露介电区域126的部分。此后，可以通过材料生长、涂覆或者转移的沉积在介电区域126的部分上沉积端子区域128。在示例性实施例中，如图1C中示出的端子区域128的高度(即，沿着图1A中示出的笛卡尔坐标系的z轴)大于如图1B中示出的端子区域124的高度。在该示例性实施例中，端子区域124和端子区域128之间的高度差是由于去除介电区域126的足够部分以暴露金属轨导体120引起的以允许金属轨导体120和端子区域128之间的电连接。
图1D和图1E分别示出了根据本发明的示例性实施例的第一示例性集成电路和第二示例性集成电路的等轴视图，第一示例性集成电路和第二示例性集成电路每个均具有非平面半导体器件。
在图1D中示出的示例性实施例中，集成电路129包括位于介电区域上的非平面半导体器件，该介电区域具有位于其内的多个金属轨导体。介电区域可以选择性地配置为允许多个金属轨导体与非平面半导体器件的栅极、源极和/或漏极区域之间的电连接，或防止多个金属轨导体与非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。在图1D中示出的示例性实施例中，集成电路129包括位于半导体衬底140上的具有源极区域134.1、栅极区域136.1和漏极区域138.1的第一finFET 130，以及具有源极区域134.2、栅极区域136.2和漏极区域138.2的第二finFET 132，以及介电区域142。应该注意，如图1D中示出的集成电路129仅用于示例性目的并且集成电路129可以包括以与第一finFET 130和第二finFET 132基本类似的方式配置的更多finFET。在图1D中示出的示例性实施例中，第一finFET 130和第二finFET 132可以表示如上面在图1A中描述的finFET 100的示例性实施例。因此，源极区域134.1和源极区域134.2可以表示如上面在图1A中描述的源极区域106的示例性实施例，栅极区域136.1和栅极区域136.2可以表示如上面在图1A中描述的栅极区域108的示例性实施例，并且漏极区域138.1和漏极区域138.2可以表示如上面在图1A中描述的漏极区域110的示例性实施例。如图1D中示出的，漏极区域138.1和漏极区域138.2可以表征为在第一finFET 130和第二finFET 132之间共享的共用漏极区域。
如图1D中示出的，集成电路129还包括位于介电区域142内的金属轨导体144.1和144.2。金属轨导体144.1和144.2可以表示如上面在图1A描述的一个或多个金属轨导体114的示例性实施例。在图1D中示出的示例性实施例中，金属轨导体144.1和144.2在水平方向(即，沿着图1A中示出的笛卡尔坐标系的x轴)上在源极区域134.1和源极区域134.2之间横越半导体衬底140的长度。在图1D中示出的示例性实施例中并且如图1D中的圆圈146.1示出的，金属轨导体144.1可以电连接至源极区域134.2，以提供源极区域134.2和金属轨导体144.1之间的电连接，如上面在图1C中描述的。在该示例性实施例中，金属轨导体144.1可以电连接至源极区域134.1，以提供源极区域134.1和金属轨导体144.1之间的电连接，如上面在图1C中描述的。因此，金属轨导体144.1提供源极区域134.1和源极区域134.2之间的电连接。然而，在图1D中示出的示例性实施例中并且如图1D中的圆圈146.2示出的，介电区域142被配置为防止金属轨导体144.2和源极区域134.2之间的电连接，如上面在图1B中描述的。在这种情况下，介电区域142有效地将金属轨导体144.2与源极区域134.2隔离，以防止金属轨导体144.2和源极区域134.1之间的电连接。应该注意，虽然仅在图1D中仅示出了源极区域134.2电连接至金属轨导体144.1，但是根据电路设计和器件配置的需求，其它源极/漏极端子也可以连接至金属轨导体。因为金属轨导体形成在介电区域142内，所以它们可以电连接多个源极/漏极端子而不占用额外的器件空间。
如图1E中示出的，集成电路150包括以m行和n列的阵列布置的finFET 152.1.1至152.m.n。然而，在不脱离本发明的精神和范围的情况下，用于finFET 152.1.1至152.m.n的其它布置是可能的。在该示例性实施例中，m行中的每行均包括一个或多个金属轨导体154.1至154.a中的一个或多个金属轨导体。在图1E中示出的示例性实施例中，finFET152.1.1至152.m.n中的每个均可以表示如上面在图1A中描述的finFET 100的示例性实施例和/或如上面在图1D中描述的第一finFET 130和第二finFET 132。应该注意，虽然图1E中的finFET 152.m.n的源极区域示出为电连接至金属轨导体154.1，但是根据电路设计和器件配置的需求，其它源极/漏极端子也可以连接至金属轨导体。因为金属轨导体形成在介电区域内，所以它们可以电连接多个源极/漏极端子而不占用额外的器件空间。
用于形成具有示例性非平面半导体器件的集成电路的电子设计平台
图2示出了根据本发明的示例性实施例的电子设计平台的框图。如图2示出的，电子设计平台200表示包括一个或多个电子设计软件应用程序的设计流程，当它由一个或多个计算器件、处理器、控制器或在不脱离本发明的精神和范围的情况下，相关领域技术人员显而易见的其它器件执行时，可以设计、模拟、分析和/或验证用于电子器件的模拟和/或数字电路的一个或多个高级软件级描述。在示例性实施例中，可以使用高级软件语言来实现一个或多个高级软件级描述，高级软件语言可以诸如为图形设计应用程序(例如C、系统C、C++、LabVIEW和/或MATLAB)、通用系统设计语言(诸如类SysML、SMDL和/或SSDL)或在不脱离本发明的精神和范围的情况下，对于相关领域技术人员显而易见的任何其它合适的高级软件或通用系统设计语言，或高级软件格式(诸如共用电源格式(CPF)、统一电源格式(UPF)或在不脱离本发明的精神和范围的情况下，对于相关领域技术人员显而易见的任何其它合适的高级软件格式)。在图2示出的示例性实施例中，电子设计平台200包括合成应用程序202、布局和布线应用程序204、模拟应用程序206和验证应用程序208。
此外，本发明的实施例可以以硬件、固件、软件或它们的任何组合来实现。本发明的实施例也可以实现为存储在机器可读介质上的指令，该指令可以由一个或多个处理器读取和执行。机器可读介质可以包括用于以机器(例如，计算器件)可读的形式存储或传输信息的任何机制。例如，机器可读介质可以包括非暂时性机器可读介质，诸如只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存器件等。又例如，机器可读介质可以包括暂时性机器可读介质，诸如电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)。此外，固件、软件、程序、指令在本文中可以描述为实施某些动作。然而，应当理解，这样的描述仅仅是为了方便，并且这些动作实际由执行固件、软件、程序、指令等的计算器件、处理器、控制器或其它器件产生。在示例性实施例中，合成应用程序202、布局和布线应用程序204、模拟应用程序206和验证应用程序208表示一个或多个电子设计软件应用程序，当由一个或多个计算器件、处理器、控制器或在不脱离本发明的精神和范围的情况下，对于相关领域技术人员显而易见的其它器件执行时，将一个或多个计算器件、处理器、控制器或其它器件从通用电子器件配置为专用电子器件以执行这些应用程序中的一个或多个，如下面进一步详细描述的。
合成应用程序202将电子器件的一个或多个特性、参数或属性转换为电子器件的模拟电路和/或数字电路的一个或多个高级软件级描述中的一个或多个逻辑运算、一个或多个算术运算、一个或多个控制运算和/或在不脱离本发明的精神和范围的情况下，对于相关领域技术人员显而易见的任何其它合适的操作或运算。合成应用程序202可以利用模拟算法来模拟一个或多个逻辑运算、一个或多个算术运算、一个或多个控制运算和/或其它合适的操作或运算以根据电子设计规范中概述的电子器件的一个或多个特性、参数或属性来实施验证一个或多个逻辑运算、一个或多个算术运算、一个或多个控制运算和/或其它合适的运算。
布局和布线应用程序204转换一个或多个高级软件级描述以形成用于电子器件的模拟电路和/或数字电路的电子架构设计。布局和布线应用程序204在标准单元库内的一个或多个标准单元中选择性地进行选择，以转换一个或多个逻辑运算、一个或多个算术运算、一个或多个控制运算和/或其它合适的运算或将一个或多个高级软件级描述转换为各几何形状和/或各几何形状之间的互连件的操作，以形成用于电子器件的模拟电路和/或数字电路的电子架构设计。在示例性实施例中，一个或多个标准单元的至少一个包括一个或多个非平面半导体器件，诸如提供为实例的finFET 100。在该示例性实施例中，诸如例如，一个或多个非平面半导体器件的源极区域、栅极区域和/或漏极区域的各个导线结构可以电连接至如上面在图1A至图1E中描述的一个或多个非平面半导体器件内的一个或多个金属轨导体，诸如提供为实例的一个或多个金属轨导体114。
在从标准单元库中选择一个或多个标准单元之后，布局和布线应用程序204将一个或多个选择的标准单元放置在电子器件设计空间上。此后，布局和布线应用程序204根据一个或多个逻辑操作、一个或多个算术运算、一个或多个控制操作和/或其他合适的操作或描述为形成用于电子器件的模拟电路和/或数字电路的电子构架设计的一个或多个高级软件级描述的操作来在一个或多个选择的标准单元之间对各个互连件进行布线。在示例性实施例中，布局和布线应用程序204可以电连接一个或多个选择的标准单元中的相邻标准单元之间的一个或多个金属轨导体。
模拟应用程序206模拟用于电子器件的模拟电路和/或数字电路的电子架构设计，以复制用于电子器件的模拟电路和/或数字电路的电子构架设计的一个或多个特性、参数或属性。在示例性实施例中，模拟应用程序206可以提供静态时序分析(STA)、电压降分析(也称为IREM分析)、时钟域交叉验证(CDC检查)、形式验证(也称为模型检查)、等效性检查或任何其它合适的分析。在其它示例性实施例中，模拟应用程序206可以实施交流(AC)分析(诸如线性小信号频域分析)和/或直流(DC)分析(诸如在扫描电压、电流和/或参数以实施STA、IREM分析或其它合适的分析时计算的非线性静态点计算或一系列非线性操作点)。
验证应用程序208验证由模拟应用程序206复制的电子器件的模拟电路和/或数字电路的电子架构设计的一个或多个特性、参数或属性满足电子设计规范。验证应用程序208也可以实施物理验证(也称为设计规则检查(DRC))，以检查用于电子器件的模拟电路和/或数字电路的电子架构设计是否满足一个或多个推荐的参数(称为设计规则)，如由半导体代工厂和/或用于制造电子器件的半导体技术节点所限定的。
非平面半导体器件的示例性制造
图3A至图15C示出了根据本发明的示例性实施例的部分制造的半导体结构的各个视图，其中，形成在层间介电材料中的金属导体轨结构可以用于提供至多个导电结构(诸如例如finFET阵列的栅极/源极/漏极端子)和/或多个导电结构之间的电连接。以下描述可以用于制造非平面半导体器件，诸如上面在图1A中描述的finFET 100，和/或具有一个或多个非平面半导体器件的集成电路，诸如提供为一些实例的如上面在图1D中描述的集成电路129和如上面在图1E中描述的集成电路150。
图3A是根据本发明的示例性实施例的部分制造的半导体结构的等轴视图。部分制造的半导体结构300包括finFET的部分。如图3A中示出的，部分制造的半导体结构300包括半导体衬底302、鳍结构304、硬掩模306、介电间隔件308和晶种层材料309。
在图3A中示出的示例性实施例中，半导体衬底302可以是硅衬底。然而，半导体衬底302可以可选地是(i)另一半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)和/或锑化铟；(iii)包括硅锗(SiGe)的合金半导体；或(iv)它们的组合。在示例性实施例中，半导体衬底302可以是绝缘体上半导体(SOI)。在示例性实施例中，半导体衬底302可以是外延材料。
如图3A中示出的，鳍结构304可以包括从衬底突出的鳍形半导体材料，并且可以彼此平行(例如，在相同方向上延伸)。鳍结构304包括形成一个或多个晶体管的有源区域。鳍结构304可以包括：(i)硅(Si)或另一元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或锑化铟；(iii)包括SiGe的合金半导体；或(iv)它们的组合。可以使用包括图案化和蚀刻工艺的合适工艺来制造鳍结构304。图案化工艺可以包括在衬底上面形成光刻胶层(例如，在硅层上)，将光刻胶暴露于图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后，掩蔽元件可以在蚀刻工艺在半导体衬底302中形成凹槽时用于保护衬底的区域，从而留下突出的鳍。可以使用反应离子蚀刻(RIE)和/或其它合适的工艺来蚀刻凹槽。在半导体衬底302上形成鳍结构304的许多其它方法可能是合适的。例如，根据一些实施例，鳍结构304可以包括外延材料。
硬掩模306可以用于图案化(诸如通过蚀刻)鳍结构304。在随后的工艺步骤期间也可以使用硬掩模306保护鳍结构304。在示例性实施例中，硬掩模306形成在鳍结构304的顶面上。硬掩模306也可以形成在鳍结构304之间以及半导体衬底302的顶面上。硬掩模306可以由介电材料制成，介电材料诸如为氮化硅、氧化硅、碳化硅、碳氮化硅、碳氧化硅、氧化钛、其它合适的介电材料和/或它们的组合。在示例性实施例中，硬掩模306未形成在半导体衬底302的顶面上。
如图3A中示出的，隔离间隔件308可以部分地填充鳍结构304之间的凹槽并且形成在鳍结构304的侧壁上。在示例性实施例中，隔离间隔件308可以由介电材料制成，介电材料诸如为氧化硅、旋涂玻璃、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、其它合适的绝缘材料和/或它们的组合。在示例性实施例中，可以通过在暴露的表面上方毯式沉积隔离材料并且使用各向异性蚀刻工艺来去除沉积的隔离层的水平部分来形成隔离间隔件308。隔离间隔件308可以通过化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、其它合适的工艺和/或它们的组合来沉积。用于隔离间隔件308和/或鳍结构304的其它制造技术是可能的。隔离间隔件308可以包括多层结构，诸如例如具有一个或多个子间隔件或介电衬垫层的结构。也可以通过使用多步沉积和处理工艺沉积增强的间隔件层来形成隔离间隔件308，以消除间隔件材料中的空隙和接缝。在示例性实施例中，隔离间隔件308可以是层间介电材料。在示例性实施例中，如图3A所示，隔离间隔件308直接形成在硬掩模306上和鳍结构304的侧壁上。在示例性实施例中，隔离间隔件308直接形成在半导体衬底302上和鳍结构304的侧壁上。
如图3A中示出的，晶种层材料309形成在隔离间隔件308的侧壁上。在示例性实施例中，晶种层材料309可以由硅材料形成，硅材料诸如例如硅、硅化合物、氮化钛(TiN)、钨、钴、其它合适的材料和/或它们的组合。在示例性实施例中，晶种层材料309可以与隔离间隔件308具有不同的蚀刻选择性。在示例性实施例中，晶种层材料309直接形成在半导体衬底302上和隔离间隔件308的侧壁上。在示例性实施例中，可以通过在暴露的表面上方毯式沉积半导体材料，图案化沉积的半导体材料，以及使用各向异性蚀刻工艺来去除未由光刻胶保护的沉积的晶种层的暴露部分来形成晶种层材料309。在一些实施例中，如图3A中示出的，图案化和蚀刻工艺在鳍304的侧壁上形成具有均匀长度L的晶种层材料309。
如图3B中示出的，使用掩模层320图案化和蚀刻晶种层材料309以形成晶种层结构310。示例性图案化工艺可以包括在沉积的晶种层材料的暴露表面上方形成光刻胶层，将光刻胶层暴露于其上具有图案的掩模或中间掩模，实施曝光后烘烤工艺以及显影光刻胶以形成掩模层320。在示例性实施例中，掩模层320可以是硬掩模，诸如例如氮化硅层、其它合适的层和/或它们的组合。使用例如反应离子蚀刻(RIE)工艺、湿蚀刻工艺、其它合适的工艺和/或它们的组合来蚀刻未由掩模层320保护的晶种层材料的表面区。在示例性实施例中，通过控制蚀刻工艺的蚀刻参数(诸如例如，蚀刻剂气体类型、气体流速、蚀刻温度、等离子体功率、腔压力、其它合适的参数和/或它们的组合)，晶种层材料与部分制造的半导体结构300的其它结构之间的蚀刻选择性可以显著不同。例如，蚀刻工艺可以是使用诸如CF4、三氟甲烷(CHF3)、八氟丙烷(C3F8)、其它合适的蚀刻剂气体和/或它们的组合的碳氟化合物气体的RIE工艺。蚀刻工艺可以是各向异性蚀刻工艺。用于晶种层结构310的其它制造技术是可能的。晶种层结构310可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。在一些实施例中，在晶种层材料的毯式沉积之后，可以使用单个图案化/蚀刻工艺来形成晶种层结构310。
沿着鳍长度测量的晶种层结构310的长度可以基于器件需求而变化，器件需求例如为随后形成的金属漏极沟道的长度。图3B示出了具有不同长度(诸如例如长度L1和L2)的晶种层结构310。如图3B中示出的，通过对这些结构的顶面实施合适的平坦化工艺，硬掩模306、隔离间隔件308和晶种层结构310的顶面可以基本处于相同的平面。平坦化工艺可以是例如化学机械抛光(CMP)工艺。
图3C示出了光刻胶去除工艺之后的部分制造的半导体结构300。可以使用任何合适的工艺去除光刻胶320，任何合适的工艺诸如湿化学工艺、干蚀刻工艺和/或它们的任何组合。在去除工艺之后，暴露硬掩模306、隔离间隔件308和晶种层结构310的顶面。
图4是根据本发明的示例性实施例的在开口中形成间隙填充并且部分地去除晶种层结构之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构400包括半导体衬底302、鳍结构304、硬掩模306、介电间隔件308、晶种层结构410和间隙填充结构402。
如图4中示出的，间隙填充结构402可以填充如上面在图3C中描述的部分制造的半导体结构300中的开口。间隙填充结构402可以填充形成在任何相邻结构之间的开口，诸如例如相邻鳍结构304之间、相对的鳍结构304和晶种层结构410之间、相对的晶种层结构410之间和/或其它结构之间的开口。在示例性实施例中，间隙填充结构402可以由与隔离间隔件308类似的介电材料制成，介电材料诸如例如氧化硅、旋涂玻璃、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅、FSG、低k介电材料、其它合适的绝缘材料和/或它们的组合。在示例性实施例中，可以通过在暴露表面上方和开口中毯式沉积间隙填充材料并且实施平坦化工艺以去除形成在硬掩模306和晶种层结构410的顶面上方的过量的间隙填充材料来形成间隙填充结构402，从而使得部分制造的半导体结构400的顶面处于相同平面。示例性平坦化工艺可以包括CMP工艺。间隙填充结构402可以通过CVD、PECVD、PVD、ALD、其它合适的工艺和/或它们的组合来沉积。用于间隙填充结构402的其它制造技术是可能的。间隙填充结构402可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。间隙填充结构402还可以通过使用多步沉积和处理工艺沉积增强的间隙填充层来形成，以消除间隔件材料中的空隙和接缝。
在形成间隙填充结构402之后，回蚀刻晶种层结构310以形成晶种层结构410。可以通过例如RIE工艺、湿蚀刻工艺、其它合适的工艺和/或它们的组合的任何合适的蚀刻工艺蚀刻晶种层结构310。在示例性实施例中，蚀刻工艺可以是各向异性蚀刻工艺。在示例性实施例中，通过控制蚀刻工艺的蚀刻参数，晶种层材料和部分制造的半导体结构400的其它结构之间的蚀刻选择性可以显著不同。蚀刻工艺可以持续直至实现部分制造的半导体结构400的标称厚度。在示例性实施例中，晶种层结构410的厚度可以在约
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至约
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之间的范围内(例如，
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至
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)。在示例性实施例中，晶种层结构410可以具有约
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的厚度。晶种层结构410的厚度可以由几个因素确定，几个因素包括但不限于厚度均匀性和对导电性的影响。例如，减小的晶种层厚度可能影响晶种层厚度的均匀性，而更大的厚度可能影响随后形成的金属轨导体的总体导电性。
图5A至图5B是根据本发明的示例性实施例在形成金属轨导体和层间介电填充物之后的部分制造的半导体结构的等轴视图。如图5A中示出的，部分制造的半导体结构500包括半导体衬底302、鳍结构304、硬掩模306、介电间隔件308、间隙填充结构402、晶种层结构410、金属轨导体502和介电填充物504。在示例性实施例中，介电间隔件308、间隙填充结构402和介电填充物504可以由相同的材料形成。为简单起见，将它们组合并且示出为如图5B中示出的层间电介质(ILD)506。
如图5A中示出的，可以在晶种层结构410上形成金属轨导体502。在示例性实施例中，金属轨导体502可以由任何合适的材料形成，任何合适的材料诸如钨、钴、铜、铝、其它合适的材料和/或它们的组合。在示例性实施例中，金属轨导体502可以使用上面列出的材料的金属合金形成。金属轨导体502的顶面可以是基本光滑的表面。可以使用晶种层结构410作为金属轨导体502从其上开始生长的晶种层来形成金属轨导体502。例如，金属轨导体502可以从晶种层结构410的顶面开始形成，直至实现金属轨导体的标称厚度。在示例性实施例中，金属轨导体材料的生长可以使用诸如CVD、电镀、化学镀、其它合适的工艺和/或它们的组合的合适的工艺完成。例如，可以使用硅材料作为晶种层来形成钨材料。金属轨导体502的高度可以在finFET器件的栅极节距的约0.8至约1.2倍之间的范围内。在示例性实施例中，金属轨导体的宽度可以在鳍结构304的宽度的约0.8至约2.2倍之间的范围内。在示例性实施例中，金属轨导体的节距(即，相邻金属轨导体的中心之间的距离)可以在鳍结构304的鳍节距的0.8至约1.2倍之间的范围内。在示例性实施例中，每个金属轨导体502均可以具有基本类似的宽度或高度。在示例性实施例中，每个金属轨导体502之间的宽度或高度可以不同。
在形成金属轨导体502之后，介电填充物504形成在金属轨导体502上方并且填充间隙填充结构402内的开口。在示例性实施例中，可以通过在结构上实施毯式沉积介电填充物材料直至完全填充间隙填充结构402内的开口来形成介电填充物504。随后实施平坦化工艺以去除过量介电填充材料并且平坦化介电填充材料，直至介电填充材料的顶面与硬掩模306基本处于相同平面。在平坦化工艺之后，平坦化的介电填充材料形成介电填充物504。在示例性实施例中，介电填充物504可以使用与介电间隔件308和间隙填充结构402相同的材料形成。例如，介电填充物504可以使用氧化硅、旋涂玻璃、氮化硅、碳化硅、碳氮化硅、氮氧化硅、FSG、低k介电材料、其它合适的绝缘材料和/或它们的组合形成。在一些情况下，为简单起见，介电间隔件308、间隙填充结构402和介电填充物504可以使用与图5B中的ILD 506示出的相同的材料形成。随后的制造步骤将基于图5B所示的结构。
图6是根据本发明的示例性实施例的在回蚀刻ILD层并且在鳍上方形成多晶硅栅极之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构600包括半导体衬底302、鳍结构304、硬掩模306、晶种层结构410、金属轨导体502、部分蚀刻的ILD 602和多晶硅栅极结构604。
在图6中示出的示例性实施例中，均匀地蚀刻来自图5B的部分制造的半导体结构500的ILD 506，直至达到标称深度。蚀刻工艺可以是各向同性蚀刻工艺，其中，ILD 506的蚀刻厚度在整个半导体结构上是均匀的。在蚀刻工艺之后，ILD 506形成部分蚀刻的ILD 602。在蚀刻工艺之后，鳍结构304的部分可以从部分蚀刻的ILD 602的顶面突出。去除的ILD 506的量可以取决于几个因素。首先，鳍结构304的突出部分用于在随后的制造步骤中形成finFET器件的有源部分。例如，鳍结构304的突出部分表示鳍的用于形成finFET器件的沟道和源极/漏极区域的有源部分。因此，用于鳍结构304的足够高度可以在部分蚀刻的ILD 602的顶面之上。其次，在蚀刻工艺之后，金属轨导体502应该保留在部分蚀刻的ILD 602下方而没有暴露。
在形成部分蚀刻的ILD 602之后，可以在鳍结构304的暴露表面上形成多晶硅栅极结构604，鳍结构304的暴露表面包括顶面和未由部分蚀刻的ILD 602覆盖的侧壁表面。在示例性实施例中，在沉积多晶硅栅极材料之前，可以图案化并且去除硬掩模306的部分，从而使得多晶硅栅极结构604可以直接形成在鳍结构304的顶面上。在示例性实施例中，去除硬掩模层包括用蚀刻氮化硅的磷酸(H3PO4)实施湿化学工艺。可以通过毯式沉积半导体材料并且实施图案化和蚀刻工艺来形成多晶硅栅极结构604。根据一些实施例，多晶硅栅极结构604可以包括栅极介电层、栅电极结构和/或一个或多个附加层。在示例性实施例中，多晶硅栅极结构604使用多晶硅作为栅电极结构。在示例性实施例中，多晶硅栅极结构604使用非晶硅作为栅电极结构。在示例性实施例中，多晶硅栅极结构604可以是诸如在用于形成金属栅极结构的栅极替换工艺中形成的牺牲栅极结构。在示例性实施例中，硬掩模(未在图6中示出)设置在多晶硅栅极结构604的顶面上。硬掩模可以用于图案化(诸如通过蚀刻)半导体材料以形成多晶硅栅极结构604。在示例性实施例中，硬掩模可以由诸如氮化硅的介电材料制成。在示例性实施例中，多晶硅栅极节距(即，相邻多晶硅栅极结构604的中心之间的距离)可以在约10nm至约300nm之间的范围内。在示例性实施例中，多晶硅栅极长度Lg可以在约3nm至约80nm之间的范围内。
图7A和图7B是根据本发明的示例性实施例的用于在部分蚀刻的ILD中打开沟槽以暴露金属轨导体的部分的部分制造的半导体结构的等轴视图。部分制造的半导体结构700包括半导体衬底302、鳍结构304、硬掩模306、晶种层结构410、金属轨导体502、部分蚀刻的ILD 602、多晶硅栅极结构604和形成在部分蚀刻的ILD 602中的沟槽702。
可以使用一个或多个图案化和蚀刻工艺来暴露金属轨导体的部分。例如，如图7A中示出的，图案化工艺可以包括在结构(例如，在多晶硅栅极结构)上面形成光刻胶层，将光刻胶暴露于图案，实施曝光后烘烤工艺以及显影光刻胶以形成掩模层704。由于相邻的多晶硅栅极结构604之间的小特征尺寸和节距，因此图案化的掩模层可以具有足够的机械强度以悬置在相邻的多晶硅栅极结构之间或在多晶硅栅极结构的边缘上悬为凸缘。
图7B示出了在蚀刻工艺以暴露金属轨导体的部分以及去除工艺以去除掩模层之后的部分制造的半导体结构。在形成图案化的掩模层704之后，可以实施一个或多个蚀刻工艺以去除暴露的部分蚀刻的ILD 602并且暴露选择的下面的金属轨导体502。在图7B中示出的示例性实施例中，在相邻的多晶硅栅极结构604之间和部分蚀刻的ILD 602中形成沟槽702。沟槽702用于暴露在相邻的多晶硅栅极结构604之间形成的一个或多个金属轨导体502的部分，从而使得随后的结构(例如，诸如例如源极/漏极接触件和/或栅极接触件的导电结构)可以与金属轨导体502形成直接电接触。具体待暴露的金属轨导体502取决于电路设计并且可以是一个或多个金属轨导体502。用于暴露选择的金属轨导体502的制造工艺可以包括图案化和去除部分蚀刻的ILD 602的形成在选择的金属轨导体502上方的部分。在示例性实施例中，蚀刻部分蚀刻的ILD 602的由相对的相邻鳍结构304和相对的相邻多晶硅栅极结构604围绕的整个区以暴露下面的金属轨导体502。上面描述的暴露整个区最大化了至金属轨导体502的接触面积，并且因此提供了使金属轨导体502的接触电阻最小化的益处。在示例性实施例中，仅暴露部分区。例如，如图7B中示出的，暴露了金属轨导体502的金属轨导体区域502A和502B。图案化和曝光该区的部分提供了对光刻对准的更大容限的益处，因为它减小了在发生未对准的情况下暴露部分蚀刻的ILD 602的不期望的相邻区的可能性。在示例性实施例中，暴露的区取决于电路和器件需求和考虑因素。图8是根据本发明的示例性实施例在形成源极/漏极端子之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构800包括半导体衬底302、鳍结构304、晶种层结构410、金属轨导体502、部分蚀刻的ILD602、多晶硅栅极结构604和外延源极/漏极端子802。
在图8中示出的示例性实施例中，每个finFET均包括一对源极/漏极端子。源极和漏极端子是可互换的，并且形成在鳍结构304中、上和/或周围。源极或漏极端子形成在多晶硅栅极结构的一侧上。在示例性实施例中，相邻的finFET器件共享共用源极/漏极端子。鳍结构304的沟道区域位于相应的多晶硅栅极结构604下面。一个或多个外延源极/漏极端子802直接接触并且电连接至暴露的金属轨导体。例如，外延源极/漏极端子802的外延源极/漏极端子802A和802B分别连接至金属轨导体区域502A和502B。虽然图8中仅示出了连接的外延源极/漏极端子802A和802B，但是也可以连接其它源极/漏极端子，这取决于设计和器件需求。因为金属轨导体形成在部分蚀刻的ILD 602内，所以它们可以电连接多个源极/漏极端子而不占用额外的器件空间。
如图8中示出的，外延源极/漏极端子802可以形成在鳍结构304的从部分蚀刻的ILD 602的顶面突出的有源鳍结构上。在示例性实施例中，外延源极/漏极端子802可以是通过在鳍304的暴露表面上方生长外延层而形成的外延源极/漏极端子。在示例性实施例中，在外延源极/漏极端子802的形成之前，从鳍结构304的顶部去除硬掩模306。在示例性实施例中，使用诸如外延硅、外延硅锗(SiGe)、砷化镓、其它合适材料和/或它们的组合的外延材料形成鳍结构304。在鳍结构304的暴露表面上生长外延层可以包括实施预清洁工艺以去除鳍结构304的表面上的原生氧化物。接下来，实施外延工艺以在鳍结构304的暴露表面上生长外延层。在示例性实施例中，外延工艺是在约400℃和约500℃之间(例如，在400℃和500℃之间)的温度下实施的SiGe外延工艺。外延工艺是仅在有源鳍结构的暴露表面上生长外延层的选择性工艺。外延工艺可以使用鳍结构304的暴露表面作为晶种层，并且生长工艺持续直至已经达到源极/漏极端子的标称尺寸和/或结构。在外延工艺期间也可以实施原位掺杂工艺。在示例性实施例中，外延源极/漏极端子802是SiGe结构。在示例性实施例中，外延源极/漏极端子802可以是硅结构。在示例性实施例中，外延源极/漏极端子802的厚度在约10nm和约20nm之间(例如，在10nm和20nm之间)。在示例性实施例中，外延源极/漏极端子802在外延工艺期间掺杂有p型或n型掺杂剂。例如，外延源极/漏极端子802可以在外延工艺期间掺杂硼(B)。外延源极/漏极端子802也可以根据各种因素采取不同的形状，各种因素诸如例如外延工艺条件、有源鳍结构的晶体取向和/或其它合适的因素。在示例性实施例中，使用外延材料的外延源极/漏极端子802的形状具有基本菱形的截面。在示例性实施例中，如图8中示出的，外延源极/漏极端子802的顶面可以凹进在多晶硅栅极结构604的顶面之下。在示例性实施例中，外延源极/漏极端子802的顶面与多晶硅栅极结构604的顶面基本处于相同的平面。
图9是根据本发明的示例性实施例在形成浅沟槽隔离结构之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构900包括半导体衬底302、鳍结构304、晶种层结构410、金属轨导体502、部分蚀刻的ILD 602、多晶硅栅极结构604和浅沟槽隔离(STI)结构902。
如图9中示出的，可以在上面参照图8描述的部分制造的半导体结构800的开口中沉积STI结构902。STI结构902可以用于为随后形成的结构提供电隔离和机械支撑。STI结构902可以使用介电材料形成，介电材料诸如例如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、FSG、低k介电材料、其它合适的绝缘材料和/或它们的组合。可以通过沉积绝缘介电材料以填充开口以及随后的平坦化工艺(例如，CMP工艺)来形成STI结构902。STI结构902可以通过CVD、PECVD、PVD、ALD、其它合适的工艺和/或它们的组合来沉积。用于STI结构902的其它制造技术是可能的。STI结构902可以包括多层结构，诸如例如具有一个或多个衬垫层的结构。也可以通过使用多步沉积和处理工艺沉积增强的间隙填充层来形成STI结构902，以消除介电材料中的空隙和接缝。在平坦化工艺之后，多晶硅栅极结构604和STI结构902的顶面基本处于相同的平面。
图10是根据本发明的示例性实施例的在栅极替换工艺之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构1000包括半导体衬底302、鳍结构304、晶种层结构410、金属轨导体502、部分蚀刻的ILD 602、STI结构902和金属栅极结构1002。
如上面参照图6描述的，虽然多晶硅栅极结构604描述为使用多晶硅或非晶硅，但是多晶硅栅极结构604可以是诸如在用于形成金属栅极结构的替换栅极工艺中形成的牺牲栅极结构。例如，多晶硅栅极结构604可以由如图10中示出的金属栅极结构1002替换。金属栅极结构1002还可以包括阻挡层、栅极介电层、功函层、填充金属层和/或用于金属栅极结构的其它合适材料。在示例性实施例中，金属栅极结构1002可以包括覆盖层、蚀刻停止层和/或其它合适的材料。栅极替换工艺可以是不需要对准的自对准栅极替换工艺。例如，栅极替换工艺可以通过蚀刻工艺(诸如例如，干蚀刻工艺、湿蚀刻工艺、其它合适的工艺和/或它们的组合)去除多晶硅栅极结构604开始。多晶硅栅极结构604的去除在部分制造的半导体结构1000中留下开口。然后可以在开口上方毯式沉积用于形成金属栅极结构1002的导电材料。然后可以使用随后的平坦化工艺，从而使得STI结构902和金属栅极结构1002的顶面基本处于相同的平面。在平坦化工艺之后，沉积的金属栅极材料形成金属栅极结构1002。因为沉积的金属栅极材料在开口中形成而不需要对准，所以栅极替换工艺是自对准工艺。
图11A是根据本发明的示例性实施例的在形成金属源极/漏极接触件之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构1100包括半导体衬底302、鳍结构304、晶种层结构410、金属轨导体502、部分蚀刻的ILD 602、金属栅极结构1002、蚀刻的STI结构1102和源极/漏极接触件1104。图11B是沿着图11A中示出的A-A’线的部分制造的半导体结构1100的截面图。下面讨论的图11A中的部分制造的半导体结构1100的元件适用于图11B中的具有相同注释的元件，除非另有说明。应该意识到，部分制造的半导体结构1100的视图仅示出为用于说明的目的并且未按比例绘制。如图11A至图11B中示出的，外延源极/漏极端子802A电连接至金属轨导体502A。
在图11A至图11B中示出的示例性实施例中，源极/漏极接触件1104可以是金属接触件，其直接形成在外延源极/漏极端子802上并且用于提供至外延源极/漏极端子802的电连接。在一些实施例中，源极/漏极接触件1104可以在外延源极/漏极端子802A上形成并且与金属轨导体502A物理接触。在这种情况下，可以蚀刻源极/漏极端子802A以暴露下面的金属轨导体502A的部分，并且源极/漏极接触件1104可以沉积在金属轨导体502A上并且与金属轨导体502A接触。此外，可以在部分制造的半导体结构1100中形成各种导电结构，诸如通孔和晶体管器件。在一些实施例中，可以通过蚀刻穿过源极/漏极端子802或802A在金属轨导体502A上形成通孔。在一些实施例中，可以通过在部分蚀刻的ILD 602中形成开口，暴露下面的金属轨导体502或502A，以及在开口中沉积导电材料以形成通孔来形成通孔。通孔可以提供金属轨导体502或502A和部分制造的半导体结构1100的其它组件之间的电连接。如图11B所示，鳍结构304的突出部分表示鳍的用于形成finFET器件的沟道和源极/漏极区域的有源鳍部分1120。鳍结构304的掩埋在部分蚀刻的ILD 602中的部分表示鳍的非有源鳍部分1130。源极/漏极接触件1104可以形成在鳍结构304的有源鳍区域1120上和非有源鳍区域1130之上。可以使用图案化和蚀刻工艺在STI结构902中形成用于沉积源极/漏极接触材料的开口。在示例性实施例中，可以从相对的金属栅极结构1002之间去除STI材料，以暴露下面的外延源极/漏极端子802。在示例性实施例中，该STI材料可以保留在相邻的鳍结构304之间以提供电隔离。通过图案化和蚀刻STI材料以暴露下面的外延源极/漏极端子802来形成蚀刻的STI结构1102。在示例性实施例中，源极/漏极接触件1104通过使用ALD工艺、CVD工艺、PVD工艺或它们的组合的毯式沉积形成。在示例性实施例中，源极/漏极接触件1104可以由金属制成，金属诸如例如钴(Co)、钨(W)、铜(Cu)、镍(Ni)、钌(Ru)或其它合适的材料。在示例性实施例中，实施平坦化工艺(例如，CMP工艺)以去除源极/漏极接触件1104的形成在STI结构902和金属栅极结构1002的顶面上方的过量的源极/漏极接触材料。可以在平坦化工艺之后形成源极/漏极接触件1104，并且源极/漏极接触件1104、蚀刻的STI结构1102和金属栅极结构1002的顶面基本处于相同的平面。在示例性实施例中，源极/漏极接触件1104还可以包括形成在源极/漏极接触件和STI结构1102之间的阻挡层，以避免材料从源极/漏极接触件1104扩散至蚀刻的STI结构1102中。
在示例性实施例中，形成源极/漏极接触件1104可以进一步包括在源极/漏极接触件1104和外延源极/漏极端子802之间形成硅化物层。在示例性实施例中，实施蚀刻工艺以使外延源极/漏极端子802的顶面凹进以形成用于源极/漏极接触件的平坦表面。在示例性实施例中，使外延源极/漏极端子802凹进增加了源极/漏极接触件1104和外延源极/漏极端子802之间的接触区，这可以降低接触电阻。在示例性实施例中，通过硅化工艺实施形成硅化物层，硅化工艺包括沉积金属层，使金属与外延层或有源鳍结构反应以及去除未反应的金属层。在示例性实施例中，硅化物层可以包括硅化钴(CoSix)、硅化镍(NiSix)、其它合适的硅化物层和/或它们的组合。
图12A是根据本发明的示例性实施例的在形成金属源极/漏极接触件之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构1200包括与图11A的部分制造的半导体结构1100类似的结构。图12B是沿着图12A中示出的B-B’线的部分制造的半导体结构1200的截面图。下面讨论的图12A中的部分制造的半导体结构1200的元件适用于图12B中的具有相同注释的元件，除非另有说明。应该意识到，部分制造的半导体结构1200的视图仅示出为用于说明的目的并且未按比例绘制。如图12A至图12B中示出的，外延源极/漏极端子802A电连接至嵌入在部分蚀刻的ILD层602内的金属轨导体502A。
如图12A至图12B中示出的，部分制造的半导体结构1200包括形成在鳍结构304的一侧上的金属轨导体502。可以使用与上面参照图3A至图11B描述的工艺类似的工艺形成图12A至图12B所示的金属轨导体502，然而，形成金属轨导体502的工艺可以发生在鳍结构304的一侧上。例如，对于每个鳍结构304，制造工艺可以在一个间隔件308上而不是两个间隔件上形成晶种层结构410。因此，随后的制造工艺将为每个鳍结构304形成一个金属轨导体502。在示例性实施例中，一个金属轨导体502A可以用于连接finFET阵列的源极/漏极端子，例如，源极/漏极端子802A。应当注意，finFET阵列仅提供为实例，然而，在不脱离本发明的范围的情况下，也可以在任何其它半导体结构中形成金属轨结构。
图13至图15A是部分制造的半导体结构的等轴视图，其中，形成在层间介电材料中的金属导体轨结构可以用于提供finFET阵列的多个栅极结构之间的电连接。
图13是根据本发明的示例性实施例的在形成去除多晶硅栅极材料之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构1300包括与图3A至图9中形成的结构类似的结构。例如，部分制造的半导体结构1300包括与图3A至图9中它们相应的结构类似的衬底302、鳍结构1304、部分去除的晶种层结构1306、金属轨导体1308、部分蚀刻的ILD1310、外延源极/漏极端子1312和STI结构1314。在示例性实施例中，可以在去除图9的多晶硅栅极结构604之后形成部分制造的半导体结构1300。在示例性实施例中，可以使用形成部分制造的半导体结构1300的其它工艺和方法。可以通过诸如例如干RIE蚀刻工艺、湿蚀刻工艺、其它合适的去除工艺和/或它们的组合的任何合适的去除工艺去除多晶硅栅极结构。在示例性实施例中，去除工艺可以是不需要图案化工艺的自对准去除工艺。例如，去除工艺对多晶硅栅极材料的蚀刻选择性可以高于其它暴露结构，因此不需要掩蔽材料来屏蔽其它暴露结构。在示例性实施例中，可以覆盖除多晶硅栅极结构之外的暴露结构，以提供进一步保护而免受去除工艺。如图13中示出的，去除工艺可以持续直至完全去除多晶硅栅极材料并且暴露下面的鳍结构1304和部分蚀刻的ILD 1310。在去除工艺之后，金属轨导体1308保留在部分蚀刻的ILD 1310下方。例如，金属轨导体1308A和1308B由部分蚀刻的ILD 1310保护并且不暴露于蚀刻工艺。
图14是根据本发明的示例性实施例的在部分蚀刻的ILD中打开沟槽以暴露金属轨导体的部分之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构1400包括衬底1302、鳍结构1304、部分去除的晶种层结构1306、金属轨导体1308、部分蚀刻的ILD 1310、外延源极/漏极端子1312、STI结构1314和形成在部分蚀刻的ILD 1310中的沟槽1402。
在图14中示出的示例性实施例中，在已经去除多晶硅栅极材料的选择性开口中形成沟槽1402。与沟槽702类似，沟槽1402用于暴露一个或多个金属轨导体1308的部分，从而使得随后的结构(例如，栅电极)可以与金属轨导体1308形成直接电接触。具体待暴露的金属轨导体1308取决于电路设计，并且可以是部分制造的半导体结构的一个或多个金属轨导体1308。在示例性实施例中，暴露选择的金属轨导体1308的制造工艺可以与上面参照图7A和图7B描述的制造工艺类似。如图14中示出的，通过形成沟槽1402暴露金属轨导体1308A和1308B的部分。沟槽形成工艺可以与上面参照图7A和图7B描述的沟槽形成工艺类似，例如，沟槽形成工艺可以包括图案化和去除部分蚀刻的ILD 1310的部分。
图15A是根据本发明的示例性实施例的在沉积金属栅极材料并且形成源极/漏极接触件之后的部分制造的半导体结构的等轴视图。部分制造的半导体结构1500包括衬底1302、鳍结构1304、部分去除的晶种层结构1306、金属轨导体1308、部分蚀刻的ILD 1310、STI结构1314、金属栅极结构1502和源极/漏极接触件1504。图15B是部分制造的半导体结构1500的截面图。在一些实施例中，金属栅极结构1502A可以电连接至嵌入在部分蚀刻的ILD1310内的一个或多个金属轨导体1308A。图15C示出了部分制造的半导体结构，其具有相邻每个鳍结构形成的单个金属轨导体。
在图15A和图15B中示出的示例性实施例中，可以毯式沉积用于形成金属栅极结构1502的导电材料然后执行平坦化工艺。在示例性实施例中，导电材料的沉积和金属栅极结构1502的形成可以与上面参照图10描述的金属栅极结构1002的形成类似。在示例性实施例中，可以使用其它形成工艺。在形成金属栅极结构1502之后，一个或多个金属栅极结构1502可以直接电连接至金属轨导体。例如，在一个鳍结构1304周围并且也在沟槽1402中形成直接连接至下面的金属轨导体1308A和1308B的金属栅极结构1502A。如图15B所示，鳍结构1304的突出部分表示鳍的用于形成finFET器件的沟道和源极/漏极区域的有源鳍部分1520。鳍结构1304的掩埋在部分蚀刻的ILD 1310中的部分表示鳍的非有源鳍部分1530。金属栅极结构1502可以形成在鳍结构1304的有源鳍区域1520上和非有源鳍区域1530之上。在一些实施例中，单个金属轨导体1308A形成为与鳍结构1304相邻，如图15C中示出的，金属栅极结构1502A电连接至金属轨导体1308A。在示例性实施例中，其它金属栅极结构1502可以连接至金属轨导体1308A和1308B。因为金属轨导体形成在ILD层内，所以它们可以电连接多个金属栅极结构而不占用额外的器件空间。
在图15A中示出的示例性实施例中，源极/漏极接触件1504可以是金属接触件，其直接形成在外延源极/漏极端子1312上并且用于提供至外延源极/漏极端子1312的电连接。与形成上面参照图11A至图11B描述的源极/漏极接触件1104类似，图案化和蚀刻工艺可以用于在STI结构1314中形成开口，以用于沉积源极/漏极接触材料。在示例性实施例中，可以从相对的金属栅极结构1502之间去除STI材料的部分以暴露下面的外延源极/漏极端子1312。在示例性实施例中，STI材料保留在相邻的鳍之间以提供电隔离。
图16是根据本发明的示例性实施例的在ILD层中形成金属轨导体的示例方法的流程图。可以实施方法1600中的其它操作，并且方法1600的操作可以以不同的顺序实施和/或改变。
在操作1602中，根据一些实施例，在半导体结构上和/或内形成结构和层。半导体结构包括finFET的部分。例如，半导体结构包括半导体衬底、鳍结构、硬掩模、介电间隔件和晶种层结构。根据一些实施例，半导体衬底可以是硅半导体衬底。在示例性实施例中，半导体衬底可以是绝缘体上半导体(SOI)。在示例性实施例中，半导体衬底可以是外延材料。半导体衬底的实例是图3A和图3B中描述的半导体衬底302。鳍结构表示形成一个或多个晶体管的有源区域。鳍结构可以包括硅或另一元素半导体。可以使用包括图案化和蚀刻工艺的合适工艺来制造鳍结构。根据一些实施例，鳍结构可以包括外延材料。鳍结构可以表示如上面在图3A和图3B中描述的鳍结构304的示例性实施例。硬掩模可以用于形成鳍结构。在随后的工艺步骤期间，也可以使用硬掩模保护鳍结构。在示例性实施例中，硬掩模形成在鳍结构的顶面上。硬掩模也可以形成在各鳍结构之间和半导体衬底的顶面上。硬掩模可以由介电材料制成。硬掩模的实例是上面参照图3A和图3B描述的硬掩模306。隔离间隔件可以部分地填充各鳍结构之间的凹槽并且形成在鳍结构的侧壁上。在示例性实施例中，隔离间隔件可以由介电材料制成。在示例性实施例中，可以通过在暴露的表面上方毯式沉积隔离材料并且使用各向异性蚀刻工艺来去除沉积的隔离层的水平部分来形成隔离间隔件。隔离间隔件的实例是上面参照图3A和图3B描述的隔离间隔件308。在隔离间隔件的侧壁上形成晶种层结构。在示例性实施例中，晶种层结构可以由硅材料形成。晶种层结构可以具有与隔离间隔件不同的蚀刻选择性。晶种层结构的实例可以是上面参照图3B描述的晶种层结构310。沿着鳍结构的长度测量的晶种层结构的长度可以根据器件需求而变化，例如，随后形成的金属漏极沟道的长度。通过对这些结构的顶面实施合适的平坦化工艺，硬掩模、隔离间隔件和晶种层结构的顶面可以基本处于相同的平面。
在操作1604中，根据一些实施例，在开口中形成间隙填充物，并且部分地去除晶种层结构。间隙填充结构可以填充在上面的操作1602中描述的结构中形成的开口。间隙填充结构可以填充形成在任何相邻结构之间的开口，诸如例如，相邻的鳍结构之间、相对的鳍结构和晶种层结构之间、相对的晶种层结构之间的开口和/或其它结构之间的开口。在示例性实施例中，间隙填充结构可以由与隔离间隔件类似的介电材料制成。在示例性实施例中，可以通过在暴露表面上方和开口中毯式沉积间隙填充材料并且实施平坦化工艺以去除过量的间隙填充材料来形成间隙填充结构。
在操作1606中，根据一些实施例，形成金属轨导体和层间介电填充物。金属轨导体可以形成在晶种层结构上。在示例性实施例中，金属轨导体可以由诸如钨、钴、铜、铝、其它合适的材料和/或它们的组合的任何合适的材料形成。可以使用部分去除的晶种层作为金属轨导体从其开始生长的晶种层来形成金属轨导体。例如，金属轨导体可以从部分去除的晶种层的顶面开始形成，直至实现金属轨导体的标称厚度。例如，可以使用硅材料作为晶种层来形成钨材料。在示例性实施例中，金属轨导体材料的生长可以使用诸如CVD、电镀、化学镀、其它合适的工艺和/或它们的组合的合适的工艺完成。金属轨导体的高度可以在finFET器件的栅极节距的约0.8至约1.2倍之间的范围内。在示例性实施例中，金属轨导体的宽度可以在鳍结构的宽度的约0.8至约2.2倍之间的范围内。在示例性实施例中，金属轨导体的节距(即，相邻金属轨导体的中心之间的距离)可以在鳍节距的约0.8至约1.2倍之间的范围内。金属轨导体的实例可以是上面参照图5A和图5B描述的金属轨导体502。在形成金属轨导体之后，介电填充物形成在金属轨导体上方并且填充间隙填充结构内的开口。在示例性实施例中，可以通过实施介电填充材料的毯式沉积，以及随后的平坦化工艺来形成介电填充物。介电填充物的实例是介电填充物504。
在操作1608中，根据一些实施例，回蚀刻ILD层并且在鳍结构上方形成多晶硅栅极。均匀地回蚀刻ILD层，直至达到标称深度。在示例性实施例中，蚀刻工艺可以是各向同性蚀刻工艺。在蚀刻工艺之后，鳍结构的部分可以从剩余的ILD层的顶面突出。去除的ILD层的量决定了有源鳍结构的高度，并且至少取决于finFET器件的功能需求。回蚀刻工艺可以与上面参照图6描述的回蚀刻工艺类似。在部分蚀刻ILD层之后，在鳍结构的暴露表面上形成多晶硅栅极结构，鳍结构的暴露表面包括顶面和未由ILD层覆盖的侧壁表面。根据一些实施例，多晶硅栅极结构可以包括栅极介电层、栅电极结构和/或一个或多个附加层。在示例性实施例中，多晶硅栅极结构使用多晶硅作为栅电极结构。在示例性实施例中，多晶硅栅极节距(即，相邻多晶硅栅极结构的中心之间的距离)可以在约10nm至约300nm之间的范围内。在示例性实施例中，多晶硅栅极长度可以在约3nm至约80nm之间的范围内。
在操作1610中，根据一些实施例，在ILD层中打开沟槽以暴露金属轨导体的部分。在示例性实施例中，可以在相邻的多晶硅栅极结构之间和ILD层中形成沟槽，从而使得随后的源极/漏极端子可以电接触金属轨导体。在相邻的多晶硅栅极结构之间形成的沟槽的实例可以是上面参照图7B描述的沟槽702。在示例性实施例中，可以在ILD层中形成沟槽，从而使得随后的金属栅极结构可以电接触金属轨导体。例如，可以在去除多晶硅栅极结构之后并且在形成金属栅极结构之前形成沟槽。源极/漏极端子和STI区域也在该工艺期间形成，并且与上面参照图11A至图13描述的工艺类似。在金属栅极结构下方暴露金属轨导体的沟槽的实例可以是上面在图14中描述的沟槽1402。
在操作1612中，根据一些实施例，在沟槽中和金属轨导体的暴露部分上沉积导电材料。在示例性实施例中，诸如一个或多个源极和漏极端子的导电材料直接接触并且电连接至暴露的金属轨导体。例如，图8中描述的外延源极/漏极端子802的外延源极/漏极端子802A和802B分别连接至金属轨导体区域502A和502B。虽然在图8中仅示出了被连接的外延源极/漏极端子802A和802B，但是也可以连接其它源极/漏极端子，这取决于设计和器件需求。在示例性实施例中，诸如一个或多个金属栅极结构的导电材料直接接触并且电连接至暴露的金属轨导体。例如，上面在图15A中描述的金属栅极结构1502A可以形成在一个鳍结构1304周围以及在沟槽1402中从而直接连接至下面的金属轨导体1308A和1308B。因为金属轨导体形成在ILD层内，所以它们可以电连接多个金属栅极结构或多个源极/漏极端子而不占用额外的器件空间。
图17和图18是根据本发明的示例性实施例的半导体finFET阵列的部分的单元布局图，其中，双金属轨导体结构可以用于提供诸如栅极/源极/漏极端子的多个导电结构之间的电连接。
图17示出了根据本发明的示例性实施例的提供多个源极/漏极端子之间的电连接的双金属轨导体。单元布局图1700示出了半导体finFET阵列并且包括鳍1701A和1701B、多晶硅栅极结构1702、接触开口1704、源极/漏极接触件1706、金属轨导体1708A至1708D和通孔1710。源极/漏极接触件分别位于半导体finFET阵列的部分的单元布局图中的源极/漏极区域中。其它结构可以包括在finFET阵列中，但为了简单起见，此处未在单元布局图中示出。如图17中示出的，金属轨导体1708A和1708B形成为与鳍1701A相邻并且平行(例如，在相同方向上延伸)。类似地，金属轨导体1708C和1708D形成为与器1701B相邻且平行。多个多晶硅栅极结构1702形成在鳍1701A和1701B上并且与鳍1701A和1701B垂直。源极/漏极接触件1706形成在相邻的多晶硅栅极结构1702之间。接触开口1704可以用于使金属导电层导体1708A至1708D的部分从介电层处(未在图17中示出)暴露，从而使得随后形成的源极/漏极接触1706可以电连接。介电层位于单元布局图中的介电区域中。在一些实施例中，鳍1701A和1701B可以与上面参照图3A至图11B描述的鳍304类似。类似地，多晶硅栅极结构1702可以与多晶硅栅极结构1002类似。接触开口1704可以与图7B中示出的沟槽702类似。金属轨导体1708A至1708D可以与图3A至图11B中示出的金属轨导体502类似。通孔1710可以用于提供finFET阵列的不同层之间的电连接，例如，通孔1710可以用于将源极/漏极接触件或多晶硅栅极结构连接至半导体结构的M0层。M0金属线可以是后段制程(BEOL)互连结构的金属0层中的金属线。例如，M0金属线可以是局部互连件，表示第一互连层级并且通过一个或多个通孔电连接至下面的finFET阵列。
图18示出了根据本发明的示例性实施例的在多个多晶硅栅极端子之间提供电连接的双金属轨导体。单元布局图1800示出了半导体finFET阵列，并且包括鳍1801A和1801B、多晶硅栅极结构1802、接触开口1804、源极/漏极接触件1806、金属轨导体1808A至1808D和通孔1810。其它结构可以包括在finFET阵列中，但为简单起见，此处没有在单元布局图中示出阵列。金属轨导体1808A和1808B形成为与鳍1801A相邻并且平行(例如，在相同方向上延伸)，并且金属轨导体1808C和1808D形成为与鳍1801B相邻并且平行。多个多晶硅栅极结构1802形成在鳍1801A和1801B上并且与鳍1801A和1801B垂直。源极/漏极接触件1806形成在相邻的多晶硅栅极结构1802之间。接触开口1804可以用于将金属轨导体1808A至1808D的部分从介电层处(未在图18中示出)暴露，从而使得随后形成一个或多个特定的多晶硅栅极结构可以通过金属轨导体电连接。
图19和图20是根据本发明的示例性实施例的半导体finFET阵列的部分的单元布局图，其中，单个金属轨导体结构可以用于提供多个栅极/源极/漏极端子之间的电连接。
单元布局图1900示出了半导体finFET阵列并且包括鳍1901A和1901B、多晶硅栅极结构1902、接触开口1904、源极/漏极接触件1906、金属轨导体1908A和1908B以及通孔1910。其它结构可以包括在finFET阵列中，但为了简单起见，此处没有在单元布局图中示出finFET阵列。图19中示出的结构可以与上面在图17中示出的对应的结构类似，然而，图19中的每个鳍1901A和1901B分别包括单个金属轨导体1908A和1908B。接触开口1904可以用于使金属轨导体1908A和1908B的部分从介电层处(未在图19中示出)暴露，从而使得随后形成的源极/漏极接触件1906可以电连接。
图20示出了根据本发明的示例性实施例的提供多个多晶硅栅极端子之间的电连接的单个金属轨导体。单元布局图2000示出了半导体finFET阵列并且包括鳍2001A和2001B、多晶硅栅极结构2002、接触开口2004、源极/漏极接触件2006、金属轨导体2008A至2008D和通孔2010。其它结构可以包括在finFET阵列中，并且为了简单起见，此处未在单元布局图中示出。金属轨导体2008A和2008B形成为与鳍2001A相邻并且平行，并且金属轨导体2008C和2008D形成为与鳍2001B相邻并且平行。多个多晶硅栅极结构2002形成在鳍2001A和2001B上并且与鳍2001A和2001B平行。源极/漏极接触件2006形成在相邻的多晶硅栅极结构2002之间。接触开口2004可以用于使金属轨导体2008A至2008D的部分从介电层处(未在图20中示出)暴露，从而使得随后形成一个或多个特定的多晶硅栅极结构可以通过金属轨导体电连接。
结论
上述具体实施方式公开了一种非平面半导体器件。非平面半导体器件包括形成在衬底上的介电区，位于介电区上的多个端子区，以及位于介电区内的导轨导体。导轨导体电连接至多个端子区中的第一端子区。
在一些实施例中，所述多个端子区包括：源极区；栅极区；以及漏极区。
在一些实施例中，所述导轨导体电连接至所述多个端子区中的第二端子区。
在一些实施例中，所述第一端子区和所述第二端子区选自所述非平面半导体器件的源极区、漏极区或栅极区。
在一些实施例中，该非平面半导体器件还包括：鳍结构，位于所述介电区内，其中，所述鳍结构、所述源极区、所述栅极区和漏极区置为形成鳍式场效应晶体管(finFET)。
在一些实施例中，所述导轨导体配置为与所述鳍结构平行。
在一些实施例中，所述介电区配置为将所述导轨导体与所述多个端子区中的第二端子区隔离。
在一些实施例中，所述介电区包括：介电材料，所述介电材料的至少一些位于所述导轨导体和所述第二端子区之间，以将所述导轨导体与所述第二端子区隔离。
在一些实施例中，所述衬底的特征在于水平长度，并且所述导轨导体配置为延伸所述水平长度。
上述具体实施方式额外地公开了一种集成电路。集成电路包括介电区、位于介电区上的第一鳍式场效应晶体管(finFET)和第二finFET以及位于介电区内的导轨导体，其中，第一鳍式场效应晶体管(finFET)具有第一源极区、第一栅极区和第一漏极区，第二finFET具有第二源极区、第二栅极区和第二漏极区。导轨导体电连接至从第一源极区、第一栅极区、第一漏极区、第二源极区、第二栅极区或第二漏极区中选择的第一端子区。
在一些实施例中，所述第一端子区和所述第二端子区分别包括所述第一源极区和所述第二源极区。
在一些实施例中，所述第一端子区和所述第二端子区分别包括所述第一栅极区和所述第二栅极区。
在一些实施例中，所述导轨导体配置为平行于所述第一鳍结构和所述第二鳍结构。
在一些实施例中，所述介电区配置为将所述导轨导体与从所述第一源极区、所述第一栅极区，所述第一漏极区、所述第二源极区、所述第二栅极区和所述第二个漏极区中选择的第二端子区隔离。
在一些实施例中，所述介电区包括：介电材料，所述介电材料的至少一些位于所述导轨导体和所述第二端子区之间，以将所述导轨导体与所述第二端子区隔离。
在一些实施例中，该集成电路还包括：半导体衬底，所述半导体衬底的特征在于水平长度，其中，所述导轨导体配置为延伸所述水平长度。
上述具体实施方式进一步公开鳍式场效应晶体管(finFET)。finFET包括半导体衬底、位于半导体衬底之上的介电区、位于介电区上的源极区、位于介电区上的栅极区、位于介电区上的漏极区、位于半导体衬底上且横穿介电区的鳍结构，以及位于介电区内的导轨导体。鳍结构位于源极区和漏极区之间并且横穿栅极区。导轨导体平行于鳍结构并且延伸半导体衬底的水平长度。
在一些实施例中，所述介电区配置为将所述导轨导体与从所述多个源极区、所述多个栅极区和所述多个漏极区中选择的第二端子区隔离。
在一些实施例中，所述介电区包括：介电材料，所述介电材料的至少一些位于所述导轨导体和所述第二端子区之间，以将所述导轨导体与所述第二端子区隔离。
在一些实施例中，所述第一端子区和所述第二端子区分别包括所述多个栅极区中的第一栅极区和第二栅极区。
上述具体实施方式参考附图来说明与本发明一致的示例性实施例。前述具体实施方式中对“示例性实施例”的参考表示所描述的示例性实施例可以包括特定部件、结构或特征，但是每个示例性实施例可以不一定包括特定部件、结构或特征。此外，这种短语不一定表示相同的示例性实施例。此外，与示例性实施例结合描述的任何部件、结构或特征可以包括、独立地或以任何组合的方式包括其他示例性实施例的部件、结构或特征，而不管是否明确地描述。
上述具体实施方式不意味着限制。相反，仅根据所附权利要求及其等同物来定义本发明的范围。应该理解，上述具体实施方式而不是下面的摘要部分旨在用于解释权利要求。摘要部分可以阐述本发明的一个或多个但不是所有示例性实施例，并且因此不旨在以任何方式限制本发明以及所附权利要求及其等同物。
上述具体实施方式中描述的示例性实施例已经提供为用于说明性目的，而不是限制性的。其他示例性实施例是可能的，并且可以在保持在本发明的精神和范围内的同时对示例性实施例进行修改。上述具体实施方式已经借助于说明特定功能及其关系的实现的功能构建块来描述本发明。为了方便描述，可以任意地定义这些功能构建块的边界。可以定义可选边界，只要适当地实施特定的功能及其关系即可。
可以以硬件、固件、软件或它们的任何组合来实现本发明的实施例。本发明的实施例还可以实现为存储在机器可读介质上的指令，其中，可以通过一个或多个处理器来读取和执行该指令。机器可读介质可以包括以机器(例如，计算电路)可读的形式存储或发送信息的任何机制。例如，机器可读介质可以包括诸如只读存储器(ROM)的非暂时性机器可读介质；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存设备；以及其他介质。作为另一实例，机器可读介质可以包括诸如电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)的暂时性机器可读介质。此外，固件、软件、程序、指令可以在本文中描述为实施特定操作。然而，应当理解，这样的描述仅仅是为了方便起见，并且这种操作实际上来自计算设备、处理器、控制器或执行固件、软件、程序、指令等的其他设备。
上述具体实施方式充分公开了本发明的一般性质，在不背离本发明的精神和范围的情况下，其他人通过应用相关领域的技术人员的知识可以容易地修改和/或适应诸如示例性实施例的各种应用，而无需过度的实验。因此，基于本文呈现的教导和指导，这种改编和修改旨在在示例性实施例的含义和多个等同物内。应当理解，本文的措辞或术语是为了描述而不是限制的目的，从而使得本说明书的术语或措辞由相关领域的技术人员在本文中根据教导来解释。

Claims (20)

1.一种非平面半导体器件，包括：
介电区，形成在衬底上；
多个鳍，从所述介电区突出；
多个端子区，位于所述介电区上；
第一导轨导体，位于所述介电区内并且位于所述衬底上方，所述第一导轨导体的至少部分的顶面与所述多个端子区中的第一端子区物理接触，从而所述第一导轨导体电连接至所述多个端子区中的第一端子区；以及
第二导轨导体，位于所述介电区内并且位于所述衬底上方，所述第二导轨导体的至少部分的顶面与所述多个端子区中的第二端子区物理接触，从而所述第二导轨导体电连接至所述多个端子区中的第二端子区，所述第二端子区选自所述非平面半导体器件的源极区或漏极区。
2.根据权利要求1所述的非平面半导体器件，其中，所述多个端子区包括：
源极区；
栅极区；以及
漏极区。
3.根据权利要求1所述的非平面半导体器件，其中，所述第一导轨导体电连接至所述多个端子区中的第三端子区。
4.根据权利要求1所述的非平面半导体器件，其中，所述第一端子区选自所述非平面半导体器件的源极区、漏极区或栅极区。
5.根据权利要求2所述的非平面半导体器件，还包括：
鳍结构，位于所述介电区内，
其中，所述鳍结构、所述源极区、所述栅极区和漏极区置为形成鳍式场效应晶体管(finFET)。
6.根据权利要求1所述的非平面半导体器件，其中，所述第一导轨导体和所述第二导轨导体配置为与所述鳍结构平行。
7.根据权利要求1所述的非平面半导体器件，其中，所述介电区配置为将所述第一导轨导体与所述多个端子区中的所述第二端子区隔离。
8.根据权利要求7所述的非平面半导体器件，其中，所述介电区包括：
介电材料，其中，所述介电材料的至少部分位于所述第一导轨导体和所述第二端子区之间，以将所述第一导轨导体与所述第二端子区隔离。
9.根据权利要求1所述的非平面半导体器件，其中，所述衬底的特征在于水平长度，并且所述第一导轨导体配置为延伸所述水平长度。
10.一种集成电路，包括：
介电区；以及
第一鳍式场效应晶体管(finFET)，包括位于所述介电区上的第一源极区、第一栅极区和第一漏极区以及从所述介电区处突出的第一鳍结构；
第二鳍式场效应晶体管，包括位于所述介电区上的第二源极区、第二栅极区和第二漏极区以及从所述介电区处突出的第二鳍结构；以及
第一导轨导体，位于所述介电区内，所述第一导轨导体的至少部分的顶面与所述第一栅极区和所述第二栅极区物理接触，从而所述第一导轨导体电连接至所述第一栅极区和所述第二栅极区；以及
第二导轨导体，位于所述介电区内，所述第二导轨导体的至少部分的顶面与所述第一源极区和所述第二源极区物理接触，从而所述第二导轨导体电连接至所述第一源极区和所述第二源极区。
11.根据权利要求10所述的集成电路，还包括：第三导轨导体，位于所述介电区内，所述第三导轨导体电连接至所述第一漏极区和所述第二漏极区。
12.根据权利要求10所述的集成电路，还包括：晶种层，位于所述第一导轨导体下面。
13.根据权利要求10所述的集成电路，其中，所述第一导轨导体和所述第二导轨导体配置为平行于所述第一鳍结构和所述第二鳍结构。
14.根据权利要求10所述的集成电路，其中，所述介电区配置为将所述第一导轨导体与从所述第一源极区、所述第一漏极区、所述第二源极区和所述第二个漏极区中选择的第二端子区隔离。
15.根据权利要求14所述的集成电路，其中，所述介电区包括：
介电材料，所述介电材料的至少部分位于所述第一导轨导体和所述第二端子区之间，以将所述第一导轨导体与所述第二端子区隔离。
16.根据权利要求10所述的集成电路，还包括：
半导体衬底，所述半导体衬底的特征在于水平长度，
其中，所述第一导轨导体和所述第二导轨导体配置为延伸所述水平长度。
17.一种鳍式场效应晶体管(finFET)阵列，包括：
半导体衬底；
介电区，位于所述半导体衬底之上；
多个源极区，位于所述介电区上；
多个栅极区，位于所述介电区上；
多个漏极区，位于所述介电区上；
鳍结构，位于所述半导体衬底上并且横穿所述介电区，所述鳍结构配置为位于所述多个源极区和所述多个漏极区之间且横穿所述多个栅极区；以及
第一导轨导体，位于所述介电区内，其中，设置所述第一导轨导体，使得所述第一导轨导体：
电连接至从所述多个源极区、所述多个栅极区和所述多个漏极区中选择的第一端子区，并且所述第一导轨导体的至少部分的顶面与所述第一端子区物理接触，所述第一导轨导体与所述鳍结构平行并且延伸所述半导体衬底的水平长度，
第二导轨导体，位于所述介电区内，其中，所述第二导轨导体的至少部分的顶面与从所述多个源极区、所述多个漏极区中选择的第二端子区物理接触，并且所述第二导轨导体电连接至所述第二端子区。
18.根据权利要求17所述的鳍式场效应晶体管阵列，其中，所述介电区配置为将所述导轨导体与从所述多个源极区、所述多个栅极区和所述多个漏极区中选择的第三端子区隔离。
19.根据权利要求18所述的鳍式场效应晶体管阵列，其中，所述介电区包括：
介电材料，所述介电材料的至少部分位于所述第一导轨导体和所述第三端子区之间，以将所述第一导轨导体与所述第三端子区隔离。
20.根据权利要求17所述的鳍式场效应晶体管阵列，还包括位于所述第一导轨导体与所述第二导轨导体之间的晶种层。
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