KR20210120399A - 관통 실리콘 비아를 포함하는 집적 회로 반도체 소자 - Google Patents

관통 실리콘 비아를 포함하는 집적 회로 반도체 소자 Download PDF

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Abstract

본 발명의 집적 회로 반도체 소자는 제1 면 및 상기 제1 면에 대향되는 제2 면을 갖는 기판; 상기 제1 면으로부터 트랜치에 매립된 관통 실리콘 비아(TSV) 랜딩부를 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부는 상기 제1 면과 인접한 부분보다 상기 제2 면 방향으로 상기 제1 면과 떨어진 부분의 폭이 넓게 구성되고; 및 상기 제2 면으로부터 형성되고 상기 관통 실리콘 비아 랜딩부의 하면에 정렬(align)된 관통 실리콘 비아홀에 매립되어 상기 관통 실리콘 비아 랜딩부와 콘택되는 관통 실리콘 비아(TSV)를 포함한다.

Description

관통 실리콘 비아를 포함하는 집적 회로 반도체 소자{integrated circuit semiconductor device having through silicon via(TSV)}
본 발명의 기술적 사상은 집적 회로 반도체 소자에 관한 것으로서, 보다 상세하게는 관통 실리콘 비아(TSV)를 갖는 집적 회로 반도체 소자에 관한 것이다.
집적 회로 반도체 소자에서, 기판을 관통하여 배선들(또는 단자들)을 서로 전기적으로 연결하는 관통 실리콘 비아(through silicon via(TSV))가 이용되고 있다. 집적 회로 반도체 소자가 고집적화됨에 따라서 관통 실리콘 비아의 크기(직경 또는 폭)이 작아져서 신뢰성 있게 형성하는 것이 어려워지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 관통 실리콘 비아(through silicon via(TSV))가 신뢰성 있게 형성된 집적 회로 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한집적 회로 반도체 소자는 제1 면 및 상기 제1 면에 대향되는 제2 면을 갖는 기판; 상기 제1 면으로부터 트랜치에 매립된 관통 실리콘 비아(TSV) 랜딩부를 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부는 상기 제1 면과 인접한 부분보다 상기 제2 면 방향으로 상기 제1 면과 떨어진 부분의 폭이 넓게 구성되고; 및 상기 제2 면으로부터 형성되고 상기 관통 실리콘 비아 랜딩부의 하면에 정렬(align)된 관통 실리콘 비아홀에 매립되어 상기 관통 실리콘 비아 랜딩부와 콘택되는 관통 실리콘 비아(TSV)를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자는 제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 기판; 상기 기판의 전면에 형성된 복수개의 액티브 소자들; 상기 액티브 소자들과 연결되고 상기 기판에 형성된 트랜치에 매립된 관통 실리콘 비아(TSV) 랜딩부들을 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부들은 상부 부분보다 하부 부분의 폭이 넓게 구성되고; 및 상기 관통 실리콘 비아 랜딩부들과 연결된 복수개의 관통 실리콘 비아들을 포함하고, 상기 관통 실리콘 비아들은 상기 관통 실리콘 비아 랜딩부들의 하면에 정렬(align)된 관통 실리콘 비아홀들에 매립되되, 상기 관통 실리콘 비아 랜딩부들중 일부는 파워 레일부 또는 접지 레일부에 연결되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자는 제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 기판; 상기 기판의 제1 면에 형성된 복수개의 액티브 소자들을 포함하되, 상기 액티브 소자들은 핀펫 트랜지스터들로 구성되고, 상기 핀펫 트랜지스터들은 상기 기판의 제1 면 상에 제1 방향으로 연장된 핀들, 상기 제1 방향과 수직한 제2 방향으로 연장된 게이트 전극들, 및 상기 제2 방향으로 상기 게이트 전극들의 양측에 위치하는 소스 및 드레인 영역들을 포함하고, 상기 핀펫 트랜지스터들의 상기 소스 및 드레인 영역들과 연결된 복수개의 관통 실리콘 비아(TSV) 랜딩부들을 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부들은 상기 기판에 매립되어 상기 제1 면과 인접한 부분보다 상기 제1 면에서 떨어진 부분의 폭이 넓게 구성되고; 및 상기 관통 실리콘 비아 랜딩부들과 연결된 복수개의 관통 실리콘 비아들을 포함하고, 상기 관통 실리콘 비아들은 상기 제2 면으로부터 상기 관통 실리콘 비아 랜딩부들의 하면에 정렬(align)된 관통 실리콘 비아홀들에 매립되고, 상기 관통 실리콘 비아(TSV) 랜딩부들중 일부는 상기 제1 방향과 동일한 방향으로 배치된 파워 레일부 또는 접지 레일부에 연결되어 있다.
본 발명의 기술적 사상의 집적 회로 반도체 소자는 관통 실리콘 비아(through silicon via(TSV)) 랜딩부를 포함하여 관통 실리콘 비아(TSV)를 신뢰성 있게 형성할 수 있다. 더하여, 본 발명의 집적 회로 반도체 소자는 관통 실리콘 비아(TSV) 랜딩부는 관통 실리콘 비아(TSV)가 랜딩되는 부분의 폭을 관통 실리콘 비아가 랜딩되지 않는 부분의 폭보다 크게 하여 관통 실리콘 비아(TSV)를 용이하게 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 2a 및 도 2b는 도 1의 집적 회로 반도체 소자를 설명하기 위하여 제공된 상세 단면도들이다.
도 3 내지 도 5는 본 발명의 기술적 사상의 집적 회로 반도체 소자의 관통 실리콘 비아 랜딩부를 결정하는 트랜치의 모양을 설명하기 위한 단면도들이다.
도 6a 내지 도 6f는 도 1의 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 요부 단면도들이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
도 8은 도 7의 A-A 라인에 따른 집적 회로 반도체 소자의 요부 단면도이다.
도 9a 및 도 9b는 도 8의 집적 회로 반도체 소자를 설명하기 위하여 제공된 상세 단면도들이다.
도 10a 내지 도 10c는 도 7 내지 도 9에 도시한 집적 회로 반도체 소자의 관통 실리콘 비아 랜딩부의 제조 공정을 상세히 설명하기 위한 단면도들이다.
도 11a 내지 도 11h는 도 7 내지 도 9에 도시한 집적 회로 반도체 소자의 제조 공정을 상세히 설명하기 위한 단면도들이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자를 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자를 설명하기 위한 단면도이다.
도 15는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 16은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 17은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 18은 본 발명의 기술적 사상의 일 실시예들에 따른 SRAM 셀의 등가 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
구체적으로, 집적 회로 반도체 소자(10)는 제1 면(50fs), 및 제1 면(50fs)과 대향되는 제2 면(50bs)을 갖는 기판(50)을 포함할 수 있다. 일부 실시예에서, 기판(50)은 실리콘 기판일 수 있다. 기판(50)은 실리콘층이라 명명될 수 있다. 제1 면(50fs)는 기판(50)의 전면일 수 있다. 제2 면(50bs)는 기판(50)의 후면일 수 있다. 일부 실시예에서, 제1 면(50fs)는 기판(50)의 후면이고, 제2 면(50bs)는 기판(50)의 전면일 수 도 있다.
집적 회로 반도체 소자(10)는 관통 실리콘 비아(through silicon via(TSV)) 랜딩부(56a, 56b) 및 관통 실리콘 비아(through silicon via(TSV). 74a, 74b)를 포함할 수 있다. 관통 실리콘 비아 랜딩부(56a, 56b) 및 관통 실리콘 비아(74a, 74b)는 각각 관통 비아 랜딩부 및 관통 비아라고 명명될 수 있다. 관통 실리콘 비아 랜딩부(56a, 56b)는 기판(50) 내에 매립될 수 있다. 관통 실리콘 비아 랜딩부(56a, 56b)는 제1 면(50fs)으로부터 소정 깊이로 형성된 트랜치(52a, 52b)에 매립될 수 있다.
관통 실리콘 비아 랜딩부(56a, 56b)는 서로 떨어져 위치하는 제1 관통 실리콘 비아 랜딩부(56a) 및 제2 관통 실리콘 비아 랜딩부(56b)를 포함할 수 있다. 일부 실시예에서, 제1 관통 실리콘 비아 랜딩부(56a) 및 제2 관통 실리콘 비아 랜딩부(56b)의 모양은 같거나 다를 수 있다.
관통 실리콘 비아 랜딩부(56a, 56b)는 도전층일 수 있다. 관통 실리콘 비아 랜딩부(56a, 56b)는 금속층, 예컨대 텅스턴, 티타늄 질화층, 코발트층 또는 그 조합층일 수 있다. 관통 실리콘 비아 랜딩부(56a, 56b)는 불순물이 도핑된 실리콘층일 수 있다.
관통 실리콘 비아 랜딩부(56a, 56b)는 제1 면(50fs)과 인접한 부분보다 상기 제2 면(50bs) 방향으로 상기 제1 면(50fs)과 떨어진 부분의 폭이 넓게 구성될 수 있다. 트랜치(52a, 52b)의 내벽에는 트랜치 라이너층(54a, 54b)이 형성되어 있다. 트랜치 라이너층(54a, 54b)은 절연층, 예컨대 산화층이나 질화층일 수 있다.
관통 실리콘 비아(74a, 74b)는 제2 면(50bs)으로부터 관통 실리콘 비아 랜딩부(56a, 56b)의 하면에 정렬(align)된 관통 실리콘 비아홀(70a, 70b)에 매립될 수 있다. 관통 실리콘 비아홀(70a, 70b)은 서로 떨어져 위치하는 제1 관통 실리콘 비아홀(70a) 및 관통 실리콘 비아홀(70b)을 포함할 수 있다. 관통 실리콘 비아홀(70a, 70b)은 관통 실리콘 비아 랜딩부(56a, 56b)의 하면에 정렬(align)하여 형성하기 때문에 관통 실리콘 비아(74a, 74b)는 관통 실리콘 비아홀(70a, 70b)에 용이하게 매립할 수 있다.
더하여, 관통 실리콘 비아 랜딩부(56a, 56b)는 상부 부분보다 하부 부분의 폭을 넓게 구성하여 관통 실리콘 비아홀(70a, 70b)을 용이하게 형성할 수 있다. 이에 따라, 관통 실리콘 비아(74a, 74b)는 상부 부분보다 하부 부분의 폭을 넓게 구성한 관통 실리콘 비아 랜딩부(56a, 56b)에 보다 용이하게 랜딩할 수 있다. 관통 실리콘 비아(74a, 74b)는 관통 실리콘 비아 랜딩부(56a, 56b)의 하면 부분과 콘택(또는 접촉)되어 기계적 및 전기적으로 연결될 수 있다.
일부 실시예에서, 관통 실리콘 비아(74a, 74b)는 제2 면(50bs)로부터 제1 면(50fs) 방향으로 폭이 작게 되어 측면 프로파일이 경사지게 형성될 수 있다. 관통 실리콘 비아(74a, 74b)는 서로 떨어져 위치하는 제1 관통 실리콘 비아(74a) 및 제2 관통 실리콘 비아(74b)를 포함할 수 있다. 제1 관통 실리콘 비아(74a) 및 제2 관통 실리콘 비아(74)는 각각 제1 관통 실리콘 비아홀(70a) 및 제2 관통 실리콘 비아홀(70b)에 매립될 수 있다. 제1 관통 실리콘 비아(74a) 및 제2 관통 실리콘 비아(74)은 각각 제1 관통 실리콘 비아 랜딩부(56a) 및 제2 관통 실리콘 비아 랜딩부(56b)와 접촉되어 기계적 및 전기적으로 연결될 수 있다.
관통 실리콘 비아(74a, 74b)는 금속층, 예컨대 구리층, 텅스턴, 티타늄 질화층, 코발트층 또는 그 조합층으로 형성할 수 있다. 관통 실리콘 비아홀(70a, 70b)의 내측벽에는 비아홀 라이너층(72a, 72b)이 형성되어 있다. 비아홀 라이너층(72a, 72b)은 절연층, 예컨대 산화층이나 질화층일 수 있다.
일부 실시예에서, 제1 면(50fs) 상의 관통 실리콘 비아 랜딩부(56a, 56b) 상에는 상부 콘택 패드(78a, 78b)가 형성될 수 있다. 일부 실시예에서, 제2 면(50bs) 상의 관통 실리콘 비아(74a, 74b) 상에는 하부 콘택 패드(76a, 76b)가 형성될 수 있다.
집적 회로 반도체 소자(10)는 관통 실리콘 비아 랜딩부(56a, 56b)를 포함하여 관통 실리콘 비아(74a, 74b)를 신뢰성 있게 형성할 수 있다. 더하여, 집적 회로 반도체 소자(10)는 관통 실리콘 비아 랜딩부(56a, 56b)는 관통 실리콘 비아(74a, 74b)가 랜딩되는 부분의 폭을 관통 실리콘 비아(74a, 74b)가 랜딩되지 않는 부분의 폭보다 크게 하여 관통 실리콘 비아((74a, 74b))를 용이하게 형성할 수 있다.
일부 실시예에서, 관통 실리콘 비아 랜딩부(56a, 56b) 및 관통 실리콘 비아(74a, 74b) 등의 구성 요소들은 FEOL(front end of line) 또는 MEOL(middle end of line) 제조 단계(20)에서 형성할 수 있다. 제1 면(50fs) 상에서 상부 콘택 패드(78a, 78b) 상부의 구성 요소들은 BEOL(back end of line) 제조 단계(24)에서 형성할 수 있다. 제2 면(50bs) 상에서 하부 콘택 패드(76a, 76b) 상부의 구성 요소들은 BEOL(back end of line) 제조 단계(22)에서 형성할 수 있다.
집적 회로 반도체 소자(10)는 반도체 소자, 반도체 칩, 또는 반도체 다이 등으로 명명될 수 있다. 도 1에서는 집적 회로 반도체 소자(10)를 하나만 도시하였지만, 집적 회로 반도체 소자(10) 상에 상부 콘택 패드(78a, 78b)나 하부 콘택 패드(76a, 76b)를 이용하여 다른 집적 회로 반도체 소자를 적층하면 반도체 적층 패키지가 될 수 있다. 이에 따라, 본 발명의 기술적 사상의 반도체 적층 패키지에 이용될 수 있다.
도 2a 및 도 2b는 도 1의 집적 회로 반도체 소자를 설명하기 위하여 제공된 상세 단면도들이다.
구체적으로, 집적 회로 반도체 소자(10)의 관통 실리콘 비아 랜딩부(도 1의 56a, 56b)는 제1 면(50fs)으로부터 제1 깊이(D1)로 형성된 트랜치(52a, 52b)에 매립될 수 있다. 트랜치(52a, 52b)는 제1 면(50fs)으로부터 제1 서브 깊이(D1a)로 형성된 상부 트랜치(52a1, 52b1) 및 상부 트랜치(52a1, 52b1)로부터 제2 서브 깊이(D1b)로 형성된 하부 트랜치(52a2, 52b2)를 포함할 수 있다.
도 2a에 도시한 바와 같이 상부 트랜치(52a1, 52b1)는 상부 폭(W1a, W2a)를 가질 수 있다. 하부 트랜치(52a2, 52b2)는 하부 폭(W1b, W2b)를 가질 수 있다. 하부 폭(W1b, W2b)은 상부 폭(W1a, W2a)보다 클 수 있다. 상부 트랜치(52a1, 52b1)나 형성된 하부 트랜치(52a2, 52b2)의 모양은 후에 보다 더 자세하게 설명한다.
상부 트랜치(52a1, 52b1)나 하부 트랜치(52a2, 52b2)의 내측벽에는 트랜치 라이너층(54a, 54b)이 형성되어 있다. 관통 실리콘 비아 랜딩부(56a1, 56a2, 56b1, 및 56b)는 상부 트랜치(52a1, 52b1) 및 하부 트랜치(52a2, 52b2) 내부의 트랜치 라이너층(54a, 54b) 상에 매립되어 있다.
관통 실리콘 비아 랜딩부(56a1, 56a2, 56b1, 및 56b2)는 상부 트랜치(52a1, 52b1)에 매립된 상부 관통 실리콘 비아 랜딩부(56a1, 56b1) 및 상부 트랜치(52a1, 52b1)와 연통된 하부 트랜치(52a2, 52b2)에 매립된 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)을 포함할 수 있다.
하부 관통 실리콘 비아 랜딩부(56a2, 56b2)의 단면 모양은 하부 트랜치(52a2, 52b2)의 단면 모양에 의해 결정될 수 있다. 하부 관통 실리콘 비아 랜딩부(56a2)의 단면 모양은 반원형일 있다. 하부 관통 실리콘 비아 랜딩부(56ab)의 단면 모양은 다각형, 예컨대 육각형일 수 있다.
도 2b에 도시한 바와 같이, 트랜치 라이너층(54a, 54b)의 두께로 인해 상부 관통 실리콘 비아 랜딩부(56a1, 56b1)는 상부 트랜치의 상부 폭(W1a, W2a)보다 작은 상부 폭(W1a', W2a')를 가질 수 있다. 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)는 하부 트랜치의 하부 폭(W1b, W2b)보다 작은 하부 폭(W1b', W2b')를 가질 수 있다. 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)의 하부 폭(W1b', W2b')은 상부 관통 실리콘 비아 랜딩부(56a1, 56b1)의 상부 폭(W1a', W2a')보다 클 수 있다. 상부 폭(W1a', W2a')은 하부 폭(W1b', W2b')에 대한 상대 개념일 수 있다. 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)의 적어도 일부분의 폭, 예컨대 하부 폭 하부 폭(W1b', W2b')은 상부 관통 실리콘 비아 랜딩부(56a1, 56b1)의 일부분의 폭, 예컨대 상부 폭(W1a', W2a')보다 클 수 있다.
집적 회로 반도체 소자(10)의 관통 실리콘 비아(74a, 74b)는 제2 면(50bs)으로부터 제2 깊이(D2)의 관통 실리콘 비아홀(70a, 70b)에 매립될 수 있다. 제2 깊이(D2)는 앞서 제1 깊이(D1)보다 클 수 있다. 일부 실시예에서, 도 2a 에 도시한 바와 같이 관통 실리콘 비아홀(70a, 70b)의 제2 면(50bs)에 인접한 부분의 폭(W3a, W4a)은 제2 면(50bs)에서 멀고 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)와 인접한 부분의 폭(W3b, W4b)보다 넓을 수 있다.
관통 실리콘 비아홀(70a, 70b)의 내측벽에는 비아홀 라이너층(72a, 72b)이 형성되어 있다. 관통 실리콘 비아(74a, 74b)는 관통 실리콘 비아홀(70a, 70b) 내부의 비아홀 라이너층(72a, 72b) 상에 매립되어 있다. 도 2b에 도시한 바와 같이, 비아홀 라이너층(72a, 72b)의 두께로 인해, 관통 실리콘 비아(74a, 74b)은 관통 실리콘 비아홀(70a, 70b)의 폭(W3a, W4a)보다 작은 폭(W3a', W4a')를 가질 수 있다.
관통 실리콘 비아(74a, 74b)는 제2 면(50bs)에서 멀고 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)와 인접한 부분은 폭(W3b', W4b')를 가질 수 있다. 관통 실리콘 비아(74a, 74b)는 제2 면(50bs)에 인접한 부분은 폭(W3a', W4a')보다 작을 수 있다. 관통 실리콘 비아(74a, 74b)는 제2 면(50bs)로부터 제1 면(50fs) 방향으로 폭이 점차로 작게 형성될 수 있다.
도 3 내지 도 5는 본 발명의 기술적 사상의 집적 회로 반도체 소자의 관통 실리콘 비아 랜딩부를 결정하는 트랜치의 모양을 설명하기 위한 단면도들이다.
구체적으로, 앞서 설명한 바와 같이 관통 실리콘 비아 랜딩부(도 1의 56a 및 56b)는 트랜치(도 1의 52a 및 52b)에 매립되어 형성될 수 있다. 트랜치(도 1의 52a 및 52b)의 단면 모양에 따라 관통 실리콘 비아 랜딩부(도 1의 56a 및 56b)의 단면 모양이 결정될 수 있다. 도 3 내지 도 5에서는 트랜치(도 1의 52a 및 도 52b)에 적용될 수 있다는 다양한 실시예들을 설명한다.
도 3 내지 도 7에 도시한 트랜치(EH1 내지 EH7)는 마스크층(80)을 이용하여 기판(50)을 식각, 예컨대 건식 식각 및/또는 습식 식각하여 형성될 수 있다. 트랜치(EH1 내지 EH7)는 마스크층(80)을 이용하여 기판(50)을 등방성 식각 및/또는 이방성 식각하여 형성될 수 있다. 일부 실시예에서, 트랜치(EH1 내지 EH7)는 마스크층(80)을 이용하여 기판(50)을 수회, 예컨대 1차 및 2차 식각하여 형성될 수 있다.
일부 실시예에서, 트랜치(EH1 내지 EH7)는 기판(50)을 1차 식각하여 형성된 상부 트랜치(EP1a 내지 EP7a)와 상부 트랜치(EP1a 내지 EP7a)와 연통하여 기판(50)을 2차 식각하여 형성된 하부 트랜치(EP1b 내지 EP7b)를 포함할 수 있다. 트랜치(EH1 내지 EH7)의 단면 모양(또는 형태)는 기판(50)의 결정 방향, 마스크층(80)의 모양 및 식각 경사도 등에 의해 결정될 수 있다.
일부 실시예에서, 트랜치(EH1 내지 EH7)의 단면 모양은 반원형, 원형 및 다각형일 수 있다. 도 3의 (a)에 도시한 트랜치(EH1)는 도 1의 트랜치(52a)에 해당할 수 있다. 도 4의 (b)에 도시한 트랜치(EH4)는 도 1의 트랜치(52b)에 해당할 수 있다.
상부 트랜치(EP1a 내지 EP7a)는 상부 폭(W1a 내지W2a, 및 W5a 내지 W9a)을 가질 수 있다. 하부 트랜치(EP1b 내지 EP7b)는 하부 폭(W1b 내지W2b, 및 W5b 내지 W9b)을 가질 수 있다. 하부 트랜치(EP1b 내지 EP7b)의 하부 폭(W1b 내지W2b, 및 W5b 내지 W9b)은 상부 트랜치(EP1a 내지 EP7a)의 상부 폭(W1a 내지W2a, 및 W5a 내지 W9a)보다 클 수 있다.
하부 트랜치(EP1b 내지 EP7b)의 적어도 일부분의 폭, 예컨대 하부 폭(W1b 내지W2b, 및 W5b 내지 W9b)은 상부 트랜치(EP1a 내지 EP7a)의 일부분의 폭, 예컨대 상부 폭(W1a 내지W2a, 및 W5a 내지 W9a)보다 클 수 있다.
도 6a 내지 도 6f는 도 1의 집적 회로 반도체 소자를 제조하는 방법을 설명하기 위한 요부 단면도들이다.
도 6a를 참조하면, 트랜치(52a, 52b)를 형성하는 단계를 나타낸다. 제1 면(50fs) 및 이에 대향되는 제2 면(50bs)을 갖는 기판(50)을 준비한다. 기판(50)의 제1 면(50fs)로부터 일정 깊이로 식각하여 트랜치(52a, 52b)를 형성한다. 트랜치(52a, 52b)는 사진식각공정을 이용하여 형성할 수 있다. 트랜치(52a, 52b)는 마스크층을 식각 마스크로 기판(50)을 식각하여 형성할 수 있다.
트랜치(52a, 52b)는 서로 떨어져 복수개 형성할 수 있다. 트랜치(52a, 52b)는 각각 단면 모양이 다를 수 있다. 트랜치(52a, 52b)의 하부 폭(W1b, W2b)은 상부 폭(W1a, W2a)보다 클 수 있다. 트랜치(52a, 52b)의 단면 모양에 따라 후술하는 관통 실리콘 비아 랜딩부(도 1의 56a 및 56b)의 단면 모양이 결정될 수 있다. 트랜치(52a, 52b)의 내측벽 및 바닥에 트랜치 라이너층(54a, 54b)를 형성한다. 트랜치 라이너층(54a, 54b)은 절연층, 예컨대 산화층이나 질화층으로 형성할 수 있다.
도 6b를 참조하면, 관통 실리콘 비아 랜딩부(56a, 56b)를 형성하는 단계를 나타낸다. 트랜치 라이너층(54a, 54b)이 형성된 트랜치(52a, 52b)의 내부에 도전 물질을 채워 관통 실리콘 비아 랜딩부(56a, 56b)를 형성한다. 관통 실리콘 비아 랜딩부(56a, 56b)는 하부 폭(W1b', W2b')이 상부 폭(W1a', W2a')보다 클 수 있다.
도 6c를 참조하면, 관통 실리콘 비아홀(70a, 70b)를 형성하는 단계를 나타낸다. 기판(50)을 뒤집어 사진식각공정을 이용하여 마스크층(80)을 형성한다. 기판(50)의 전면(50fs) 상에는 필요에 따라서 보조 기판(또는 캐리어 기판, 미도시)이 부착될 수 있다. 마스크층(80)을 식각 마스크로 기판(50)을 식각하여 관통 실리콘 비아홀(70a, 70b)을 형성한다.
관통 실리콘 비아홀(70a, 70b)은 하면의 폭이 상면보다 넓은 관통 실리콘 비아 랜딩부(56a, 56b) 상에 얼라인되어 형성될 수 있다. 이에 따라, 관통 실리콘 비아홀(70a, 70b)은 신뢰성있게 형성할 수 있다. 관통 실리콘 비아홀(70a, 70b)의 제2 면(50bs)에 인접한 부분의 폭(W3a, W4a)이 제2 면(50bs)에서 멀고 하부 관통 실리콘 비아 랜딩부(56a, 56b)와 인접한 부분의 폭(W3b, W4b)보다 넓을 수 있다.
도 6d를 참조하면, 비아홀 라이너층(72a, 72b)을 형성하는 단계를 나타낸다. 마스크층(80)을 제거한 후, 관통 실리콘 비아홀(70a, 70b)의 내측벽 및 바닥, 및 기판(50) 상에 비아홀 라이너층(72a, 72b)을 형성한다. 비아홀 라이너층(72a, 72b)은 절연층, 예컨대 산화층이나 질화층으로 형성할 수 있다.
도 6e를 참조하면, 관통 실리콘 비아 랜딩부(56a, 56b) 상의 비아홀 라이너층(72a, 72b) 및 트랜치 라이너층(54a, 54b)을 제거하는 단계를 나타낸다. 관통 실리콘 비아홀(70a, 70b)의 내부에서 관통 실리콘 비아 랜딩부(56a, 56b) 상의 트랜치 라이너층(54a, 54b) 및 비아홀 라이너층(72a, 72b)을 제거한다.
이렇게 되면, 관통 실리콘 비아홀(70a, 70b)의 내부에서 관통 실리콘 비아 랜딩부(56a, 56b)의 하면이 노출될 수 있다. 즉, 관통 실리콘 비아 랜딩부(56a, 56b)는 제2 면(50bs) 방향의 하면이 노출될 수 있다.
도 6f를 참조하면, 관통 실리콘 비아(74a, 74b)를 형성하는 단계를 나타낸다. 비아홀 라이너층(72a, 72b)이 형성된 관통 실리콘 비아홀(70a, 70b)의 내부에 도전 물질층을 채워 관통 실리콘 비아(74a, 74b)를 형성한다. 관통 실리콘 비아(74a, 74b)를 형성한 후, 기판(50) 상의 비아홀 라이너층(72a, 72b)은 제거될 수 있다.
관통 실리콘 비아(74a, 74b)는 하부 폭이 넓은 관통 실리콘 비아 랜딩부(56a, 56b) 상에 신뢰성 있게 형성될 수 있다. 관통 실리콘 비아(74a, 74b)에서, 제2 면(50bs)에서 멀고 하부 관통 실리콘 비아 랜딩부(56a2, 56b2)와 인접한 부분의 폭(W3b', W4b')은 제2 면(50bs)에서 가까운 부분의 폭(W3a', W4a')보다 작을 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 레이아웃도이다.
구체적으로, 도 7의 집적 회로 반도체 소자(100)는 액티브 소자들의 일예로써 핀펫(finFET) 트랜지스터들(또는 핀형 트랜지스터들)를 포함하는 레이아웃도일 수 있다. 집적 회로 반도체 소자(100)는 액티브 소자로써 P형 모스 트랜지스터(PMOS 트랜지스터) 및 N형 모스트랜지스터(NMOS 트랜지스터)를 포함하는 CMOS(씨모스) 트랜지스터의 레이아웃도일 수 있다. 본 발명의 기술적 사상은 도 7의 레이아웃도에 한정되지 않는다.
집적 회로 반도체 소자(100)는 제2 방향(Y 방향)으로 PMOS 트랜지스터 및 NMOS 트랜지스터가 반복적으로 배치될 수 있다. 모스 트랜지스터들은 제1 방향(X 방향)으로 연장되는 복수개의 핀들(136a, 136b)을 포함할 수 있다. 핀들(136a, 136b)은 P형 핀들 및 N형 핀들(136b)을 포함할 수 있다. 제1 방향과 수직인 제2 방향(Y 방향)으로 핀들(136a, 136b)을 가로질러 게이트 라인들(114), 예컨대 4개의 게이트 라인들이 배치될 수 있다.
제1 방향으로 게이트 라인들(114)의 양측에는 복수개의 소스 및 드레인 영역들(138a, 138b)이 배치될 수 있다. 소스 및 드레인 영역들(138a, 138b)은 P형 소스 및 드레인 영역들(138a) 및 N형 소스 및 드레인 영역들(138b)을 포함할 수 있다.
소스 및 드레인 영역들(138a, 138)중 일부는 국부 배선(140a, 140b)을 통하여 제1 방향으로 연장된 파워 레일부(156b) 또는 접지 레일부(156a)에 연결될 수 있다. 예컨대, P형 소스 및 드레인 영역들(138a)중 일부는 국부 배선(140b)을 통하여 제1 방향으로 연장된 파워 레일부(156b)에 연결될 수 있다. N형 소스 및 드레인 영역들(138b)중 일부는 국부 배선(140a)을 통하여 제1 방향으로 연장된 접지 레일부(156a)에 연결될 수 있다. 소스 및 드레인 영역들(116)중 일부는 국부 배선(141) 및 콘택 배선(117)을 통하여 배선층(미도시)과 연결될 수 있다.
도 8은 도 7의 A-A 라인에 따른 집적 회로 반도체 소자의 요부 단면도이다.
구체적으로, 집적 회로 반도체 소자(100)는 도 1의 집적 회로 반도체 소자(10)과 비교할 때 기판(150)에 액티브 소자들, 예컨대 핀펫 트랜지스터들이 형성된 것을 제외하고는 거의 동일할 수 있다.
도 7의 집적 회로 반도체 소자(100)는 액티브 소자들을 주안점으로 설명하며, 도 1과 중복되는 설명은 간단히 설명하거나 생략한다. 아울러서, 도 7의 집적 회로 반도체 소자(100)에서, 관통 실리콘 비아 랜딩부(156a, 156b) 및 관통 실리콘 비아(174a, 174b)는 액티브 소자들과의 관계를 제외하고는 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(100)는 제1 면(150fs), 및 제1 면(150fs)과 대향되는 제2 면(150bs)을 갖는 기판(150)을 포함할 수 있다. 기판(150)은 도 1의 기판(50)에 해당할 수 있다. 제1 면(150fs)는 기판(150)의 전면일 수 있다. 제2 면(150bs)는 기판(150)의 후면일 수 있다.
집적 회로 반도체 소자(100)는 관통 실리콘 비아 랜딩부(156a, 156b) 및 관통 실리콘 비아(174a, 174b)를 포함할 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)는 기판(150) 내에 매립될 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)는 도 7의 파워 레일부(156b) 또는 접지 레일부(156a)에 연결될 수 있다.
관통 실리콘 비아 랜딩부(156a, 156b)는 도 1의 관통 실리콘 비아 랜딩부(56a, 56b)에 해당할 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)는 제1 면(150fs)과 인접한 부분보다 제2 면(150bs) 방향으로 제1 면(150fs)과 떨어진 부분의 폭이 넓게 구성될 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)를 둘러싸게 트랜치 라이너층(154a, 154b)이 형성될 수 있다. 트랜치 라이너층(154a, 154b)은 도 1의 트랜치 라이너층(54a, 54b)에 해당할 수 있다.
관통 실리콘 비아(174a, 174b)는 제2 면(150bs)으로부터 관통 실리콘 비아 랜딩부(156a, 156b)의 하면에 정렬(align)된 관통 실리콘 비아홀(170a, 170b)에 매립될 수 있다. 관통 실리콘 비아홀(170a, 170b)의 내측벽에 비아홀 라이너층(172a, 172b)가 형성될 수 있다. 관통 실리콘 비아홀(170a, 170b)은 도 1의 관통 실리콘 비아홀(70a, 70b)에 해당할 수 있다. 비아홀 라이너층(172a, 172b)은 도 1의 비아홀 라이너층(72a, 72b)에 해당할 수 있다. 관통 실리콘 비아(174a, 174b)는 도 1의 관통 실리콘 비아(74a, 74b)에 해당할 수 있다.
관통 실리콘 비아 랜딩부(156a, 156b)는 상부 부분보다 하부 부분의 폭을 넓게 구성하여 관통 실리콘 비아홀(170a, 170b)을 용이하게 형성할 수 있고, 이에 따라, 관통 실리콘 비아 랜딩부(156a, 156b)도 용이하게 형성할 수 있다.
집적 회로 반도체 소자(100)은 기판(150) 상에 액티브 소자들을 형성하기 위하여 복수의 웰 영역들(132a, 132b, 134a, 134b)이 마련될 수 있다. 웰 영역들(132a, 132b, 134a, 134b)은 기판(150)과 동일 몸체일 수 있다. 일부 실시예에서, 웰 영역(132a, 134a)는 P웰 영역일 수 있고, 웰 영역(132b, 134b)는 N웰 영역일 수 있다.
웰 영역들(132a, 132b, 134a, 134b)은 제1 웰 영역들(132a, 132b)와 제2 웰 영역들(134a, 134b)로 구분될 수 있다. 제1 웰 영역들(132a, 132b)와 제2 웰 영역들(134a, 134b)은 절연층(142)에 의해 분리될 수 있다.
웰 영역들(132a, 132b, 134a, 134b) 상에 서로 이격된 복수의 핀들(136)이 형성될 수 있다. 핀들(136a, 136b)은 도 7의 제2 방향(Y 방향)으로 이격되어 형성될 수 있다. 핀들(136a, 136b)은 P형 핀들(136a) 및 N형 핀들(136b)을 포함할 수 있다. 핀들(136a, 136b) 상에 소스 및 드레인 영역들(138a, 138b)가 형성될 수 있다. P형 핀들(136a) 상에는 P형 소스 및 드레인 영역들(138a)이 형성될 수 있다. N형 핀들(136b) 상에는 N형 소스 및 드레인 영역들(138b)이 형성될 수 있다.
제1 웰 영역들(132a, 132b) 사이, 및 P형 핀들(136a) 및 N형 핀들(136b) 사이에는 관통 실리콘 비아 랜딩부(156a)가 형성될 수 있다. 제2 웰 영역들(134a, 134b) 사이, 및 P형 핀들(136a) 및 N형 핀들(136b) 사이에는 관통 실리콘 비아 랜딩부(156b)가 형성될 수 있다.
관통 실리콘 비아 랜딩부(156a)는 제1 콘택 플러그(137a), 및 제1 콘택 플러그(137a)와 연결된 제1 국부 배선(140a)을 통하여 연결될 수 있다. 관통 실리콘 비아 랜딩부(156b)는 제2 콘택 플러그(137b), 및 제2 콘택 플러그(137b)와 연결된 제2 국부 배선(140b)을 통하여 연결될 수 있다. 콘택 플러그(137a, 137b), 및 국부 배선(140a, 140b)은 절연층(142)에 의해 절연될 수 있다.
일부 실시예에서, 관통 실리콘 비아 랜딩부(156a, 156b) 및 관통 실리콘 비아(174a, 174b), 액티브 소자들 등의 구성 요소들은 FEOL(front end of line) 제조 단계(122)에서 형성할 수 있다. 일부 실시예에서, 콘택 플러그 및 국부 배선들의 등의 구성 요소들은 MEOL(middle end of line) 제조 단계(124)에서 형성할 수 있다.
제1 면(150fs) 상에서 콘택 플러그(137a, 137b) 및 국부 배선(140a, 140b) 상부의 구성 요소들은 BEOL(back end of line) 제조 단계(126)에서 형성할 수 있다. 제2 면(150bs) 상에서 관통 실리콘 비아(174a, 174b) 상부의 구성 요소들은 BEOL(back end of line) 제조 단계(128)에서 형성할 수 있다.
도 9a 및 도 9b는 도 8의 집적 회로 반도체 소자를 설명하기 위하여 제공된 상세 단면도들이다.
구체적으로, 집적 회로 반도체 소자(100)는 기판(150) 상에 복수개의 액티브 소자들이 형성되어 있다. 액티브 소자들은 핀펫 트랜지스터일 수 있다. 액티브 소자들은 웰 영역들(도 8의 132a, 132b, 134a, 134b), 복수개의 핀들(136a 내지 136d, 136으로 통칭), 소스 및 드레인 영역(138a, 138b, 138로 통칭)을 포함할 수 있다. 제1 웰 영역들(도 8의 132a, 132b) 및 제2 웰 영역들(도 8의 134a, 134b) 사이에는 참조번호 133으로 표시한 바와 같이 절연층(142)이 형성되어 분리되어 있다.
집적 회로 반도체 소자(100)는 관통 실리콘 비아 랜딩부(156a, 156b)를 포함할 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)는 기판(150)의 제1 면(도 8의 150fs)으로부터 일정 깊이로 형성된 트랜치(152a, 152b)에 매립될 수 있다. 도 9a에 도시한 바와 같이 트랜치(152a, 152b)는 상부 폭(W11a, W12a)를 가질 수 있다. 트랜치(152a, 152b)는 하부 폭(W11b, W12b)를 가질 수 있다. 하부 폭(W11b, W12b)은 상부 폭(W11a, W12a)보다 클 수 있다.
도 9b에 도시한 바와 같이, 트랜치 라이너층(도 8의 154a, 154b)의 두께로 인해 관통 실리콘 비아 랜딩부(156a, 156b)는 트랜치(152a, 152b)는 상부 폭(W11a, W12a)보다 작은 상부 폭(W11a', W12a')를 가질 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)는 트랜치의 하부 폭(W11b, W12b)보다 작은 하부 폭(W11b', W12b')를 가질 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)의 하부 폭(W11b', W12b')은 상부 관통 실리콘 비아 랜딩부(156a, 156b)의 상부 폭(W11a', W12a')보다 클 수 있다. 상부 폭(W11a', W12a')은 하부 폭(W11b', W12b')에 대한 상대 개념일 수 있다.
집적 회로 반도체 소자(101)의 관통 실리콘 비아(174a, 174b)는 제2 면(150bs)으로부터 깊이(D11)의 관통 실리콘 비아홀(170a, 170b)에 매립될 수 있다. 일부 실시예에서, 도 9a 에 도시한 바와 같이 관통 실리콘 비아홀(70a, 70b)의 제2 면(150bs)에 인접한 부분의 폭(W13a, W14a)은 제2 면(150bs)에서 멀고 관통 실리콘 비아 랜딩부(156a, 156b)와 인접한 부분의 폭(W13b, W14b)보다 넓을 수 있다.
관통 실리콘 비아홀(170a, 170b)의 내측벽에는 비아홀 라이너층(172a, 172b)이 형성되어 있다. 관통 실리콘 비아(174a, 174b)는 관통 실리콘 비아홀(170a, 170b) 내부의 비아홀 라이너층(172a, 172b) 상에 매립되어 있다. 도 9b에 도시한 바와 같이, 비아홀 라이너층(172a, 172b)의 두께로 인해, 관통 실리콘 비아(174a, 174b)은 관통 실리콘 비아홀(170a, 170b)의 폭(W13a, W14a)보다 작은 폭(W13a', W14a')를 가질 수 있다.
관통 실리콘 비아(174a, 174b)는 제2 면(150bs)에서 멀고 관통 실리콘 비아 랜딩부(156a, 156b)와 인접한 부분은 폭(W13b', W14b')를 가질 수 있다. 관통 실리콘 비아(174a, 174b)는 제2 면(150bs)에 인접한 부분은 폭(W13a', W14a')보다 작을 수 있다. 관통 실리콘 비아(174a, 174b)는 제2 면(50bs)로부터 제1 면(50fs) 방향으로 폭이 점차로 작게 형성될 수 있다.
도 10a 내지 도 10c는 도 7 내지 도 9에 도시한 집적 회로 반도체 소자의 관통 실리콘 비아 랜딩부의 제조 공정을 상세히 설명하기 위한 단면도들이다.
도 10a를 참조하면, 도 10a는 기판(150)에 상부 트랜치(152a-1, 152b-1)를 형성하는 단계를 나타낸다. 기판(150) 상에 액티브 소자들의 구성 요소인 복수개의 핀들(136)을 형성한다. 핀들(136)은 기판(150) 상에 사진식각공정으로 마스크층(미도시)을 형성한 후, 마스크층을 식각 마스크로 기판(150)을 식각하여 형성할 수 있다. 이어서, 복수개의 핀들(136) 사이에 절연층(142)을 형성한다. 계속하여, 사진식각공정을 이용하여 절연층(142) 및 기판(150)을 선택적으로 식각하여 기판에 상부 트랜치(152a-1, 152b-1)을 형성한다. 상부 트랜치(152a-1, 152b-1)는 식각 공정, 예컨대 이방성 식각 공정을 통하여 형성할 수 있다.
도 10b를 참조하면, 상부 트랜치(152a-1, 152b-1)와 연통하여 기판(150)을 더 식각하여 하부 트랜치(152a-2, 152b-2)를 형성한다. 하부 트랜치(152a-2, 152b-2)는 기판(150)을 등방성 식각 및/또는 이방성 식각하여 형성될 수 있다. 하부 트랜치(152a-2, 152b-2)의 단면 모양(또는 형태)는 기판(150)의 결정 방향이나 식각 경사도 등에 의해 결정될 수 있다. 상부 트랜치(152a-1, 152b-1) 및 하부 트랜치(152a-2, 152b-2)를 통칭하여 트랜치(152a, 152b)라 명명될 수 있다.
도 10c를 참조하면, 트랜치(152a, 152b) 내에 트랜치 라이너층(154a, 154b)를 형성한 후, 트랜치(152a, 152b) 내의 트랜치 라이너층(154a, 154b) 상에 관통 실리콘 비아 랜딩부(156a, 156b)를 형성할 수 있다. 관통 실리콘 비아 랜딩부(156a, 156b)는 트랜치(152a, 152b)의 내부를 도전층이나 금속층을 매립한 후, 일정 두께를 갖도록 리세스하여 형성할 수 있다. 핀들(136) 및 절연층(142) 상에 형성된 트랜치 라이너층(154a, 154b)은 후속 공정에 의해 제거될 수 있다.
도 11a 내지 도 11h는 도 7 내지 도 9에 도시한 집적 회로 반도체 소자의 제조 공정을 상세히 설명하기 위한 단면도들이다.
도 11a를 참조하면, 도 11a는 기판(150) 상에 액티브 소자들 및 관통 실리콘 비아 랜딩부(156a, 156b)을 형성하는 단계를 나타낸다. 액티브 소자들은 핀펫 트랜지스터일 수 있다. 액티브 소자들은 웰 영역들(132a, 132b, 134a, 134b), 복수개의 핀들(136), 소스 및 드레인 영역(138을 포함할 수 있다. 제1 웰 영역들(132a, 132b) 및 제2 웰 영역들(134a, 134b) 사이에는 절연층(142)이 형성되어 분리되어 있다.
제1 웰 영역들(132a, 132b) 사이 및 제1 웰 영역들(132a, 132b) 사이의 트랜치(152a, 152b) 내에는 각각 트랜치 라이너층(154a, 154b) 및 관통 실리콘 비아 랜딩부(156a, 156b)를 형성한다. 트랜치 라이너층(154a, 154b) 및 관통 실리콘 비아 랜딩부(156a, 156b)의 형성은 앞서 설명하였으므로 생략한다.
계속하여, 트랜치(152a, 152b) 내의 관통 실리콘 비아 랜딩부(156a, 156b) 상에 플러그층(137)을 형성한다. 플러그층(137)은 도전층, 예컨대 금속층으로 형성할 수 있다. 플러그층(137)은 구리층이나 텅스텐층으로 형성할 수 있다.
도 11b를 참조하면, 도 11b는 콘택 플러그(137a, 137b) 및 국부 배선(140a, 140b)를 형성하는 단계를 나타낸다. 플러그층(137)을 리세스하여 관통 실리콘 비아 랜딩부(156a, 156b) 상에 콘택 플러그(137a, 137b)를 형성한다.
이어서, 절연층(142) 내에 콘택 플러그(137a, 137b)와 전기적으로 연결되는 국부 배선(140a, 140b)을 형성한다. 국부 배선(140a, 140b)은 금속층을 이용하여 형성할 수 있다. 본 실시예에서는, 콘택 플러그(137a, 137b) 및 국부 배선(140a, 140b)을 별개의 공정으로 설명하였으나, 한번의 공정으로 형성할 수도 있다.
도 11c를 참조하면, 도 11c는 국부 배선(140a, 140b) 및 절연층(142) 상에 상부 다층 배선층(UWL)을 형성하는 단계를 나타낸다. 상부 다층 배선층(UWL)은 배선간 절연층(143), 콘택 플러그(144a, 144b, 147), 및 배선층(146, 148)을 포함한다.
도 11d 및 도 11e를 참조하면, 도 11d 및 도 11e는 관통 실리콘 비아홀(170a, 170b)를 형성하는 단계를 나타낸다. 도 11d에 도시한 바와 같이 기판(50)을 뒤집어 기판의 후면에 접착 절연층(149)를 이용하여 보조 기판(180)을 부착한다. 접착 절연층(149)은 산화층일 수있다. 계속하여, 기판(150)의 후면에 사진식각공정을 이용하여 마스크층(151a, 151b)을 형성한다.
도 11e에 도시한 바와 같이 마스크층(151a, 151b)을 식각 마스크로 기판(150)을 식각하여 관통 실리콘 비아홀(170a, 170b)을 형성한다. 관통 실리콘 비아홀(170a, 170b)의 형성시에 일부의 마스크층(151b)은 제거될 수 있다.
관통 실리콘 비아홀(170a, 170b)은 하면의 폭이 상면보다 넓은 관통 실리콘 비아 랜딩부(156a, 156b) 상에 얼라인되어 형성될 수 있다. 이에 따라, 관통 실리콘 비아홀(170a, 170b)은 신뢰성있게 형성할 수 있다.
도 11f를 참조하면, 도 11f는 비아홀 라이너층(172a, 172b)을 형성하는 단계를 나타낸다. 마스크층(151a)을 제거한 후, 관통 실리콘 비아홀(170a, 170b)의 내측벽 및 바닥, 및 기판(150) 상에 비아홀 라이너 물질층(172)을 형성한다. 비아홀 라이너 물질층(172)은 절연층, 예컨대 산화층이나 질화층으로 형성할 수 있다.
도 11g를 참조하면, 도 11g는 관통 실리콘 비아(174a, 147b)를 형성하는 단계를 나타낸다. 먼저, 기판(150)의 후면 상에 형성된 비아홀 라이너 물질층(172), 관통 실리콘 비아홀(170a, 170b)의 내부의 비아홀 라이너 물질층(172), 및 관통 실리콘 비아 랜딩부(156a, 156b) 상의 트랜치 라이너층(154a, 154b)를 제거한다.
이렇게 되면, 관통 실리콘 비아홀(170a, 170b)의 내측벽에는 비아홀 라이너층(172a, 172b)이 형성되고, 관통 실리콘 비아홀(170a, 170b)의 내부에서 관통 실리콘 비아 랜딩부(156a, 156b)의 하면이 노출될 수 있다.
계속하여, 비아홀 라이너층(172a, 172b)이 형성된 관통 실리콘 비아홀(170a, 170b)의 내부에 도전 물질층을 채워 관통 실리콘 비아(174a, 174b)를 형성한다.
도 11h를 참조하면, 도 11h는 관통 실리콘 비아(174a, 174b 상에 하부 다층 배선층(LWL)을 형성하는 단계를 나타낸다. 하부 다층 배선층(LWL)은 배선간 절연층(181), 콘택 플러그(182a, 182b, 147), 및 배선층(183, 185)을 포함한다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자를 설명하기 위한 단면도이다.
구체적으로, 도 12의 집적 회로 반도체 소자(100a)는 도 11h의 집적 회로 반도체 소자와 비교할 때 파워 및 접지 단자(187a, 187b)가 형성된 것을 제외하고는 동일할 수 있다. 집적 회로 반도체 소자(100a)는 하부 다층 배선층(도 11h의 LWL)을 구성하는 배선층(185) 상에 콘택 플러그(186a, 186b)를 통해 파워 및 접지 단자(187a, 187b)가 형성될 수 있다.
이에 따라, 집적 회로 반도체 소자(100a)의 파워 및 접지 단자(187a, 187b)는 하부 다층 배선층(LWL) 및 관통 실리콘 비아들(174a, 174b)을 거쳐 파워 레일부(도 7의 156a, 156b) 또는 접지 레일부(도 7의 156a, 156b)에 연결된 관통 실리콘 비아 랜딩부들(156a, 156b)와 연결될 수 있다.
집적 회로 반도체 소자(100a)는 파워 및 접지 단자(187a, 187b)를 이용하여 기판(150)의 배면에서 파워 레일부(도 7의 156a, 156b) 또는 접지 레일부(도 7의 156a, 156b)에 연결된 관통 실리콘 비아 랜딩부들(156a, 156b)을 통하여 액티브 소자들에 파워 또는 접지 전압을 인가할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자를 설명하기 위한 단면도이다.
구체적으로, 도 13의 집적 회로 반도체 소자(100b)는 도 12의 집적 회로 반도체 소자(100a)와 비교할 때 신호 입출력 단자(187c, 187d)가 더 형성되어 있는 것을 제외하고는 동일할 수 있다. 집적 회로 반도체 소자(100b)는 하부 다층 배선층(도 11h의 LWL)을 구성하는 배선층(185) 상에 콘택 플러그(186c, 186d)를 통해 신호 입출력 단자(187c, 187d)가 형성될 수 있다.
신호 입출력 단자(187c, 187d)는 하부 다층 배선층(LWL)을 구성하는 콘택 플러그(182c, 182d, 184a, 184b, 186c, 186d) 및 배선층(183a, 183b, 185a, 185d)을 통하여 관통 실리콘 비아(174c, 174d)와 전기적으로 연결될 수 있다. 관통 실리콘 비아(174c, 174d)는 관통 실리콘 비아 랜딩부들(156c, 156d), 국부 배선(140c, 140d), 콘택 플러그(137c, 137d, 144c, 144d)를 통하여 액티브 소자들과 전기적으로 연결될 수 있다.
도 13의 집적 회로 반도체 소자(100b)는 관통 실리콘 비아 랜딩부들(156a, 156b) 및 관통 실리콘 비아(174a, 174b)를 이용하여 파워 및 접지 전압을 인가할 수 있고, 관통 실리콘 비아 랜딩부들(156c, 156d) 및 관통 실리콘 비아(174c, 174d)를 이용하여 신호 입출력 전압을 인가할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자를 설명하기 위한 단면도이다.
구체적으로, 도 14의 집적 회로 반도체 소자(100c)는 도 12의 집적 회로 반도체 소자(100a)와 비교할 때 추가 관통 실리콘 비아(174e)에 연결된 신호 입출력 단자(187e)가 더 형성되어 있는 것을 제외하고는 동일할 수 있다. 집적 회로 반도체 소자(100c)는 하부 다층 배선층(도 11h의 LWL)을 구성하는 배선층(185c) 상에 콘택 플러그(186e)를 통해 신호 입출력 단자(187e)가 형성될 수 있다.
신호 입출력 단자(187e)는 하부 다층 배선층(LWL)을 구성하는 콘택 플러그(182e, 184c, 186e) 및 배선층(183e, 185c)을 통하여 추가 관통 실리콘 비아(174e)와 전기적으로 연결될 수 있다. 추가 관통 실리콘 비아(174e)는 관통 실리콘 비아(174a, 174b)와 전기적으로 연결되어 있지 않다.
도 14의 집적 회로 반도체 소자(100c)는 관통 실리콘 비아 랜딩부들(156a, 156b) 및 관통 실리콘 비아(174a, 174b)를 이용하여 파워 및 접지 전압을 인가할 수 있고, 추가 관통 실리콘 비아(174e), 국부 배선(140e), 콘택 플러그(156e, 144e, 147) 및 배선층(146, 148)를 이용하여 신호 입출력 전압을 인가할 수 있다.
도 15는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(200)은 로직 영역(202), SRAM 영역(204) 및 입출력 영역(206)을 포함할 수 있다. 로직 영역(202)은 로직 셀 영역(202)을 포함할 수 있다. SRAM 영역(204)은 SRAM 셀 영역(205) 및 SRAM 주변 회로 영역(208)을 포함할 수 있다. 로직 셀 영역(203)에는 제1 트랜지스터(210)가 배치되고, SRAM 셀 영역(205)에는 제2 트랜지스터(212)가 배치될수 있다. SRAM 주변 회로 영역(208)에는 제3 트랜지스터(214)가 형성될 수 있고, 입출력 영역(206)에는 제4 트랜지스터(216)가 배치될 수 있다.
반도체 칩(200)은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자(100a, 100b, 100c)을 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(210), 제2 트랜지스터(212). 제3 트랜지스터(214) 및 제4 트랜지스터(216)은 앞서 설명한 핀형 트랜지스터를 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(250)은 로직 영역(252)을 포함할 수 있다. 로직 영역(252)은 로직 셀 영역(254) 및 입출력 영역(256)을 포함할 수 있다. 로직 셀 영역(254)에는 제1 트랜지스터(258) 및 제2 트랜지스터(260)가 배치될 수 있다. 제1 트랜지스터(258) 및 제2 트랜지스터(260)는 도전형이 다른 트랜지스터일 수 있다. 입출력 영역(256)에는 제3 트랜지스터(262)가 배치될수 있다.
반도체 칩(250)은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자(100a, 100b, 100c)를 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(258) 및 제2 트랜지스터(260), 제3 트랜지스터(262)는 앞서 설명한 핀형 트랜지스터일 수 있다.
도 17은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
구체적으로, 전자 장치(300)는 시스템 온 칩(310)을 포함할 수 있다. 시스템 온 칩(310)은 프로세서(Processor; 311), 임베디드 메모리(Embedded Memory; 313) 및 캐쉬 메모리(Cache Memory; 315)를 포함할 수 있다. 프로세서(311)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100a, 100b, 100c)를 포함할 수 있다.
전자 장치(300)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(311)는 어플리케이션 프로세서(Application Processor)일 수 있다. 임베디드 메모리(313)는 프로세서(311)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(313)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(313)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 임베디드 메모리(313)는 프로세서(311)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
임베디드 메모리(313)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 시스템 온 칩(310)에 임베디드되면 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(300)가 구현될 수 있다. 나아가, SRAM이 시스템 온 칩(310)에 임베디드되면, 전자 장치(300)의 작동 전력(Active Power)의 소모량이 감소할 수 있다.
일 예로, SRAM은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함할 수 있다. 캐쉬 메모리(315)는 프로세서 코어들(C1 내지 Cn)과 함께 시스템 온 칩(310) 위에 실장될 수 있다. 캐쉬 메모리(315)는 캐쉬 데이터(DATc)를 저장할 수 있다. 캐쉬 데이터(DATc)는 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐쉬 메모리(315)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다.
일 예로, 캐쉬 메모리(315)는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐쉬 메모리(315)가 이용되는 경우 프로세서(311)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐쉬 메모리(315)가 이용되는 경우, 전자 장치(300)의 작동 속도가 빨라질 수 있다. 이해를 돕기 위해, 도 32에서, 캐쉬 메모리(315)는 프로세서(311)와 별개의 구성 요소로 도시되었다. 그러나, 캐쉬 메모리(315)는 프로세서(311)에 포함되도록 구성될 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예들에 따른 SRAM 셀의 등가 회로도이다.
구체적으로, SRAM 셀은 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100a, 100b, 100c)를 통해 구현될 수 있다. 일 예로, SRAM 셀은 도 17에서 설명한 임베디드 메모리(313) 및/또는 캐쉬 메모리(315)에 적용될 수 있다.
SRAM 셀은 제1 풀업 트랜지스터(PU1, first pull-up transistor), 제1 풀다운 트랜지스터(PD1, first pull-down transistor), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제1 액세스 트랜지스터(PA1, first access transistor) 및 제2 액세스 트랜지스터(PA2)를 포함할 수 있다.
제1 및 제2 풀업 트랜지스터들(PU1, PU2)은 P형 모스 트랜지스터들인 반면에 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)과 제1 및 제2 액세스 트랜지스터들(PA1, PA2)은 N형 모스 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 서로 연결된 게이트 전극들(게이트들)은 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다.
제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)는 제2 인버터를 구성할 수 있다. 제2 풀업 및 제2 풀-다운 트랜지스터들(PU2, PD2)의 서로 연결된 게이트 전극들(게이트들)은 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다.
제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 게이트 전극들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀업 및 제2 풀다운 트랜지스터들(PU2, PD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다.
제1 액세스 트랜지스터(PA1)의 제1 소오스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(PA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 제2 액세스 트랜지스터(PA2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(PA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다.
제1 및 제2 액세스 트랜지스터들(PA1, PA2)의 게이트 전극들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100a, 100b, 100c)를 이용하여 SRAM 셀을 구현할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 집적 회로 반도체 소자, 56a, 56b: 관통 실리콘 비아 랜딩부, 74a, 74b: 관통 실리콘 비아, 72a, 72b: 비아홀 라이너층, 76a, 76b, 78a, 78b: 콘택 패드

Claims (20)

  1. 제1 면 및 상기 제1 면에 대향되는 제2 면을 갖는 기판;
    상기 제1 면으로부터 트랜치에 매립된 관통 실리콘 비아(TSV) 랜딩부를 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부는 상기 제1 면과 인접한 부분보다 상기 제2 면 방향으로 상기 제1 면과 떨어진 부분의 폭이 넓게 구성되고; 및
    상기 제2 면으로부터 형성되고 상기 관통 실리콘 비아 랜딩부의 하면에 정렬(align)된 관통 실리콘 비아홀에 매립되어 상기 관통 실리콘 비아 랜딩부와 콘택되는 관통 실리콘 비아(TSV)를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 제1 면은 상기 기판의 전면이고, 상기 제2 면은 상기 기판의 후면인 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 제1항에 있어서, 상기 관통 실리콘 비아 랜딩부(TSV)는 상기 제1 면으로부터 형성된 상부 트랜치에 매립된 상부 관통 실리콘 비아 랜딩부; 및
    상기 상부 트랜치와 연통되어 상기 제2 면 방향으로 형성된 하부 트랜치에 매립된 하부 관통 실리콘 비아 랜딩부를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  4. 제3항에 있어서, 상기 하부 관통 실리콘 비아 랜딩부의 적어도 일부분의 폭은 상기 상부 관통 실리콘 비아 랜딩부의 일부분의 폭보다 큰 것을 특징으로 하는 집적 회로 반도체 소자.
  5. 제3항에 있어서, 상기 하부 관통 실리콘 비아 랜딩부의 단면 모양은 원형, 반원형 및 다각형중 어느 하나로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  6. 제1항에 있어서, 상기 트랜치는 상기 제1 면으로부터 제1 깊이로 형성되고, 상기 관통 실리콘 비아홀은 상기 제2 면으로부터 제2 깊이로 형성되고, 상기 제2 깊이는 상기 제1 깊이보다 큰 것을 특징으로 하는 집적 회로 반도체 소자.
  7. 제1항에 있어서, 상기 관통 실리콘 비아 랜딩부는 서로 떨어져 형성된 제1 및 제2 관통 실리콘 비아 랜딩부를 포함하고, 상기 제1 관통 실리콘 비아 랜딩부는 상기 제2 관통 실리콘 비아 랜딩부와 단면 모양이 다른 것을 특징으로 하는 집적 회로 반도체 소자.
  8. 제1항에 있어서, 상기 제2 면에 인접한 상기 관통 실리콘 비아의 폭은 상기 관통 실리콘 비아 랜딩부에 인접한 상기 관통 실리콘 비아의 폭보다 큰 것을 특징으로 하는 집적 회로 반도체 소자.
  9. 제1항에 있어서, 상기 트랜치 및 관통 실리콘 비아홀의 내측벽에는 각각 트랜치 라이너층 및 비아홀 라이너층이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  10. 제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 기판;
    상기 기판의 전면에 형성된 복수개의 액티브 소자들;
    상기 액티브 소자들과 연결되고 상기 기판에 형성된 트랜치에 매립된 관통 실리콘 비아(TSV) 랜딩부들을 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부들은 상부 부분보다 하부 부분의 폭이 넓게 구성되고; 및
    상기 관통 실리콘 비아 랜딩부들과 연결된 복수개의 관통 실리콘 비아들을 포함하고, 상기 관통 실리콘 비아들은 상기 관통 실리콘 비아 랜딩부들의 하면에 정렬(align)된 관통 실리콘 비아홀들에 매립되되,
    상기 관통 실리콘 비아 랜딩부들중 일부는 파워 레일부 또는 접지 레일부에 연결되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  11. 제10항에 있어서, 상기 트랜치는 상기 제1 면으로부터 일정 깊이로 형성된 상부 트랜치, 상기 상부 트랜치와 연통되면서 상기 상부 트랜치보다 더 큰 폭을 가지면서 상기 제1 면으로부터 더 깊게 형성된 하부 트랜치를 포함하고,
    상기 개개의 관통 실리콘 비아(TSV) 랜딩부들은 상기 상부 트랜치 및 상기 하부 트랜치에 매립되어 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  12. 제10항에 있어서, 상기 기판의 제1 면 상에는 상기 관통 실리콘 비아(TSV) 랜딩부들과 연결되는 국부 배선을 포함하는 국부 배선층이 더 배치되어 있고,
    상기 관통 실리콘 비아(TSV) 랜딩부들은 상기 국부 배선을 통해 상기 액티브 소자들의 소스 및 드레인 영역과 연결되는 것을 특징으로 하는 집적 회로 반도체 소자.
  13. 제12항에 있어서, 상기 국부 배선층 상에는 상부 다층 배선층이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  14. 제10항에 있어서, 상기 기판의 제2 면 상에는 하부 다층 배선층이 더 형성되고, 상기 하부 다층 배선층 상에는 상기 하부 다층 배선층 및 상기 관통 실리콘 비아들을 거쳐 상기 파워 레일부 또는 접지 레일부에 연결된 상기 관통 실리콘 비아 랜딩부들과 연결된 파워 및 접지 단자가 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  15. 제10항에 있어서, 상기 기판의 제2 면 상에는 하부 다층 배선층이 더 형성되고,
    상기 하부 다층 배선층 상에는 상기 하부 다층 배선층 및 상기 관통 실리콘 비아들을 거쳐 상기 파워 레일부 또는 접지 레일부에 연결되지 않는 상기 관통 실리콘 비아 랜딩 패드들과 연결된 신호 입출력 단자가 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  16. 제10항에 있어서, 상기 기판의 제1 면 및 제2 면 상에는 각각 상부 다층 배선층 및 하부 다층 배선층이 더 형성되고, 상기 기판에는 추가 관통 실리콘 비아가 형성되어 있고,
    상기 하부 다층 배선층 상에는 상기 하부 다층 배선층 및 추가 관통 실리콘 비아를 거쳐 상기 상부 다층 배선층을 통하여 상기 액티브 소자들과 연결된 신호 입출력 단자가 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  17. 제1 면 및 상기 제1 면과 대향되는 제2 면을 갖는 기판;
    상기 기판의 제1 면에 형성된 복수개의 액티브 소자들을 포함하되,
    상기 액티브 소자들은 핀펫 트랜지스터들로 구성되고, 상기 핀펫 트랜지스터들은 상기 기판의 제1 면 상에 제1 방향으로 연장된 핀들, 상기 제1 방향과 수직한 제2 방향으로 연장된 게이트 전극들, 및 상기 제2 방향으로 상기 게이트 전극들의 양측에 위치하는 소스 및 드레인 영역들을 포함하고,
    상기 핀펫 트랜지스터들의 상기 소스 및 드레인 영역들과 연결된 복수개의 관통 실리콘 비아(TSV) 랜딩부들을 포함하고, 상기 관통 실리콘 비아(TSV) 랜딩부들은 상기 기판에 매립되어 상기 제1 면과 인접한 부분보다 상기 제1 면에서 떨어진 부분의 폭이 넓게 구성되고; 및
    상기 관통 실리콘 비아 랜딩부들과 연결된 복수개의 관통 실리콘 비아들을 포함하고, 상기 관통 실리콘 비아들은 상기 제2 면으로부터 상기 관통 실리콘 비아 랜딩부들의 하면에 정렬(align)된 관통 실리콘 비아홀들에 매립되고,
    상기 관통 실리콘 비아(TSV) 랜딩부들중 일부는 상기 제1 방향과 동일한 방향으로 배치된 파워 레일부 또는 접지 레일부에 연결되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  18. 제17항에 있어서, 상기 관통 실리콘 비아(TSV) 랜딩부들중 일부는 신호 입출력 단자와 전기적으로 연결되는 것을 특징으로 하는 집적 회로 반도체 소자.
  19. 제17항에 있어서, 상기 제1 면은 상기 기판의 전면이고,
    상기 제2 면은 상기 기판의 후면이고,
    상기 제1 면 상에는 보조 기판이 더 부착되어 있고,
    상기 제2 면 상에는 하부 다층 배선층과 연결된 파워 및 접지 단자가 더 형성되어 잇는 것을 특징으로 하는 집적 회로 반도체 소자.
  20. 제17항에 있어서, 상기 관통 실리콘 비아 랜딩부는 상기 제1 면으로부터 소정 깊이로 형성되고, 상기 관통 실리콘 비아 랜딩부의 단면 모양은 원형, 반원형 및 다각형중 어느 하나로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자.
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