JP4250154B2 - 半導体チップ及びその製造方法 - Google Patents

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Description

本発明は、半導体チップ及びその製造方法に係り、特に複数の半導体チップを積み重ねて電気的に接続する半導体チップ及びその製造方法に関する。
従来、実装密度の向上を図るために、複数の半導体チップを積み重ねて電気的に接続することが行なわれている。これら複数の半導体チップには、半導体チップを貫通すると共に、半導体チップに設けられた外部接続端子と電気的に接続された貫通ビアが形成されている（図１参照）。
図１は、貫通ビアを備えた従来の半導体チップの断面図である。
図１を参照するに、半導体チップ１００は、半導体基板１０１と、絶縁膜１０２，１０５，１０８と、多層配線構造体１０３と、外部接続端子１０４と、貫通孔１０７と、貫通ビア１０９とを有する。
絶縁膜１０２は、薄板化された半導体基板１０１上に設けられている。絶縁膜１０２は、多層配線構造体１０３に設けられた配線１１２と半導体基板１０１との間を絶縁する。多層配線構造体１０３は、複数の積層された絶縁層１１１、配線１１２、及びビア１１３から構成されている。
外部接続端子１０４は、多層配線構造体１０３の最上層に設けられている。絶縁膜１０５は、外部接続端子１０４を露出すると共に、多層配線構造体１０３の上面を覆うように設けられている。
貫通孔１０７は、半導体基板１０１と多層配線構造体１０３とを貫通すると共に、外部接続端子１０４を露出するように形成されている。絶縁膜１０８は、貫通孔１０７の側面を覆うように設けられている。絶縁膜１０８は、貫通ビア１０９と半導体基板１０１との間を絶縁するためのものである。貫通ビア１０９は、絶縁膜１０８が形成された貫通孔１０７に設けられている。貫通ビア１０９は、半導体基板１０１の裏面１０１Ｂと外部接続端子１０４との間を電気的に接続する。
図２〜図６は、従来の半導体チップの製造工程を示す図である。図２〜図６において、図１で説明した半導体チップ１００と同一構成部分には同一符号を付す。
次に、図２〜図６を参照して、半導体チップ１００の製造方法について説明する。始めに、図２の工程では、半導体基板１０１上に、絶縁膜１０２，１０５と、多層配線構造体１０３と、外部接続端子１０４とを形成し、その後、半導体基板１０１を裏面１０１Ｂ側から薄板化する。
次いで、図３の工程では、ドライエッチング法により、半導体基板１０１の裏面１０１Ｂ側から外部接続端子１０４を露出する貫通孔１０７を形成する。次いで、図４の工程では、貫通孔１０７に絶縁膜１０８を形成する。続いて、図５の工程では、外部接続端子１０４に設けられた不要な絶縁膜１０８を除去する。その後、図６の工程では、絶縁膜１０８が設けられた貫通孔１０７に貫通ビア１０９を形成する。これにより、半導体チップ１００が製造される（例えば、特許文献１参照。）。
特開２００１−６０６５４号公報
しかしながら、従来の半導体チップ１００では、貫通孔１０７を形成する際、複数の異なる材料（例えば、絶縁膜１０２、絶縁層１１１、及び配線１１２等）をエッチングしなければならないため、貫通孔１０７を形成することが困難であった。
また、半導体基板１０１、絶縁膜１０２、絶縁層１１１、配線１１２毎にエッチングを行って貫通孔１０７を形成した場合には、製造工程が煩雑となり、半導体チップ１００の製造コストが増加するという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、外部接続端子と電気的に接続される貫通ビアを配設するための貫通孔を容易に形成して、製造コストを低減することのできる半導体チップ及びその製造方法を提供することを目的とする。
本発明の一観点によれば、半導体基板と、前記半導体基板上に積層された複数の絶縁層と、該複数の絶縁層に設けられた第１の配線パターンとを備えた多層配線構造体と、前記多層配線構造体の最上層に外部接続端子とを有する半導体チップにおいて、前記半導体基板を貫通する貫通孔に貫通ビアを設け、前記複数の絶縁層に貫通ビアと外部接続端子との間を電気的に接続する第２の配線パターンを設けたことを特徴とする半導体チップが提供される。
本発明によれば、複数の絶縁層に貫通ビアと外部接続端子との間を電気的に接続する第２の配線パターンを設けることにより、貫通ビアが配設される貫通孔は、半導体基板のみを貫通するように形成すればよくなるため、従来よりも貫通孔を容易に形成して、半導体チップの製造コストを低減することができる。
本発明の他の観点によれば、半導体基板と、該半導体基板上に積層された複数の絶縁層と該複数の絶縁層に設けられた第１の配線パターンとを備えた多層配線構造体と、該多層配線構造体の最上層に設けられた外部接続端子と、該半導体基板を貫通する貫通孔に設けられた貫通ビアと、該複数の絶縁層に貫通ビアと外部接続端子との間を電気的に接続する第２の配線パターンとを有する半導体チップの製造方法であって、前記半導体基板上に、前記第１の配線パターンと第２の配線パターンとを同時に形成する第１及び第２の配線パターン形成工程と、前記半導体基板に前記第２の配線パターンを露出する貫通孔を形成する貫通孔形成工程と、前記貫通孔の側面に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜が形成された貫通孔に前記貫通ビアを形成する貫通ビア形成工程とを設けたことを特徴とする半導体チップの製造方法が提供される。
本発明によれば、貫通孔は半導体基板のみを貫通する貫通孔であるため、一度のエッチングで容易に貫通孔を形成することが可能となり、半導体チップの製造コストを低減することができる。また、外部接続端子と貫通ビアとの間を電気的に接続する第２の配線パターンを第１の配線パターンと同時に形成することで、製造コストの増加を抑制することができる。
本発明によれば、外部接続端子と電気的に接続される貫通ビアを配設するための貫通孔を容易に形成して、製造コストを低減することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
図７は、本発明の本実施の形態に係る半導体チップの断面図である。
図７を参照するに、半導体チップ１０は、半導体基板１１と、貫通ビア１２と、絶縁膜１３，１８と、多層配線構造体１４と、外部接続端子１５、保護膜１６と、トランジスタ等からなる複数の半導体素子（図示せず）とを有する。
半導体基板１１は、薄板化されており、貫通ビア１２を配設するための貫通孔１７が形成されている。半導体基板１１としては、一例としてシリコン基板を用いることができる。また、半導体基板１１としては、シリコン基板以外にＧａＡｓ等の化合物半導体を用いてもよい。半導体基板１１の厚さＭ１は、例えば、２００μｍとすることができる。
貫通ビア１２は、一例として、ＳｉＯ2からなる絶縁膜１８を介して貫通孔１７に配設されている。貫通ビア１２は、半導体基板１１を貫通しており、一方の端部が半導体基板１１の裏面１１Ｂから露出され、他方の端部が後述する第２の配線パターン２３と電気的に接続されている。貫通ビア１２の材料としては、例えば、Ｃｕを用いることができる。また、貫通ビア１２の直径Ｒ１は、例えば、５０μｍとすることができる。
絶縁膜１３は、例えばＳｉＯ2からなり、半導体基板１１の表面１１Ａを覆うように設けられている。貫通ビア１２と対向する絶縁膜１３には、貫通ビア１２を露出する開口部１３Ａが形成されている。開口部１３Ａの直径Ｒ２は、貫通ビア１２の直径Ｒ１よりも大きく設定されている。開口部１３Ａの直径Ｒ２は、例えば、７０μｍとすることができる。
多層配線構造体１４は、半導体基板１１の表面１１Ａ上に設けられており、複数（本実施の形態の場合は３つ）の積層された絶縁層２１−１〜２１−３と、第１の配線パターン２２と、第２の配線パターン２３とを有する。
絶縁層２１−１〜２１−３は、半導体基板１１の表面１１Ａに絶縁層２１−１、絶縁層２１−２、絶縁層２１−３の順に積層されている。絶縁層２１−１〜２１−３としては、例えば、無機絶縁膜を用いることができ、具体的にはＳｉＯ2膜を用いることができる。
第１の配線パターン２２は、絶縁層２１−１〜２１−３に設けられており、複数の配線２５及びビア２６が電気的に接続された状態で、交互に積層された構成とされている。第１の配線パターン２２は、従来から半導体チップ１０に設けられており、半導体チップ１０の高集積化を行うための配線パターンである。また、第１の配線パターンは、トランジスタ等からなる複数の半導体素子間（図示せず）を電気的に接続して半導体回路を構成する。
第２の配線パターン２３は、貫通ビア１２と絶縁層２１−３上に形成された外部接続端子１５との間を電気的に接続するように絶縁膜１３及び絶縁層２１−１〜２１−３に設けられている。第２の配線パターン２３は、ビア２８Ａ、配線２９、ビア２８Ｂ、配線２９、ビア２８Ｂ、配線２９、ビア２８Ｃが順次積層された構成とされており、ビア２８Ａとビア２８Ｃとの間が電気的に接続されている。また、図示していないが第２の配線パターンは、第１の配線パターンと電気的に接続してもよい。
ビア２８Ａは、絶縁膜１３に形成された開口部１３Ａに設けられており、貫通ビア１２と電気的に接続されている。ビア２８Ｃは、外部接続端子１５と電気的に接続されている。ビア２８Ａ〜２８Ｃ及び配線２９の材料としては、例えば、ＣｕやＡｌ等を用いることができる。
このように、貫通ビア１２と外部接続端子１５との間を電気的に接続する第２の配線パターン２３を設けることにより、貫通ビア１２が配設される貫通孔１７は、半導体基板１１のみを貫通するように形成すればよくなるため、従来よりも貫通孔１１を容易に形成して、半導体チップ１０の製造コストを低減することができる。
外部接続端子１５は、ビア２８Ｃの形成位置に対応する絶縁層２１−３上に設けられている。外部接続端子１５は、ビア２８Ｃと電気的に接続されている。外部接続端子１５の材料としては、例えば、ＣｕやＡｌ等を用いることができる。また、外部接続端子１５の厚さは、例えば、０．５μｍとすることができる。
保護膜１６は、外部接続端子１５を露出させた状態で、絶縁層２１−３を覆うように設けられている。保護膜１６としては、例えば、ＳｉＯ2膜、ＳｉＮ膜、ポリイミド系樹脂等を用いることができる。
本実施の形態の半導体チップによれば、貫通ビア１２と外部接続端子１５との間を電気的に接続する第２の配線パターン２３を設けることにより、貫通ビア１２が配設される貫通孔１７は、半導体基板１１のみを貫通するように形成すればよくなるため、従来よりも貫通孔１１を容易に形成して、半導体チップ１０の製造コストを低減することができる。
図８〜図２２は、本実施の形態に係る半導体チップの製造工程を示す図である。図８〜図２２において、図７で説明した半導体チップ１０と同一構成部分には同一符号を付す。
始めに、図８の工程では、薄板化する前の半導体基板１１上に、絶縁膜１３と、ビア２８Ａの形状に対応する開口部３２Ａを有したレジスト膜３２とを順次形成する。半導体基板１１としては、例えば、シリコンウエハを用いることができる。絶縁膜１３としては、例えば、ＳｉＯ2膜を用いることができる。
次いで、図９の工程では、レジスト膜３２をマスクとするエッチングにより、絶縁膜１３に半導体基板１１を露出する開口部１３Ａを形成する。開口部１３Ａの直径Ｒ２は、例えば、７０μｍとすることができる。また、レジスト膜３２は、開口部１３Ａを形成後にレジスト剥離液により除去する。
次いで、図１０の工程では、開口部１３Ａに対応する半導体基板１１上及び絶縁膜１３上にシード層３３を形成する。シード層３３としては、例えば、スパッタ法、蒸着法、無電解めっき法等の方法により、Ｔｉ層とＣｕ層とを順次積層させたＴｉ／Ｃｕ積層膜を用いることができる。
続いて、シード層３３上に、第１の配線パターン２２の形成領域（この場合は配線２５の形成領域）を露出する開口部３４Ａと、第２の配線パターン２３の形成領域（この場合はビア２８Ａ及び配線２９の形成領域）を露出する開口部３４Ｂとを有するレジスト膜３４を形成する。
次いで、図１１の工程では、電解めっき法により、シード層３３上にめっき膜を析出させて、開口部３４Ａに対応するシード層３３上に配線２５（第１の配線パターン２２）と、開口部３４Ｂに対応するシード層３３上にビア２８Ａ及び配線２９（第２の配線パターン２３）とを同時に形成する。配線２５，２９及びビア２８Ａとしては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図１２の工程では、レジスト膜３４をレジスト剥離液により除去する。次いで、図１３の工程では、図１２に示した構造体上を覆うと共に、配線２５を露出する開口部３５Ａと、配線２９を露出する開口部３５Ｂとを有した絶縁層２１−１を形成する。
続いて、先に説明した図１０〜図１２の工程と同様な手法により、図１４に示すように、絶縁膜２１−１にビア２８Ｂ，２６及び配線２５，２９（第１及び第２の配線パターン２２，２３）を同時に形成する。次いで、図１３の工程と同様な手法により絶縁層２１−２を形成後、図１０〜図１３の工程を繰り返し行なうことで、図１５に示すように、積層された絶縁層２１−１〜２１−３と、第１の配線パターン２２と、第２の配線パターン２３とを有する多層配線構造体１４が形成される。ビア２８Ｂ，２６としては、例えば、Ｃｕめっき膜を用いることができる。また、絶縁層２１−１〜２１−３としては、例えば、ＣＶＤ法により形成されたＳｉＯ2膜を用いることができる。
このように、第１の配線パターン２２と第２の配線パターン２３とを同時に形成することで、第２の配線パターン２３を形成するための工程を別途設ける必要がなくなるため、製造コストの増加を抑制することができる。
次いで、図１６の工程では、ビア２８Ｃの形成位置に対応する絶縁層２１−３上に外部接続端子１５を形成し、続いて、外部接続端子１５を露出すると共に、絶縁層２１−３の上面を覆う保護膜１６を形成する。具体的には、例えば、スパッタ法により外部接続端子１５となるＡｌ膜（厚さ０．５μｍ）を成膜し、その後、スピンコート法、スプレー法、ディップ法等により保護膜１６となるポリイミド系樹脂を形成する。
次いで、図１７の工程では、半導体基板１１の裏面１１Ｂ側から半導体基板１１を薄板化する（半導体基板薄板化工程）。半導体基板１１の薄板化には、例えば、バックサイドグラインダーを用いることができる。薄板化された半導体基板１１の厚さＭ１は、例えば、２００μｍとすることができる。
このように、半導体基板１１を薄板化することにより、貫通孔１７のアスペクト比（半導体基板１１の厚さＭ１／貫通孔１７の直径）を小さくして、貫通孔１７を精度良く形成することができる。なお、グラインダー以外の研削法を用いて、半導体基板１１の薄板化を行なってもよい。
次いで、図１８の工程では、薄板化された半導体基板１１の裏面１１Ｂに、貫通ビア１２の形成位置に対応する半導体基板１１を露出する開口部３６Ａを有したレジスト層３６を形成する。
次いで、図１９の工程では、レジスト層３６をマスクとするドライエッチング法により、半導体基板１１を貫通し、第２の配線パターン２３のビア２８Ａを露出する貫通孔１７を形成する（貫通孔形成工程）。レジスト層３６は、貫通孔１７を形成後、レジスト剥離液により除去する。
このように、半導体基板１１のみを貫通する貫通孔１７を一度のエッチングで容易に形成することで、半導体チップ１０の製造コストを低減させることができる。
次いで、図２０の工程では、貫通孔１７に絶縁膜１８を形成する（絶縁膜形成工程）。具体的には、例えば、ＣＶＤ法によりＳｉＯ2膜を形成する。次いで、図２１の工程では、ビア２８Ａに設けられた絶縁膜１８を除去する。絶縁膜１８の除去には、例えば、ドライエッチング法やウエットエッチング法等を用いることができる。ウエットエッチング法のエッチング液としては、例えば、ＫＯＨ溶液を用いることができる。
次いで、図２２の工程では、絶縁膜１８が設けられた貫通孔１７に導電材料を充填して、貫通ビア１２を形成する（貫通ビア形成工程）。具体的には、図２１に示した構造体の下面と絶縁膜１８が設けられた貫通孔１７とを覆うように、スパッタ法によりシード層となるＴｉ／Ｃｕ積層膜を形成し、貫通孔１７が露出する開口部を有したレジスト膜を図２１に示した構造体の下面に形成し、シード層からの給電による電解めっき法により導電材料を貫通孔１７に充填し、次いで、レジスト膜と、不要なＴｉ／Ｃｕ積層膜とを順次除去する。
この際、貫通孔１７の周囲の絶縁膜１８が露出するように上記レジスト膜の開口部を形成することで、貫通ビア１２の端部にパッドを形成したり、レジスト膜に配線の形状に対応する開口部を形成して、図２１に示した構造体の下面に貫通ビア１２と電気的に接続された配線を形成してもよい。
なお、シード層は、スパッタ法以外に蒸着法や無電解めっき法により形成してもよい。また、導電材料としては、例えば、Ｃｕを用いることができる。貫通ビア１２の直径Ｒ１は、例えば、５０μｍとすることができる。
本実施の形態の半導体チップの製造方法によれば、半導体基板１１のみを貫通する貫通孔１７を、一度のエッチングで容易に形成して、半導体チップ１０の製造コストを低減することができる。また、外部接続端子１５と貫通ビア１２との間を電気的に接続する第２の配線パターン２３を第１の配線パターン２２と同時に形成することで、製造コストの増加を抑制することができる。
図２３は、本実施の形態の第１変形例に係る半導体チップの断面図である。図２３において、本実施の形態の半導体チップ１０と同一構成部分には同一符号を付し、その説明を省略する。
図２３を参照するに、半導体チップ４０は、貫通ビア１２を外部接続端子１５の略直下に位置する半導体基板１１に設け、複数のビア２８Ａ〜２８Ｃを貫通ビア１２と外部接続端子１５との間に位置する複数の絶縁層２１−１〜２１−３に半導体基板１１の面と略直交するように配置した以外は半導体チップ１０と同様に構成される。
このように、複数のビア２８Ａ〜２８Ｃを貫通ビア１２と外部接続端子１５との間に位置する複数の絶縁層２１−１〜２１−３に半導体基板１１の面と略直交するように配置することにより、外部接続端子１５と貫通ビア１２との間を接続する第２の配線パターン２３の配線長を短くして、半導体チップ４０を高速で動作させることができる。なお、半導体チップ４０は、先に説明した半導体チップ１０と同様な手法により製造することができる。
図２４は、本実施の形態の第２変形例に係る半導体チップの断面図である。図２４において、本実施の形態の半導体チップ１０と同一構成部分には同一符号を付し、その説明を省略する。
図２４を参照するに、半導体チップ５０は、貫通ビア１２及び第２の配線パターン２３の代わりに、貫通ビア５２及び第２の配線パターン５３を設けた以外は半導体チップ１０と同様に構成される。
貫通ビア５２は、薄板化された半導体基板１１と絶縁膜１３とを貫通する貫通孔５１に設けられている。貫通孔５１は、絶縁膜１３上に設けられた配線２９を露出する。貫通ビア５２の材料としては、貫通ビア１２と同様な材料を用いることができる。
第２の配線パターン５３は、先に説明した第２の配線パターン２３の構成からビア２８Ａを取り除いた以外は第２の配線パターン２３と同様に構成される。絶縁膜１３上に設けられた配線２９は、貫通ビア５２と電気的に接続されている。
このような構成とされた半導体チップ５０においても、本実施の形態の半導体チップ１０と同様な効果を得ることができる。
図２５〜図２７は、本実施の形態の第２変形例に係る半導体チップの製造工程を示す図である。図２５〜図２７において、図２４で説明した半導体チップ５０と同一構成部分には同一符号を付す。
始めに、図２５の工程では、半導体基板１１上に、絶縁膜１３、第１及び第２の配線パターン２２，５３、絶縁層２１−１〜２１−３、外部接続端子１５、及び保護膜１６を形成する（第１及び第２の配線パターン形成工程を含む）。続いて、厚さＭ１になるまで半導体基板１１を薄板化する（半導体基板薄板化工程）。第１及び第２の配線パターン２２，５３は、先に説明した図１０〜図１５に示す工程と同様な手法により形成する。
次いで、図２６の工程では、半導体基板１１の裏面１１Ｂに、貫通ビア５２の形成位置に対応する位置に開口部５６Ａを有したレジスト層５６を形成する。続いて、レジスト層５６をマスクとして、ドライエッチング法により、半導体基板１１をエッチングして絶縁膜１３を露出する開口部５７を形成する。
次いで、図２７の工程では、半導体基板１１から露出された絶縁膜１３を除去して、配線２９を露出する貫通孔５１を形成する。絶縁膜１３の除去には、例えば、ドライエッチング法、ウエットエッチング法、レーザ法等を用いることができる。その後、図２０〜図２２の工程と同様な手法により、貫通孔５１の側面及び半導体基板１１の裏面１１Ｂを覆う絶縁膜１３を形成し、続いて、絶縁膜１３が形成された貫通孔５１に貫通ビア５２を形成する（貫通ビア形成工程）ことで、半導体チップ５０が製造される。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、外部接続端子と電気的に接続される貫通ビアを配設するための貫通孔を容易に形成して、製造コストを低減することのできる半導体チップ及びその製造方法に適用できる。
貫通ビアを備えた従来の半導体チップの断面図である。 従来の半導体チップの製造工程を示す図（その１）である。 従来の半導体チップの製造工程を示す図（その２）である。 従来の半導体チップの製造工程を示す図（その３）である。 従来の半導体チップの製造工程を示す図（その４）である。 従来の半導体チップの製造工程を示す図（その５）である。 本発明の本実施の形態に係る半導体チップの断面図である。 本実施の形態に係る半導体チップの製造工程を示す図（その１）である。 本実施の形態に係る半導体チップの製造工程を示す図（その２）である。 本実施の形態に係る半導体チップの製造工程を示す図（その３）である。 本実施の形態に係る半導体チップの製造工程を示す図（その４）である。 本実施の形態に係る半導体チップの製造工程を示す図（その５）である。 本実施の形態に係る半導体チップの製造工程を示す図（その６）である。 本実施の形態に係る半導体チップの製造工程を示す図（その７）である。 本実施の形態に係る半導体チップの製造工程を示す図（その８）である。 本実施の形態に係る半導体チップの製造工程を示す図（その９）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１０）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１１）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１２）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１３）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１４）である。 本実施の形態に係る半導体チップの製造工程を示す図（その１５）である。 本実施の形態の第１変形例に係る半導体チップの断面図である。 本実施の形態の第２変形例に係る半導体チップの断面図である。 本実施の形態の第２変形例に係る半導体チップの製造工程を示す図（その１）である。 本実施の形態の第２変形例に係る半導体チップの製造工程を示す図（その２）である。 本実施の形態の第２変形例に係る半導体チップの製造工程を示す図（その３）である。
符号の説明
１０，４０，５０ 半導体チップ
１１ 半導体基板
１１Ａ 表面
１１Ｂ 裏面
１２，５２ 貫通ビア
１３，１８ 絶縁膜
１３Ａ，３２Ａ，３４Ａ，３４Ｂ，３５Ａ，３５Ｂ，３６Ａ，５６Ａ 開口部
１４ 多層配線構造体
１５ 外部接続端子
１６ 保護膜
１７，５１ 貫通孔
２１−１〜２１−３ 絶縁層
２２ 第１の配線パターン
２３，５３ 第２の配線パターン
２５，２９ 配線
２６，２８Ａ〜２８Ｃ ビア
３２，３４，３６，５６ レジスト膜
３３ シード層
Ｍ１ 厚さ
Ｒ１，Ｒ２ 直径

Claims (4)

  1. 半導体基板と、
    前記半導体基板上に積層された複数の絶縁層と、該複数の絶縁層に設けられた第１の配線パターンとを備えた多層配線構造体と、
    前記多層配線構造体の最上層に外部接続端子とを有する半導体チップにおいて、
    前記半導体基板を貫通する貫通孔の側面に設けられた他の絶縁膜と、
    前記他の絶縁膜を介して、前記貫通孔に設けられた貫通ビアと、
    前記半導体基板を貫通する前記貫通ビアと前記外部接続端子との間に配置された部分の前記複数の絶縁層に設けられ、前記貫通ビアと前記外部接続端子との間を電気的に接続する第２の配線パターンと、
    前記第２の配線パターンが配設された側の前記半導体基板の面に設けられ、前記貫通ビアを露出する開口部を有した絶縁膜と、を備え、
    前記第２の配線パターンは、前記開口部に設けられ、前記貫通ビアと電気的に接続されたビアと、前記ビアと一体的に構成され、前記絶縁膜上に設けられた配線とを有し、
    前記ビア及び前記配線を電解めっき膜により構成したことを特徴とする半導体チップ。
  2. 前記第２の配線パターンは、複数のビア及び配線を有し、
    前記貫通ビアを外部接続端子の略直下に位置する半導体基板に設け、
    前記複数のビアは、貫通ビアと外部接続端子との間に位置する複数の絶縁層に、半導体基板の面と略直交するように配置されていることを特徴とする請求項１に記載の半導体チップ。
  3. 半導体基板と、該半導体基板上に積層された複数の絶縁層と該複数の絶縁層に設けられた第１の配線パターンとを備えた多層配線構造体と、該多層配線構造体の最上層に設けられた外部接続端子と、該半導体基板を貫通する貫通孔に設けられた貫通ビアと、該複数の絶縁層に前記貫通ビアと前記外部接続端子との間を電気的に接続する第２の配線パターンと、を有する半導体チップの製造方法であって、
    前記半導体基板上に、開口部を有した絶縁膜を形成する工程と、
    電解めっき法により、前記開口部に配置され、前記第２の配線パターンを構成するビアと、前記絶縁膜上に配置されると共に、前記ビアと一体的に構成され、前記第２の配線パターンを構成する配線と、を同時に形成するビア及び配線形成工程と、
    前記半導体基板に前記ビアを露出する貫通孔を形成する貫通孔形成工程と、
    前記貫通孔の側面に他の絶縁膜を形成する絶縁膜形成工程と、
    前記他の絶縁膜が形成された前記貫通孔に、前記ビアと電気的に接続される前記貫通ビアを形成する貫通ビア形成工程と、
    前記絶縁膜を形成する工程と前記貫通孔形成工程との間に、前記第１の配線パターンと前記第２の配線パターンとを同時に形成する第１及び第２の配線パターン形成工程と、
    前記第１及び第２の配線パターン形成工程と前記貫通孔形成工程との間に、前記外部接続端子を形成する工程と、を設け、
    前記第１及び第２の配線パターン形成工程では、前記半導体基板を貫通する前記貫通ビアと前記外部接続端子との間に配置された部分の前記複数の絶縁層に、前記第２の配線パターンを形成することを特徴とする半導体チップの製造方法。
  4. 前記貫通孔形成工程の前に、前記半導体基板を薄板化する半導体基板薄板化工程をさらに設けたことを特徴とする請求項３に記載の半導体チップの製造方法。
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