JP2011171567A - 基板構造物の製造方法及び半導体装置の製造方法 - Google Patents

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semiconductor device
layer
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Masahiro Yamaguchi
昌浩 山口
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Elpida Memory Inc
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Abstract

【課題】製造工程を増加させることなく、基板構造物及び半導体装置の反りを調整することのできる基板構造物の製造方法、及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の裏面１１ｂ側から半導体基板１１に、貫通電極接続用配線パターン３８を露出する貫通孔１５を形成し、次いで、半導体基板１１の裏面１１ｂ及び貫通孔１５を覆うと共に、第１及び第２のシード層７８，７９により構成された裏面シード層１６を形成し、次いで、第１のシード層７８が形成された貫通孔１５に、めっき法により貫通電極１７を形成し、次いで、第１のシード層７８と、貫通電極１７が形成されていない第２のシード層７９とを絶縁するように、エッチングにより、第１のシード層７８の周囲に位置する部分の裏面シード層１６を除去して、反り調整部材として機能する第２のシード層７９を残す。
【選択図】図１５

Description

本発明は、基板構造物の反りを調整可能な基板構造物の製造方法、及び半導体装置の反りを調整可能な半導体装置の製造方法に関する。
従来、基板を貫通する貫通電極（裏面電極）を備えた基板構造物としては、例えば、基板の表面に積層された複数の絶縁層（例えば、樹脂層）、及び複数の絶縁層に形成された配線パターンを有する配線基板や、基板である半導体基板の表面に半導体集積回路が形成された半導体装置（具体的には、半導体チップ）等がある。
このような半導体装置は、半導体集積回路と電気的に接続されると共に、貫通電極と電気的に接続された表面電極を有しており、表面電極及び貫通電極の端部には、半導体装置の上方又は下方に配置される基板構造物（例えば、配線基板や他の半導体装置等）が実装される。
上記構成とされた半導体装置では、半導体基板の表面のみに半導体集積回路が形成されているため、半導体集積回路を構成する複数の絶縁層及び配線パターンと半導体基板との内部応力の差や熱膨張係数の差により、半導体装置に反りが発生してしまう。
特に、半導体装置の厚さ方向に対して半導体装置を小型化する場合（言い換えれば、半導体基板を薄板化（例えば、５０ｎｍ）する場合）、半導体装置に反りが発生しやすい。
このような反りが発生した半導体装置に、配線基板や他の半導体装置等の基板構造物を実装する場合、半導体装置と基板構造物との間の電気的接続信頼性が低下してしまう。
上記半導体装置の反りを低減するために、特許文献１では、半導体ウエハの表面に複数の半導体集積回路を形成した後、半導体基板を薄板化し、その後、別途反り低減部材を形成する工程を設けることで、半導体基板の裏面を覆う反り低減部材である金属層を形成している。
また、特許文献２では、別途反り低減部材を形成する工程を設けることで、半導体基板の裏面を覆う反り低減部材である絶縁層を形成することで、半導体装置の反りを低減させている。
特開２００５−１５８９２９号公報 特開２００５−３１０８１７号公報
しかしながら、上述した従来の半導体装置では、半導体基板の裏面に、反り低減部材である金属層又は絶縁層を形成する工程を別途設ける必要があるため、工程数が増加して煩雑になってしまうという問題があった。
なお、上記製造コストの増加の問題は、例えば、基板として樹脂基板（例えば、ガラスエポキシ基板）やセラミック基板を備えた配線基板に、上記反り低減部材である金属層又は絶縁層を形成した場合にも発生する。
また、基板の裏面側に貫通電極ではない電極を備えた配線基板においても、従来の半導体装置と同様な問題が発生する。
本発明の一観点によれば、基板の裏面を覆うシード層を形成するシード層形成工程と、前記シード層に、めっき法により裏面電極を形成する電極形成工程と、前記シード層を選択的に除去することにより、前記裏面電極が形成された第１の部分と、前記裏面電極が形成されていない第２の部分とに前記シード層を分離すると共に、前記第２の部分の少なくとも一部を残すシード層除去工程と、を含むことを特徴とする基板構造物の製造方法が提供される。
本発明の基板の製造方法によれば、めっき法により裏面電極を形成する際の給電層となるシード層のうち、従来、除去していた第２の部分のシード層を基板の裏面に残すことで、基板構造物の製造工程を増加させることなく、基板構造物の反り調整する反り調整部材（この場合、第２の部分のシード層）を形成することが可能となる。これにより、基板構造物の製造工程数を増加させることなく、簡便な手段で基板構造物の反りを調整することができる。
これにより、例えば、基板構造物（例えば、半導体装置）の厚さ方向（上下方向）に配置され、反りの小さい他の基板構造物（例えば、他の半導体装置や配線基板等）と基板構造物とを電気的に接続する際、第２の部分のシード層により基板構造物の反りを小さくすることで、他の基板構造物との間の電気的接続信頼性を向上させることができる。
また、基板構造物の厚さ方向に配置された他の基板構造物の反りが大きい場合には、製造途中の基板構造物の搬送が行える範囲内で、第２の部分のシード層により、基板構造物と接続される他の基板構造物に対応した反りを基板構造物に発生させることで、基板構造物と他の基板構造物との間の電気的接続信頼性を向上させることができる。
本発明の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。 開口部を有していないシート状パターンとされた第２のシード層を部分的に示す平面図である。 網目形状とされた第２のシード層を部分的に示す平面図である。 複数の裏面電極を囲むように配置された第２のシード層を部分的に示す平面図である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その１）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その２）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その３）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その４）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その５）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その６）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その７）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その８）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その９）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その１０）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その１１）である。 本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図（その１２）である。 網目形状とされた第２のシード層の形成方法を説明するための断面図（その１）である。 網目形状とされた第２のシード層の形成方法を説明するための断面図（その２）である。 網目形状とされた第２のシード層の形成方法を説明するための断面図（その３）である。 本発明の第２の実施の形態の基板構造物である半導体装置の模式要部断面図である。 第２のシード層上に配置されためっき膜の形成方法を説明するための断面図（その１）である。 第２のシード層上に配置されためっき膜の形成方法を説明するための断面図（その２）である。 本発明の第３の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。 第２のシード層上に部分的に配置されるめっき膜の形成方法を説明するための断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。なお、図１では、半導体装置１０の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の模式要部断面図を示す。
図１を参照するに、本実施の形態の基板構造物である半導体装置１０は、基板である半導体基板１１と、構造体である半導体集積回路１２と、円筒状絶縁材１３と、絶縁層１４と、貫通孔１５と、裏面シード層１６と、裏面電極である貫通電極１７と、めっき層１８とを有する。
半導体基板１１は、薄板化された基板である。半導体基板１１としては、例えば、厚さが５０ｎｍとされたシリコン基板を用いることができる。
半導体集積回路１２は、メモリ回路が形成されるメモリ回路形成領域Ａと、周辺回路が形成される周辺回路形成領域Ｂと、素子分離領域２１と、半導体基板１１の表面１１ａに形成されたゲート酸化膜（図示せず）と、ゲート電極２２，２３と、サイドウォール２５と、不純物拡散層２７と、第１の絶縁層２８と、セルフアラインコンタクト３１と、ビット線コンタクト３２と、コンタクトプラグ３３，４７，４８と、第２の絶縁層３４と、ビット線３５と、第１の配線３７と、配線パターンである貫通電極接続用配線パターン３８と、容量コンタクト３９と、ストッパー層４１と、第３の絶縁層４２と、キャパシタ４４と、第４の絶縁膜４５と、ビア４６，５６，５７，６２，６３と、第２の配線５１〜５３と、第５の絶縁膜５５と、第３の配線５８，５９と、第６の絶縁膜６１と、第４の配線６５，６６と、第１の保護膜６８と、第２の保護膜６９と、表面電極７１とを有する。
素子分離領域２１は、半導体基板１１の表面１１ａ側に位置する半導体基板１１に内設されている。素子分離領域２１は、絶縁膜（ＳｉＯ２膜）が溝に埋め込まれた構成とされている。
ゲート電極２２は、メモリ回路形成領域Ａに対応する部分の半導体基板１１の表面１１ａに設けられたゲート絶縁膜（図示せず）上に形成されている。ゲート電極２２は、例えば、半導体基板１１の表面１１ａ側に形成された溝を充填するポリシリコン膜と、タングステン膜とが順次積層された構成とされている。
ゲート電極２３は、メモリ回路形成領域Ａに対応する部分の半導体基板１１の表面１１ａに配置されたゲート絶縁膜（図示せず）上に形成されている。ゲート電極２３は、例えば、ポリシリコン膜と、タングステン膜とが順次積層された構成とすることができる。
サイドウォール２５は、ゲート電極２２，２３の側面及び上面を覆うように設けられている。サイドウォール２５としては、例えば、ＳｉＮ膜を用いることができる。不純物拡散層２７は、メモリ回路形成領域Ａに対応する部分の半導体基板１１の表面１１ａ側に形成されている。
第１の絶縁層２８は、サイドウォール２５を覆うように、半導体基板１１の表面１１ａに設けられている。第１の絶縁層２８としては、例えば、ＳｉＯ２膜を用いることができる。
セルフアラインコンタクト３１は、不純物拡散層２７上に位置する部分の第１の絶縁層２８を貫通するように設けられている。セルフアラインコンタクト３１は、不純物拡散層２７と電気的に接続されている。
ビット線コンタクト３２は、セルフアラインコンタクト３１上に配置されており、第１の絶縁層２８に内設されている。コンタクトプラグ３３は、不純物拡散層２７上に形成された第１の絶縁層２８を貫通するように設けられている。
第２の絶縁層３４は、第１の絶縁層２８上に積層されている。第２の絶縁層３４としては、例えば、ＳｉＯ２膜を用いることができる。
ビット線３５は、ビット線コンタクト３２上に配置されており、第２の絶縁層３４に内設されている。第１の配線３７は、コンタクトプラグ３３上に配置されており、コンタクトプラグ３３を介して、不純物拡散層２７と電気的に接続されている。
貫通電極接続用配線パターン３８は、第１の絶縁層２８上に設けられている。貫通電極接続用配線パターン３８は、貫通電極１７の一方の端部が接続されるパッド部７５を有する。パッド部７５は、周辺回路形成領域Ｂのうち、貫通電極１７の形成領域に対応する部分の第１の絶縁層２８上に設けられている。
容量コンタクト３９は、ビット線コンタクト３２が形成されていないセルフアラインコンタクト３１上に位置する部分の第1及び第２の絶縁層２８，３４を貫通するように設けられている。
ストッパー膜４１は、第２の絶縁層３４上に設けられている。ストッパー膜４１は、エッチングにより、第３の絶縁層４２にキャパシタ４４を配置するための貫通孔７６を形成する際のストッパーとなる膜である。ストッパー膜４１としては、例えば、ＳｉＮ膜を用いることができる。
第３の絶縁層４２は、ストッパー膜４１上に配置されており、容量コンタクト３９を露出する貫通孔７６を有する。貫通孔７６は、容量コンタクト３９を露出するように形成されている。第３の絶縁層４２としては、例えば、ＳｉＯ２膜を用いることができる。
キャパシタ４４は、貫通孔７６に形成された下部電極と、下部電極が形成された溝を充填する容量絶縁膜と、第３の絶縁層４２上に形成された上部電極とを有する。上部電極は、複数の貫通孔７６に設けられた下部電極及び容量絶縁膜と接触している。上部電極は、複数の下部電極に対して共通の電極である。キャパシタ４４で保持されるデータは、ワード線として機能するゲート電極２２の活性化に伴い、不純物拡散層２７と、セルフアラインコンタクト３１、ビット線コンタクト３２、及び容量コンタクト３９を介して、ビット線３５に読み出される。
第４の絶縁層４５は、上部電極を覆うように、第３の絶縁層４２上に設けられている。
ビア４６は、上部電極上に配置された第４の絶縁層４５を貫通するように設けられている。
コンタクトプラグ４７は、第１の配線３７上に設けられており、ストッパー層４１、第３の絶縁層４２、及び第４の絶縁膜４５を貫通している。コンタクトプラグ４８は、パッド部７５上に設けられており、ストッパー層４１、第３の絶縁層４２、及び第４の絶縁膜４５を貫通している。
第２の配線５１〜５３は、第４の絶縁層４５上に設けられている。第２の配線５１は、ビア４６を介して、上部電極と接続されている。第２の配線５１は、上部電極に所定の電位を供給するための配線である。
第２の配線５２は、コンタクトプラグ４７を介して、第１の配線３７と電気的に接続されている。第２の配線５３は、コンタクトプラグ４８を介して、貫通電極接続用配線パターン３８と電気的に接続されている。
第５の絶縁層５５は、第２の配線５１〜５３を覆うように、第４の絶縁膜４５上に設けられている。
ビア５６は、第２の配線５２上に位置する部分の第５の絶縁層５５を貫通するように設けられている。ビア５６は、メモリ回路形成領域Ａに配置されている。ビア５７は、第２の配線５３上に位置する部分の第５の絶縁層５５を貫通するように設けられている。ビア５７は、周辺回路形成領域Ｂに配置されている。
第３の配線５８，５９は、第５の絶縁層５５上に設けられている。第３の配線５８は、ビア５６と接続されている。第３の配線５９は、ビア５７と接続されている。
第６の絶縁膜６１は、第３の配線５８，５９を覆うように、第５の絶縁層５５上に設けられている。
ビア６２は、第６の絶縁膜６１を貫通するように、第３の配線５８上に設けられている。ビア６３は、第６の絶縁膜６１を貫通するように、第３の配線５９上に設けられている。
第４の配線６５，６６は、第６の絶縁膜６１上に設けられている。第４の配線６５は、ビア６２と接続されている。第４の配線６６は、ビア６３と接続されている。第４の配線６６は、ビア６３を介して、貫通電極接続用配線パターン３８と電気的に接続されている。
第１の保護膜６８は、最上層の配線である第４の配線６５，６６を覆うように、第６の絶縁膜６１上に設けられている。第１の保護膜６８には、表面電極７１を形成するための開口部が形成されている。この開口部は、第４の配線６６を露出している。第１の保護膜６８としては、例えば、ＳｉＯＮ膜を用いることができる。
第２の保護膜６９は、第１の保護膜６８上に設けられており、表面電極７１を形成するための開口部が形成されている。第２の保護膜６９としては、例えば、ポリイミド膜を用いることができる。
表面電極７１は、第１の保護膜６８に形成された開口部、及び第１の保護膜６８上に設けられている。表面電極７１は、例えば、第１の保護膜６８に形成された開口部及び第１の保護膜６８上に設けられた導電膜（例えば、Ｃｕめっき膜等）と、該導電膜上に形成されたはんだとにより構成することができる。
円筒状絶縁材１３は、貫通電極１７を囲むように、周辺回路形成領域Ｂに対応する部分の半導体基板１１に設けられている。円筒状絶縁材１３は、半導体基板１１を貫通するように形成されている。円筒状絶縁材１３は、貫通電極１７とメモリ回路形成領域Ａに対応する部分の半導体基板１１とを電気的に絶縁するためのものである。円筒状絶縁材１３は、例えば、ＳｉＮ膜及びＳｉＯ２膜により構成することができる。
絶縁層１４は、半導体基板１１の裏面１１ｂを覆うように設けられている。絶縁層１４は、裏面シード層１６と半導体基板１１との間を絶縁するための層である。
貫通孔１５は、パッド部７５と対向する部分の第１の絶縁層２８、半導体基板１１、及び絶縁層１４を貫通するように形成されている。
裏面シード層１６は、電解めっき法により貫通電極１７を形成する際の給電層である。裏面シード層１６は、貫通電極１７に覆われた第１のシード層７８と、第１のシード層７８と電気的に絶縁された第２のシード層７９とを有する。
第１のシード層７８とは、裏面電極１７が形成された第１の部分のシード層１６のことである。また、第２のシード層７９とは、裏面電極１７が形成されていない第２の部分のシード層１６のことである。
第１及び第２のシード層７８，７９は、貫通電極１７形成時においては一体的に構成されており、電気的に接続されている。第２のシード層７９は、従来の半導体装置の製造工程では除去される導電層であり、本実施の形態では、半導体装置１０の反りを調整する反り調整部材として機能する導電層である。
このように、半導体基板１１の裏面１１ｂ側（言い換えれば、複数の絶縁層や配線パターン等が形成されていない側）に、第２のシード層７９を設けることで、半導体装置１０の反りを調整することができる。
具体的には、例えば、半導体集積回路１２と半導体基板１１との内部応力の差及び熱膨張係数の差により、半導体装置１０に反りが発生した場合、第２のシード層７８により、半導体装置１０に反りを低減することができる（言い換えれば、半導体装置１０に発生する応力を打ち消すことができる）。
また、例えば、第２のシード層７８により、半導体装置１０の厚さ方向（上下方向）に配置され、半導体装置１０に実装される他の基板構造物（具体的には、配線基板や他の半導体装置）の反りと同様な反りを半導体装置１０に発生させて、半導体装置１０と他の基板構造物との電気的接続信頼性を向上させることができる。
第２のシード層７９の厚さ及び形状は、上記目的（具体的には、半導体装置１０の反りを低減させるか、或いは、他の基板構造物の反りと同様な反り（他の基板構造物に対応する反り）を半導体装置１０に発生させるか）を考慮して決定するとよい。
第２のシード層７９を設けることは、特に、半導体基板１１が薄板化（例えば、５０μｍ）された半導体装置１０（言い換えれば、反りの発生しやすい半導体装置）に有効である。
図２は、開口部を有していないシート状パターンとされた第２のシード層を部分的に示す平面図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。また、図２では、説明の便宜上、めっき層１８の図示を省略する。
図２に示すように、第２のシード層７９は、例えば、後述するシード層除去工程（図１５参照）において、第１のシード層７８の周囲に位置する部分の裏面シード層１６よりも外側に位置する部分の第２のシード層７９を全面残すことで、第２のシード層７９の形状を、開口部を有していない１枚のシート状のパターン（以下、「シート状パターン」という）にしてもよい。
このように、第２のシード層７９をシート状パターンとすることで、絶縁層１４の面を覆う第２のシード層７９の面積を大きくすることが可能となるので、第２のシード層７９が半導体装置１０の反りに及ぼす影響を大きくすることができる。
具体的には、例えば、第２のシード層７９が形成されていない状態で半導体装置１０が半導体基板１１の表面１１ａ側に凸んだ反りを有している場合、第２のシード層７９をシート状パターンとすることで、半導体装置１０の反りを低減する効果を大きくすることができる。
また、半導体装置１０が実装される他の基板構造物の反りに対応するように、半導体装置１０を半導体基板１１の裏面１１ｂ側に凸んだ形状にすることもできる。
図３は、網目形状とされた第２のシード層を部分的に示す平面図である。図３において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。また、図３では、説明の便宜上、めっき層１８の図示を省略する。
図３に示すように、第２のシード層７９は、例えば、平面視した状態において網目形状にしてもよい。
このように、第２のシード層７９を網目形状とすることにより、絶縁層１４の面を覆う第２のシード層７９の面積を調整（具体的には、第２のシード層７９がシート状パターンの場合と比較して、第２のシード層７９の面積が小さくなるように調整）することが可能となるので、第２のシード層７９が半導体装置１０に及ぼす影響を小さくすることができる。このため、半導体装置１０の反り量を細かく調整することができる。
この場合も、半導体装置１０が実装される他の基板構造物の反りに対応するように、半導体装置１０の反り量を調整することが可能である。
なお、第２のシード層７９の形状は、絶縁層１４上に形成される第２のシード層７９の面積を調整可能な形状であればよく、上記網目形状に限定されない。また、半導体装置１０の反りが大きい部分と、半導体装置１０の反りが小さい部分とで、第２のシード層７９の面積を異ならせてもよい（言い換えれば、第２のシード層７９の網目の大きさを異ならせてもよい。）。
図４は、複数の裏面電極を囲むように配置された第２のシード層を部分的に示す平面図である。図４では、説明の便宜上、めっき層１８の図示を省略する。
図４において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
図４に示すように、複数の裏面電極１７が密集して存在する場合には、複数の裏面電極１７を囲むように、第２のシード層７９を配置してもよく、この場合、図２に示すシート状パターンの第２のシード層７９と同様な効果を得ることができる。
また、図４に示すシート状パターンとされた第２のシード層７９の形状を、図３に示す網目形状にしてもよい。
また、図３及び図４に示す第２のシード層７９において、第２のシード層７９の厚さを調整することで、半導体装置１０の反り量を調整してもよい。具体的には、第２のシード層７９の厚さを薄くすることで、網目形状とされた第２のシード層７９と同様な効果を得ることができる。
また、図３及び図４に示す第２のシード層７９において、第２のシード層７９の厚さを厚くすることで、第２のシード層７９が半導体装置１０に及ぼす影響を大きくすることができる。
図５〜図１６は、本発明の第１の実施の形態に係る基板構造物である半導体装置の製造工程を示す断面図である。図５〜図１６は、図１に示す半導体装置１０の断面に対応している。図５〜図１６において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
次いで、図５〜図１６を参照して、第１の実施の形態の基板構造物である半導体装置１０の製造方法について説明する。
始めに、図５に示す工程では、薄板化されていない半導体基板１１を準備し、半導体基板１１の表面１１ａ側から溝を形成し、この溝にＳｉＮ膜とＳｉＯ２膜を埋め込むことで、円筒状絶縁材１３を形成する。半導体基板１１としては、例えば、複数の半導体装置１０が形成される半導体装置形成領域を複数有する半導体基板（例えば、シリコンウエハ）を用いることができる。以下の工程では、半導体装置形成領域を複数有する半導体基板１１に、半導体装置１０を製造する場合を例に挙げて説明する。
また、図５に示す段階では、円筒状絶縁材１３は、半導体基板１１を貫通しておらず、後述する薄板化工程（図９参照）において、半導体基板１１を薄板化することで、円筒状絶縁材１３は半導体基板１１を貫通する。
次いで、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域２１を形成し、また、ゲート電極２２の一部が形成される溝を半導体基板１１に形成し、半導体基板１１の表面１１ａを覆うゲート酸化膜（図示せず）を形成する。次いで、図示していないウェル領域を形成した後、ポリシリコン膜及びタングステン膜よりなるゲート電極２２，２３を形成し、その後、ゲート電極２２，２３を覆うサイドウォール２５を形成する。
次いで、イオン注入により不純物拡散層２７を形成し、その後、半導体基板１１の表面１１ａに第１の絶縁層２８を形成する。次いで、セルフアラインコンタクト３１を形成し、その後、ビット線コンタクト３２及びコンタクトプラグ３３を形成する。次いで、ビット線３５、第１の配線３７、及び貫通電極接続用配線パターン３８を形成し、その後、第２の絶縁層３４を形成する。
次いで、ストッパー層４１と、第３の絶縁層４２とを順次形成し、その後、ストッパー層４１及び第３の絶縁層４２をエッチングすることで貫通孔７６を形成する。次いで、貫通孔７６及び第３の絶縁層４２上にキャパシタ４４を形成する。
次いで、第３の絶縁層４２上に第４の絶縁膜４５を形成し、次いで、ビア４６、コンタクトプラグ４７，４８、及び第２の配線５１〜５３を形成する。ビア４６、コンタクトプラグ４７，４８、及び第２の配線５１〜５３は、一括形成してもよい。
次いで、第６の絶縁膜６１を形成し、その後、ビア５６，５７及び第３の配線５８，５９を形成する。
次いで、ビア６２，６３及び第４の配線６５，６６を形成し、その後、第４の配線６５，６６を覆うように、第１の保護膜６８（例えば、ＳｉＯＮ膜）と、第２の保護膜６９（例えば、ポリイミド膜）とを順次形成する。次いで、開口部を有したレジスト膜（図示せず）をマスクとするエッチングにより、第１及び第２の保護膜６８，６９に表面電極７１を配置するための開口部８２を形成する。この際、開口部８２は、第４の配線６６を露出するように形成する。
次いで、図６に示す工程では、第１及び第２の保護膜６８，６９に形成された開口部８２、及び第２の保護膜６９上を覆う表面シード層８３を形成し、次いで、表面電極７１の形成領域に対応する部分の表面シード層８３を露出する開口部８５を有しためっき用レジスト膜８４を形成する。表面シード層８３としては、例えば、Ｔｉ膜（厚さ１５０ｎｍ）と、Ｃｕ膜（厚さ３００ｎｍ）とが順次積層されたものを用いることができる。
次いで、表面シード層８３を給電層とする電解めっき法により、開口部８５に露出された表面シード層８３上に、表面電極７１の母材となるめっき膜８６（例えば、Ｃｕめっき膜）と、はんだめっき膜８７とを順次形成する。
次いで、図７に示す工程では、図６に示すめっき用レジスト膜８４、及び表面電極７１に覆われていない部分の表面シード層８３を除去し、その後、熱処理（例えば、２４０℃の温度で３０秒間加熱）を行うことで、図６に示すはんだめっき膜８７をリフローさせて、はんだバンプを形成することで、表面電極７１が形成される。これにより、半導体基板１１の表面１１ａ側に複数の半導体集積回路１２が製造される。なお、図１〜図７に示す工程が、構造体形成工程に相当する工程である。
次いで、図８に示す工程では、図７に示す構造体の表面電極７１側（半導体基板１１と接触する側の反対側に位置する図７に示す構造体の面）に、接着剤８９を介して、厚さ調整用基板９１（例えば、ガラス基板）を貼り付けることで、後述する薄板化工程（図９参照）後の製造中の半導体装置１０の厚さ（具体的には、図１０に示す構造体の厚さ（厚さ調整用基板９１を含む））が、薄板化工程前の製造中の半導体装置１０の厚さ（具体的には、第２の保護膜６９が設けられた部分の図７に示す構造体の厚さ）と同じになるようにする。
このように、厚さ調整用基板９１を貼り付けることで、薄板化工程において、厚さ調整用基板９１が補強板として機能するため、半導体基板１１を精度良く薄板化することができると共に、薄板化工程の前後において製造途中の半導体装置１０の厚さを同じにすることが可能となるので、薄板化工程後も薄板化工程前に使用した半導体製造装置（例えば、成膜装置、エッチング装置、及び洗浄装置等）を用いて加工を行うことができる。
次いで、図９に示す工程では、図８に示す構造体の下側（半導体基板１１の裏面１１ｂ側）から半導体基板１１を研磨或いは研削することで、半導体基板１１を薄板化（例えば、厚さ５０μｍ）する。この際、半導体基板１１は、円筒状絶縁材１３の下端が露出するまで研磨或いは研削する。半導体基板１１を薄板化は、例えば、バックサイドグラインダーを用いることができる。
次いで、薄板化された半導体基板１１を備えた構造体の上下を反転させ（図９に示す状態）、その後、半導体基板１１の裏面１１ｂを覆う絶縁層１４を形成する。絶縁層１４としては、例えば、ＳｉＮ膜を用いることができる。
次いで、絶縁層１４上に、貫通孔１５（図１参照）の形成領域に対応する部分に開口部９４を有したエッチング用レジスト膜９３を形成する。
次いで、図１０に示す工程では、図９に示すエッチング用レジスト膜９３をマスクとするエッチング（例えば、異方性エッチング）により、パッド部７５と対向する部分の半導体基板１１、絶縁層１４、及び第１の絶縁層２８を除去することで、貫通孔１５を形成する（貫通孔形成工程）。この際、貫通孔１５は、パッド部７５を露出するように形成する。その後、図９に示すエッチング用レジスト膜９３を除去する。
次いで、図１１に示す工程では、スパッタ法により、絶縁層１４上及び貫通孔１５の内部を覆う裏面シード層１６を形成する（シード層形成工程）。
この段階での裏面シード層１６は、図１１に示すように、図１に示す第１のシード層７８（第１の部分のシード層１６）と、図１に示す第２のシード層７９（第２の部分のシード層１６）とが一体的に構成されている。
裏面シード層１６は、貫通電極１７を電解めっき法により形成する際、給電層として使用する導電層である。なお、裏面シード層１６は、スパッタ法以外の方法で形成してもよい。
裏面シード層１６としては、例えば、Ｔｉ膜（厚さが１５０ｎｍ）と、Ｃｕ膜（厚さが６００ｎｍ）とを順次積層させた積層膜を用いることができる。
裏面シード層１６の厚さは、目的（具体的には、半導体装置１０の反りを半導体装置１０が実装される他の基板構造物の反りに対応させるか、或いは、半導体装置１０の反りを小さくするか）に応じて、適宜選択することができ、上記数値に限定されない。
なお、裏面シード層１６の厚さを、電解めっき法により表面電極７１を形成する際に使用するシード層の厚さよりも厚くすることで、表面電極７１よりも体積の大きい貫通電極１７をめっき膜でしっかりと埋め込むことができる。
次いで、図１２に示す工程では、裏面シード層１６上に、貫通孔１５に形成された裏面シード層１６を露出する開口部９６を有しためっき用レジスト膜９５を形成する。開口部９６は、図１２に示す貫通孔１５の上端よりも幅広形状にするとよい。このような形状とすることで、半導体装置１０と他の基板構造物とを容易に接続することができる。
次いで、図１３に示す工程では、裏面シード層１６を給電層とする電解めっき法により、開口部９６に露出された部分の裏面シード層１６上にめっき膜（例えば、Ｃｕめっき膜）を析出成長させることで該めっき膜よりなる貫通電極１７を形成し（電極形成工程）、その後、電解めっき法により、貫通電極１７上にはんだめっき膜を析出成長させることで、該はんだめっき層１８を形成する。その後、めっき用レジスト膜９５を除去する。
次いで、図１４に示す工程では、裏面シード層１６及びめっき層１８上に、第１のシード層７８と第２のシード層７９との間に位置する部分の裏面シード層１６（第１のシード層７８の周囲に位置する部分の裏面シード層１６）を露出する開口部９９を有したエッチング用レジスト膜９８を形成する。開口部９９の形状は、例えば、平面視リング状とすることができる。
次いで、図１５に示す工程では、図１４に示すエッチング用レジスト膜９８をマスクとするエッチングにより、開口部９９から露出された部分の裏面シード層１６（第１のシード層７８の周囲に位置する裏面シード層１６）を除去することで、第１のシード層７８と、半導体装置１０の反りを調整するシート状パターンである第２のシード層７９とを電気的に絶縁する（シード層除去工程）。
このシード層除去工程は、従来、裏面シード層１６を給電層とする電解めっき法により、貫通電極１７を形成後に、不要な裏面シード層１６（具体的には、貫通電極１７に覆われていない部分の裏面シード層１６）を除去する工程に相当する工程であり、今回、新たに設けた工程ではない。
このように、電解めっき法により、貫通電極１７を形成する際の給電層となる裏面シード層１６のうち、従来、除去していた部分の裏面シード層１６（具体的には、第２のシード層７９）を残すことで、別途、半導体装置１０の反り調整部材を形成する工程を設けることなく、反り調整部材である第２のシード層７９を形成することが可能となる。
次いで、図１６に示す工程では、図１５に示す構造体から接着剤８９及び厚さ調整用基板９１を除去する。
これにより、第２の保護膜６９及び表面電極７１が露出され、表面電極７１に他の基板構造物（図示せず）が接続可能となると共に、半導体基板１１に半導体装置１０に相当する構造体が形成される。
ここで、半導体基板１１として、複数の半導体装置１０が形成可能な基板（例えば、シリコンウエハ）を用いた場合には、上記厚さ調整用基板９１を除去した後に、図示していないダイシング装置を用いて半導体基板１１を切断することで、半導体基板１１に形成された複数の半導体装置１０を個片化する。これにより、第１の実施の形態の半導体装置１０が複数製造される。
本実施の形態の半導体装置の製造方法によれば、貫通電極１７を形成する際の給電層となる裏面シード層１６のうち、従来、除去していた第２の部分の裏面シード層１６（具体的には、第２のシード層７９）を残し、第２の部分の裏面シード層１６（具体的には、第２のシード層７９）を半導体装置１０の反り調整部材として用いることにより、別途、反り調整部材を形成する工程を設ける必要がない。そのため、半導体装置１０の製造工程数を増加させることなく、簡便な手段で半導体装置１０の反りを調整することができる。
図１７〜図１９は、網目形状とされた第２のシード層の形成方法を説明するための断面図である。図１７〜図１９において、図１４に示す構造体及び半導体装置１０と同一構成部分には同一符号を付す。
次に、図１７〜図１９を参照して、図３に示す網目形状とされた第２のシード層７９の形成方法について説明する。
始めに、先に説明した図５〜図１３に示す工程と同様な処理を行った後、図１７に示す工程では、めっき用レジスト膜９５が除去された裏面シード層１６上に、開口部９９，１０２とを有したエッチング用レジスト膜９８を形成する。開口部９９は、第１のシード層７８と第２のシード層７９との間に位置する部分の裏面シード層１６を露出するように形成する。開口部１０２は、第２のシード層７９のうち、除去したい部分の第２のシード層７９を露出するように形成する。この段階では、第２のシード層７９は、網目形状ではない。
次いで、図１８に示す工程では、開口部９９，１０２を有したエッチング用レジスト膜９８をマスクとするエッチングにより、第１のシード層７８と第２のシード層７９との間に位置する部分の裏面シード層１６と、開口部１０２に露出された部分の第２のシード層７９とを除去する（シード層除去工程）。
これにより、第１のシード層７８と、第１のシード層７８と電気的に絶縁され、図３に示す網目形状とされた第２のシード層７９が形成される。
次いで、図１９に示す工程では、図１８に示すエッチング用レジスト膜９８を除去する。
このように、第１のシード層７８と第２のシード層７９との間に位置する部分の裏面シード層１６をエッチングにより除去する際に使用するエッチング用レジスト膜９８に、第２のシード層７９の一部を露出する開口部１０２を形成し、開口部９９，１０２を有したエッチング用レジスト膜９８を介して、裏面シード層１６をエッチングすることにより、別途第２のシード層７９の形状を網目形状に加工するための工程を設けることなく、第２のシード層７９を網目形状に加工することができる。言い換えれば、半導体装置１０の製造コストを増加させることなく、網目形状とされた反り調整部材である第２のシード層７９を形成することができる。
（第２の実施の形態）
図２０は、本発明の第２の実施の形態の基板構造物である半導体装置の模式要部断面図である。図２０において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付し、その説明を省略する。
図２０を参照するに、第２の実施の形態の基板構造物である半導体装置１０５は、シート状パターンとされた第２のシード層７９にめっき膜１０６（例えば、Ｃｕめっき膜）を設けた以外は、第１の半導体装置１０と同様な構成とされている。
第２のシード層７９に形成された部分のめっき膜１０６の厚さは、第２のシード層７９と同一平面上に配置された部分の第１のシード層７８に形成されためっき膜（貫通電極１７を構成するめっき膜）の厚さと略等しい。
上記構成とされた半導体装置１０５では、第２のシード層７９及びめっき膜１０６が、半導体装置１０５の反りを調整する反り調整部材として機能する。
このように、半導体基板１１の裏面１１ｂ側に、シート状パターンとされた第２のシード層７９を覆うように、反り調整部材として機能するめっき膜１０６を設けることで、表面電極７１側に大きく凸んだ形状とされた半導体装置１０５の反りを小さくすることができる。
また、めっき膜１０６の厚さを調整することで、表面電極７１又はめっき層１８を介して、半導体装置１０５と電気的に接続される他の基板構造物（図示せず）の反りに対応するように、半導体装置１０５の反りを調整することが可能となるので、半導体装置１０５と他の基板構造物との間の電気的接続信頼性を向上させることができる。
図２１及び図２２は、第２のシード層上を覆うように形成されるめっき膜の形成方法を説明するための断面図である。図２１及び図２２において、先に説明した図１１に示す構造体と同一構成部分には同一符号を付す。
次に、図２１及び図２２を参照して、第２のシード層７９上に配置されためっき膜１０６の形成方法について説明する。
始めに、第１の実施の形態で説明した図５〜図１３に示す工程と同様な処理を行った後、図２１に示す工程では、第１のシード層７８と第２のシード層７９との間に位置する部分の裏面シード層１６を覆うように、貫通電極１７の形成領域に対応する第１のシード層７８を露出する開口部９６を有し、かつ第２のシード層７９の形成領域を露出するめっき用レジスト膜１０８を形成する。
次いで、図２２に示す工程では、裏面シード層１６を給電層とする電解めっき法により、めっき用レジスト膜１０８から露出された第１及び第２のシード層７８，７９上に、めっき膜（例えば、Ｃｕめっき膜）を析出成長させることで、第１のシード層７８上に貫通孔１５を充填するめっき膜よりなる貫通電極１７を形成すると共に、第２のシード層７９上にめっき膜１０６を形成する（電極形成工程）。つまり、めっき膜１０６と貫通電極１７とを一括形成する。
このように、電解めっき法により貫通電極１７を形成する際に使用するめっき用レジスト膜１０８を、第１及び第２のシード層７８，７９間に位置する部分の裏面シード層１６上のみを覆うように形成し、次いで、裏面シード層１６を給電層とする電解めっき法により、第１及び第２のシード層７８，７９上にめっき膜を析出成長させて、貫通電極１７とめっき膜１０６とを一括形成することで、めっき膜１０６を形成するための工程を別途設ける必要がなくなるため、半導体装置１０５の製造工程数を増加させることなく、簡便な手段で、半導体装置１０５の反り調整部材として機能するめっき膜１０６を形成することができる。
本実施の形態の半導体装置１０５は、図２２に示す電極形成工程において、めっき膜１０６と貫通電極１７とを一括形成後、図２２に示すめっき用レジスト膜１０８を除去し、次いで、第裏面シード層１６上に、めっき膜１０６を覆うように、第１の実施の形態で説明した図１３に示す開口部９６を有しためっき用レジスト膜９５を形成し、次いで、電解めっき法により、開口部９６に露出された貫通電極１７上にめっき層１８を形成し、次いで、めっき用レジスト膜９５を除去し、その後、第１の実施の形態で説明した図１４〜図１６に示す工程と同様な処理を行うことで製造できる。
なお、本実施の形態の形態では、シート状パターンとされた第２のシード層７９にめっき膜１０６を形成する場合を例に挙げて説明したが、第１の実施の形態で説明した図３に示す網目形状とされた第２のシード層７９上を覆うように、めっき膜１０６を設けてもよい。
（第３の実施の形態）
図２３は、本発明の第３の実施の形態に係る基板構造物である半導体装置の模式要部断面図である。図２３において、第２の実施の形態の半導体装置１０５と同一構成部分には、同一符号を付し、その説明を省略する。
図２３を参照するに、第３の実施の形態の基板構造物である半導体装置１１０は、シート状パターンとされた第２のシード層７９の一部にめっき膜１０６を設けた（言い換えれば、部分的にめっき膜１０６を設けた）以外は、第２の半導体装置１０５と同様な構成とされている。
このように、シート状パターンとされた第２のシード層７９に、反り調整部材として機能するめっき膜１０６を部分的に設けることにより、半導体装置１１０に発生する局所的な反りを低減することができる。
また、半導体装置１１０が実装される他の基板構造物（図示せず）の局所的な反りを、半導体装置１１０に反映させることが可能となるので、半導体装置１１０と他の基板構造物との間の電気的な接続信頼性を向上させることができる。
図２４は、第２のシード層上に部分的に配置されるめっき膜の形成方法を説明するための断面図である。図２４において、第２の実施の形態で説明した図２２に示す構造体と同一構成部分には同一符号を付す。
ここで、図２４を参照して、第２のシード層７９上に部分的に形成されるめっき膜１０６の形成方法について説明する。
始めに、第１の実施の形態で説明した図５〜図１３に示す工程と同様な処理を行った後、図２４に示す工程では、裏面シード層１６上に、貫通電極１７の形成領域に対応する第１のシード層７８を露出する開口部９６、及びめっき膜１０６の形成領域に対応する部分の第２のシード層７９を露出する開口部１１２を有しためっき用レジスト膜１１１を形成する。
次いで、裏面シード層１６を給電層とする電解めっき法により、第１のシード層７８上に貫通孔１５を充填するめっき膜よりなる貫通電極１７を形成すると共に、第２のシード層７９上にめっき膜１０６を部分的に形成する（電極形成工程）。つまり、めっき膜１０６と貫通電極１７とを一括形成する。
このような方法により、第２のシード層７９上にめっき膜１０６を形成することで、別途めっき膜１０６を形成する工程を設けることなく（言い換えれば、半導体装置１１０の製造コストを増加させることなく）、第２のシード層７９上に、部分的にめっき膜１０６を形成すことができる。
本実施の形態の半導体装置１１０は、図２４に示す電極形成工程において、めっき膜１０６と貫通電極１７とを一括形成後、図２４に示すめっき用レジスト膜１１１を除去し、次いで、第裏面シード層１６上に、めっき膜１０６を覆うように、第１の実施の形態の図１３に示す開口部９６を有しためっき用レジスト膜９５を形成し、次いで、開口部９６に露出された貫通電極１７上に電解めっき法によりめっき層１８を形成し、次いで、めっき用レジスト膜９５を除去し、その後、第１の実施の形態で説明した図１４〜図１６に示す工程と同様な処理を行うことで製造できる。
なお、本実施の形態の形態では、シート状パターンとされた第２のシード層７９にめっき膜１０６を部分的に形成する場合を例に挙げて説明したが、第１の実施の形態で説明した図３に示す網目形状とされた第２のシード層７９上に、めっき膜１０６を部分的に設けてもよい。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１〜第３の実施の形態の半導体装置１０，１０５，１１０では、半導体装置の一例としてＤＲＡＭを例に挙げて説明したが、第１及び第３の実施の形態で説明した反り調整部材である第２のシード層７９及びめっき膜１０６は、ＤＲＡＭ以外の半導体記憶装置であるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、フラッシュメモリ等にも適用可能である。
また、上記反り調整部材である第２のシード層７９及びめっき膜１０６は、上記半導体記憶装置以外の半導体装置にも適用可能である。
また、第１〜第３の実施の形態では、基板本体として半導体基板１１を備えた半導体装置１０，１０５，１１０に、反り調整部材である第２のシード層７９及びめっき膜１０６を適用した場合を例に挙げて説明したが、反り調整部材である第２のシード層７９及びめっき膜１０６は、基板として樹脂基板（例えば、ガラスエポキシ基板）やセラミック基板等を用いた配線基板にも適用可能である。
さらに、本発明は、基板の裏面側にめっき法により形成されるパッド状の電極（言い換えれば、貫通電極以外の電極）を備えた基板構造物にも適用可能である。言い換えれば、本発明は、基板の裏面側にめっき法により形成される導体を備えた基板構造物に適用可能である。
なお、基板構造物の基板は、半導体基板に限るものではなく、プリント基板や絶縁基板であってもよい。
本発明は、反り量を調整する必要のある基板構造物の製造方法、及び半導体装置の製造方法に適用可能である。
１０，１０５，１１０…半導体装置、１１…半導体基板、１１ａ…表面、１１ｂ…裏面、１２…半導体集積回路、１３…円筒状絶縁材、１４…絶縁層、１５，７６…貫通孔、１６…裏面シード層、１７…貫通電極、１８…めっき層、２１…素子分離領域、２２，２３…ゲート電極、２５…サイドウォール、２７…不純物拡散層、２８…第１の絶縁層、３１…セルフアラインコンタクト、３２…ビット線コンタクト、３３，４７，４８…コンタクトプラグ、３４…第２の絶縁層、３５…ビット線、３７…第１の配線、３８…貫通電極接続用配線パターン、３９…容量コンタクト、４１…ストッパー層、４２…第３の絶縁層、４４…キャパシタ、４５…第４の絶縁膜、４６，５６，５７，６２，６３…ビア、５１〜５３…第２の配線、５５…第５の絶縁膜、５８，５９…第３の配線、６１…第６の絶縁膜、６５，６６…第４の配線、６８…第１の保護膜、６９…第２の保護膜、７１…表面電極、７５…パッド部、７８…第１のシード層、７９…第２のシード層、８２，８５，９４，９６，９９，１０２，１１２…開口部、８３…表面シード層、８４…めっき用レジスト膜、８６…めっき膜、８７…はんだめっき膜、８９…接着剤、９１…厚さ調整用基板、９３，９８…エッチング用レジスト膜、９５，１０８，１１１…めっき用レジスト膜、Ａ…メモリ回路形成領域、Ｂ…周辺回路形成領域

Claims (7)

  1. 基板の裏面を覆うシード層を形成するシード層形成工程と、
    前記シード層に、めっき法により裏面電極を形成する電極形成工程と、
    前記シード層を選択的に除去することにより、前記裏面電極が形成された第１の部分と、前記裏面電極が形成されていない第２の部分とに前記シード層を分離すると共に、前記第２の部分の少なくとも一部を残すシード層除去工程と、を含むことを特徴とする基板構造物の製造方法。
  2. 前記基板の表面側に、絶縁層及び配線パターンを備えた構造体を形成する構造体形成工程と、
    前記基板の裏面側から前記基板を選択的に除去することにより前記配線パターンを露出する貫通孔を形成する貫通孔形成工程と、を含み、
    前記シード層形成工程では、前記基板の裏面及び前記貫通孔内に前記シード層を形成し、
    前記電極形成工程では、前記貫通孔内に前記裏面電極を形成することを特徴とする請求項１記載の基板構造物の製造方法。
  3. 前記構造体は、前記配線パターンと電気的に接続される表面電極を備えており、
    前記表面電極は、前記裏面電極と電気的に接続することを特徴とする請求項２記載の基板構造物の製造方法。
  4. 前記シード層除去工程は、前記第１の部分と前記第２の部分とに挟まれた領域に対応する部分を除去すると共に、前記第２の部分の一部を選択的に除去することを特徴とする請求項１ないし３のいずれか一項記載の基板構造物の製造方法。
  5. 前記電極形成工程において、前記裏面電極と共に、前記シード層の表面の全面にめっき膜が形成されることを特徴とする請求項１ないし４のいずれか一項記載の基板構造物の製造方法。
  6. 前記電極形成工程において、前記第２の部分に対応する前記シード層の一部を覆うめっき膜と前記裏面電極とを一括形成することを特徴とする請求項１ないし５のいずれか一項記載の基板構造物の製造方法。
  7. 半導体基板の表面に、複数の絶縁層、該複数の絶縁層に形成された複数の配線層、及び該複数の配線層を互いに接続する複数のコンタクトプラグを形成すると共に、前記複数の配線層のうち、前記半導体基板の表面から最も離れた位置に配置された第１の配線層上に、表面電極を形成する工程と、
    前記複数の配線層のうち、前記半導体基板の表面から最も近い位置に配置された第２の配線層を露出させるように、前記半導体基板に貫通孔を形成する工程と、
    前記半導体基板の裏面及び前記貫通孔内に、シード層を形成する工程と、
    めっき法により、前記シード層が形成された前記貫通孔内に、裏面電極を形成する工程と、
    前記シード層を選択的に除去することにより、前記裏面電極が形成された第１の部分と、前記裏面電極が形成されていない第２の部分とに前記シード層を分離すると共に、前記第２の部分に対応する前記シード層を残す工程と、を含むことを特徴とする半導体装置の製造方法。
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