JP2012256679A - 半導体装置及びその製造方法 - Google Patents

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semiconductor
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back surface
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Ryohei Kitada
亮平 北田
Masahiro Yamaguchi
昌浩 山口
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Elpida Memory Inc
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

【課題】半導体装置の歩留まりを向上可能な半導体装置及びその製造方法を提供する。
【解決手段】互いに積層された第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を含むチップ積層体１４を有する半導体装置１０であって、半導体基板４１，６１と、半導体基板４１，６１の第１の面４１ａ，６１ａに設けられた回路素子層４２，６２と、回路素子層４２，６２の表面に設けられた第１の表面絶縁層４９，６４と、半導体基板４１，６１の第２の面４１ｂ、６１ｂに設けられた第１の裏面絶縁層４９，６４と、第１の裏面絶縁層４９，６４の面のうち、半導体基板４１，６１と接触する面とは反対側に位置する面に設けられ、第１の裏面絶縁層４９，６４と異なる絶縁物質を含む第２の裏面絶縁層５１，６６と、半導体基板４１，６１を貫通する貫通電極と、を有する。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
従来、配線基板上に、貫通電極を備えた半導体チップが複数積層されたチップ積層体を実装した構成とされた半導体装置がある。上記貫通電極を備えた半導体チップは、貫通電極形成プロセス上の観点から、厚さが５０〜１００μｍ程度と薄く、反りが発生しやすい。
このような反りが半導体チップに存在すると、上記貫通電極を備えた半導体チップに貫通電極を備えた他の半導体チップを実装した際、半導体チップ間の電気的接続不良が発生する。このような半導体チップ間の電気的接続不良は、上記半導体チップの厚さが、さらに薄くなった場合（例えば、５０μｍ以下）に顕著となる。
特許文献１には、基板上に複数の半導体チップを積層した半導体装置において、積層工程時に、基板と半導体チップとの加熱温度が異なることに起因して、冷却時に生じる基板と半導体チップとの熱収縮量の差による応力によって、モジュール全体に反りが発生することを防止するために、補強チップを備えることが開示されている。
特開２００８−２９４３６７号公報
図３０は、従来の半導体装置に適用される貫通電極を備えた半導体チップの一例を示す断面図である。
図３０を参照するに、半導体チップ３００は、半導体基板３０１と、半導体基板３０１の表面３０１ａに設けられた回路素子層３０２と、半導体基板３０１を貫通する貫通ビア３０３を含む貫通電極３０４と、貫通電極３０４の一端に設けられた表面電極３０５と、貫通電極３０４の他端に設けられた裏面電極３０６と、回路素子層３０２の表面３０２ａに設けられた表面樹脂層３０８と、半導体基板３０１の裏面３０１ｂに設けられた裏面絶縁層３０９と、を有する。
このように、半導体チップ３００では、回路素子層３０２の表面３０２ａに回路素子層３０２を保護する表面樹脂層３０８（例えば、ポリイミド樹脂）が設けられているが、半導体基板３０１の裏面３０１ｂ側には裏面絶縁層３０９（例えば、窒化シリコン膜）が形成されているのみであった。
上記構成とされた半導体チップ３００を積層して熱圧着により実装する際、表面樹脂層３０８の熱膨張係数と裏面絶縁層３０９の熱膨張係数との差が大きいため、半導体チップ３００に反りが発生してしまう。
特許文献１に開示されている方法では、実装時の加熱後の冷却時に生じる反りを抑制することは可能だが、積層工程時の加熱（熱圧着するための加熱）による半導体チップの反りを抑制することは困難であった。
このように、積層工程時における加熱、および冷却時において、半導体チップ３００に反りが発生すると、半導体チップ３００間の電気的接続不良が増加し、半導体装置の歩留まりが低下してしまう虞があった。
本発明の一観点によれば、互いに積層された第１及び第２の半導体チップを含むチップ積層体を有する半導体装置であって、前記第１及び第２の半導体チップのそれぞれが、半導体基板と、前記半導体基板の第１の面に設けられた回路素子層と、前記回路素子層の表面に設けられた第１の表面絶縁層と、前記半導体基板の前記第１の面の反対側に位置する前記半導体基板の第２の面に設けられた第１の裏面絶縁層と、前記第１の裏面絶縁層の面のうち、前記半導体基板と接触する面とは反対側に位置する面に設けられ、前記第１の裏面絶縁層と異なる絶縁物質を含む第２の裏面絶縁層と、前記半導体基板を貫通する貫通電極と、を有することを特徴とする半導体装置が提供される。
本発明の半導体装置によれば、互いに積層された第１及び第２の半導体チップのそれぞれが、回路素子層の表面に設けられた第１の表面絶縁層と、半導体基板の前記第１の面の反対側に位置する半導体基板の第２の面に設けられた第１の裏面絶縁層と、第１の裏面絶縁層の面のうち、半導体基板と接触する面とは反対側に位置する面に設けられ、第１の裏面絶縁層と異なる絶縁物質を含む第２の裏面絶縁層と、を有することにより、半導体チップの両面に従来よりも熱膨張係数の値の差が小さい絶縁層（樹脂層）が配置される。
これにより、第１及び第２の半導体チップを熱圧着する際の加熱により、第１及び第２の半導体チップに反りが発生することを抑制できる。
また、熱圧着する際の加熱に起因する第１及び第２の半導体チップの反りが抑制可能になることで、第１の半導体チップと第２の半導体チップとの間の電気的接続信頼性が向上可能となるため、半導体装置の歩留まりを向上させることができる。
本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。 図１に示す第２の半導体チップの主要部を拡大した断面図である。 図１に示す領域Ｃに対応するチップ積層体を拡大した断面図である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）であり、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１４）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１５）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１６）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１７）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１８）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１９）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２０）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２１）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２２）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２３）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２４）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２５）である。 本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２６）である。 従来の半導体装置に適用される貫通電極を備えた半導体チップの一例を示す断面図である。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の概略構成を示す断面図である。図１では、実際には、後述する図２に示すように、複雑な構成とされたチップ貫通電極６８を簡略化して図示する。また、実際には、図１に示すチップ貫通電極５４もチップ貫通電極６８と同様に複雑な構成とされているが、図１では簡略化して図示する。また、図１では、後述する図２に示すはんだバンプ７０の図示を省略する。
図１を参照するに、本実施の形態の半導体装置１０は、配線基板１１と、バンプ１２と、外部接続端子１３と、チップ積層体１４と、第１の封止樹脂１６と、第２の封止樹脂１７と、第３の封止樹脂１８と、を有する。
配線基板１１は、基板本体２２と、接続パッド２３と、配線２４と、接続ランド２６と、貫通電極２７と、第１のソルダーレジスト２９と、第２のソルダーレジスト３１と、を有する。
基板本体２２は、板状とされており、平坦な面とされた表面２２ａ及び裏面２２ｂを有する。基板本体２２としては、例えば、ガラスエポキシ基板を用いることができる。
接続パッド２３は、基板本体２２の表面２２ａの中央に複数設けられている。配線２４は、再配線であり、基板本体２２の表面２２ａに設けられている。配線２４は、接続パッド２３と接続されている。
接続ランド２６は、基板本体２２の裏面２２ｂに複数設けられている。貫通電極２７は、基板本体２２のうち、配線２４と接続ランド２６との間に挟まれた部分を貫通するように設けられている。貫通電極２７は、一方の端が配線２４と接続されており、他方の端が接続ランド２６と接続されている。これにより、貫通電極２７は、接続パッド２３と接続ランド２６とを電気的に接続している。
第１のソルダーレジスト２９は、基板本体２２の表面２２ａに設けられている。第１のソルダーレジスト２９は、複数の接続パッド２３を露出すると共に、配線２４を覆うように配置されている。第１のソルダーレジスト２９は、配線２４を保護する機能を有する。
第２のソルダーレジスト３１は、基板本体２２の裏面２２ｂに設けられている。第２のソルダーレジスト３１は、複数の接続ランド２６を露出するように配置されている。
バンプ１２は、接続パッド２３上に設けられている。バンプ１２は、配線基板１１に実装されるチップ積層体１４、及び配線基板１１と接続されており、チップ積層体１４と配線基板１１とを電気的に接続している。バンプ１２としては、例えば、スタッドバンプ（例えば、材料は金）を用いることができる。
外部接続端子１３は、接続ランド２６に設けられている。外部接続端子１３は、半導体装置１０をマザーボード等の実装基板（図示せず）に実装する際、該実装基板に設けられた端子（図示せず）と接続される。外部接続端子１３としては、例えば、はんだボールを用いることができる。
チップ積層体１４は、第１の半導体チップ３５と、第２の半導体チップ３６−１，３６−２，３６−３，３６−４と、を有する。
チップ積層体１４は、第１の半導体チップ３５上に、第２の半導体チップ３６−１、第２の半導体チップ３６−２、第２の半導体チップ３６−３、第２の半導体チップ３６−４の順で第２の半導体チップ３６−１，３６−２，３６−３，３６−４を積層させた構成とされており、配線基板１１上に実装されている。
第１の半導体チップ３５は、配線基板１１に実装されるＩＦ（Ｉｎｔｅｒｆａｃｅ）用半導体チップであり、半導体基板４１と、回路素子層４２と、第１の表面電極４４と、第１の表面絶縁層４７と、第２の表面絶縁層（図示せず）、第１の裏面絶縁層４９と、第２の裏面絶縁層５１と、第１の裏面電極５２と、配線５３と、チップ貫通電極５４と、を有する。
半導体基板４１は、矩形とされた基板である。半導体基板４１は、第１の面４１ａと、第１の面４１ａの反対側に配置された第２の面４１ｂと、を有する。半導体基板４１としては、例えば、単結晶シリコン基板を用いることができる。
回路素子層４２は、半導体基板４１の第１の面４１ａに設けられている。回路素子層４２は、図示していない素子（例えば、トランジスタ等）と、積層された複数の層間絶縁膜と、該複数の層間絶縁膜に設けられ、該素子と電気的に接続された複数の配線及びビアと、を有する。
また、回路素子層４２は、貫通電極（具体的には、チップ貫通電極５４の構成要素であり、かつ半導体基板４１を貫通するＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ ｖｉａ））と電気的に接続された図示していない第１の配線階層（第１の配線層）と、該第１の配線階層を覆う第２の表面絶縁層と、貫通電極（Ｓｉ貫通電極）と第１の表面電極４４との間に配置された複数の配線階層と、該複数の配線階層間を電気的に接続する複数のビアと、を含む多階層配線構造を有する。
第２の表面絶縁層（図示せず）は、回路素子層４２の最上層に設けられており、第２の表面絶縁層の表面（第２の表面絶縁層の第１の面）は、回路素子層４２の表面４２ａを構成している。
第１の表面電極４４は、回路素子層４２の表面４２ａ（図示していない第２の表面絶縁層の第１の面）に複数設けられており、バンプ１２と対向する位置に配置されている。第１の表面電極４４は、バンプ１２を介して、配線基板１１の接続パッド２３と電気的に接続されている。これにより、第１の半導体チップ３５は、配線基板１１と電気的に接続されている。
また、第１の表面電極４４は、第２の表面絶縁層（図示せず）を貫通して第１の配線階層（図示せず）に到達する第１の部分を含む。第１の配線階層と第１の表面電極４４との間には、複数の配線階層（配線層）のうちのいずれの１つの配線階層も挿入していない。
第１の表面絶縁層４７は、複数の第１の表面電極４４を露出するように、回路素子層４２の表面４２ａ（図示していない第２の表面絶縁層の第１の面（回路素子層４２の表面））に設けられている。第１の表面絶縁層４７は、第１の表面電極４４を露出する開口部（図示せず）を有する。また、第１の表面絶縁層４７は、第２の表面絶縁層（図示せず）と異なる絶縁物質を含む。
第１の表面絶縁層４７の材料としては、例えば、ポリイミド樹脂を用いることができる。第１の表面絶縁層４７の厚さは、例えば、３μｍとすることができる。
第１の裏面絶縁層４９は、半導体基板４１の第２の面４１ｂに設けられている。第１の裏面絶縁層４９としては、例えば、シリコン窒化膜（例えば、Ｓｉ３Ｏ４膜）を用いることができる。
第２の裏面絶縁層５１は、第１の裏面絶縁層４９の表面４９ａ（第１の裏面絶縁層４９の面のうち、半導体基板４１と接触する面とは反対側に位置する面）に設けられている。第１の表面絶縁層４７及び第２の裏面絶縁層５１は、樹脂を含む。具体的には、第１の表面絶縁層４７及び第２の裏面絶縁層５１は、熱硬化性の樹脂を含む。
第２の裏面絶縁層５１としては、第２の裏面絶縁層５１の熱膨張係数の値と第１の表面樹脂層４７の熱膨張係数の値との差が、第１の裏面絶縁層４９の熱膨張係数の値と第１の表面樹脂層４７の熱膨張係数の値との差よりも小さくなる熱膨張係数を有する絶縁層（樹脂層）を用いる。
このように、第１の裏面絶縁層４９の表面４９ａに、第１の裏面絶縁層４９の熱膨張係数の値と第１の表面絶縁層４７の熱膨張係数の値との差よりも第１の表面絶縁層４７の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層５１を設けることにより、従来よりも、第１の半導体チップ３５の表面側及び裏面側に熱膨張係数の差を小さくすることができるため、バンプ１２を介して、第１の半導体チップ３５の第１の表面電極４４と配線基板１１の接続パッド２３とを熱圧着する際、或いは、第２の半導体チップ３６−１の第２の表面電極６９と第１の半導体チップ３５の第１の裏面電極５２とを熱圧着する際の加熱により、第１の半導体チップ３５に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１の半導体チップ３５の反りが抑制可能になることで、第１の半導体チップ３５と配線基板１１との間の電気的接続信頼性を向上させることができる。
第１の表面絶縁層４７の厚さが３μｍの場合、第２の裏面絶縁層５１の厚さは、例えば、３μｍとすることができる。
第１の裏面電極５２は、第２の裏面絶縁層５１の表面５１ａに複数設けられており、チップ貫通電極５４の他端５４Ｂと接続されている。
配線５３は、回路素子層４２の表面４２ａに設けられており、チップ貫通電極５４の一端５４Ａと接続されている。配線５３は、第１の表面電極４４と接続されている。配線５３は、第１の裏面電極５２の配設間隔が接続パッド２３の配設位置に対応するようにするための再配線である。
チップ貫通電極５４は、第１の裏面電極５２と配線５３との間に位置する半導体基板４１、回路素子層４２、第１の裏面絶縁層４９、及び第２の裏面絶縁層５１を貫通するように設けられている。
チップ貫通電極５４は、半導体基板４１を貫通する貫通電極と、該貫通電極と電気的に接続され、かつ回路素子層４２の多階層配線構造を構成する第１の配線階層、他の配線層、及びビアと、を有する。
チップ貫通電極５４は、その他端５４Ｂが第１の裏面電極５２と接続されており、一端５４Ａが配線５３と接続されている。これにより、チップ貫通電極５４は、第１の表面電極４４と第１の裏面電極５２とを電気的に接続している。
上記構成とされた第１の半導体チップ３５は、半導体基板４１を貫通する貫通電極を有するため、薄板化（例えば、５０μｍ以下）されている。
貫通電極は、半導体基板４１の第２の面４１ｂから突き出た一端部分を含み、第１の裏面絶縁層４９の一部と第２の裏面絶縁層５１の一部とが半導体基板４１の第２の面４１ｂと貫通電極の一端部分との間に挿入されている。
図１を参照するに、第２の半導体チップ３６−１は、第１の半導体チップ３５上に実装されるメモリ用半導体チップであり、半導体基板６１と、回路素子層６２と、円筒状絶縁材６３と、第１の裏面絶縁層６４と、第１の表面絶縁層６５と、第２の裏面絶縁層６６と、基板貫通孔６７と、チップ貫通電極６８と、第２の表面電極６９と、はんだバンプ７０と、第２の裏面電極７１と、を有する。
図２は、図１に示す第２の半導体チップの主要部を拡大した断面図である。図２において、図１に示す第２の半導体チップ３６−１と同一構成部分には同一符号を付す。なお、図２では、第２の半導体チップ３６−１の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合を例に挙げて図示する。また、図２では、１つのチップ貫通電極６８のみを図示しているが、実際には、複数のチップ貫通電極６８が所定の間隔で隣接して配置されている。
図１及び図２を参照するに、半導体基板６１は、矩形とされた基板である。半導体基板６１は、第１の面６１ａと、第１の面６１ａの反対側に配置された第２の面６１ｂと、を有する。半導体基板６１の第１の面６１ａ側には、図示していないゲート絶縁膜と、ゲート電極７３の一部とが配置される溝１２１が形成されている。溝１２１は、メモリセル形成領域Ａに設けられている。半導体基板６１としては、例えば、単結晶シリコン基板を用いることができる。
図１及び図２を参照するに、回路素子層６２は、半導体基板６１の第１の面６１ａに設けられている。
図２を参照するに、回路素子層６２は、メモリセルが形成されるメモリセル形成領域Ａ、及び周辺回路が形成される周辺回路形成領域Ｂを有すると共に、素子分離領域７２と、半導体基板６１の第１の面６１ａに形成されたゲート酸化膜（図示せず）と、ゲート電極７３，７４と、サイドウォール７６と、第１の不純物拡散層７７と、第２の不純物拡散層７８と、第３の不純物拡散層７９と、トタンジスタ８０と、第１の層間絶縁膜８２と、セルフアラインコンタクト８３，８４と、ビット線コンタクト８５と、コンタクトプラグ８６と、多階層配線構造９０と、を有する。
図２を参照するに、素子分離領域７２は、半導体基板６１の第１の面６１ａ側に位置する半導体基板６１に内設されている。素子分離領域７２は、半導体基板６１に形成された溝に絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））が埋め込まれた構成とされている。
図２を参照するに、ゲート電極７３は、図示していないゲート絶縁膜を介して、半導体基板６１に形成された溝１２１を埋め込むと共に、半導体基板６１の第１の面６１ａから突出するように設けられている。ゲート電極７３は、２層構造とされており、例えば、ポリシリコン膜と、タングステン膜と、を順次積層した構造とすることができる。
図２を参照するに、ゲート電極７４は、ゲート電極７３と隣り合う位置に配置されている。ゲート電極７４は、ゲート絶縁膜（図示せず）を介して、メモリセル形成領域Ａに位置する半導体基板６１の第１の面６１ａ上に設けられている。
図２を参照するに、サイドウォール７６は、ゲート電極７２，７３の側面及び上面を覆うように設けられている。サイドウォール７６としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
図２を参照するに、第１の不純物拡散層７７は、ゲート電極７３間に位置する半導体基板６１に形成されている。第２の不純物拡散層７８は、ゲート電極７３とゲート電極７４との間に位置する半導体基板６１に形成されている。
例えば、半導体基板６１がｐ型単結晶シリコン基板の場合、第１及び第２の不純物拡散層７７，７８は、半導体基板６１にｎ型不純物をイオン注入することで形成する。
図２を参照するに、トランジスタ８０は、図示していないゲート絶縁膜と、ゲート電極７３と、第１の不純物拡散層７７と、第２の不純物拡散層７８と、を有した構成とされている。
図２を参照するに、第３の不純物拡散層７９は、周辺回路領域Ｂに位置する半導体基板６１の第１の面６１ａ側に形成されている。第３の不純物拡散層７９は、周辺回路用トランジスタ（図示せず）の構成要素の１つである。
図２を参照するに、第１の層間絶縁膜８２は、サイドウォール７６を覆うように、半導体基板６１の第１の面６１ａ及び素子分離領域７２上に設けられている。第１の層間絶縁膜８２は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。第１の層間絶縁膜８２としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、セルフアラインコンタクト８３は、第１の不純物拡散層７７上に位置する第１の層間絶縁膜８２を貫通するように設けられている。セルフアラインコンタクト８３の下端は、第１の不純物拡散層７７と接触している。これにより、セルフアラインコンタクト８３は、第１の不純物拡散層７７と電気的に接続されている。
図２を参照するに、セルフアラインコンタクト８４は、第２の不純物拡散層７８上に位置する第１の層間絶縁膜８２を貫通するように設けられている。セルフアラインコンタクト８４の下端は、第２の不純物拡散層７８と接触している。これにより、セルフアラインコンタクト８４は、第２の不純物拡散層７８と電気的に接続されている。
図２を参照するに、ビット線コンタクト８５は、セルフアラインコンタクト８３上に配置されており、第１の層間絶縁膜８２に内設されている。
図２を参照するに、コンタクトプラグ８６は、第３の不純物拡散層７９上に形成された第１の層間絶縁膜８２を貫通するように設けられている。コンタクトプラグ８６の下端は、第３の不純物拡散層７９と接触している。これにより、コンタクトプラグ８６は、周辺回路用トランジスタ（図示せず）と電気的に接続されている。
図２を参照するに、多階層配線構造８７は、第２の層間絶縁膜８８と、ビット線８９と、複数の配線階層である配線階層９２，１０２，１０３，１０８，１１４，１４２，１４４，１４７及び第１の配線階層１４９と、容量コンタクト９３と、ストッパー膜９４と、第３の層間絶縁膜９５と、記憶素子であるキャパシタ９７と、第４の層間絶縁膜９８と、ビア９９，１０６，１１２，１４６，１４８、と、コンタクトプラグ１０１，１４３と、第５の層間絶縁膜１０５と、第６の層間絶縁膜１１１と、第２の表面絶縁層１５１と、を有する。
このうち、配線階層１４２，１４４，１４７、コンタクトプラグ１４３、ビア１４６，１４８、及び第１の配線階層１４９は、チップ貫通ビア６８の一部を構成している。
図２を参照するに、第２の層間絶縁膜８８は、第１の層間絶縁膜８２上に設けられている。第２の層間絶縁膜８８は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。第２の層間絶縁膜８８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、ビット線８９は、ビット線コンタクト８５上に設けられており、第２の層間絶縁膜８８に内設されている。ビット線８９は、ビット線コンタクト８５を介して、第１の不純物拡散層７７と電気的に接続されている。また、図示してはいないが、ビット線８９は、ゲート電極７３の延在方向に対して交差する方向に延在している。
図２を参照するに、配線階層９２は、第１の層間絶縁膜８２上に設けられており、コンタクトプラグ８６の上端と接続されている。これにより、配線階層９２は、コンタクトプラグ８６を介して、周辺回路用トランジスタ（図示せず）と電気的に接続されている。
図２を参照するに、容量コンタクト９３は、セルフアラインコンタクト８４上に位置する部分の第1及び第２の層間絶縁膜８２，８８を貫通するように設けられている。容量コンタクト９３の下端は、セルフアラインコンタクト８４の上端と接続されている。これにより、容量コンタクト９３は、セルフアラインコンタクト８４を介して、第２の不純物拡散層７８と電気的に接続されている。
図２を参照するに、ストッパー膜９４は、第２の層間絶縁膜８８上に設けられている。ストッパー膜９４は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。
ストッパー膜９４は、エッチングにより、第３の層間絶縁膜９５にキャパシタ９７を配置するためのシリンダ孔１２３を形成する際のエッチングストッパーとなる膜である。ストッパー膜９４としては、シリコン窒化膜（ＳｉＮ膜）を用いる。
図２を参照するに、第３の層間絶縁膜９５は、ストッパー膜９４上に設けられており、容量コンタクト９３の上面を露出するシリンダ孔１２３を有する。シリンダ孔１２３は、第３の層間絶縁膜９５を貫通するように形成されている。
第３の層間絶縁膜９５は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。第３の層間絶縁膜９５としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、キャパシタ９７は、シリンダ孔１２３の内面を覆う下部電極１２５と、下部電極１２５を介して、シリンダ孔１２３を埋め込む容量絶縁膜１２６と、第３の層間絶縁膜９５上に設けられ、下部電極１２５の上端及び容量絶縁膜１２６の上端と接続された上部電極１２７と、を有する。
下部電極１２５は、容量コンタクト９３と接触している。これにより、下部電極１２５は、容量コンタクト９３を介して、第２の不純物拡散層７８と電気的に接続されている。上部電極１２７は、複数の下部電極１２５に対して共通の電極である。
キャパシタ９７で保持されるデータは、ワード線として機能するゲート電極７３の活性化に伴い、第１の不純物拡散層７７、セルフアラインコンタクト８３、ビット線コンタクト８５、及び容量コンタクト９３を介して、ビット線８９に読み出される。
図２を参照するに、第４の層間絶縁膜９８は、上部電極を１２７覆うように、第３の層間絶縁膜９５上に設けられている。第４の層間絶縁膜９８は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。第４の層間絶縁膜９８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、ビア９９は、上部電極１２７上に位置する第４の層間絶縁膜９８を貫通するように設けられている。ビア９９の下端は、上部電極１２７と接続されている。
図２を参照するに、コンタクトプラグ１０１は、配線階層９２上に位置するストッパー膜９４、第３の層間絶縁膜９５、及び第４の層間絶縁膜９８を貫通するように設けられている。コンタクトプラグ１０１の下端は、配線階層９２と接続されている。
図２を参照するに、配線階層１０２は、第４の層間絶縁膜９８上に設けられており、ビア９９の上端と接続されている。これにより、配線階層１０２は、ビア９９を介して、上部電極１２７と電気的に接続されている。配線階層１０２は、上部電極１２７に所定の電位を供給するための配線である。
図２を参照するに、配線階層１０３は、第４の層間絶縁膜９８上に設けられており、コンタクトプラグ１０１の上端と接続されている。
図２を参照するに、第５の層間絶縁膜１０５は、配線階層１０２，１０３を覆うように、第４の層間絶縁膜９８上に設けられている。第５の層間絶縁膜１０５は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。第５の層間絶縁膜１０５としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、ビア１０６は、配線階層１０３上に位置する第５の層間絶縁膜１０５を貫通するように設けられている。ビア１０６の下端は、配線階層１０３と接続されている。図２を参照するに、配線階層１０８は、第５の層間絶縁膜１０５上に設けられており、ビア１０６の上端と接続されている。
図２を参照するに、第６の層間絶縁膜１１１は、配線階層１０８を覆うように、第５の層間絶縁膜１０５上に設けられている。第６の層間絶縁膜１１１は、メモリセル形成領域Ａ及び周辺回路形成領域Ｂに配置されている。第６の層間絶縁膜１１１としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
図２を参照するに、ビア１１２は、配線階層１０８上に位置する第６の層間絶縁膜１１１を貫通するように設けられている。図２を参照するに、配線階層１１４は、第６の層間絶縁膜１１１上に設けられており、ビア１１２の上端と接続されている。配線階層１１４は、最上層に配置された配線である。
図２を参照するに、配線階層１４２は、周辺回路領域Ｂに設けられた第１の層間絶縁膜８２上に設けられている。配線階層１４２の下面１４２ａの一部は、基板貫通孔６７により露出されている。配線階層１４２の下面１４２ａは、基板貫通孔６７に設けられたシード層１３８の上面１３８ａと接続されている。これにより、配線階層１４２は、貫通電極１３５と電気的に接続されている。
図２を参照するに、コンタクトプラグ１４３は、配線階層１４２上に位置する第２の層間絶縁膜８８、ストッパー膜９４、第３の層間絶縁膜９５、及び第４の層間絶縁膜９８を貫通するように複数設けられている。
複数のコンタクトプラグ１４３の下端は、配線階層１４２の上面と接続されている。これにより、複数のコンタクトプラグ１４３は、配線階層１４２と電気的に接続されている。
図２を参照するに、配線階層１４４は、周辺回路領域Ｂに位置する第４の層間絶縁膜９８の上面に設けられている。配線階層１４４の下面は、複数のコンタクトプラグ１４３の上端と接続されている。これにより、配線階層１４４は、複数のコンタクトプラグ１４３と電気的に接続されている。
図２を参照するに、ビア１４６は、配線階層１４４上に位置する第５の層間絶縁膜１０５を貫通するように複数設けられている。複数のビア１４６の下端は、配線階層１４４と接続されている。これにより、複数のビア１４６は、配線階層１４４と電気的に接続されている。
図２を参照するに、配線階層１４７は、周辺回路領域Ｂに位置する第５の層間絶縁膜１０５の上面に設けられている。配線階層１４７の下面は、複数のビア１４６の上端と接続されている。これにより、配線階層１４７は、複数のビア１４６と電気的に接続されている。
図２を参照するに、ビア１４８は、配線階層１４７上に位置する第６の層間絶縁膜１１１を貫通するように複数設けられている。複数のビア１４８の下端は、配線階層１４７と接続されている。これにより、複数のビア１４８は、配線階層１４７と電気的に接続されている。
図２を参照するに、第１の配線階層１４９は、周辺回路領域Ｂに位置する第６の層間絶縁膜１１１の上面に設けられている。第１の配線階層１４９の下面は、複数のビア１４８の上端と接続されている。これにより、第１の配線階層１４９は、複数のビア１４８と電気的に接続されている。
第１の配線階層１４９の上面１４９ａ（チップ貫通電極６８の一端６８Ａ）の一部は、第２の表面絶縁層１５１に形成された開口部１２９により露出されている。第１の配線階層１４９は、多階層配線構造８７を構成する複数の配線階層のうち、最上層に配置された配線階層である。
図２を参照するに、第２の表面絶縁層１５１は、最上層に配置された配線である配線階層１１４及び第１の配線階層１４９を覆うように、第６の層間絶縁膜１１１上に設けられている。第２の表面絶縁層１５１は、チップ貫通電極６８の一端６８Ａを露出する開口部１２９を有する。
第２の表面絶縁層１５１は、多階層配線構造８７のうち、第２の表面絶縁層１５１の下方に配置された部分を保護する機能を有する。具体的には、第２の表面絶縁層１５１は、多階層配線構造８７のうち、第２の表面絶縁層１５１の下方に配置された部分に水分が浸入することを防止する機能を有する。第２の表面絶縁層１５１としては、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）や酸窒化膜（ＳｉＯＮ膜）等を用いることができる。
図２を参照するに、円筒状絶縁材６３（絶縁リング）は、チップ貫通電極６８の一部を構成する貫通電極１３５の外周を囲むように、半導体基板６１に設けられている。円筒状絶縁材６３は、周辺回路形成領域Ｂに位置する半導体基板６１を貫通している。円筒状絶縁材６３は、半導体基板６１に形成された溝を絶縁膜（例えば、シリコン窒化膜（ＳｉＮ膜）及びシリコン酸化膜（ＳｉＯ２膜）等）で埋め込むことで構成されている。
なお、図２では、１つのチップ貫通電極６８に対して１つの円筒状絶縁材６３を設けた場合を例に挙げて説明したが、１つのチップ貫通電極６８に対して同心円状に配置された２つの円筒状絶縁材を設けてもよい。
図１及び図２を参照するに、第１の裏面絶縁層６４は、半導体基板６１の第２の面６１ｂを覆うように設けられている。第１の裏面絶縁層６４としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
図１及び図２を参照するに、第１の表面絶縁層６５は、第２の表面絶縁層１５１の表面１５１ａ（第２の表面絶縁層１５１の第１の面（回路素子層６２の表面６２ａ））に設けられている。第１の表面絶縁層６５は、第２の表面電極６９を露出する開口部１３１を有する。第１の表面絶縁層６５は、第２の表面絶縁層１５１と異なる絶縁物質を含む。第１の表面絶縁層６５としては、例えば、ポリイミド樹脂を用いることができる。第１の表面絶縁層６５の厚さは、例えば、３μｍとすることができる。
図１及び図２を参照するに、第２の裏面絶縁層６６は、第１の裏面絶縁層６４の表面６４ａ（第１の裏面絶縁層６４の面のうち、半導体基板６１と接触する面とは反対側に位置する面）を覆うように設けられている。第１の表面絶縁層６５及び第２の裏面絶縁層６６は、樹脂を含む。具体的には、第１の表面絶縁層６５及び第２の裏面絶縁層６６は、熱硬化性の樹脂を含む。
第２の裏面絶縁層６６としては、第２の裏面絶縁層６６の熱膨張係数の値と第１の表面樹脂層６５の熱膨張係数の値との差が、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面樹脂層６５の熱膨張係数の値との差よりも小さくなる熱膨張係数を有する絶縁層（樹脂層）を用いる。
このように、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を設けることにより、従来よりも、第２の半導体チップ３６−１の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第１の半導体チップ３５の第１の裏面電極５２と第２の半導体チップ３６−１の第２の表面電極６９とを熱圧着する際、或いは、第２の半導体チップ３６−１の第２の裏面電極７１と第２の半導体チップ３６−２の第２の表面電極６９とを熱圧着する際の加熱により、第２の半導体チップ３６−１に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１の反りが抑制可能になることで、第１の半導体チップ３５と第２の半導体チップ３６−１との間の電気的接続信頼性を向上させることができる。
第１の表面絶縁層６５の厚さが３μｍの場合、第２の裏面絶縁層６６の厚さは、例えば、３μｍとすることができる。
図２を参照するに、基板貫通孔６７は、円筒状絶縁材６３で囲まれた半導体基板６１と、円筒状絶縁材６３で囲まれた半導体基板６１と対向する第１の裏面絶縁層６４、第２の裏面絶縁層６６、及び第１の層間絶縁膜８２を貫通するように設けられている。
図１及び図２を参照するに、チップ貫通電極６８は、半導体基板６１、第１の裏面絶縁層６４、及び第２の裏面絶縁層６６を貫通し、一端が第２の裏面絶縁層６６から露出されると共に第２の裏面絶縁層６６の表面６６ａから突出し、他端の一部が開口部１２９により露出されている。
チップ貫通電極６８は、貫通電極１３５（Ｓｉ貫通電極）と、貫通電極１３５と電気的に接続された配線階層１４２，１４４，１４７、コンタクトプラグ１４３、ビア１４６，１４８、及び第１の配線階層１４９と、を有する。
貫通電極本体
図２を参照するに、貫通電極１３５は、シード層１３８と、貫通電極本体１３９と、を有する。シード層１３８は、基板貫通孔６７の内面、及び貫通電極本体１３９の形成領域に位置する第２の裏面絶縁層６６の表面６６ａを覆うように設けられている。
シード層１３８の上面１３８ａ（貫通電極１３５の他端）は、第１の層間絶縁膜８２から露出されている。シード層１３８としては、例えば、Ｔｉ膜と、Ｃｕ膜と、が順次積層された積層膜を用いることができる。
貫通電極本体１３９は、Ｓｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）であり、シード層１３８を介して、基板貫通孔６７を埋め込むように設けられている。貫通電極本体１３９は、金属材料（具体的には、Ｃｕ）により構成されている。
また、貫通電極１３５は、半導体基板６１の第２の面６１ｂから突き出た一端部分１３５Ａを含んでおり、第１の裏面絶縁層６４の一部と第２の裏面絶縁層６６の一部とが半導体基板６１の第２の面６１ｂと貫通電極１３５の一端部分１３５Ａとの間に挿入されている。
このように、第１の裏面絶縁層６４の一部と第２の裏面絶縁層６６の一部とを、半導体基板６１の第２の面６１ｂと貫通電極１３５の一端部分１３５Ａとの間に挿入することにより、貫通電極１３５の寄生容量を小さくすることができる。
特に、図２に示すように、半導体装置１０の微細化の進展により、１つの貫通電極１３５に対して１つの円筒状絶縁材６３しか設けることができない場合（複数の円筒状絶縁材を設けることができない場合）に有効である。
図２を参照するに、第２の表面電極６９は、シード層１５２と、表面電極本体１５３と、を有する。シード層１５２は、開口部１２９の内面（側面及び底面）、及び表面電極本体１５３の形成領域に対応する第２の表面絶縁層１５１の表面１５１ａ（第２の表面絶縁層１５１の第１の面）に設けられている。
開口部１２９の底面に設けられたシード層１５２は、第１の配線階層１４９の上面１４９ａと接続されている。これにより、第２の表面電極６９は、チップ貫通電極６８と電気的に接続されている。シード層１５２としては、例えば、Ｔｉ膜と、Ｃｕ膜と、が順次積層された積層膜を用いることができる。
表面電極本体１５３は、シード層１５２を介して、開口部１２９を埋め込むように設けられている。表面電極本体１５３は、第１の表面絶縁層６５の表面よりも突出するような形状とされている。表面電極本体１５３の材料としては、例えば、Ｃｕを用いることができる。
第２の表面電極６９は、第２の表面絶縁層１５１を貫通して第１の配線階層１４９に到達する第１の部分６９Ａを有する。また、第１の配線階層１４９と第２の表面電極６９との間には、多階層配線構造８７を構成する複数の配線階層が配置されているが、第１の配線階層１４９と第２の表面電極６９との間には、多階層配線構造８７を構成する複数の配線階層のうちのいずれの１つの配線階層も挿入していない。
図１を参照するに、第２の半導体チップ３６−１の第２の表面電極６９は、第１の半導体チップ３５の第１の裏面電極５２と接続されている。これにより、第２の半導体チップ３６−１は、第１の半導体チップ３５と電気的に接続されると共に、第１の半導体チップ３５を介して、配線基板１１と電気的に接続されている。また、第１の半導体チップ３５と第２の半導体チップ３６−１との間には、隙間が形成されている。
図２を参照するに、はんだバンプ７０は、第２の表面電極６９の上面６９ａを覆うように設けられている。はんだバンプ７０の材料としては、例えば、Ｓｎ−Ａｇ合金を用いることができる。
図２を参照するに、第２の裏面電極７１は、第２の裏面絶縁層６６から露出された貫通電極本体１３９の端面１３９ａ（チップ貫通電極６８の他端）を覆うように設けられている。つまり、第２の裏面電極７１は、半導体基板６１の第２の面６１ｂ側に配置されている。第２の裏面電極７１としては、例えば、Ｎｉ層と、Ａｕ層と、が順次積層されたＮｉ／Ａｕ積層膜を用いることができる。
上記第２の半導体チップ３６−１は、半導体基板６１を貫通する貫通電極１３５を有するため、薄板化（例えば、５０μｍ以下）されている。
なお、図２では、第２の半導体チップ３６−１の一例として、ＤＲＡＭを例に挙げて説明したが、ＤＲＡＭの替わりに、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（相変化メモリ）、フラッシュメモリ等を用いてもよい。
図１を参照するに、第２の半導体チップ３６−２は、第２の半導体チップ３６−１と同様な構成とされた薄板化（例えば、５０μｍ以下）された半導体チップであり、第２の半導体チップ３６−１上に実装されている。
図３は、図１に示す領域Ｃに対応するチップ積層体を拡大した断面図である。図３において、図１に示す半導体装置１０、及び図２に示す第２の半導体チップ３６−１と同一構成部分には、同一符号を付す。
図３を参照するに、第２の半導体チップ３６−２の第２の表面電極６９は、はんだバンプ７０を介して、第２の半導体チップ３６−１の第２の裏面電極７１と電気的に接続されている。これにより、第２の半導体チップ３６−２は、第２の半導体チップ３６−１に実装されると共に、配線基板１１と電気的に接続されている。また、第２の半導体チップ３６−１と第２の半導体チップ３６−２との間には、第１の封止樹脂１６が充填される隙間が形成されている。
第２の半導体チップ３６−２は、第２の半導体チップ３６−１と同様な構成とされているため、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有する。このため、従来よりも、第２の半導体チップ３６−２の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第２の半導体チップ３６−１と第２の半導体チップ３６−２とを熱圧着する際、或いは、第２の半導体チップ３６−２の第２の半導体チップ３６−３とを熱圧着する際の加熱により、第２の半導体チップ３６−２に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１，３６−２の反りが抑制可能になることで、第２の半導体チップ３６−２と第１及び第２の半導体チップ３５，３６−１との間の電気的接続信頼性を向上させることができる。
図１を参照するに、第２の半導体チップ３６−３は、第２の半導体チップ３６−１と同様な構成とされた薄板化（例えば、５０μｍ以下）された半導体チップであり、第２の半導体チップ３６−２上に搭載されている。
図３を参照するに、第２の半導体チップ３６−３の第２の表面電極６９は、はんだバンプ７０を介して、第２の半導体チップ３６−２の第２の裏面電極７１と電気的に接続されている。これにより、第２の半導体チップ３６−３は、第２の半導体チップ３６−２に実装されると共に、配線基板１１と電気的に接続されている。また、第２の半導体チップ３６−２と第２の半導体チップ３６−３との間には、第１の封止樹脂１６が充填される隙間が形成されている。
第２の半導体チップ３６−３は、第２の半導体チップ３６−１と同様な構成とされているため、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有しており、従来よりも、第２の半導体チップ３６−２の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第２の半導体チップ３６−３と第２の半導体チップ３６−２とを熱圧着する際、或いは、第２の半導体チップ３６−３の第２の半導体チップ３６−４とを熱圧着する際の加熱により、第２の半導体チップ３６−３に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第２の半導体チップ３６−１，３６−２，３６−３の反りが抑制可能になることで、第２の半導体チップ３６−３と第２の半導体チップ３６−２，３６−４との間の電気的接続信頼性を向上させることができる。
図１を参照するに、第２の半導体チップ３６−４は、第２の半導体チップ３６−１と同様な構成とされた薄板化（例えば、５０μｍ以下）された半導体チップであり、第２の半導体チップ３６−３上に搭載されている。
第２の半導体チップ３６−４の第２の表面電極６９は、第３の半導体チップ３６−３の第２の裏面電極７１と電気的に接続されている。これにより、第２の半導体チップ３６−４は、第２の半導体チップ３６−３に実装されると共に、配線基板１１と電気的に接続されている。また、第２の半導体チップ３６−３と第２の半導体チップ３６−４との間には、第１の封止樹脂１６が充填される隙間が形成されている。
第２の半導体チップ３６−４は、第２の半導体チップ３６−１と同様な構成とされているため、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有しており、従来よりも、第２の半導体チップ３６−２の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第２の半導体チップ３６−４と第２の半導体チップ３６−３とを熱圧着する際の加熱により、第２の半導体チップ３６−４に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第２の半導体チップ３６−４の反りが抑制可能になることで、第２の半導体チップ３６−４と第２の半導体チップ３６−３との間の電気的接続信頼性を向上させることができる。
上記説明したように、チップ積層体１４は、互いに積層された第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を含み、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４のそれぞれが、半導体基板４１，６１と、半導体基板４１，６１の第１の面４１ａ，６１ａに設けられた回路素子層４２，６２と、回路素子層４２，６２の表面４２ａ，６２ａに設けられた第１の表面絶縁層４７，６５と、半導体基板４１，６１の第２の面４１ｂ，６１ｂに設けられた第１の裏面絶縁層４９，６４と、第１の裏面絶縁層４９，６４の面のうち、半導体基板４１，６１と接触する面とは反対側に位置する表面４９ａ，６４ａに設けられ、第１の裏面絶縁層４９，６４と異なる絶縁物質を含む第２の裏面絶縁層５１，６６と、半導体基板４１，６１を貫通する貫通電極１３５と、を有することにより、配線基板１１、第１の半導体チップ３５、及び第２の半導体チップ３６−１，３６−２，３６−３，３６−４を熱圧着する際の加熱により、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の反りが抑制可能になることで、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４間の電気的接続信頼性を向上させることができる。
図１を参照するに、第１の封止樹脂１６は、第１の半導体チップ３５と第２の半導体チップ３６−１との間に形成された隙間、及び第２の半導体チップ３６−１，３６−２，３６−３，３６−４間に形成された隙間を充填すると共に、チップ積層体１４の外周側面を覆うように設けられている。
チップ積層体１４の側面に設けられた第１の封止樹脂１６は、最上層に配置された第２の半導体チップ３６−４から最下層に配置された第１の半導体チップ３５に向かうにつれて、幅が狭くなる逆テーパー形状とされている
第１の封止樹脂１６は、積層された第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を保護する機能を有する。第１の封止樹脂１６としては、例えば、アンダーフィル樹脂を用いることができる。
図１を参照するに、第２の封止樹脂１７は、第１の半導体チップ３５と配線基板１１との間に形成された隙間を充填するように設けられている。また、第２の封止樹脂１７は、配線基板１１側に位置する第１の封止樹脂１６の側面の一部を覆っている。
第２の封止樹脂１７は、第１の半導体チップ３５と配線基板１１との間の電気的接続を保護する機能を有する。第２の封止樹脂１７としては、例えば、アンダーフィル樹脂を用いることができる。
図１を参照するに、第３の封止樹脂１８は、配線基板１１の上面側（基板本体２２の表面２２ａ側）に、チップ積層体１４、第１の封止樹脂１６、及び第２の封止樹脂１７を封止するように設けられている。第３の封止樹脂１８としては、例えば、モールド樹脂を用いることができる。
本実施の形態の半導体装置によれば、互いに積層された第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を含み、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４のそれぞれが、半導体基板４１，６１と、半導体基板４１，６１の第１の面４１ａ，６１ａに設けられた回路素子層４２，６２と、回路素子層４２，６２の表面４２ａ，６２ａに設けられた第１の表面絶縁層４７，６５と、半導体基板４１，６１の第２の面４１ｂ，６１ｂに設けられた第１の裏面絶縁層４９，６４と、第１の裏面絶縁層４９，６４の面のうち、半導体基板４１，６１と接触する面とは反対側に位置する表面４９ａ，６４ａに設けられ、第１の裏面絶縁層４９，６４と異なる絶縁物質を含む第２の裏面絶縁層５１，６６と、半導体基板４１，６１を貫通する貫通電極１３５と、を有するチップ積層体１４を有することにより、従来よりも、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、配線基板１１、第１の半導体チップ３５、及び第２の半導体チップ３６−１，３６−２，３６−３，３６−４を熱圧着する際の加熱により、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の反りが抑制可能になることで、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４間の電気的接続信頼性を向上させることが可能となるので、半導体装置１０の歩留まりを向上させることができる。
図４〜図２９は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図であり、図４〜図１６は、本実施の形態の半導体装置を構成する第２の半導体チップの製造工程を示している。また、図４〜図１６に示す第２の半導体チップ３６−１の切断面は、図２に示す第２の半導体チップ３６−１の切断面に対応している。図１７〜図２９に示す構造体の切断面は、図１に示す半導体装置１０の断面図に対応している。
次に、図４〜図２９は、本発明の実施の形態に係る半導体装置１０の製造方法について説明する。始めに、図４〜図１６を参照して、本実施の形態に係る半導体装置１０を構成する第２の半導体チップ３６−１の製造方法を説明する。
図４に示す工程では、第２の半導体チップ３６−１が形成されるチップ形成領域を複数有し、かつ薄板化されていない半導体基板６１（例えば、ｐ型単結晶シリコンウエハ）を準備し、半導体基板６１の第１の面６１ａ側から溝を形成し、該溝にシリコン窒化膜（ＳｉＮ膜）とシリコン酸化膜（ＳｉＯ２膜）を埋め込むことで、円筒状絶縁材６３を形成する。この段階では、円筒状絶縁材６３は、半導体基板６１を貫通していない。
次いで、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域７２を形成する。次いで、ゲート電極７３の一部が形成される溝を半導体基板６１に形成し、該溝を覆うゲート酸化膜（図示せず）を形成する。
次いで、図示していないウェル領域を形成した後、ポリシリコン膜及びタングステン膜よりなるゲート電極７３，７４を形成し、その後、ゲート電極７３，７４を覆うサイドウォール７６を形成する。
次いで、不純物（例えば、ｎ型不純物）を半導体基板６１にイオン注入することで、第１ないし第３の不純物拡散層７７〜７９を形成し、その後、半導体基板６１の第１の面６１ａに第１の層間絶縁膜８２を形成する。
次いで、セルフアラインコンタクト８３を形成し、その後、ビット線コンタクト８５及びコンタクトプラグ８６を形成する。次いで、ビット線８９、配線階層９２，１４２を一括形成し、その後、第２の層間絶縁膜８８を形成する。
次いで、ストッパー膜９４と、第３の層間絶縁膜９５とを順次形成し、その後、ストッパー膜９４及び第３の層間絶縁膜９５をエッチングすることでシリンダ孔１２３を形成する。次いで、シリンダ孔１２３及び第３の層間絶縁膜９５上に、下部電極１２５、容量絶縁膜１２６、及び上部電極１２７よりなるキャパシタ９７を形成する。
次いで、第３の層間絶縁膜９５上に第４の層間絶縁膜９８を形成し、次いで、ビア９９、コンタクトプラグ１０１，１４３、及び配線階層１０２，１４４を形成する。なお、ビア９９、コンタクトプラグ１０１，１４３、及び配線階層１０２，１４４は、一括形成してもよい。
次いで、第４の層間絶縁膜９８上に第５の層間絶縁膜１０５を形成し、その後、ビア１０６，１４６及び配線階層１０８，１４７を形成する。
次いで、第５の層間絶縁膜１０５上に、第６の層間絶縁膜１１１を形成し、その後、ビア１１２，１４８、配線階層１１４、及び第１の配線階層１４９を形成する。
次いで、配線階層１１４、及び第１の配線階層１４９の一部を覆うように、第１の配線階層１４９の上面１４９ａを露出する開口部１２９を有した第２の表面絶縁層１５１を形成する。第２の表面絶縁層１５１としては、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）や酸窒化膜（ＳｉＯＮ膜）等を用いることができる。
次いで、第２の表面絶縁層１５１の表面１５１ａ（回路素子層６２の表面６２ａ）に、開口部１２９を露出する開口部１３１を有した第１の表面絶縁層６５を形成する。具体的には、第１の表面絶縁層６５は、例えば、ポリイミド樹脂を用いて形成する。
これにより、薄板化されていない半導体基板６１に、円筒状絶縁材６３と、多階層配線構造８７を含み、かつ半導体基板６１の第１の面６１ａに設けられた回路素子層６２と、図２に示すチップ貫通電極６８の一部（具体的には、配線階層１４２，１４４，１４７、コンタクトプラグ１４３、ビア１４６，１４８、及び第１の配線階層１４９）と、回路素子層の表面６２ａに設けられた第１の表面絶縁層６５とが形成される。第１の表面絶縁層６５の厚さは、例えば、３μｍとすることができる。
次いで、図５に示す工程では、開口部１２９，１３１の内面、及び第１の表面絶縁層６５の上面を覆うシード層１５２を形成する。これにより、開口部１２９内に配置されたシード層１５２は、第１の配線階層１４９と接続される。シード層１５２としては、例えば、Ｔｉ膜（厚さ１５０ｎｍ）と、Ｃｕ膜（厚さ３００ｎｍ）とが順次積層されたものを用いることができる。
次いで、第２の表面電極６９の形成領域（図２参照）に対応する部分のシード層１５２を露出する開口部１５６を有しためっき用レジスト膜１５５を形成する。
次いで、シード層１５２を給電層とする電解めっき法により、開口部１５６に露出されたシード層１５２上に、めっき膜（例えば、Ｃｕめっき膜）を析出成長させることで表面電極本体１５３を形成し、次いで、電解めっき法により、表面電極本体１５３上にはんだめっき膜１５７を形成する。このとき、表面電極本体１５３は、第１の表面絶縁層６５に設けられたシード層１５２の上面の位置よりも上方に突出させる。
次いで、図６に示す工程では、図５に示すめっき用レジスト膜１５５、及び表面電極本体１５３に覆われていないシード層１５２を除去する。次いで、熱処理（例えば、２４０℃の温度で３０秒間加熱）を行うことで、図５に示すはんだめっき膜１５７をリフローさせて、はんだバンプ７０を形成することで、シード層１５２、表面電極本体１５３、及びはんだバンプ７０よりなり、かつ第２の表面絶縁層１５１を貫通して第１の配線階層１４９に到達する第１の部分６９Ａを有した第２の表面電極６９を形成する。
第２の表面電極６９は、半導体基板６１の複数のチップ形成領域に位置する回路素子６２の表面６２ａに形成される。
次いで、図７に示す工程では、図６に示す構造体を右側に１８０度反転させた後、該構造体の第２の表面電極６９側に、接着剤１６１を介して、支持基板１６２を貼り付ける。
このように、図６に示す構造体の第２の表面電極６９側に、接着剤１６１を介して、支持基板１６２を貼り付けることで、半導体基板６１を薄板化する工程において、支持基板１６２が補強板として機能するため、半導体基板６１を精度良く薄板化することができる。
また、支持基板１６２の厚さは、後述する図８に示す半導体基板６１が薄板化された構造体（支持基板１６２も含む）の厚さと、図６に示す半導体基板６１が薄板化される前の構造体の厚さと、が略等しくなるような厚さにするとよい。
これにより、半導体基板６１を薄板化した後において、図６に示す構造体を製造する際に使用する製造装置（例えば、成膜装置、エッチング装置、洗浄装置等）を使用することができる。
次いで、図８に示す工程では、半導体基板６１の第２の面側から半導体基板６１を研磨或いは研削することで、半導体基板６１を薄板化（例えば、厚さ５０μｍ以下）する。このとき、半導体基板６１は、円筒状絶縁材６３が露出するまで研磨或いは研削する。具体的には、例えば、バックサイドグラインダーにより、半導体基板６１を薄板化する。
次いで、図９に示す工程では、半導体基板６１の第２の面６１ｂ、及び円筒状絶縁材６３の端面を覆う第１の裏面絶縁層６４を形成する。具体的には、例えば、ＣＶＤ法により、第１の裏面絶縁層６４としてシリコン窒化膜（ＳｉＮ膜）を形成する。
次いで、図１０に示す工程では、第１の裏面絶縁層６４の表面６４ａに、図２に示すチップ貫通電極６８（具体的には、貫通電極本体１３９）の形成領域に対応する第１の裏面絶縁層６４の表面６４ａを露出する開口部６６Ａを有した第２の裏面絶縁層６６を形成する。第２の裏面絶縁層６６は、第１の裏面絶縁層６４と異なる絶縁物質を含んでいる。
また、第１の表面絶縁層６５、第１の裏面絶縁層６４、及び第２の裏面絶縁層６６は、第２の裏面絶縁層６６の熱膨張係数と第１の表面絶縁層６５の熱膨張係数との差が、第１の裏面絶縁層６４の熱膨張係数と第１の表面絶縁層６５の熱膨張係数との差よりも小さくなるように形成する。
また、第２の裏面絶縁層６６の材料として熱硬化性樹脂を用いると共に、接着剤１６１として熱硬化性接着剤を用いた場合、第２の裏面絶縁層６６の母材となる熱硬化性樹脂は、熱硬化性接着剤の熱硬化温度よりも低い熱硬化温度を有するものを用いるとよい。
次いで、図１１に示す工程では、開口部６６Ａを有した第２の裏面絶縁層６６をマスクとする異方性エッチング（例えば、ドライエッチング）により、開口部６６Ａの下方に位置する第１の裏面絶縁層６４、半導体基板６１、及び第１の層間絶縁膜８２をエッチングすることで、配線階層１４２の下面１４２ａを露出し、かつ貫通電極１３５が配置される基板貫通孔６７を形成する。
つまり、第２の裏面絶縁層６６は、基板貫通孔６７を形成する際のエッチング用マスクとして機能する。
このように、基板貫通孔６７を形成する際のエッチング用マスクとして第２の裏面絶縁層６６を利用することで、別途、第２の裏面絶縁層６６上にエッチング用マスクを形成する必要がなくなるため、第２の半導体チップ３６−１の製造工程を簡略化することができる。
次いで、図１２に示す工程では、スパッタ法により、開口部６６Ａの内壁、及び基板貫通孔６７の内面（基板貫通孔６７が露出する配線階層１４２の下面１４２ａも含む）を覆うシード層１３８を形成する。
シード層１３８は、後述する図１４に示す工程において、貫通電極本体１３９を電解めっき法により形成する際、給電層として使用する導電層である。なお、シード層１３８は、スパッタ法以外の方法で形成してもよい。シード層１３８としては、例えば、Ｔｉ膜（厚さが１５０ｎｍ）と、Ｃｕ膜（厚さが６００ｎｍ）と、を順次積層させた積層膜を用いることができる。
なお、シード層１３８の厚さは、目的に応じて、適宜選択することが可能であり、上記数値に限定されない。また、シード層１３８の厚さは、電解めっき法により表面電極本体１５３を形成する際に使用するシード層１５２の厚さよりも厚くするとよい。これにより、表面電極本体１５３よりも体積の大きい貫通電極本体１３９をめっき膜でしっかりと埋め込むことができる。
次いで、図１３に示す工程では、シード層１３８上に、基板貫通孔６７に形成されたシード層１３８を露出する開口部１６４を有しためっき用レジスト膜１６５を形成する。
このとき、開口部１６４は、図１３に示す基板貫通孔６７の上端よりも幅広形状にする。このような形状とすることで、第２の半導体チップ３６−１の第２の裏面電極７１と第１の半導体チップ３５の第１の表面電極４４とを容易に接続することができる。
次いで、図１４に示す工程では、シード層１３８を給電層とする電解めっき法により、開口部１６４に露出された部分のシード層１３８上にめっき膜（例えば、Ｃｕめっき膜）を析出成長させることで、基板貫通孔６７内に、該めっき膜よりなり、かつシード層１３８を介して、配線階層１４２と電気的に接続された貫通電極本体１３９を形成する。
このとき、貫通電極本体１３９のうち、めっき用レジスト膜１６５に囲まれた部分は、基板貫通孔６７に内設された貫通電極本体１３９よりも幅広形状に形成される。また、半導体基板６１を貫通する貫通電極本体１３９の外周側面は、シード層１３８を介して、円筒状絶縁材６３により囲まれる。
なお、図１４には図示していないが、この段階では、複数の貫通電極本体１３９は、シード層１３９を介して、電気的に接続されている。
次いで、電解めっき法により、貫通電極本体１３９の端面１３９ａに、はんだめっき膜（例えば、Ｓｎ−Ａｇ合金よりなるめっき膜）を析出成長させることで、第２の裏面電極７１を形成する。
次いで、図１５に示す工程では、めっき用レジスト膜１６５を除去する。次いで、エッチバックにより、図１４に示す貫通電極本体１３９から露出されたシード層１３８を除去することで、シード層１３８及び貫通電極本体１３９よりなり、配線階層１４２と電気的に接続され、かつ半導体基板６１の第２の面６１ｂから突き出た一端部分１３５Ａを含む貫通電極１３５を形成する。
これにより、貫通電極１３５、配線階層１４２，１４４，１４７、コンタクトプラグ１４３、ビア１４６，１４８、及び第１の配線階層１４９よりなるチップ貫通電極６８が形成される。
なお、図１５では、１つのチップ貫通電極６８のみ図示したが、実際には、複数のチップ貫通電極６８が形成される。
次いで、図１６に示す工程では、図１５に示す構造体から接着剤１６１及び支持基板１６２を除去することで、第１の表面絶縁層６５を露出する。その後、接着剤１６１及び支持基板１６２が除去された構造体を１８０度右側に回転させることで、本実施の形態の第２の半導体チップ３６−１が製造される。
ここで、半導体基板６１として、複数の第２の半導体チップ３６−１が形成可能な基板（例えば、単結晶シリコンウエハ）を用いた場合には、上記支持基板１６２を除去した後に、図示していないダイシング装置を用いて半導体基板６１を切断することで、半導体基板６１に形成された複数の第２の半導体チップ３６−１を個片化する。これにより、本実施の形態の第２の半導体チップ３６−１が複数製造される。
なお、図１に示す第２の半導体チップ３６−２，３６−３，３６−４は、上記説明した第２の半導体チップ３６−１と同様な手法により製造することができる。また、図１に示す第１の半導体チップ３５を構成する第１の表面樹脂層４７、第１の裏面絶縁層４９、及び第２の裏面絶縁層５１は、第２の半導体チップ３６−１に設けられた第１の表面絶縁層６５、第２の裏面絶縁層６４、及び第２の裏面絶縁層６６と同様な手法により形成することができる。
次いで、図１７に示す工程では、図１に示す第１の表面樹脂層４７、第２の表面樹脂層（図示せず）、第１の裏面絶縁層４９、及び第２の裏面絶縁層５１を有した第１の半導体チップ３５（図示せず）と、第１の表面絶縁層６５、第２の表面絶縁層１５１、第２の裏面絶縁層６４、及び第２の裏面絶縁層６６を有した第２の半導体チップ３６−１，３６−２，３６−３，３６−４（第２の半導体チップ３６−１，３６−２，３６−３は図示せず）と、を準備する。
次いで、凹部１７１、及び凹部１７１の底部に設けられた吸着孔１７２を有した吸着ステージ１７３を準備する。次いで、凹部１７１内に、第２の表面電極６９が上面側となるように、第２の半導体チップ３６−４を収容し、吸着する。なお、図示してはいないが、吸着ステージ１７３は、第２の半導体チップ３６−４を加熱する加熱手段を有する。
次いで、図１８に示す工程では、吸着孔１７５を有したボンディングツール１７６により、第２の半導体チップ３６−３の第２の表面電極６９側を吸着して、第２の半導体チップ３６−３をピックアップする。なお、図示してはいないが、ボンディングツール１７６は、吸着した半導体チップを加熱する加熱手段を有する。
次いで、第２の半導体チップ３６−３，３６−４を加熱した状態（例えば、加熱温度３００℃）で、第２の半導体チップ３６−４の第２の表面電極６９と第２の半導体チップ３６−３の第２の裏面電極７１とを接触させ、第２の半導体チップ３６−３を押圧することで、第２の表面電極６９と第２の裏面電極７１とを熱圧着させる。
これにより、第２の半導体チップ３６−４と、第２の半導体チップ３６−３とが電気的に接続されると共に、第２の半導体チップ３６−４と第２の半導体チップ３６−３との間に隙間が形成される。
このように、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有する半導体チップ３６−３，３６−４を熱圧着することで、従来よりも、第２の半導体チップ３６−３，３６−４の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第２の半導体チップ３６−３と第２の半導体チップ３６−４とを熱圧着する際の加熱により、第２の半導体チップ３６−３，３６−４に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第２の半導体チップ３６−３，３６−４の反りが抑制可能になることで、第２の半導体チップ３６−４と第２の半導体チップ３６−３との間の電気的接続信頼性を向上させることができる。
次いで、図１９に示す工程では、ボンディングツール１７６により、第２の半導体チップ３６−２の第２の表面電極６９側を吸着して、第２の半導体チップ３６−２をピックアップする。次いで、第２の半導体チップ３６−２，３６−３を加熱した状態（例えば、３００℃）で、第２の半導体チップ３６−３の第２の表面電極６９と第２の半導体チップ３６−２の第２の裏面電極７１とを接触させ、第２の半導体チップ３６−２を押圧することで、第２の表面電極６９と第２の裏面電極７１とを熱圧着させる。
これにより、第２の半導体チップ３６−３と、第２の半導体チップ３６−２とが電気的に接続されると共に、第２の半導体チップ３６−３と第２の半導体チップ３６−２との間に隙間が形成される。
このように、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有する半導体チップ３６−２，３６−３を熱圧着することで、従来よりも、第２の半導体チップ３６−２，３６−３の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第２の半導体チップ３６−２と第２の半導体チップ３６−３とを熱圧着する際の加熱により、第２の半導体チップ３６−２，３６−３に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第２の半導体チップ３６−２，３６−３の反りが抑制可能になることで、第２の半導体チップ３６−２と第２の半導体チップ３６−３との間の電気的接続信頼性を向上させることができる。
次いで、ボンディングツール１７６により、第２の半導体チップ３６−１の第２の表面電極６９側を吸着して、第２の半導体チップ３６−１をピックアップする。次いで、第２の半導体チップ３６−１，３６−２を加熱した状態（例えば、３００℃）で、第２の半導体チップ３６−２の第２の表面電極６９と第２の半導体チップ３６−１の第２の裏面電極７１とを接触させ、第２の半導体チップ３６−１を押圧することで、第２の表面電極６９と第２の裏面電極７１とを熱圧着させる。
これにより、第２の半導体チップ３６−２と、第２の半導体チップ３６−１とが電気的に接続されると共に、第２の半導体チップ３６−２と第２の半導体チップ３６−１との間に隙間が形成される。
このように、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有する半導体チップ３６−１，３６−２を熱圧着することで、従来よりも、第２の半導体チップ３６−１，３６−２の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第２の半導体チップ３６−１と第２の半導体チップ３６−２とを熱圧着する際の加熱により、第２の半導体チップ３６−１，３６−２に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第２の半導体チップ３６−１，３６−２の反りが抑制可能になることで、第２の半導体チップ３６−１と第２の半導体チップ３６−２との間の電気的接続信頼性を向上させることができる。
次いで、ボンディングツール１７６により、第１の半導体チップ３５の第１の表面電極４４側を吸着して、第１の半導体チップ３５をピックアップする。次いで、第１及び第２の半導体チップ３５，３６−１を加熱した状態（例えば、３００℃）で、第２の半導体チップ３６−１の第２の表面電極６９と第１の半導体チップ３５の第１の裏面電極５２とを接触させ、第１の半導体チップ３５を押圧することで、第２の表面電極６９と第１の裏面電極４４とを熱圧着させる。
これにより、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４が積層された（積み重ねられた）チップ積層体１４が形成されると共に、第２の半導体チップ３６−１と第１の半導体チップ３５との間に隙間が形成される。
なお、図１９に示すチップ積層体１４は、図１に示すチップ積層体１４を上下反転させたものである。
このように、第１の裏面絶縁層６４の表面６４ａに、第１の裏面絶縁層６４の熱膨張係数の値と第１の表面絶縁層６５の熱膨張係数の値との差よりも第１の表面絶縁層６５の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層６６を有する半導体チップ３６−１と、第１の裏面絶縁層４９の表面４９ａに、第１の裏面絶縁層４９の熱膨張係数の値と第１の表面絶縁層４７の熱膨張係数の値との差よりも第１の表面絶縁層４７の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層５１を有する第１の半導体チップ３５と、を熱圧着することで、従来よりも、第１及び第２の半導体チップ３５，３６−１の表面側及び裏面側の熱膨張係数の差を小さくすることが可能となる。
これにより、第１の半導体チップ３５と第２の半導体チップ３６−１とを熱圧着する際の加熱により、第１及び第２の半導体チップ３５，３６−１に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１の反りが抑制可能になることで、第１の半導体チップ３５と第２の半導体チップ３６−１との間の電気的接続信頼性を向上させることができる。
さらに、上記説明したように、従来よりも、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の表面側及び裏面側の熱膨張係数の差を小さくし、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を積層させて実装することにより、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を熱圧着する際の加熱により、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の反りが抑制可能になることで、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４間の電気的接続信頼性を向上させることができる。
次いで、図２０に示す工程では、第２の半導体チップ３６−４の第２の裏面絶縁層６６が塗布ステージ１８１の上面１８１ａに配置された塗布用シート１８２に、第２の半導体チップ３６−４の第２の裏面絶縁層６６を貼り付けることで、塗布用シート１８２を介して、塗布ステージ１８１上に、チップ積層体１４を載置する。
塗布用シート１８２としては、アンダーフィル樹脂に対して濡れ性の悪いものを用いる。具体的には、塗布用シート１８２としては、例えば、フッ素系シート、シリコーン系接着剤を備えたシート等を用いることができる。塗布用シート１８２は、アンダーフィル樹脂が塗布ステージ１８１に付着することを防止するためのシートである。
次いで、図２１に示す工程では、ディスペンサー１８４により、チップ積層体１４の一辺側から塗布用シート１８２に載置されたチップ積層体１４の端部近傍位置へのアンダーフィル樹脂１８５（第１の封止樹脂１６の母材）の供給を開始する。
次いで、図２２に示す工程では、毛細管現象により積層された第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４間の隙間にアンダーフィル樹脂１８５が充填され、かつチップ積層体１４の外周側面にアンダーフィル樹脂１８５がテーパー状に形成された後、アンダーフィル樹脂１８５の供給を停止する。
次いで、塗布用シート１８２と共に、チップ積層体１４及びアンダーフィル樹脂１８５を所定温度（例えば、１５０℃程度）で加熱することで、アンダーフィル樹脂１８５を硬化させる。これにより、硬化したアンダーフィル樹脂１８５よりなり、かつチップ積層体１４を封止する第１の封止樹脂１６が形成される。
次いで、図２３に示す工程では、図１に示す半導体装置１０が形成される半導体装置形成領域Ｅを複数有し、かつ各半導体装置形成領域Ｅを囲む切断位置Ｆを有する基板本体１８７を準備する。
基板本体１８７は、切断位置Ｆにおいて切断されることで、複数の図１に示す基板本体２２となる。また、基板本体１８７の表面１８７ａは、基板本体２２の表面２２ａとなる面であり、基板本体１８７の裏面１８７ｂは、基板本体２２の裏面２２ｂとなる面である。基板本体１８７としては、例えば、ガラスエポキシ基板を用いることができる。
次いで、周知の手法により、基板本体１８７の各半導体装置形成領域Ｅに、基板本体２２、接続パッド２３、配線２４、接続ランド２６、貫通電極２７、第１のソルダーレジスト２９、及び第２のソルダーレジスト３１を形成することで、各半導体装置形成領域Ｅに配線基板１１を備えた配線母基板１８８を形成する。この段階では、複数の配線基板１１は、個片化されておらず、連結されている。
次いで、接続パッド２３上に、バンプ１２を形成する。バンプ１２は、例えば、ワイボンディング装置（図示せず）により形成したスタッドバンプを用いることができる。
次いで、図２４に示す工程では、バンプ１２が配置され、図２２に示すチップ積層体１４が実装される各チップ積層体実装領域Ｇに、後述する図２５に示す第２の封止樹脂１７の母材となるアンダーフィル樹脂１８９を塗布する。
アンダーフィル樹脂１８９としては、例えば、ＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）と呼ばれる液状の接着剤を用いることができる。
次いで、図２５に示す工程では、図２２に示す第１の封止樹脂１６が形成されたチップ積層体１４から塗布用シート１８２を除去する。
次いで、ボンディングツール（図示せず）により、チップ積層体１４を構成する第２の半導体チップ３６−４を吸着する。次いで、配線基板１１及びチップ積層体１４を加熱した状態で、第１の半導体チップ３５の第１の表面電極４４と配線基板１１の接続パッド２３とを接触させ、その後、チップ積層体１４を押圧することで、バンプ１２を介して、第１の表面電極４４と接続パッド２３とを電気的に接続（熱圧着）する。
これにより、第１の封止樹脂１６が形成されたチップ積層体１４が配線基板１１に対してフリップチップ実装される。チップ積層体１４は、各配線基板１１に実装する。また、該フリップチップ実装を行なう際、荷重だけでなく、超音波を印加してもよい。
このように、第１の裏面絶縁層４９の表面４９ａに、第１の裏面絶縁層４９の熱膨張係数の値と第１の表面絶縁層４７の熱膨張係数の値との差よりも第１の表面絶縁層４７の熱膨張係数の値と自身の熱膨張係数の値の差が小さい第２の裏面絶縁層５１を有する第１の半導体チップ３５を、配線基板１１に熱圧着することで、第１の半導体チップ３５と配線基板１１とを熱圧着する際の加熱により、第１の半導体チップ３５に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１の半導体チップ３５の反りが抑制可能になることで、第１の半導体チップ３５と配線基板１１との間の電気的接続信頼性を向上させることができる。
また、チップ積層体１４を押圧することで、チップ積層体１４（具体的には、第１の半導体チップ３５）と配線基板１１との間に形成された隙間がアンダーフィル樹脂１８９で充填されると共に、アンダーフィル樹脂１８９の一部が外側に広がる。その後、上記フリップチップ実装の際の加熱により、アンダーフィル樹脂１８９が硬化する。これにより、硬化したアンダーフィル樹脂１８９よりなり、チップ積層体１４と配線基板１１との間に形成された隙間を封止する第２の封止樹脂１７が形成される。
なお、図２５に示すように、第１の封止樹脂１６は、逆テーパー形状とされているので、第１の封止樹脂１６の横方向に広がったアンダーフィル樹脂１８９がボンディングツール（図示せず）に付着することを防止できる。
次いで、図２６に示す工程では、配線母基板１８８上に設けられた複数のチップ積層体１４、第１の封止樹脂１６、及び第２の封止樹脂１７を一括封止する第３の封止樹脂１８を形成する。第３の封止樹脂１８の上面１８ａは、平坦な面とされている。
第３の封止樹脂１８は、例えば、トランスファーモールド法により形成することができる。つまり、第３の封止樹脂１８としては、モールド樹脂を用いることができる。モールド樹脂としては、例えば、熱硬化性樹脂（例えば、エポキシ樹脂）を用いることができる。
次いで、図２７に示す工程では、図２６に示す構造体を上下反転させた後、各配線基板１１の接続ランド２６に外部接続端子１３を配設する。これにより、複数の半導体装置形成領域Ｅに半導体装置１０に相当する構造体が形成される。外部接続端子１３としては、例えば、はんだボールを用いることができる。
次いで、図２８に示す工程では、図２７に示す構造体に設けられた第３の封止樹脂１８の上面１８ａにダイシングテープ１９２を貼り付ける。次いで、ダイシングブレード１９３により、切断位置Ｆに沿って、図２７に示す構造体を切断することで、複数の半導体装置１０が個片化される。
次いで、図２９に示す工程では、図２８に示すダイシングテープ１９２から複数の半導体装置１０をピックアップし、上下反転させることで、複数の半導体装置１０が製造される。
本実施の形態の半導体装置の製造方法によれば、半導体基板４１、半導体基板４１の第１の面４１ａに設けられた回路素子層４２、回路素子層４２の表面４２ａに設けられた第１の表面絶縁層４７、回路素子層４２の表面４２ａに設けられた第１の表面電極４４、半導体基板４１の第２の面４１ｂに設けられた第１の裏面絶縁層４９、第１の裏面絶縁層４９の面のうち半導体基板４１と接触する面とは反対側に位置する面に設けられ第１の裏面絶縁層４９と異なる絶縁物質を含む第２の裏面絶縁層５１、半導体基板４１を貫通する貫通電極、及び半導体基板４１の第２の面４１ｂ側に設けられ貫通電極と接続される第１の裏面電極５２を有する第１の半導体チップ３５と、半導体基板６１、半導体基板６１の第１の面６１ａに設けられた回路素子層６２、回路素子層６２の表面６２ａに設けられた第１の表面絶縁層６５、回路素子層６２の表面６２ａに設けられた第２の表面電極６９、半導体基板６１の第２の面６１bに設けられた第１の裏面絶縁層６４、第１の裏面絶縁層６４の面のうち半導体基板６２と接触する面とは反対側に位置する面に設けられ第１の裏面絶縁層６４と異なる絶縁物質を含む第２の裏面絶縁層６６、半導体基板６２を貫通する貫通電極１３５、及び半導体基板６１の第２の面６１Ｂ側に設けられ貫通電極１３５と接続される第２の裏面電極７１を有する第２の半導体チップ３６−１，３６−２，３６−３，３６−４と、を形成し、次いで、第２の半導体チップ３６−１，３６−２，３６−３，３６−４を積層させて実装した後、第２の半導体チップ３６−１の第２の表面電極６９と、第１の半導体チップの第１の裏面電極５２とを熱圧着して、チップ積層体１４を形成することで、従来よりも、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の表面側及び裏面側の熱膨張係数の差を小さくし、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を積層させて実装することにより、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４を熱圧着する際の加熱により、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４に反りが発生することを抑制できる。
また、熱圧着する際の加熱・冷却に起因する第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４の反りが抑制可能になることで、第１及び第２の半導体チップ３５，３６−１，３６−２，３６−３，３６−４間の電気的接続信頼性を向上させることができる。したがって、半導体装置１０の歩留まりを向上させることができる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置及びその製造方法に適用可能である。
１０…半導体装置、１１…配線基板、１２…バンプ、１３…外部接続端子、１４…チップ積層体、１６…第１の封止樹脂、１７…第２の封止樹脂、１８…第３の封止樹脂、１８ａ，６９ａ，１３８ａ，１４９ａ、１８１ａ…上面、２２…基板本体、２２a，４２ａ，４９ａ，５１ａ，６２ａ，６４a，６６ａ、１５１ａ，１８７ａ…表面、２２ｂ，１８７ｂ…裏面、２３…接続パッド、２４…配線、２６…接続ランド、２７…貫通電極、２９…第１のソルダーレジスト、３１…第２のソルダーレジスト、３５…第１の半導体チップ、３６−１，３６−２，３６−３，３６−４…第２の半導体チップ、４１，６１…半導体基板、４１ａ，６１ａ…第１の面、４１ｂ，６１ｂ…第２の面、４２，６２…回路素子層、４４…第１の表面電極、４７，６５…第１の表面絶縁層、４９，６４…第１の表面絶縁層、５１，６６…第２の裏面絶縁層、５２…第１の裏面電極、５３…配線、５４，６８…チップ貫通電極、５４Ａ，６８Ａ…一端、５４Ｂ，６８Ｂ…他端、６３…円筒状絶縁材、６６Ａ，１２９，１３１，１５６，１６４…開口部、６７…基板貫通孔、６９…第２の表面電極、６９Ａ…第１の部分、７０…はんだバンプ、７１…第２の裏面電極、７２…素子分離領域、７３，７４…ゲート電極、７６…サイドウォール、７７…第１の不純物拡散層、７８…第２の不純物拡散層、７９…第３の不純物拡散層、８０…トタンジスタ、８２…第１の層間絶縁膜、８３，８４…セルフアラインコンタクト、８５…ビット線コンタクト、８６，１０１，１４３…コンタクトプラグ、８７…多階層配線構造、８８…第２の層間絶縁膜、８９…ビット線、９２，１０２，１０３，１０８，１１４，１４２，１４４，１４７…配線階層、９３…容量コンタクト、９４…ストッパー膜、９５…第３の層間絶縁膜、９７…キャパシタ、９８…第４の層間絶縁膜、９９，１０６，１１２，１４６，１４８…ビア、１０５…第５の層間絶縁膜、１１１…第６の層間絶縁膜、１２１…溝、１２３…シリンダ孔、１２５…下部電極、１２６…容量絶縁膜、１２７…上部電極、１３５…貫通電極、１３５Ａ…一端部分、１３８，１５２…シード層、１３９…貫通電極本体、１３９ａ…端面、１４２ａ…下面、１４９…第１の配線階層、１５１…第２の表面絶縁層、１５３…表面電極本体、１５５…めっき用レジスト膜、１５７…はんだめっき膜、１６１…接着剤、１６２…支持基板、１６５…めっき用レジスト膜、１７１…凹部、１７２…吸着孔、１７３…吸着ステージ、１８１…塗布ステージ、１８２…塗布用シート、１８４…ディスペンサー、１８５，１８９…アンダーフィル樹脂、１８７…基板本体、１８８…配線母基板、１９２…ダイシングテープ、１９３…ダイシングブレード、Ａ…メモリセル形成領域、Ｂ…周辺回路形成領域、Ｃ…領域、Ｅ…半導体装置形成領域、Ｆ…切断位置、Ｇ…チップ積層体実装領域

Claims (20)

  1. 互いに積層された第１及び第２の半導体チップを含むチップ積層体を有する半導体装置であって、
    前記第１及び第２の半導体チップのそれぞれが、
    半導体基板と、
    前記半導体基板の第１の面に設けられた回路素子層と、
    前記回路素子層の表面に設けられた第１の表面絶縁層と、
    前記半導体基板の前記第１の面の反対側に位置する前記半導体基板の第２の面に設けられた第１の裏面絶縁層と、
    前記第１の裏面絶縁層の面のうち、前記半導体基板と接触する面とは反対側に位置する面に設けられ、前記第１の裏面絶縁層と異なる絶縁物質を含む第２の裏面絶縁層と、
    前記半導体基板を貫通する貫通電極と、
    を有することを特徴とする半導体装置。
  2. 前記第２の裏面絶縁層の熱膨張係数と前記第１の表面絶縁層の熱膨張係数との差が、前記第１の裏面絶縁層の熱膨張係数と前記第１の表面絶縁層の前記熱膨張係数との差よりも小さいことを特徴とする請求項１記載の半導体装置。
  3. 前記回路素子層は、第１の配線階層として前記貫通電極と電気的に接続された第１の配線層と、前記第１の配線層を覆う第２の表面絶縁層とを有する多階層配線構造を含み、前記第１及び第２の半導体チップのそれぞれは、さらに、前記第２の表面絶縁層の第１の面に形成された表面電極であって、前記第２の表面絶縁層を貫通して前記第１の配線層に到達する第１の部分を含む前記表面電極を有することを特徴とする請求項１または２記載の半導体装置。
  4. 前記第１の表面絶縁層が前記第２の表面絶縁層の前記第１の面に形成されることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の表面絶縁層が前記第２の表面絶縁層と異なる絶縁物質を含むことを特徴とする請求項３に記載の半導体装置。
  6. 前記第１の表面絶縁層が前記表面電極を露出する開口部を備えることを特徴とする請求項３に記載の半導体装置。
  7. 前記回路素子層の前記多階層配線構造は、前記貫通電極と前記表面電極との間に複数の配線階層を含み、前記第１の配線階層と前記表面電極との間に、前記複数の配線階層のうちのいずれの１つの配線階層も挿入しないことを特徴とする請求項３に記載の半導体装置。
  8. 前記貫通電極は、前記半導体基板の前記第２の面から突き出た一端部分を含み、前記第１の裏面絶縁層の一部と前記第２の裏面絶縁層の一部とが前記半導体基板の前記第２の面と前記貫通電極の前記一端部分との間に挿入されることを特徴とする請求項１に記載の半導体装置。
  9. 前記第１の半導体チップと前記第２の半導体チップとの間の隙間を充填する第１の封止樹脂を設けたことを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
  10. 前記第１の封止樹脂は、前記チップ積層体の外周側面を覆うことを特徴とする請求項９記載の半導体装置。
  11. 基板本体と、該基板本体の表面に設けられた接続パッドと、前記基板本体の裏面に設けられ、前記接続パッドと電気的に接続された接続ランドと、を含み、前記チップ積層体が搭載される配線基板を有し、
    前記チップ積層体は、前記配線基板と前記第２の半導体チップとの間に前記第１の半導体チップが挟まれるように前記配線基板上に実装され、
    前記第１の半導体チップの前記表面電極は、前記配線基板の前記接続パッドと接続されることを特徴とする請求項３に記載の半導体装置。
  12. 前記第１の表面絶縁層と前記第２の裏面絶縁層とが、樹脂を含むことを特徴とする請求項１に記載の半導体装置。
  13. 前記第１の表面絶縁層と前記第２の裏面絶縁層とが、熱硬化性の樹脂を含むことを特徴とする請求項１に記載の半導体装置。
  14. 第１及び第２の半導体チップが積層されたチップ積層体を有する半導体装置の製造方法であって、
    半導体基板、該半導体基板の第１の面に設けられた回路素子層、該回路素子層の表面に設けられた表面絶縁層、該回路素子層の表面に設けられた表面電極、前記半導体基板の前記第１の面の反対側に位置する前記半導体基板の第２の面に設けられた第１の裏面絶縁層、該第１の裏面絶縁層の面のうち前記半導体基板と接触する面とは反対側に位置する面に設けられ前記第１の裏面絶縁層と異なる絶縁物質を含む第２の裏面絶縁層、前記半導体基板を貫通する貫通電極、及び前記半導体基板の前記第２の面側に設けられ該貫通電極と接続される裏面電極を有する第１及び第２の半導体チップを形成する工程と、
    前記第２の半導体チップに設けられた前記表面電極と、前記第１の半導体チップに設けられた前記裏面電極とを熱圧着して、前記チップ積層体を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 前記チップ積層体を形成する工程では、複数の前記第２の半導体チップを熱圧着により積層させ、積層させた複数の前記第２の半導体チップのうちの１つの前記第２の半導体チップと前記第１の半導体チップとを熱圧着させることを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 前記第１及び第２の半導体チップを形成する工程では、前記第２の裏面絶縁層に開口部を形成し、前記開口部が形成された前記第２の裏面絶縁層をマスクとする異方性エッチングにより、前記第１の裏面絶縁層及び前記半導体基板を貫通し、かつ前記貫通電極が配置される基板貫通孔を形成することを特徴とする請求項１４または１５記載の半導体装置の製造方法。
  17. 前記第２の裏面絶縁層の熱膨張係数と前記表面絶縁層の熱膨張係数との差が、前記第１の裏面絶縁層の熱膨張係数と前記表面絶縁層の熱膨張係数との差よりも小さいことを特徴とする請求項１４ないし１６のうち、いずれか１項記載の半導体装置の製造方法。
  18. 前記第１及び第２の半導体チップを形成する工程は、前記第２の裏面絶縁層を形成する前に、接着剤を介して前記半導体基板に形成された前記回路素子層を支持基板に接着し、前記半導体基板を薄板化する工程と、
    前記半導体基板を薄板化後に、前記回路素子層から前記接着剤及び前記支持基板を除去する工程と、を含み、
    前記第２の裏面絶縁層を、前記接着剤の熱硬化温度よりも低い熱硬化温度を有する熱硬化性樹脂で形成することを特徴とする請求項１４ないし１７のうち、いずれか１項記載の半導体装置の製造方法。
  19. 前記第１の半導体チップと前記第２の半導体チップとの間の隙間を充填するように、第１の封止樹脂を形成する工程を有することを特徴とする請求項１４ないし１８のうち、いずれか１項記載の半導体装置の製造方法。
  20. 前記第１の封止樹脂を形成する工程では、前記チップ積層体の外周側面を覆うように前記第１の封止樹脂を形成すると共に、前記第１の封止樹脂の形状を、前記第１の半導体チップから前記第２の半導体チップに向かう方向に対して幅が広くなる逆テーパー形状にすることを特徴とする請求項１９記載の半導体装置の製造方法。
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