JP2004342690A - 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置 - Google Patents

Abstract

【課題】貫通電極を有し剛性が大きな半導体チップおよびその製造方法を提供する。
【解決手段】この半導体チップ１は、厚さが１００μｍ程度の半導体基板２を含んでいる。半導体基板２の表面には、複数の電極を有する機能素子３が形成されている。機能素子３の側方には、半導体基板２を厚さ方向に貫通する貫通孔４が形成されている。貫通孔４内で半導体基板２の表面側から７０μｍ程度より浅い領域は、表面側貫通電極１０Ａで満たされている。表面側貫通電極１０Ａは機能素子３に電気接続されている。貫通孔４内で半導体基板２の裏面側から３０μｍ程度より浅い領域は、裏面側貫通電極１０Ｂで満たされている。表面側貫通電極１０Ａおよび裏面側貫通電極１０Ｂは、半導体基板２の表面側と裏面側との導通経路をなす貫通電極１０を形成している。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、厚さ方向に貫通する貫通電極を有する半導体チップおよびその製造方法、ならびに厚さ方向に貫通する貫通電極を有する複数の半導体チップが積層された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
複数の半導体チップを含む半導体装置としてマルチチップモジュール（ＭＣＭ）がある。従来のマルチチップモジュールにおいては、絶縁体からなる配線基板上に複数の半導体チップが配線基板と平行に横方向（配線基板に平行な方向）に並べられて配置されていた。この場合、このマルチチップモジュールを他の配線基板に実装する際の実装面積が大きくなるという問題がある。
【０００３】
そこで、半導体装置内で複数の半導体チップを配線基板上に積層して、半導体装置の実装面積を小さくすることが試みられている。このような半導体装置において、半導体チップを厚さ方向に貫通する貫通電極を設けて、この貫通電極により縦方向の電気接続を達成する場合がある。
図２０および図２１は、従来の貫通電極を有する半導体チップの第１の製造方法を説明するための図解的な断面図である。
【０００４】
一方表面（以下、「表面」という。）に機能素子（デバイス）１０１が形成された半導体ウエハ（以下、単に「ウエハ」という。）Ｗの表面に、酸化珪素（ＳｉＯ_２）からなり所定の部分に開口１０３ａを有するハードマスク１０３が形成される。ウエハＷの厚さは、たとえば、ウエハＷの径が８インチの場合は７２５μｍ程度であり、ウエハＷの径が６インチの場合は６２５μｍ程度である。開口１０３ａは、機能素子１０１の所定の部分とウエハＷにおいて機能素子１０１の側方の領域とが露出するように形成される。
【０００５】
次に、反応性イオンエッチング（ＲＩＥ）により、開口１０３ａ内に露出したウエハＷにおいて、機能素子１０１の側方の領域に表面側凹所１０２が形成される。表面側凹所１０２の深さは、たとえば７０μｍ程度である。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、機能素子１０１の所定の部分が露出するようなパターンを有し、酸化珪素からなる絶縁膜１０４が、開口１０３ａおよび表面側凹所１０２内の露出表面に形成される。
【０００６】
そして、この絶縁膜１０４上および開口１０３ａの内壁面に、たとえば、銅からなるシード層１０５が形成された後、シード層１０５をシードとしためっきにより、開口１０３ａおよび表面側凹所１０２の内部が、銅からなる金属材料１０６で埋められる。金属材料１０６は、機能素子１０１の所定の部分に電気接続される。
次に、以上の工程を経たウエハＷの表面、すなわち、金属材料１０６が設けられている側の面が、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨（研削）され、ハードマスク１０３の表面と金属材料１０６の表面とが面一になるようにされる。続いて、以上の工程を経たウエハＷの表面に、表面側凹所１０２上の金属材料１０６を露出させて表面側絶縁膜１０７が形成され、金属材料１０６の露出部分にバンプ１０８が形成される。この状態が、図２０（ａ）に示されている。
【０００７】
続いて、ウエハＷの表面が図示しない支持体に貼り付けられ、ウエハＷの表面とは反対側の面（以下、「裏面」という。）が機械的に研削され、ウエハＷが５５μｍ程度の厚さになるまで薄型化される。これにより、金属材料１０６が裏面に露出され、表面側凹所１０２内の金属材料１０６は貫通電極１０９となる。金属材料１０６の残部は、貫通電極１０９と機能素子１０１とを電気接続する配線部材１１０となる。この状態が、図２０（ｂ）に示されている。
【０００８】
ウエハＷの裏面には、研削痕や研削時に受けたダメージを有する研削ダメージ層が存在している。この研削ダメージ層を除去するため、ウエハＷの裏面が５μｍ程度ドライエッチングされる。この際、貫通電極１０９、シード層１０５、および絶縁膜１０４はほとんどエッチングされず、ウエハＷの裏面から突出する。この工程の後、ウエハＷの厚さは、およそ５０μｍ程度となる。この状態が、図２０（ｃ）に示されている。
【０００９】
次に、ウエハＷの裏面全面に酸化珪素からなる裏面側絶縁膜１１１が形成され（図２１（ｄ）参照）、さらに、裏面側絶縁膜１１１のうち貫通電極１０９、シード層１０５、および絶縁膜１０４を覆っている部分が研削により除去されて露出される（図２１（ｅ）参照）。次に、ウエハＷの裏面において、貫通電極１０９およびシード層１０５の露出部にバンプ１１２が形成される（図２１（ｆ）参照）。その後、ウエハＷが切断されて、貫通電極１０９を有する半導体チップの個片にされる。
【００１０】
図２２および図２３は、従来の貫通電極を有する半導体チップの第２の製造方法を説明するための図解的な断面図である。この製造方法は、下記特許文献１に開示されている。図２０および図２１に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。
先ず、従来の第１の製造方法と同様にして、ウエハＷの表面にバンプ１０８までが形成される（図２２（ａ）参照）。表面側凹所１０２の深さは、従来の第１の製造方法と同様７０μｍ程度である。続いて、ウエハＷの裏面が機械的に研削され、ウエハＷの厚さが８０μｍ程度にされる。したがって、この段階で表面側凹所１０２は貫通されず表面側凹所１０２内の金属材料１０６とウエハＷの裏面との間には、１０μｍ程度の厚さのウエハＷが存在している。この状態が、図２２（ｂ）に示されている。
【００１１】
次に、ウエハＷの裏面が３０μｍ程度ドライエッチングされる。この工程は、絶縁膜１０４のエッチング速度がウエハＷのエッチング速度に対して遅くなるようにして実施される。これにより、研削ダメージ層が除去されるとともに、シード層１０５および絶縁膜１０４に覆われた金属材料１０６が、ウエハＷの裏面から２０μｍ程度突出する。この状態が図２２（ｃ）に示されている。
次に、ウエハＷの裏面全面に酸化珪素からなる絶縁膜１１５が形成され（図２３（ｄ）参照）、さらに、ウエハＷの裏面側から絶縁膜１１５，１０４およびシード層１０５が除去されて、金属材料１０６がウエハＷの裏面に露出される。これにより、表面側凹所１０２内の金属材料１０６は貫通電極１１７となり、金属材料１０６の残部は、貫通電極１０９と機能素子１０１とを電気接続する配線部材１１８となる。この状態が、図２３（ｅ）に示されている。
【００１２】
次に、ウエハＷの裏面において、貫通電極１１７およびシード層１０５の露出部にバンプ１１６が形成される。その後、ウエハＷが切断されて、貫通電極１１７を有する半導体チップの個片にされる。
以上のような製造方法により得られた半導体チップを縦方向に積層し、隣接する半導体チップのバンプ１０８とバンプ１１２またはバンプ１１６とを接合することにより、半導体チップ同士を電気接続できる。これにより配線長を短くできる。このような半導体装置は、配線基板等に対する実装面積が小さい。
【００１３】
【特許文献１】
特表２０００−５１０２８８号公報
【００１４】
【発明が解決しようとする課題】
ところが、従来の第１の製造方法において、裏面研削時（図２０（ｂ））に、ウエハＷとともに金属材料１０６も研削される。これにより、金属材料１０６を構成する銅によりウエハＷが汚染され、半導体チップの特性が劣化する。このような銅は拡散によりウエハＷの深部にまで至り、研削ダメージ層を除去（図２０（ｃ））してもウエハＷに残存する。
【００１５】
また、貫通孔の大きさ（幅および長さ）は、プロセスルールの微細化に伴い、たとえば１０μｍ程度であることが要求されるが、この場合、凹所の深さは７０μｍ程度以上にすることができない。したがって、ウエハＷの厚さを７０μｍ以下（上記の例では５０μｍ程度）に薄くしなければ、裏面に金属材料１０６（貫通電極１０９）を確実に露出させることができず、その結果、得られた半導体チップの厚さも７０μｍ以下（上記の例では、５０μｍ程度）となる。
【００１６】
ところが、半導体チップの厚さが１００μｍ以下になると、半導体チップの剛性は急激に小さくなる。その結果、このような薄い半導体チップを積層して半導体装置を組み立てる際、半導体チップにうねりが生じ、配線基板と半導体チップとの間、または半導体チップ同士を良好に接合（接続）できない。
第２の製造方法では、ウエハＷの裏面が研削されてウエハＷが薄型化されるときには、金属材料１０６（貫通電極１１７）は露出されないので、ウエハＷが銅により汚染されることはない。しかし、ウエハＷの厚さは、最終的に７０μｍ以下（上記の例では、５０μｍ程度）にされるので、第１の方法による場合と同様、得られた半導体チップの剛性は小さく、これらの半導体チップを用いて半導体装置を組み立てる際、不都合を生じる。
【００１７】
そこで、この発明の目的は、貫通電極を有し金属汚染が少ない半導体チップを提供することである。
この発明の他の目的は、貫通電極を有し剛性が大きな半導体チップを提供することである。
この発明のさらに他の目的は、貫通電極を有し金属汚染が少ない半導体チップの製造方法を提供することである。
【００１８】
この発明のさらに他の目的は、貫通電極を有し剛性が大きな半導体チップの製造方法を提供することである。
この発明のさらに他の目的は、貫通電極を有し金属汚染が少ない半導体チップを有する半導体装置を提供することである。
この発明のさらに他の目的は、貫通電極を有し剛性が大きな半導体チップを有する半導体装置を提供することである。
【００１９】
この発明のさらに他の目的は、貫通電極を有し金属汚染が少ない半導体チップを有する半導体装置の製造方法を提供することである。
この発明のさらに他の目的は、貫通電極を有し剛性が大きな半導体チップを有する半導体装置の製造方法を提供することである。
【００２０】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、表面および裏面を有し上記表面に機能素子（３）が形成された半導体基板（Ｗ）の上記表面から、この半導体基板の厚さ方向に延びる表面側凹所（８５）を形成する工程と、この表面側凹所内に金属材料（８６）を供給して、上記機能素子に電気接続された表面側貫通電極（１０Ａ）を形成する表面側貫通電極形成工程と、上記半導体基板を上記裏面から除去して、上記半導体基板の厚さを上記表面側凹所の深さより大きな厚さに薄型化する薄型化工程と、この薄型化工程の後、上記半導体基板の上記裏面に上記表面側凹所に連通した裏面側凹所（８７，２３，２９，６４）を形成することによって、上記表面側凹所および上記裏面側凹所を含む連続した貫通孔（４，３０）を形成する裏面側凹所形成工程と、上記裏面側凹所に金属材料（８９）を供給して、上記表面側貫通電極と電気接続され上記表面側貫通電極とともに貫通電極（１０，３２，６７）をなす裏面側貫通電極（１０Ｂ，２７，６５）を形成する裏面側貫通電極形成工程とを含むことを特徴とする半導体チップ（１，２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３）の製造方法である。
【００２１】
なお、括弧内の数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、薄型化工程により、半導体基板は裏面から除去されて薄型化されるが、半導体基板の厚さが表面側凹所の深さ以下になる前に薄型化は終了される。このため、表面側凹所が半導体基板の裏面側まで貫通されることはなく、表面側凹所内の金属材料は半導体基板の裏面側に露出されない。したがって、たとえば、薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものであっても、研削の際に、表面側凹所内の金属材料を構成する金属原子が、半導体基板中に拡散することはない。したがって、このような半導体チップは良好な特性を示す。
【００２２】
また、薄型化工程において、表面側凹所を貫通させる必要はないので、薄型化工程の後の半導体基板の厚さを、充分な剛性を有する厚さ（たとえば、１００μｍ以上）とすることができる。
薄型化工程が物理的に半導体基板の裏面を研削（研磨）するものである場合、薄型化工程の後、薄型化工程による研削痕やダメージを有する研削ダメージ層を除去する工程をさらに含んでいてもよい。この場合、研削ダメージ層を除去した後の厚さの半導体基板が、充分大きな剛性を有するようにすることができる。
【００２３】
表面側凹所は半導体基板の裏面の所定の位置に形成される裏面側凹所によって貫通されるので、半導体チップの厚さは薄型化工程後の厚さとほぼ等しいものとすることができる。したがって、このような半導体チップは充分大きな剛性を有する。このような半導体チップを用いて、半導体装置を組み立てる際、半導体チップはうねらないので、半導体チップと他の半導体チップや配線基板とを良好に接続できる。
【００２４】
本発明に係る製造方法により、半導体基板を厚さ方向に貫通する貫通電極を有する半導体チップが得られる。この貫通電極により半導体基板の表面側と裏面側とを電気接続できる。これにより、配線長を短くして半導体基板の表面に形成された機能素子を、半導体基板の裏面側と電気接続できる。
裏面側凹所形成工程は、表面側凹所に連通しない裏面側凹所を形成する工程を含んでいてもよい。すなわち、裏面側凹所形成工程により、表面側凹所に連通した裏面側凹所のみが形成されてもよく、表面側凹所に連通した裏面側凹所および表面側凹所に連通していない裏面側凹所の双方が形成されてもよい。
【００２５】
表面側貫通電極形成工程により形成される表面側貫通電極は、機能素子に電気接続された信号用配線の一部をなすものであってもよく、機能素子に電気接続されたグランド（接地）配線の一部をなすものであってもよく、機能素子に電気接続された電源配線の一部をなすものであってもよい。すなわち、機能素子に電気接続された貫通電極は、信号用配線の一部をなすものであってもよく、グランド配線の一部をなすものであってもよく、電源配線の一部をなすものであってもよい。
【００２６】
請求項２記載の発明は、上記裏面側凹所形成工程が、グランド用凹所（２３，２９）を形成する工程を含み、上記裏面側貫通電極形成工程が、上記グランド用凹所内に金属材料を供給してグランド配線（２２，２７）を形成する工程を含むことを特徴とする請求項１記載の半導体チップ（２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１）の製造方法である。
グランド用凹所は、半導体基板の裏面の大部分を占める大きな領域に形成するものとすることができる。これにより、半導体基板の裏面の大部分を占める大きな面積を有するグランド配線が得られ、グランド配線を介した半導体チップの放熱性を向上させることができる。
【００２７】
グランド用凹所形成は、表面側凹所に連通したグランド用凹所を形成する工程を含んでいてもよい。この場合、グランド配線は貫通電極の一部となり、機能素子を接地することができる。グランド用凹所形成は、表面側凹所に連通しないグランド用凹所を形成する工程を含んでいてもよい。この場合、貫通電極は信号用配線の一部とすることができ、信号用配線とグランド配線とは絶縁されたものとすることができる。
【００２８】
請求項３記載の発明は、上記裏面側凹所形成工程が、電源用凹所（６４）を形成する工程を含み、上記裏面側貫通電極形成工程が、上記電源用凹所内に金属材料を供給して電源配線（６５）を形成する工程を含むことを特徴とする請求項１または２記載の半導体チップ（６３）の製造方法である。
この発明によれば、表面側貫通電極と電気接続された電源配線を得ることができる。したがって、得られた半導体チップにおいて、電源配線を介して機能素子に電力を供給できる。電源配線は、電源用凹所内に金属材料を供給して形成される。このため、電源用凹所を深く形成することにより、厚い（たとえば、厚さが３０μｍ程度の）電源配線を形成できる。これにより、半導体チップが多層配線のＬＳＩであっても、このような厚い電源配線を介して充分大きな電力を機能素子に供給できる。
【００２９】
裏面側凹所形成工程は、グランド用凹所を形成する工程と、電源用凹所を形成する工程とを含んでいてもよい。この場合、裏面にグランド配線と電源配線とが混在した半導体チップが得られる。
請求項４記載の発明は、上記裏面側凹所内に供給された金属材料を、上記半導体チップの端面に露出させる工程をさらに含むことを特徴とする請求項１ないし３のいずれかに記載の半導体チップ（２６，３４，４４，４６，５４，５６，６１）の製造方法である。
【００３０】
この発明によれば、端面に露出した裏面側貫通電極を有する半導体チップが得られる。これにより、半導体チップで発生する熱を、裏面側貫通電極を介して半導体チップ端面からも放散させることができるので、放熱性が向上する。
裏面側凹所は、信号用配線の一部をなす裏面側貫通電極を形成するためのものであってもよく、この場合、信号用配線の一部が端面から露出した半導体チップが得られる。また、裏面側凹所は、グランド用凹所であってもよく、この場合、グランド配線が端面から露出した半導体チップが得られる。
【００３１】
さらに、裏面側凹所は、電源用凹所であってもよく、この場合、電源配線が端面から露出した半導体チップが得られる。これにより、端面から露出した電源配線を介して、機能素子に電力を供給できる。これに加えて、半導体チップの端面から露出したグランド配線を介して接地することにより、これらの半導体チップが積層されていた場合でも、各半導体チップ（機能素子）に安定した駆動電圧を与えることができる。
【００３２】
請求項５記載の発明は、上記表面側貫通電極形成工程および上記裏面側貫通電極形成工程のうち少なくとも一方が、上記表面側凹所または上記裏面側凹所の内面にシード層（９，１４，２５，２８）を形成する工程と、上記シード層をシードとしてめっきにより金属材料を上記表面側凹所または上記裏面側凹所へ供給して上記表面側貫通電極または裏面側貫通電極を形成する工程とを含むことを特徴とする請求項１ないし４のいずれかに記載の半導体チップ（１，２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３）の製造方法である。
【００３３】
このような方法により、表面側凹所や裏面側凹所内を金属材料で、良好に埋めることができるとともに、高い生産性で埋めることができる。
表面側貫通電極形成工程や裏面側貫通電極形成工程の後、半導体基板の表面や裏面から突出した金属材料をＣＭＰなどの方法により除去する工程をさらに含んでいてもよい。
表面側貫通電極形成工程や裏面側貫通電極形成工程は、請求項５記載の方法に限られず、たとえば、ＣＶＤ法、スパッタ法、溶融材料のディッピングなどの方法により、金属材料を表面側凹所または裏面側凹所へ供給する工程を含んでいてもよい。
【００３４】
請求項６記載の発明は、請求項１ないし５のいずれかに記載された半導体チップの製造方法により複数の半導体チップ（１，２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３）を製造する工程と、上記複数の半導体チップを積層する工程とを含むことを特徴とする半導体装置（７１，８１，８２，８３，９１，９８）の製造方法である。
この発明によれば、請求項１ないし５のいずれかに記載された半導体チップの製造方法により、大きな厚さ（たとえば、１００μｍ以上）を有して充分大きな剛性を有する半導体チップを得ることができる。これらの半導体チップを積層する際、これらの半導体チップはうねりを生じないので、互いに良好に接合することができる。
【００３５】
半導体装置が配線基板を備えている場合、複数の半導体チップは、この配線基板上に積層されるものとすることができる。この場合、半導体装置はその半導体装置に備えられた配線基板が、他の配線基板とほぼ平行になるように他の配線基板に実装される。したがって、半導体チップは他の配線基板に直交する方向に並ぶことになるので、この半導体装置の実装面積は小さい。また、各半導体チップを厚さ方向に貫通する貫通電極により、半導体チップ同士の間または半導体チップと半導体装置に備えられた配線基板との間を短い距離で電気接続できる。
【００３６】
請求項１ないし５のいずれかに記載された半導体チップの製造方法により、金属汚染が少ない半導体チップが得られる。したがって、この半導体装置の製造方法により、貫通電極を有し金属汚染が少ない半導体チップを有する半導体装置が得られる。
複数の半導体チップを製造する工程は、半導体チップ（半導体基板）の表面および／または裏面に、貫通電極に電気接続されたバンプを形成する工程を含んでいてもよく、この場合、複数の半導体チップを積層する工程は、一の半導体チップに形成されたバンプと他の半導体チップに形成されたバンプとを接合する工程を含んでいてもよい。
【００３７】
請求項７記載の発明は、表面および裏面を有する半導体基板（２）と、この半導体基板の上記表面に形成された機能素子（３）と、この機能素子に電気接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔（４，３０）内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気接続する貫通電極（１０，３２）とを含み、上記貫通電極が、上記表面側に配置された表面側貫通電極（１０Ａ）と、上記裏面側に配置された裏面側貫通電極（１０Ｂ，２７，６５）とを含むことを特徴とする半導体チップ（１，２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３）である。
【００３８】
この半導体チップは、請求項１記載の製造方法により製造することができ、請求項１記載の半導体チップの製造方法と同様の効果を奏することができる。
請求項８記載の発明は、上記半導体基板の上記裏面に形成されたグランド配線（２２，２７）をさらに含むことを特徴とする請求項７記載の半導体チップ（２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１）である。
【００３９】
この半導体チップは、請求項２記載の製造方法により製造することができ、請求項２記載の半導体チップの製造方法と同様の効果を奏することができる。
請求項９記載の発明は、上記半導体基板の上記裏面に形成された電源配線（６５）をさらに含むことを特徴とする請求項７または８記載の半導体チップ（６３）である。
この半導体チップは、請求項３記載の製造方法により製造することができ、請求項３記載の半導体チップの製造方法と同様の効果を奏することができる。
【００４０】
請求項１０記載の発明は、厚さ方向に積層された複数の請求項７ないし９のいずれかに記載の半導体チップを含むことを特徴とする半導体装置（７１，８１，８２，８３，９１，９８）である。
この半導体装置は、請求項６記載の製造方法により製造することができ、請求項６記載の半導体装置の製造方法と同様の効果を奏することができる。
【００４１】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体チップの構造を示す図解的な断面図である。
この半導体チップ１は、シリコンからなる半導体基板２を含んでいる。半導体基板２（半導体チップ１）の厚さは、１００μｍ程度である。半導体基板２の一方表面（以下、「表面」という。）には、複数の電極を有する機能素子（デバイス）３が形成されている。機能素子３の側方には、半導体基板２を厚さ方向に貫通する貫通孔４が形成されている。貫通孔４の内周面には酸化珪素（ＳｉＯ_２）からなる絶縁膜５が形成されている。
【００４２】
半導体基板２の表面には、開口６ａを有するハードマスク６が形成されている。ハードマスク６は酸化珪素からなる。半導体基板２の表面を垂直に見下ろす平面視において、開口６ａ内には、機能素子３の一部および貫通孔４が存在する。
半導体基板２の表面において、開口６ａ内には、機能素子３の一部を露出させるようなパターンを有する絶縁膜８が形成されている。開口６ａおよび貫通孔４の内面には、銅（Ｃｕ）からなる表面側シード層９が形成されている。表面側シード層９は、貫通孔４内では半導体基板２の表面から７０μｍより浅い部分に形成されている。表面側シード層９は、さらに、半導体基板２の厚さ方向に関して表面から７０μｍ程度の位置に、貫通孔４にほぼ垂直に貫通孔４を塞ぐように形成されている。表面側シード層９は、貫通孔４の内周面（絶縁膜５上）にも形成されている。
【００４３】
貫通孔４内で表面側シード層９に囲まれた領域、および開口６ａ内で貫通孔４の延長上の領域は、表面側貫通電極１０Ａで満たされている。開口６ａ内で表面側貫通電極１０Ａ以外の領域は、表面側貫通電極１０Ａと一体で、機能素子３の１つの電極に電気接続された配線部材１１で満たされている。表面側貫通電極１０Ａおよび配線部材１１は、銅からなる。表面側貫通電極１０Ａおよび配線部材１１の表面は、ハードマスク６の表面と面一になっている。
【００４４】
配線部材１１やハードマスク６の表面には、酸化珪素や窒化珪素（Ｓｉ_３Ｎ_４）からなる表面側絶縁膜１３が形成されている。表面側絶縁膜１３は、必要に応じて設けるものとすることができ、設けられていなくてもよい。表面側貫通電極１０Ａは、表面側絶縁膜１３から露出されている。表面側貫通電極１０Ａには、表面側絶縁膜１３の表面から突出したバンプ（突起電極）１２が接合されている。
半導体基板２の表面とは反対側の面（以下「裏面」という。）には、開口７ａを有するハードマスク７が形成されている。半導体基板２の表面を垂直に見下ろす平面視において、開口７ａは貫通孔４とほぼ重なる。
【００４５】
貫通孔４内で、半導体基板２の裏面から３０μｍより浅い部分には、銅からなる裏面側シード層１４が設けられている。裏面側シード層１４は、表面側シード層９のうち貫通孔４を塞いでいる部分に隣接して、貫通孔４を塞ぐように形成されており、さらに、貫通孔４内の内周面やハードマスク７の開口７ａの内壁面にも形成されている。
貫通孔４内で裏面側シード層１４に囲まれた領域および開口７ａ内は、裏面側貫通電極１０Ｂで満たされている。裏面側貫通電極１０Ｂは銅からなる。裏面側貫通電極１０Ｂの表面は、ハードマスク７の表面と面一になっている。ハードマスク７の表面には、酸化珪素や窒化珪素からなる裏面側絶縁膜１６が形成されている。裏面側絶縁膜１６は、必要に応じて設けるものとすることができ、設けられていなくてもよい。裏面側絶縁膜１６は、裏面側貫通電極１０Ｂを露出させるようなパターンを有しており、裏面側貫通電極１０Ｂには、裏面側絶縁膜１６の裏面から突出したバンプ１５が接合されている。
【００４６】
表面側貫通電極１０Ａ、表面側シード層９、裏面側シード層１４、および裏面側貫通電極１０Ｂは、半導体基板２の表面側と裏面側との導通経路をなす貫通電極１０を形成している。貫通電極１０は、絶縁膜５やハードマスク６，７により半導体基板２と絶縁されている。
これにより、機能素子３の配線部材１１が接続された電極に対して、バンプ１２を介して半導体チップ１の表面側から電気接続できるとともに、バンプ１５を介して半導体チップ１の裏面側からも電気接続できる。半導体基板２を貫通する貫通電極１０により、半導体基板２の表面側と裏面側との間の配線長が短くされている。
【００４７】
半導体基板２には、貫通電極１０を起源とする金属不純物はほとんど含まれておらず、半導体チップ１は良好な特性を有する。
半導体基板２（半導体チップ１）の厚さが１００μｍ程度であることから、この半導体チップ１は充分大きな剛性を有する。これにより、半導体チップ１を用いて半導体チップ１がうねらないように良好に半導体装置を組み立てることができる。
【００４８】
図２は、本発明の第２の実施形態に係る一群の半導体チップの構造を示す図解的な断面図である。図１に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。これらの半導体チップ２１，２６，３３，３４は半導体基板２を備えており、半導体基板２の裏面側にグランド（接地）配線２２，２７が形成されている。
図２（ａ）に示す半導体チップ２１において、半導体基板２の裏面で貫通孔４の側方には、グランド用凹所２３が形成されている。グランド用凹所２３の側壁には、絶縁膜２４が設けられている。ハードマスク７には、開口７ａに加えて開口７ｂが形成されている。半導体基板２を垂直に見下ろす平面視において、開口７ｂはグランド用凹所２３とほぼ重なる。
【００４９】
グランド用凹所２３および開口７ｂの内面には、銅からなる裏面側シード層２５が形成されている。裏面側シード層２５のうちグランド用凹所２３の底面に形成された部分と半導体基板２との間には、図示しないバリアメタル層が介装されている。裏面側シード層２５のうちグランド用凹所２３の底面に形成された部分と、裏面側シード層１４のうち貫通孔４を塞ぐように形成された部分とは、ほぼ同一平面上にある。
【００５０】
グランド用凹所２３および開口７ｂを埋めるように、銅からなるグランド配線２２が設けられている。グランド配線２２、ハードマスク７、および裏面側貫通電極１０Ｂの表面は面一となっている。ハードマスク７およびグランド配線２２の表面には、裏面側絶縁膜１６が形成されている。裏面側絶縁膜１６は、必要に応じて設けるものとすることができ、設けられていなくてもよい。
グランド配線２２と貫通電極１０とは、ハードマスク７および絶縁膜５，２４により電気的に絶縁されている。グランド配線２２は、たとえば、半導体基板２の裏面を接地するものであってもよい。グランド配線２２には、たとえば、図外で裏面側絶縁膜１６に形成された開口を介して、バンプ１５と同様のバンプが接合されていてもよく、このバンプを介して半導体チップ２１と積層された他の半導体チップや配線基板に接続できるようになっていてもよい。
【００５１】
この実施形態の場合、貫通電極１０やバンプ１２，１５は、信号用配線の一部となっている。グランド配線２２は、半導体基板２の裏面において、貫通電極１０を回避した大部分の領域に形成されているものとすることができる。銅からなるグランド配線２２は熱伝導率が高いので放熱板としての役割も果たすことができ、グランド配線２２の面積を大きくすることにより、半導体チップ２１の放熱性を高くすることができる。
【００５２】
半導体基板２の最大厚さは１００μｍ程度である。グランド用凹所２３が形成されている部分では、半導体基板２はより薄く（たとえば７０μｍに）なっているが、グランド用凹所２３はグランド配線２２で満たされており、半導体基板２とグランド配線２２との厚さの合計は１００μｍ程度である。すなわち、半導体チップ２１は、いずれの部分でも厚さがほぼ１００μｍとなっており、充分大きな剛性を有する。
【００５３】
図２（ｂ）に示す半導体チップ２６の裏面には、銅からなるグランド配線２７が形成されている。半導体基板２の裏面側には、半導体基板２の裏面を垂直に見下ろす平面視において、表面側貫通電極１０Ａを含むより広い領域に、グランド用凹所２９が形成されている。グランド用凹所２９は、半導体基板２の端面（図２（ａ）で左側の端面）に開口している。
グランド用凹所２９の深さは３０μｍ程度であり、グランド用凹所２９の底面の一部には、表面側シード層９が露出している。グランド用凹所２９と表面側貫通電極１０Ａが配置された孔とは連通した貫通孔３０となっている。表面側シード層９の露出部を含むグランド用凹所２９の内面には銅からなる裏面側シード層２８が形成されている。グランド用凹所２９内は、グランド配線２７で満たされている。グランド配線２７は、半導体チップ２６の端面に（図２（ａ）で左側の端面）に露出している。
【００５４】
グランド配線２７の表面は平坦化されており、グランド配線２７において半導体基板２に平行な面の上には、裏面側絶縁膜１６が形成されている。裏面側絶縁膜１６は、必要に応じて設けるものとすることができ、設けられていなくてもよい。グランド配線２７において、表面側貫通電極１０Ａの延長上にある部分は裏面側絶縁膜１６から露出されており、グランド配線２７のこの露出部分には、バンプ３１が設けられている。グランド配線２７において、半導体チップ２６の端面に露出した面は、半導体基板２と面一になっている。
【００５５】
この実施形態では、表面側貫通電極１０Ａ、表面側シード層９、裏面側シード層２８、およびグランド配線２７が、半導体基板２の表面側と裏面側との導通経路をなす貫通電極３２を形成している。以上のような構成により、機能素子３の配線部材１１が接続された電極は、グランド配線２７に電気接続されており、バンプ１２を介して半導体チップ２６の表面側から接地したり、バンプ３１を介して半導体チップ２６の裏面側から接地できる。
【００５６】
グランド用凹所２９がグランド配線２７で満たされていることにより、半導体基板２はいずれの部分でも厚さがほぼ１００μｍとなっており、充分大きな剛性を有する。
グランド配線２７が半導体チップ２６の端面に露出していることにより、この半導体チップ２６は端面から効率的に放熱でき、半導体チップ２１と比べてさらなる放熱性の向上が図られている。グランド配線２７は、図２（ｃ）に示すように半導体チップ３３の端面に露出されていなくてもよい。この場合でも、バンプ１２，３１を介して配線部材１１が接続された機能素子３の電極を接地できる。
【００５７】
図２（ｄ）に示す半導体チップ３４には、信号用配線の一部をなす裏面側貫通電極１０Ｂと、裏面側貫通電極１０Ｂとは絶縁されたグランド配線２２とが設けられている。裏面側貫通電極１０Ｂは、半導体チップ３４の端面に露出している。これにより、半導体チップ３４の放熱性は向上されている。
図３は、図２（ａ）に示す半導体チップ２１を複数個含む半導体装置の構造を示す図解的な断面図である。この半導体装置７１は、配線基板７２および配線基板７２の上に積層された複数（この実施形態では３つ）の半導体チップ２１を備えている。
【００５８】
配線基板７２は絶縁体からなる。配線基板７２には、配線基板７２を厚さ方向に貫通する貫通電極７４が形成されている。配線基板７２の一方表面側で貫通電極７４には金属ボール７５が接合されている。配線基板７２の金属ボール７５側とは反対側の面には、所定のパターンの配線７３が形成されている。配線７３は貫通電極７４に接合されており、配線７３の所定の部分にはバンプ７７が形成されている。
【００５９】
複数の半導体チップ２１は、いずれも半導体基板２が配線基板７２とほぼ平行になるように配置されており、表面（機能素子３が形成されている側の面）が配線基板７２から遠い側に向けられている。半導体チップ２１は、表面が配線基板７２に近い側に向けられていてもよい。
配線基板７２のバンプ７７は、半導体チップ２１の裏面に形成されたバンプ１５と接合されている。隣接する２つの半導体チップ２１において、一方の半導体チップ２１の表面に形成されたバンプ１２と、他方の半導体チップ２１の裏面に形成されたバンプ１５とが接合されている。このようにして、３つの半導体チップ２１は厚さ方向に積層されている。複数の半導体チップ２１および配線基板７２の配線７３が形成された面は、封止樹脂７６で封止されている。
【００６０】
以上のような構成により、各半導体チップ２１に備えられた機能素子３の電極の１つは、配線部材１１、貫通電極１０、バンプ１５，１２，７７、配線７３、および貫通電極７４を介して、所定の金属ボール７５に電気接続されている。各半導体チップ２１に備えられた貫通電極１０はほぼ直線上にのるように配列されているので、配線基板７２に隣接していない半導体チップ２１の機能素子３も、短い距離で配線基板７２上の配線７４に接続されている。
【００６１】
各半導体チップ２１に備えられたグランド配線２２は、たとえば、図外の貫通電極、バンプ、配線等を介して他の金属ボール７５に接続されているものとすることができる。
この半導体装置７１は、金属ボール７５を介して他の配線基板に実装できる。これにより、機能素子３の電極（グランド用電極を含む。）を、他の配線基板に電気接続できる。複数の半導体チップ２１が積層されていることにより、この半導体装置７１の実装面積は小さくなっている。
【００６２】
最上段の（配線基板７２から最も遠い）半導体チップ２１の表面には、バンプ１２は設けられていなくてもよく、この場合、最上段の半導体チップ２１の表面は、全面に渡って表面側絶縁膜１３に覆われていてもよい。
図４は、図２（ｂ）に示す半導体チップ２６を複数個含む半導体装置の構造を示す図解的な断面図である。図３に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。この半導体装置８１は、配線基板７２および配線基板７２の上に積層された複数（この実施形態では３つ）の半導体チップ２６を備えている。
【００６３】
各半導体チップ２６に備えられた機能素子３の電極の１つは、配線部材１１、貫通電極３２（グランド配線２７を含む。）、バンプ３１，１２，７７、配線７３、および貫通電極７４を介して、所定の金属ボール７５に電気接続されている。
各半導体チップ２６に備えられたグランド配線２７は、半導体チップ２６の端面に露出しているので、半導体装置８１の端面からの放熱性が向上されている。半導体チップ２６の代わりに、図２（ｄ）に示す半導体チップ３４が備えられていた場合でも、信号用配線の一部をなす裏面側貫通電極１０Ｂが半導体チップ３４の端面に露出されていることにより、半導体装置の端面からの放熱性は高くなる。
【００６４】
半導体装置８１内で、グランド配線２７や裏面側貫通電極１０Ｂの半導体チップ２６，３４の端面における露出部を用いて、金属ワイヤ等により電気接続するようにしてもよい。
図５は、図２（ｃ）に示す半導体チップ３３を複数個含む半導体装置の構造を示す図解的な断面図である。図３に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。この半導体装置８２は、配線基板７２および配線基板７２の上に積層された複数（この実施形態では３つ）の半導体チップ３３を備えている。
【００６５】
各半導体チップ３３に備えられた機能素子３の電極の１つは、配線部材１１、貫通電極３２（グランド配線２７を含む。）、バンプ３１，１２，７７、配線７３、および貫通電極７４を介して、所定の金属ボール７５に電気接続されている。この半導体装置８２のように、グランド配線２７が半導体チップ３３の端面に露出されていない場合でも、グランド配線２７の面積を充分大きくすることにより、半導体装置８２からの放熱性を高くすることができる。
【００６６】
以上の半導体装置７１，８１，８２は、ほぼ同じ構造の半導体チップ２１，２６，３３がそれぞれ積層された例であるが、１つの半導体装置の中で異なる構造を有する複数の半導体チップが積層されていてもよい。
図６は、本発明の第３の実施形態に係る一群の半導体チップの構造を示す図解的な断面図である。図１および図２に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。これらの半導体チップ４１，４４，４５，４６は半導体基板２を備えており、半導体基板２の裏面側にはグランド配線２２，２７が形成されている。半導体チップ４１，４４，４５，４６の表面側および裏面側には、バンプ１２，１５に加えて、電気接続に用いられない１つまたは複数（この実施形態では２つずつ）のダミーバンプ４２，４３がそれぞれ形成されている。
【００６７】
ダミーバンプ４２およびダミーバンプ４３は、それぞれバンプ１２およびバンプ１５またはバンプ３１と、ほぼ同様の大きさおよび形状を有する金属突起である。バンプ１２とダミーバンプ４２とはほぼ同じ高さを有しており、バンプ１５またはバンプ３１とダミーバンプ４３とはほぼ同じ高さを有している。
図６（ａ）に示す半導体チップ４１は、図２（ａ）に示す半導体チップ２１と類似した構造を有しており、裏面に、貫通電極１０とは絶縁されたグランド配線２２を備えている。グランド配線２２は、所定の位置において裏面側絶縁膜１６から露出されており、グランド配線２２の露出部にはダミーバンプ４３が接合されている。
【００６８】
半導体チップ４１の表面には、半導体チップ４１に対してダミーバンプ４３とは反対側の位置に、ダミーバンプ４２が形成されている。ダミーバンプ４２は、表面側絶縁膜１３上に形成されており、いかなる機能素子３にも電気接続されていない。
同様の構造を有する２つの半導体チップ４１を、一方の半導体チップ４１のバンプ１２およびダミーバンプ４２を他方の半導体チップ４１のバンプ１５およびダミーバンプ４３にそれぞれ接合して、縦方向に積層できる。この場合、ダミーバンプ４３，４２は電気的な接続に寄与しないが、半導体チップ４１の機能素子３で発生した熱を効率的に放散させる役割を果たす。一方の半導体チップ４１の機能素子３で発生した熱は、当該半導体チップ４１の表面側から、機能素子３とダミーバンプ４２との間の薄い配線層（表面側絶縁膜１３を含む。）およびダミーバンプ４２，４３を介して、他方の半導体チップ４１のグランド配線２２へ放散される。グランド配線２２は、図外のバンプを介して電気的に接地されているものとすることができる。
【００６９】
図６（ｂ）に示す半導体チップ４４は、図２（ｂ）に示す半導体チップ２６と類似した構造を有しており、裏面に、表面側貫通電極１０Ａに電気接続され半導体チップ４４の端面に露出したグランド配線２７を備えている。グランド配線２７は、バンプ３１との接合部以外にも所定の位置において裏面側絶縁膜１６から露出されており、この露出部にはダミーバンプ４３が接合されている。
半導体チップ４４の表面には、半導体チップ４４に対してダミーバンプ４３とは反対側の位置に、ダミーバンプ４２が形成されている。ダミーバンプ４２は、表面側絶縁膜１３上に形成されており、いかなる機能素子３にも電気接続されていない。
【００７０】
同様の構造を有する２つの半導体チップ４４を、一方の半導体チップ４４のバンプ１２およびダミーバンプ４２を、他方の半導体チップ４４のバンプ３１およびダミーバンプ４３にそれぞれ接合して、縦方向に積層できる。この場合、半導体チップ４４で発生する熱は、半導体チップ４４の端面におけるグランド配線２７の露出部およびダミーバンプ４３，４２を介して、効率的に外部に放散される。
【００７１】
また、一方の半導体チップ４４のバンプ１２が他方の半導体チップ４４のバンプ３１に接合されることにより、双方の半導体チップは電気的に接続（接地）される。
グランド配線２７は、図６（ｃ）に示す半導体チップ４５のように、半導体チップ４５の端面に露出していなくてもよい。この場合、半導体チップ４５の端面からの放熱は、半導体チップ４４の場合と比べて少なくなるが、ダミーバンプ４２，４３を介して効率的に放熱できる。
【００７２】
図６（ｄ）に示す半導体チップ４６は、図６（ａ）に示す半導体チップ４１と類似した構造を有しており、裏面に、表面側貫通電極１０Ａに電気接続された裏面側貫通電極１０Ｂ、および裏面側貫通電極１０Ｂとは電気的に絶縁されたグランド配線２２を備えている。半導体チップ４６は、グランド配線２２に接合されたダミーバンプ、および表面側絶縁膜１３上に設けられたダミーバンプ４２を備えている。裏面側貫通電極１０Ｂは、半導体チップ４６の端面に露出されており、これにより、半導体チップ４６の放熱性は、半導体チップ４１の放熱性と比べて向上されている。
【００７３】
図７は、本発明の第４の実施形態に係る一群の半導体チップの構造を示す図解的な断面図である。図１および図２に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。これらの半導体チップ５１，５４，５５，５６は、図６に示す半導体チップ４１，４４，４５，４６と類似した構造を有しており、ダミーバンプ４２，４３の代わりにダミーパターン５２，５３がそれぞれ形成されている。ダミーパターン５２，５３もダミーバンプ４２，４３と同様、電気接続には用いられない。バンプ１２とダミーパターン５２とはほぼ同じ高さを有しており、バンプ１５またはバンプ３１とダミーパターン５３とはほぼ同じ高さを有している。
【００７４】
ダミーパターン５２，５３は、半導体基板２を垂直に見下ろす平面視において、ダミーバンプ４２，４３と比べてより大きな平面的広がりを有する金属突起である。同様の構造を有する２つの半導体チップ５１，５４，５５，５６を、一方の半導体チップ５１，５４，５５，５６のバンプ１２およびダミーパターン５２を他方の半導体チップ５１，５４，５５，５６のバンプ１５またはバンプ３１およびダミーパターン５３にそれぞれ接合して、縦方向に積層できる。
【００７５】
ダミーパターン５２，５３により、ダミーバンプ４２，４３を用いた場合と比べて、一方の半導体チップ５１，５４，５５，５６の機能素子３で発生した熱を、より効率的にその半導体チップ５１，５４，５５，５６の表面側から、他方の半導体チップ５１，５４，５５，５６のグランド配線２２，２７に伝達させることができる。グランド配線２２，２７に伝達された熱は、他方の半導体チップ５１，５４，５５，５６の外部へと放散される。
【００７６】
図７（ａ）に示す半導体チップ５１のように、裏面側貫通電極１０Ｂは半導体チップ５１の端面に露出しておらず、グランド配線２２は信号用配線の一部をなす貫通電極１０と絶縁されていてもよい。
図７（ｂ）に示す半導体チップ５４のように、表面側貫通電極１０Ａはグランド配線２７に接続されており、グランド配線２７は半導体チップ５４の端面に露出していてもよい。
【００７７】
図７（ｃ）に示す半導体チップ５５のように、表面側貫通電極１０Ａはグランド配線２７に接続されており、グランド配線２７は半導体チップ５４の端面に露出していなくてもよい。
図７（ｄ）に示す半導体チップ５６のように、裏面側貫通電極１０Ｂは半導体チップ５１の端面に露出しており、グランド配線２２は信号用配線の一部をなす貫通電極１０と絶縁されていてもよい。
【００７８】
図８は、本発明の第５の実施形態に係る半導体チップの構造を示す図解的な断面図である。
この半導体チップ６１は、図６（ｂ）に示す半導体チップ４４または図７（ｂ）に示す半導体チップ５４と類似した構造を有しており、裏面に、表面側貫通電極１０Ａに電気接続され、半導体チップ６１の端面に露出したグランド配線２７を備えている。
【００７９】
グランド配線２７にはダミーパターン５３が接続されており、表面側絶縁膜１３上には、半導体基板２を垂直に見下ろす平面視において、ダミーパターン５３が存在する領域内に、１つまたは複数（この実施形態では２つ）のダミーバンプ４２が設けられている。
同様の構造を有する２つの半導体チップ６１を、一方の半導体チップ６１のバンプ１２およびダミーバンプ４２を他方の半導体チップ６１のバンプ３１およびダミーパターン５３にそれぞれ接合して、縦方向に積層できる。この場合、一方の半導体チップ６１の機能素子３で発生した熱を、その半導体チップ６１の表面側から、ダミーバンプ４２およびダミーパターン５３を介して、他方の半導体チップ６１のグランド配線２７に伝達させることができる。グランド配線２７に伝達された熱は、他方の半導体チップ６１の外部へと放散される。
【００８０】
図９は、本発明の第６の実施形態に係る半導体チップの構造を示す図解的な断面図である。図１および図２に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。
この半導体チップ６３は、図２（ｃ）に示す半導体チップ３３または図６（ｃ）に示す半導体チップ４５と類似した構造を有しており、グランド用凹所２９内に満たされたグランド配線２７の代わりに、電源用凹所６４内に満たされた電源配線６５が設けられている。電源配線６５は、たとえば、グランド配線２２，２７と同様、３０μｍ程度の厚さを有する。
【００８１】
電源用凹所６４の内面には、銅からなる裏面側シード層２８が形成されている。半導体基板２と裏面側シード層２８との間には、絶縁膜６６が介装されている。これにより、半導体基板２と裏面側シード層２８や電源配線６５とは電気的に絶縁されている。表面側貫通電極１０Ａ、表面側シード層９、裏面側シード層２８、および電源配線６５は、半導体基板２の表面側と裏面側との導通経路をなす貫通電極６７を形成している。
【００８２】
この半導体チップ６３は、電源配線６５を電源に電気接続することにより、半導体基板２の裏面側から貫通電極６７を介して、表面側に形成された機能素子３に電力を供給できる。
半導体チップ６３の表面側および裏面側には、バンプ１２，３１に加えて、バンプ６８，６９がそれぞれ形成されている。バンプ６８は、機能素子３の上に形成されており、ハードマスク６および表面側絶縁膜１３を貫通する配線部材７０を介して、機能素子３に形成された電極に電気接続されている。
【００８３】
バンプ６９は、半導体チップ６３の裏面において、半導体チップ６３に対してバンプ６８とは反対側の位置に形成されている。バンプ６９は、裏面側絶縁膜１６を貫通して電源配線６５に電気接続されている。
図１０は、図９に示す半導体チップ６３と同じ構造を有する半導体チップ６３ａ〜６３ｃを複数個含む半導体装置の構造を示す図解的な断面図である。図３に示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。この半導体装置８３は、配線基板７２および配線基板７２の上に積層された複数（この実施形態では３つ）の半導体チップ６３ａ〜６３ｃを備えている。
【００８４】
半導体チップ６３ａは、配線基板７２から最も遠い側に配置されており、半導体チップ６３ｃは、配線基板７２から最も近い側に配置されている。半導体チップ６３ａ，６３ｂのバンプ３１，６９は、それぞれ、半導体チップ６３ｂ，６３ｃのバンプ１２，６８に接合されている。半導体チップ６３ｃのバンプ３１，６９は、配線基板７２のバンプ７７に接合されている。
各半導体チップ６３ａ〜６３ｃに備えられた機能素子３の電極の２つは、配線部材１１，７０、貫通電極６７（電源配線６５を含む。）、バンプ３１，６９，１２，６８，７７、配線７３、および貫通電極７４を介して、所定の金属ボール７５に電気接続されている。すなわち、機能素子３には、所定の金属ボール７５を介して電力が供給される。半導体装置８３は、その底面に多数の金属ボール７５が適当な間隔をあけて二次元的に配列された、いわゆる、エリアアレイ型の構造を有している。
【００８５】
電源配線６５の厚さを３０μｍ程度と厚くすることができることから、電源配線６５を介して、金属ボール７５が配列された半導体装置８３底面の上方に位置している多数の機能素子３に、充分大きな電力を供給する（駆動電圧を与える）ことができる。
たとえば、半導体チップ６３ｂの機能素子３には、半導体チップ６３ｂの貫通電極６７および配線部材１１を介して電力が供給される他、半導体チップ６３ａの電源配線６５、バンプ６９，６８、および配線部材７０を介しても電力が供給される。このため、半導体チップ６３ａ〜６３ｃが多層配線ＬＳＩである場合でも、各半導体チップ６３ａ〜６３ｃの機能素子３に充分大きな電力が供給される。
【００８６】
電源配線６５は、半導体チップ６３ａ〜６３ｃの端面に露出されていてもよい。この場合、半導体装置８３のように半導体チップ６３ａ〜６３ｃが積層されていても、各半導体チップ６３ａ〜６３ｃの端面に露出された電源配線６５を介して電力を供給できる。
図１１は、図２（ａ）に示す半導体チップ２１を複数個含む他の半導体装置の構造を示す図解的な断面図である。この半導体装置９１は、いわゆる、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのパッケージ形態を有しており、ＢＧＡ基板７２Ａ、半導体基板９２、およびＢＧＡ基板７２Ａの上に積層された複数（この実施形態では３つ）の半導体チップ２１を備えている。
【００８７】
ＢＧＡ基板７２Ａ、半導体基板９２、および半導体チップ２１の厚さ方向に沿う平面視において、ＢＧＡ基板７２Ａが最も大きく、半導体チップ２１が最も小さい。隣接する２つの半導体チップ２１において、一方の半導体チップ２１の表面に形成されたバンプ１２と、他方の半導体チップ２１の裏面に形成されたバンプ１５とが接合されている。このようにして、３つの半導体チップ２１は厚さ方向に積層されて、モジュール９３を構成している。
【００８８】
ＢＧＡ基板７２Ａは絶縁体からなる。ＢＧＡ基板７２Ａには、ＢＧＡ基板７２Ａを厚さ方向に貫通する貫通孔９４が形成されている。貫通孔９４は、ＢＧＡ基板７２Ａの厚さの数倍の径を有している。ＢＧＡ基板７２Ａの一方表面側には、貫通孔９４の径よりわずかに大きな径を有する半田ボール７５Ａが、貫通孔９４に挿入された状態で接合されている。ＢＧＡ基板７２Ａの半田ボール７５Ａ側とは反対側の面には、所定のパターンの配線７３Ａが形成されている。配線７３Ａは半田ボール７５Ａに接合されている。
【００８９】
ＢＧＡ基板７２Ａの配線７３Ａが形成された側の面には、半導体基板９２がＢＧＡ基板７２Ａとほぼ平行になるようにダイボンディングされている。半導体基板９２のＢＧＡ基板７２Ａ側とは反対側の面には、機能素子９５が形成されている。機能素子９５には複数の電極が設けられており、これらの電極の上には、バンプ９６ａ，９６ｂが形成されている。
半導体基板９２の機能素子９５が形成された面上には、半導体基板９２と半導体チップ２１とがほぼ平行になるような状態で、モジュール９３が接続されている。
【００９０】
半導体基板９２において、バンプ９６ａはモジュール９３が対向していない領域に形成されており、バンプ９６ｂはモジュール９３が対向している領域に設けられている。バンプ９６ａは、ボンディングワイヤ９７を介して配線７３Ａに接続されている。バンプ９６ｂは、モジュール９３を構成する半導体チップ２１のバンプ１２と接合されている。すなわち、モジュール９３は、半導体チップ２１の表面（機能素子３が形成されている側の面）が半導体基板９２に近い側に向けられている。
【００９１】
モジュール９３、半導体基板９２、ボンディングワイヤ９７、およびＢＧＡ基板７２Ａの配線７３Ａが形成された面は、封止樹脂７６Ａで封止されている。
この半導体装置９１は、半田ボール７５Ａを介して他の配線基板に実装できる。半導体チップ２１の機能素子３および半導体基板９２の機能素子９５は、ボンディングワイヤ９７、配線７３Ａ、および半田ボール７５Ａを介して当該配線基板に電気接続される。
【００９２】
この半導体装置９１のように、半導体チップ２１より大きな半導体基板９２を含んでいる場合でも、半導体基板９２と半導体チップ２１とが積層されていることにより、半導体装置９１の実装面積は半導体基板９２の面積とほぼ同等となっている。
以上は、モジュール９３がＢＧＡタイプのパッケージに収容された例であるが、モジュール９３は、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）などのタイプのパッケージに収容されていてもよい。この場合、モジュール９３は、ＢＧＡ基板７２Ａの代わりにリードフレーム上に接合されたものとすることができる。
【００９３】
モジュール９３の代わりに、半導体チップ１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３の１種類または２種類以上を含むモジュールが用いられてもよい。
図１２は、図２（ａ）に示す半導体チップ２１を複数個含むさらに他の半導体装置の構造を示す図解的な断面図である。図１１示す構成要素等に対応する構成要素等は、同一符号を付して説明を省略する。
【００９４】
この半導体装置９８は、いわゆる、ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）であり、半導体装置９１のようにＢＧＡ基板７２Ａを含んでいない。半導体装置９８は、複数の半導体チップ２１から構成されるモジュール９３、および半導体基板９２を含んでいる。
モジュール９３は、半導体チップ２１が半導体基板９２にほぼ平行になるように、半導体基板９２に接合されている。各半導体チップ２１は、表面（機能素子３が形成されている側の面）が半導体基板９２に近い側に向けられている。モジュール９３、および半導体基板９２の機能素子９５が形成された面は、封止樹脂７６Ｂで覆われている。半導体基板９２の厚さ方向に沿う平面視において、封止樹脂７６Ｂは半導体基板９２とほぼ重なるように設けられており、半導体装置９８の外形は、封止樹脂７６Ｂによりほぼ直方体形状となっている。
【００９５】
半導体装置９８において、半導体基板９２側とは反対側の面９８ａには、再配線７３Ｂが形成されており、再配線７３Ｂの所定の位置には半田ボール７５Ｂが接合されている。再配線７３Ｂは、封止樹脂７６Ｂ上に設けられており、モジュール９３を構成する半導体チップ２１とは直接電気接続されていない。
半導体基板９２に形成された機能素子９５において、モジュール９３が対向していない領域には電極が形成されており、この電極と再配線７３Ｂとは、封止樹脂７６Ｂを厚さ方向に貫通するポスト電極９９により電気接続されている。
【００９６】
この半導体装置９８は、半田ボール７５Ｂを介して他の配線基板に実装できる。半導体チップ２１の機能素子３および半導体基板９２の機能素子９５は、ポスト電極９９、再配線７３Ｂ、および半田ボール７５Ｂを介して当該配線基板に電気接続される。この半導体装置９８の実装面積は、半導体基板９２の面積とほぼ同等であり、半導体装置９１と比べて、さらなる実装面積の低減および薄型化が図られている。
【００９７】
図１３〜図１５は、図２（ａ）に示す半導体チップ２１の製造方法を説明するための図解的な断面図である。多数の半導体チップ２１が、１枚の半導体ウエハ（以下、単に「ウエハ」という。）Ｗから作成されるが、図１３〜図１５では、ウエハＷにおける１つの半導体チップ２１の一部に相当する部分のみを示す。図１３〜図１５に示すウエハＷは、図２（ａ）に示す最終形態の半導体チップ２１に対応する領域が、ウエハＷの面内方向に、多数密に配されたものである。
【００９８】
一方表面（以下、「表面」という。）に機能素子３が形成されたウエハＷの表面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化珪素からなり所定の部分に開口６ａを有するハードマスク６が形成される。ウエハＷの厚さは、たとえば、ウエハＷの径が８インチの場合は７２５μｍ程度であり、ウエハＷの径が６インチの場合は６２５μｍ程度である。開口６ａ内には、機能素子３の所定の部分とウエハＷにおいて機能素子３の側方の領域とが露出するようにされる。
【００９９】
次に、反応性イオンエッチング（ＲＩＥ）により、開口６ａ内に露出したウエハＷにおいて、機能素子３の側方の領域に表面側凹所８５が形成される。表面側凹所８５の深さは、たとえば７０μｍ程度であり、表面側凹所８５の幅および長さは、たとえばそれぞれ１０μｍ程度である。続いて、ＣＶＤ法により、開口６ａおよび表面側凹所８５内の露出表面に酸化珪素からなる絶縁膜５，８が形成される。機能素子３の所定の部分は、絶縁膜８から露出される。
【０１００】
次に、以上の工程を経たウエハＷの開口６ａおよび表面側凹所８５の内部にダマシン工程により銅からなる金属材料８６が埋め込まれる。先ず、この絶縁膜５上に、銅からなる表面側シード層９が形成された後、表面側シード層９をシードとしためっきにより、開口６ａおよび表面側凹所８５の内部が銅からなる金属材料８６で埋められる。これにより、金属材料８６は、機能素子３の所定の部分に電気接続される。
【０１０１】
次に、以上の工程を経たウエハＷの表面、すなわち、金属材料８６が設けられている側の面が、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研磨（研削）され、ハードマスク６の表面と金属材料８６の表面とが面一になるようにされる。金属材料８６のうち、表面側凹所８５内およびその延長上の金属材料８６は表面側貫通電極１０Ａとなり、金属材料８６の残部は、表面側貫通電極１０Ａと機能素子３とを電気接続する配線部材１１となる。
【０１０２】
続いて、以上の工程を経たウエハＷの表面に、表面側貫通電極１０Ａが露出するようなパターンを有し、酸化珪素や窒化珪素からなる表面側絶縁膜１３が形成され、表面側貫通電極１０Ａの露出部分にバンプ１２が形成される。この状態が、図１３（ａ）に示されている。
続いて、ウエハＷの表面がガラス板等の支持体の上に粘着テープを介して貼り付けられ、ウエハＷがこの支持体に支持された状態で裏面が機械的に研削（グラインディング）され、１０５μｍ程度の厚さに薄型化される。したがって、この段階で表面側凹所８５は貫通されず、表面側貫通電極１０ＡとウエハＷの裏面との間には、３５μｍ程度の厚さのウエハＷが存在している。研削後のウエハＷが充分大きな剛性を有する場合、支持体を用いずにウエハＷを研削してもよい。この状態が、図１３（ｂ）に示されている。
【０１０３】
ウエハＷの裏面には、研削痕や研削時に受けたダメージを有する研削ダメージ層が存在している。この研削ダメージ層を除去するため、ウエハＷの裏面が５μｍ程度ドライエッチングされる（図１３（ｃ）参照）。これにより、ウエハＷの厚さは１００μｍ程度となる。
次に、ＣＶＤ法により、ウエハＷの裏面全面に、酸化珪素からなるハードマスク７が形成される。続いて、フォトレジストを用いたウェットエッチングまたはドライエッチングにより、ハードマスク７に開口７ａ，７ｂが形成される。開口７ａは表面側凹所８５に対応する位置に形成される。この状態が、図１３（ｄ）に示されている。この工程は、たとえば、ウエハＷが裏面研削用の支持体に貼り付けられたまま実施することができる。その場合、ハードマスク７の所定の位置に開口７ａ，７ｂを形成するためのアライメントマークが、支持体に形成されていてもよい。
【０１０４】
次に、ハードマスク７をマスクとしたドライエッチングにより、ウエハＷの裏面に、開口７ａに対応する裏面側凹所８７、および開口７ｂに対応するグランド用凹所２３が形成される。この工程は、裏面側凹所８７内に表面側シード層９が露出するまで行われる。したがって、裏面側凹所８７およびグランド用凹所２３の深さは３０μｍ程度となる。表面側凹所８５と裏面側凹所８７とは、ほぼ直線上に延びる連続した１つの貫通孔４となる。この状態が、図１４（ｅ）に示されている。
【０１０５】
続いて、以上の工程を経たウエハＷ裏面の露出表面に、ＣＶＤ法により酸化珪素からなる絶縁膜が形成され、その後、ドライエッチングでウエハＷに平行な面、すなわち、裏面側凹所８７やグランド用凹所２３の底面などに形成された絶縁膜が除去される。これにより、絶縁膜の残部のうち裏面側凹所８７の内周面に形成されたものは、表面側凹所８５内周面に形成された絶縁膜５と一体で、貫通孔４の内周面を覆う絶縁膜５となる。絶縁膜の残部のうちグランド用凹所２３の側壁に形成されたものは、絶縁膜２４となる。
【０１０６】
次に、以上の工程を経たウエハＷの開口７ａ，７ｂ、裏面側凹所８７、およびグランド用凹所２３の内部にダマシン工程により銅からなる金属材料８９が埋め込まれる。先ず、グランド用凹所２３の底面、すなわち、ウエハＷの露出面に、チタン（Ｔｉ）やクロム（Ｃｒ）などからなるバリアメタル層８８が形成される。これにより、ウエハＷは、ハードマスク７、絶縁膜５，２４、およびバリアメタル層８８のいずれかで覆われ、露出面が存在しない状態となる。この状態が、図１４（ｆ）に示されている。
【０１０７】
続いて、以上の工程を経たウエハＷの裏面の露出表面全面に、銅からなる裏面側シード層１４が形成される。この状態が図１４（ｇ）に示されている。ただし、図１４（ｇ）では、バリアメタル層８８は図示を省略している（以下の図において同じ）。
さらに、裏面側シード層１４をシードとしためっきにより、開口７ａ，７ｂ、裏面側凹所８７、およびグランド用凹所２３の内部が銅からなる金属材料８９で埋められる（図１４（ｈ）参照）。その後、以上の工程を経たウエハＷの裏面が、ＣＭＰにより研磨（研削）され、ハードマスク７の表面と金属材料８９の表面とが面一になるようにされる。裏面側凹所８７および開口７ａの内部の金属材料８９は裏面側貫通電極１０Ｂとなり、グランド用凹所２３および開口７ｂ内の金属材料８９はグランド配線２２となる。この状態が、図１５（ｉ）に示されている。
【０１０８】
次に、ウエハＷの裏面に酸化珪素や窒化珪素からなる裏面側絶縁膜１６が、裏面側貫通電極１０Ｂを回避した領域に形成され（図１５（ｊ）参照）、裏面側貫通電極１０Ｂの露出部にバンプ１５が形成される。その後、ウエハＷがスクライブラインＳに沿って、ダイシングソー９０により切断され、図２（ａ）に示す貫通電極１０を有する半導体チップ２１の個片にされる（図１５（ｋ）参照）。
以上の半導体チップ２１の製造方法において、ウエハＷの裏面を研削する工程（図１３（ｂ）参照）や研削ダメージ層を除去する工程（図１３（ｃ）参照）では、表面側凹所８５内の表面側シード層９や表面側貫通電極１０Ａは露出されない。このため、表面側シード層９や表面側貫通電極１０Ａを構成する金属（Ｃｕ）原子が、ウエハＷ中に拡散することはない。したがって、金属汚染が少ない半導体基板２を備えた半導体チップ２１を得ることができる。
【０１０９】
また、ウエハＷの表面側から形成された表面側凹所８５は、ウエハＷの裏面全面を研削して貫通されるのではなく、ウエハＷ裏面の所定の部分に形成される裏面側凹所８７によって貫通される。このため、半導体基板２は１００μｍ程度の最大厚さが確保される。
ウエハＷの裏面には、グランド用凹所２３は形成されず、裏面側凹所８７のみが形成されてもよい。この場合、図１に示す半導体チップ１を得ることができる。裏面側凹所８７の代わりに、表面側凹所８５に連通するグランド用凹所２３が形成されてもよく、この場合、図２（ｃ）に示す半導体チップ３３が得られる。
【０１１０】
また、裏面側凹所８７を形成する代わりに、スクライブラインＳにまたがる領域に裏面側凹所やグランド用凹所２９が形成されてもよい。この場合、ウエハＷがスクライブラインＳに沿って切断されると、裏面側貫通電極１０Ｂやグランド配線２７が端面に露出した半導体チップ２６，３４（図２（ｂ）（ｄ）参照）が得られる。
裏面側凹所８７の代わりに、表面側凹所８５に連通する電源用凹所６４が形成されてもよく、裏面側シード層１４の代わりに、裏面側シード層２８が形成されてもよい。この場合、図９に示す半導体チップ６３が得られる。この場合、裏面側シード層２８を形成する前に、半導体基板２の裏面側に絶縁膜６６を形成するものとすることができる。半導体チップ６３は、半導体基板２と機能素子３との間に絶縁膜を介在させた、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）であってもよく、この場合、絶縁膜６６を形成する工程は不要である。
【０１１１】
表面側絶縁膜１３が形成された後、バンプ１３に加えてダミーバンプ４２やダミーパターン５２が形成されてもよい。また、グランド配線２２，２７が所定の位置で露出するようなパターンを有する裏面側絶縁膜１６が形成された後、バンプ１５，３１に加えて、ダミーバンプ４３やダミーパターン５３が形成されてもよい。これらの方法により、図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）および図８にそれぞれ示す半導体チップ４１，４４，４５，４６，５１，５４，５５，５６，６１が得られる。
【０１１２】
次に、以上の半導体チップ１，２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３を用いた半導体装置の製造方法を、半導体装置７１を製造する場合を例に説明する。先ず、配線基板７２（図３参照）の配線７３が形成された面に、裏面が対向するようにして半導体チップ２１が接合される。この際、バンプ７７とバンプ１５とが接合される。
半導体チップ２１は、フリップチップボンダの吸着コレットにより表面が吸着され、配線基板７２に押し付けられて接合される。また、半導体チップ２１の接合に先立って、配線基板７２と半導体チップ２１との間に認識カメラが挿入されて、配線基板７２と半導体チップ２１との位置合わせがされる。位置合わせは、予め配線基板７２および半導体チップ２１に形成された位置合わせマークを用いて行われる。
【０１１３】
半導体チップ２１は、表面が配線基板７２に対向するようにして、配線基板７２に接合されてもよい。この場合、半導体チップ２１において機能素子３が形成されていない裏面を、吸着コレットで吸着して押すことができる。また、この場合、位置合わせマークは、機能素子３を形成するための精度のよい配線プロセスで形成されたものとすることができる。以上の場合は、表面が配線基板７２に近い側に向けられた半導体チップ２１を備えた半導体装置が得られる。
【０１１４】
次に、半導体チップ２１のバンプ１２に他の半導体チップ２１のバンプ１５を接合するようにして、順次半導体チップ２１が積層される。この際、半導体チップ２１が１００μｍ程度の厚さを有し充分大きな剛性を有することから、半導体チップ２１はうねることなく、配線基板７２や他の半導体チップ２１に良好に接続される。
さらに、これら複数の半導体チップ２１および配線基板７２の配線７３が形成された面が、射出成形などにより封止樹脂７６で封止されて、図３に示す半導体装置７１が得られる。
【０１１５】
配線基板７２の代わりに、半導体基板９２上に半導体チップ２１を順次接合（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）し、この半導体基板９２をＢＧＡ基板７２Ａにダイボンディングし、モジュール９３、半導体基板９２、ボンディングワイヤ９７、およびＢＧＡ基板７２Ａの配線７３が形成された面を、封止樹脂７６Ａで封止することにより、図１１に示す半導体装置９１が得られる。
この際、半導体基板９２上に半導体チップ２１を接合する代わりに、半導体基板９２に対応する領域が密に形成されたウエハの各半導体基板９２相当領域の上に、半導体チップ２１を順次接合（Ｃｈｉｐ ｏｎ Ｗａｆｅｒ）し、その後、このウエハを半導体基板９２の個片に切り出す（ダイシングする）こととしてもよい。いずれの場合も、半導体基板９２と各半導体チップ２１との平行度がよい半導体装置９１が得られる。
【０１１６】
さらに、半導体チップ２１を半導体基板９２上に接合する前に、半導体基板９２をＢＧＡ基板７２Ａ（ＱＦＰ等のパッケージ形態を有する半導体装置を製造する場合はリードフレーム）にダイボンディングし、この状態の半導体基板９２上に半導体チップ２１を順次接合することとしてもよい。この場合、複数の半導体基板９２が接合されたＢＧＡ基板７２Ａまたはリードフレームを用い、ＢＧＡ基板７２Ａまたはリードフレーム上の半導体基板９２を、搬送レールにより、半導体チップ２１を接合するための接合点に順次移動させて半導体チップ２１を接合することができる。
【０１１７】
次に、図１２に示す半導体装置９８の製造方法を説明する。図１６および図１７は、半導体装置９８の第１の製造方法を説明するための図解的な断面図である。
先ず、ウエハＷに多数の半導体基板９２に対応する領域が密に形成される。ウエハＷには、機能素子９５やバンプ９６ｂも形成される。次に、ウエハＷの機能素子９５が形成された面の全面に、スパッタ法などにより、シード層７８が形成される（図１６（ａ）参照）。続いて、シード層７８上にフォトレジスト膜７９が形成され、露光および現像により、フォトレジスト膜７９においてポスト電極９９（図１２参照）に対応する所定の位置に、開口７９ａが形成される。フォトレジスト膜７９の表面はほぼ平坦にされ、開口７９ａの底にはシード層７８が露出するようにされる。この状態が、図１６（ｂ）に示されている。
【０１１８】
次に、電解めっき槽で、シード層７８をシードとした電解めっきにより、開口７９ａ内にポスト電極９９が形成される。この際、ポスト電極９９は、シード層７８側から成長していく。めっきは、開口７９ａ内が完全にポスト電極９９で埋められる前に終了するものとすることができる。この状態が、図１６（ｃ）に示されている。
その後、フォトレジスト膜７９が除去される。ポスト電極９９は、ウエハＷ表面に立設された状態となる（図１６（ｄ）参照）。
【０１１９】
さらに、シード層７８が除去された後、ウエハＷ上に半導体チップ２１が積層されてモジュール９３が形成される。この際、ウエハＷのバンプ９６ｂは、最初に積層される半導体チップ２１のバンプ１２と接合される。この状態が、図１７（ｅ）に示されている。続いて、モジュール９３、ポスト電極９９、およびウエハＷの機能素子９５が形成された面が、封止樹脂７６Ｂで封止される。封止樹脂７６Ｂは、ポスト電極９９の先端を覆うような厚さを有するようにされ、封止樹脂７６Ｂの表面はほぼ平坦にされる。この状態が、図１７（ｆ）に示されている。
【０１２０】
続いて、封止樹脂７６Ｂの表面が研削されて、ポスト電極９９の先端が露出される（図１７（ｇ）参照）。この工程は、たとえば、機械的な研削により実施してもよく、ＣＭＰにより実施してもよい。封止樹脂７６Ｂの表面に、露出されたポスト電極９９と接続するように再配線７３Ｂが形成される。この状態が、図１７（ｈ）に示されている。その後、再配線７３Ｂの所定の位置に半田ボール７５Ｂが接合され、ウエハＷが封止樹脂７６Ｂとともに切断されて半導体基板９２の個片にされ、図１２に示す半導体装置９８が得られる。
【０１２１】
以上のように、この半導体装置９８の製造方法によれば、半導体チップ２１の積層、ポスト電極９９および再配線７３Ｂの形成、封止樹脂７６Ｂの形成などをすべてウエハレベルで実施できる。
図１８は、半導体装置９８の第２の製造方法を説明するための図解的な断面図である。
先ず、半導体基板９２に対応する領域が密に形成されたウエハＷの機能素子９５が形成された面に、半導体チップ２１が積層されてモジュール９３が形成される。この際、ウエハＷのバンプ９６ｂは、最初に積層される半導体チップ２１のバンプ１２と接合される。この状態が、図１８（ａ）に示されている。
【０１２２】
次に、モジュール９３、およびウエハＷの機能素子９５が形成された面に、フォトレジスト膜７９Ｂが形成される。フォトレジスト膜７９Ｂは、モジュール９３を完全に覆うような厚さを有するようにされ、フォトレジスト膜７９Ｂの表面はほぼ平坦にされる。そして、露光および現像により、フォトレジスト膜７９Ｂにおいてポスト電極９９（図１２参照）に対応する所定の位置に開口７９ｃが形成される（図１８（ｂ）参照）。開口７９ｃの底には機能素子９５に形成された電極が露出するようにされる。
【０１２３】
続いて、フォトレジスト膜７９Ｂの表面および開口７９ｃの内面に、たとえば、スパッタ法などにより、シード層７８Ａが形成される（図１８（ｃ）参照）。さらに、シード層７８Ａをシードとした電解めっきにより、フォトレジスト膜７９Ｂの表面および開口７９ｃ内に金属材料８０が供給される。金属材料８０は、開口７９ｃ内を完全に埋めるようにされる。この状態が、図１８（ｄ）に示されている。図１８（ｄ）では、シード層７８Ａは図示を省略している（以下、同じ。）。
【０１２４】
次に、研削により、フォトレジスト膜７９Ｂ表面の金属材料８０が除去され、開口７９ｃ内の金属材料８０とフォトレジスト膜７９Ｂの表面とが面一にされる。金属材料８０の残部は、ポスト電極９９となる。この状態が、図１８（ｅ）に示されている。
そして、フォトレジスト膜７９Ｂが除去された後、半導体装置９８の第１の製造方法と同様に、封止樹脂７６Ｂの形成以降の工程（図１７（ｆ）ないし図１７（ｈ）参照）が実施されて半導体装置９８が得られる。
【０１２５】
以上の製造方法において、シード層７８Ａを充分厚く形成できる場合は、シード層７８Ａにより開口７９ｃを完全に埋めてポスト電極９９を形成することとしてもよい。
さらに、開口７９ｃを有するフォトレジスト膜７９Ｂを形成（図１８（ｂ）参照）する代わりに、封止樹脂を形成し、この封止樹脂においてポスト電極９９（図１２参照）に対応する所定の位置に開口を形成してもよい。この場合の開口は、封止樹脂が感光性樹脂である場合は、たとえば、露光および現像によって形成してもよく、封止樹脂が非感光性樹脂の場合は、たとえば、エッチングにより形成してもよい。
【０１２６】
図１９は、半導体装置９８と類似した構造を有する半導体装置の製造方法を説明するための図解的な断面図である。
半導体装置９８の第２の製造方法において、開口７９ｃを有するフォトレジスト膜７９Ｂを形成（図１８（ｂ）参照）する代わりに、封止樹脂７６Ｂが形成され、封止樹脂７６Ｂにおいてポスト電極９９（図１２参照）に対応する所定の位置に開口７６ｄが形成される。開口７６ｄは、封止樹脂７６Ｂが感光性樹脂である場合は、たとえば、露光および現像によって形成してもよく、封止樹脂７６Ｂが非感光性樹脂の場合は、たとえば、エッチングにより形成してもよい。
【０１２７】
次に、封止樹脂７６Ｂ表面の全面および開口７６ｄの内面に、たとえば、スパッタ法などにより、配線層７８Ｂが形成される。配線層７８Ｂは、開口７６ｄ内を完全に埋めないように薄く形成される。この状態が、図１９（ａ）に示されている。
続いて、開口７６ｄ内が樹脂７６Ｃで埋められる（図１９（ｂ）参照）。この工程は、必要により実施するものとすることができ、開口７６ｄ内は空隙のままでもよい。
【０１２８】
次に、リソグラフィにより、フォトレジスト膜７９Ｂ上の配線層７８Ｂがパターニングされて、再配線７３Ｂにされる。開口７６ｄ内の配線層７８Ｂは、機能素子９５に形成された電極と再配線７３Ｂとを電気接続するスルーホール配線９９Ｔとなる。この状態が、図１９（ｃ）に示されている。
その後、半導体装置９８の第１の製造方法と同様に、半田ボール７５Ｂの接合（図１９（ｄ）参照）以降の工程が実施されて、半導体装置９８に類似した半導体装置が得られる。
【０１２９】
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態でも実施できる。たとえば、ウエハＷの裏面を研削する工程（図１３（ｂ）参照）および研削ダメージ層を除去する工程（図１３（ｃ）参照）は、ウエハＷをより厚く残すように実施されてもよく、たとえば、ウエハＷを１４０μｍ程度残すようにされてもよい。この場合、たとえば、ウエハＷの裏面側から幅および長さがそれぞれ１０μｍ程度で深さが７０μｍ程度の裏面側凹所８７を形成して貫通孔４を形成することが可能である。
【０１３０】
金属材料８６や金属材料８９は、銅以外に、たとえば、アルミニウム（Ａｌ）、タングステン（Ｗ）、クロム、チタン、金（Ａｕ）、インジウム（Ｉｎ）、錫（Ｓｎ）系の半田などからなるものであってもよい。すなわち、表面側貫通電極１０Ａ、配線部材１１、裏面側貫通電極１０Ｂ、およびグランド配線２２，２７は、アルミニウム、タングステン、クロム、チタン、金、インジウム、錫系の半田などからなるものであってもよい。
【０１３１】
開口６ａおよび表面側凹所８５の内部に金属材料８６を埋め込む工程（図１３（ａ）参照）や、開口７ａ，７ｂ、裏面側凹所８７、およびグランド用凹所２３，２９の内部に金属材料８９を埋め込む工程（図１４（ｈ）および図１５（ｉ）参照）は、ＣＶＤ法、スパッタ法、溶融材料のディッピングなどの方法により実施されてもよい。この場合、表面側シード層９を形成する工程や裏面側シード層１４，２５，２８を形成する工程は実施されなくてもよい。
【０１３２】
裏面側凹所を所形成する工程は、半導体チップの裏面に、グランド用凹所２３，２９と電源用凹所６４とを形成する工程を含んでいてもよい。この場合、裏面にグランド配線２２，２７と電源配線６５とが混在した半導体チップが得られる。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体チップの構造を示す図解的な断面図である。
【図２】本発明の第２の実施形態に係る一群の半導体チップの構造を示す図解的な断面図である。
【図３】図２（ａ）に示す半導体チップを複数個含む半導体装置の構造を示す図解的な断面図である。
【図４】図２（ｂ）に示す半導体チップを複数個含む半導体装置の構造を示す図解的な断面図である。
【図５】図２（ｃ）に示す半導体チップを複数個含む半導体装置の構造を示す図解的な断面図である。
【図６】本発明の第３の実施形態に係る一群の半導体チップの構造を示す図解的な断面図である。
【図７】本発明の第４の実施形態に係る一群の半導体チップの構造を示す図解的な断面図である。
【図８】本発明の第５の実施形態に係る半導体チップの構造を示す図解的な断面図である。
【図９】本発明の第６の実施形態に係る半導体チップの構造を示す図解的な断面図である。
【図１０】図９に示す半導体チップを複数個含む半導体装置の構造を示す図解的な断面図である。
【図１１】図２（ａ）に示す半導体チップを複数個含む他の半導体装置の構造を示す図解的な断面図である。
【図１２】図２（ａ）に示す半導体チップを複数個含むさらに他の半導体装置の構造を示す図解的な断面図である。
【図１３】図２（ａ）に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１４】図２（ａ）に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１５】図２（ａ）に示す半導体チップの製造方法を説明するための図解的な断面図である。
【図１６】図１２に示す半導体装置の第１の製造方法を説明するための図解的な断面図である。
【図１７】図１２に示す半導体装置の第１の製造方法を説明するための図解的な断面図である。
【図１８】図１２に示す半導体装置の第２の製造方法を説明するための図解的な断面図である。
【図１９】図１２に示す半導体装置と類似した構造を有する半導体装置の製造方法を説明するための図解的な断面図である。
【図２０】従来の貫通電極を有する半導体チップの第１の製造方法を説明するための図解的な断面図である。
【図２１】従来の貫通電極を有する半導体チップの第１の製造方法を説明するための図解的な断面図である。
【図２２】従来の貫通電極を有する半導体チップの第２の製造方法を説明するための図解的な断面図である。
【図２３】従来の貫通電極を有する半導体チップの第２の製造方法を説明するための図解的な断面図である。
【符号の説明】
１，２１，２６，３３，３４，４１，４４，４５，４６，５１，５４，５５，５６，６１，６３ 半導体チップ
２ 半導体基板
３ 機能素子
４，３０ 貫通孔
９ 表面側シード層
１０，３２，６７ 貫通電極
１０Ａ 表面側貫通電極
１０Ｂ 裏面側貫通電極
１４，２５，２８ 裏面側シード層
２２，２７ グランド配線
２３，２９ グランド用凹所
６４ 電源用凹所
６５ 電源配線
７１，８１，８２，８３，９１，９８ 半導体装置
８５ 表面側凹所
８６，８９ 金属材料
８７ 裏面側凹所
Ｗ 半導体ウエハ

Claims (10)

1. 表面および裏面を有し上記表面に機能素子が形成された半導体基板の上記表面から、この半導体基板の厚さ方向に延びる表面側凹所を形成する工程と、
   この表面側凹所内に金属材料を供給して、上記機能素子に電気接続された表面側貫通電極を形成する表面側貫通電極形成工程と、
   上記半導体基板を上記裏面から除去して、上記半導体基板の厚さを上記表面側凹所の深さより大きな厚さに薄型化する薄型化工程と、
   この薄型化工程の後、上記半導体基板の上記裏面に上記表面側凹所に連通した裏面側凹所を形成することによって、上記表面側凹所および上記裏面側凹所を含む連続した貫通孔を形成する裏面側凹所形成工程と、
   上記裏面側凹所に金属材料を供給して、上記表面側貫通電極と電気接続され上記表面側貫通電極とともに貫通電極をなす裏面側貫通電極を形成する裏面側貫通電極形成工程とを含むことを特徴とする半導体チップの製造方法。
2. 上記裏面側凹所形成工程が、グランド用凹所を形成する工程を含み、
   上記裏面側貫通電極形成工程が、上記グランド用凹所内に金属材料を供給してグランド配線を形成する工程を含むことを特徴とする請求項１記載の半導体チップの製造方法。
3. 上記裏面側凹所形成工程が、電源用凹所を形成する工程を含み、
   上記裏面側貫通電極形成工程が、上記電源用凹所内に金属材料を供給して電源配線を形成する工程を含むことを特徴とする請求項１または２記載の半導体チップの製造方法。
4. 上記裏面側凹所内に供給された金属材料を、上記半導体チップの端面に露出させる工程をさらに含むことを特徴とする請求項１ないし３のいずれかに記載の半導体チップの製造方法。
5. 上記表面側貫通電極形成工程および上記裏面側貫通電極形成工程のうち少なくとも一方が、
   上記表面側凹所または上記裏面側凹所の内面にシード層を形成する工程と、
   上記シード層をシードとしてめっきにより金属材料を上記表面側凹所または上記裏面側凹所へ供給して上記表面側貫通電極または裏面側貫通電極を形成する工程とを含むことを特徴とする請求項１ないし４のいずれかに記載の半導体チップの製造方法。
6. 請求項１ないし５のいずれかに記載された半導体チップの製造方法により複数の半導体チップを製造する工程と、
   上記複数の半導体チップを積層する工程とを含むことを特徴とする半導体装置の製造方法。
7. 表面および裏面を有する半導体基板と、
   この半導体基板の上記表面に形成された機能素子と、
   この機能素子に電気接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気接続する貫通電極とを含み、
   上記貫通電極が、上記表面側に配置された表面側貫通電極と、
   上記裏面側に配置された裏面側貫通電極とを含むことを特徴とする半導体チップ。
8. 上記半導体基板の上記裏面に形成されたグランド配線をさらに含むことを特徴とする請求項７記載の半導体チップ。
9. 上記半導体基板の上記裏面に形成された電源配線をさらに含むことを特徴とする請求項７または８記載の半導体チップ。
10. 厚さ方向に積層された複数の請求項７ないし９のいずれかに記載の半導体チップを含むことを特徴とする半導体装置。

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