KR20040098539A - 반도체 칩의 제조 방법, 반도체 장치의 제조 방법, 반도체칩 및 반도체 장치 - Google Patents

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다니다가주마사
네모토요시히코
다나카나오타카
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로무 가부시키가이샤
미츠비시덴키 가부시키가이샤
가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

본 발명에 따르면, 표면 및 이면을 가지며 상기 표면에 기능 소자가 형성된 반도체 기판의 상기 표면에서, 이 반도체 기판의 두께 방향으로 연장하는 표면측 홈을 형성하는 공정, 이 표면측 홈 내에 금속재료를 공급하고 상기 기능 소자에 전기적으로 접속된 표면측 전극을 형성하는 표면측 전극 형성 공정, 상기 반도체 기판을 상기 이면에서 제거하고 상기 반도체 기판을 상기 표면측 홈의 깊이보다 큰 소정 두께까지 박형화하는 박형화 공정, 이 박형화 공정 후 상기 반도체 기판의 상기 이면에 상기 표면측 홈에 연통하는 이면측 홈을 형성하여 상기 표면측 홈 및 상기 이면측 홈을 포함하는 연속된 관통공을 형성하는 이면측 홈 형성 공정 및 상기 이면측 홈에 금속재료를 공급하고 상기 표면측 전극과 전기적으로 접속되어 상기 표면측 전극과 함께 상기 반도체 기판을 관통하는 관통 전극을 이루는 이면측 전극을 형성하는 이면측 전극 형성 공정을 포함하는 반도체 칩의 제조 방법이 제공된다.

Description

반도체 칩의 제조 방법, 반도체 장치의 제조 방법, 반도체 칩 및 반도체 장치 {SEMICONDUCTOR CHIP PRODUCTION METHOD, SEMICONDUCTOR DEVICE PRODUCTION METHOD, SEMICONDUCTOR CHIP, AND SEMICONDUCTOR DEVICE}
본 발명은 두께 방향으로 관통하는 관통 전극을 갖는 반도체 칩과 그 제조 방법 및 두께 방향으로 관통하는 관통 전극을 갖는 복수의 반도체 칩을 적층한 반도체 장치와 그 제조 방법에 관한 것이다.
복수의 반도체 칩을 포함하는 반도체 장치로서 멀티칩 모듈(MCM: Multi Chip Module)이 있다. 종래의 멀티칩 모듈에 있어서는, 절연체로 된 배선 기판상에 복수의 반도체 칩이 배선 기판과 평행하게 횡방향(배선 기판에 평행한 방향)으로 병렬 배치되어 있다. 이 경우, 이 멀티칩 모듈을 다른 배선 기판에 실장할 때의 실장 면적이 커지는 문제가 있다.
그래서, 반도체 장치 내에서 복수의 반도체 칩을 배선 기판상에 적층하여, 반도체 장치의 실장 면적을 작게 하려는 시도가 있다. 이와 같은 반도체 장치에 있어, 반도체 칩을 두께 방향으로 관통하는 관통 전극을 설치하고, 이 관통 전극에 의하여 종방향의 전기 접속을 달성시키는 경우가 있다.
도 17a 내지 도 17f는 종래의 관통 전극을 갖는 반도체 칩의 제 1 제조 방법을 설명하기 위한 도해적인 단면도이다.
한쪽 표면(이하, '표면' 이라 함)에 기능 소자(101)가 형성된 반도체 웨이퍼(이하, 간단히 '웨이퍼' 라 함) W 의 표면에 산화 규소(SiO2)로 된 하드 마스크(Hard Mask; 103)가 형성된다. 하드 마스크(103)는 기능 소자(101)의 소정 부분과 웨이퍼 W 에 있어 기능 소자(101)의 측방의 영역을 노출시키는 개구(103a)를 갖는다.
웨이퍼 W 의 두께는, 예를 들면, 웨이퍼 W 의 지름이 8 인치인 경우는 725 ㎛ 정도이고, 웨이퍼 W 의 지름이 6 인치인 경우는 625 ㎛ 정도이다.
다음으로, 반응성 이온 에칭에 의하여, 개구(103a) 내에 노출한 웨이퍼 W 에 있어, 기능 소자(101)의 측방 영역에 표면측 홈(102)이 형성된다. 표면측 홈(102)의 깊이는, 예를 들면, 70 ㎛ 정도이다. 이어서, CVD(Chemical Vapor Deposition)법에 의하여, 기능 소자(101)의 소정 부분이 노출하는 것과 같은 패턴을 갖고, 산화 규소로 된 절연막(104)이 개구(103a) 및 표면측 홈(102) 내의 노출 표면에 형성된다.
그리고, 절연막(104) 위 및 개구(103a)의 내주면에, 예를 들면, 동으로 된 시드층(105)이 형성된 후, 시드층(105)을 시드로 한 도금에 의하여, 개구(103a) 및 표면측 홈(102)의 내부가 동으로 된 금속재료(106)로 채워진다. 금속재료(106)는 기능 소자(101)의 소정 부분에 전기적으로 접속된다.
다음으로, 이상의 공정을 거친 웨이퍼 W 의 표면, 즉, 금속재료(106)가 설치되어 있는 측의 면이, CMP(Chemical Mechanical Polishing)에 의하여 연마(연삭)되어, 하드 마스크(103)의 표면과 금속재료(106)의 표면이 하나의 면으로 되도록 된다. 이어서, 이상의 공정을 거친 웨이퍼 W 의 표면에, 표면측 홈(102) 위의 금속재료(106)를 노출시킨 개구를 갖는 표면측 절연막(107)이 형성되어, 금속재료(106)의 노출 부분에 범프(108)가 형성된다. 이 상태가, 도 17a에 나타나 있다.
이어서, 웨이퍼 W 의 표면이 도시하지 않은 지지체에 부착되고, 웨이퍼 W 의 표면과 반대측의 면(이하, '이면' 라 함)이 기계적으로 연삭되며, 웨이퍼 W 가 55 ㎛ 정도의 두께가 될 때 까지 박형화된다. 이로써, 금속재료(106)가 이면에 노출되고, 표면측 홈(102) 내의 금속재료(106)는 관통 전극(109)으로 된다. 금속재료(106)의 잔부는 관통 전극(109)과 기능 소자(101)를 전기적으로 접속한 배선부재(110)로 된다. 이 상태가, 도 17b에 나타나 있다.
웨이퍼 W 의 이면에는 연삭 흔적이나 연삭시에 받은 데미지(Damage)를 갖는연삭 데미지층이 존재한다. 이 연삭 데미지층을 제거하기 위해, 웨이퍼 W 의 이면이 5 ㎛ 정도 드라이 에칭(Dry Etching)된다. 이 때, 관통 전극(109), 시드층(105) 및 절연막(104)은 대부분 에칭되어 웨이퍼 W 의 이면에서 돌출한다. 이 공정 후, 웨이퍼 W 의 두께는, 대략 50 ㎛ 정도로 된다. 이 상태가, 도 17c에 나타나 있다.
다음으로, 웨이퍼 W 의 이면 전면에 산화 규소로 된 이면측 절연막(111)이 형성되고(도 17d 참조), 또는, 이면측 절연막(111) 중 관통 전극(109), 시드층(105) 및 절연막(104)을 덮고 있는 부분이 연삭에 의하여 제거되어 노출된다(도 17e 참조). 다음으로, 웨이퍼 W 의 이면에 있어, 관통 전극(109) 및 시드층(105)의 노출부에 범프(112)가 형성된다(도 17f 참조). 그 후, 웨이퍼 W 가 절단되어, 관통 전극(109)을 갖는 반도체 칩 낱개로 된다.
도 18a 내지 도 18f는, 종래의 관통 전극을 갖는 반도체 칩의 제 2 제조 방법을 설명하기 위한 도해적인 단면도이다. 이 제조 방법은 국제공개 제 WO98/19337 호 팜플렛에 개시되어 있다. 도 18a 내지 도 18f에 있어, 도 17a 내지 도 17f에 나타낸 각 부분에 대응하는 부분에는 도 17a 내지 도 17f와 동일한 참조 부호를 붙여 설명을 생략한다.
우선, 종래의 제 1 제조 방법과 똑같이 하여, 웨이퍼 W 의 표면에 범프(108를 형성하는 공정까지가 실시된다(도 18a 참조). 표면측 홈(102)의 깊이는 종래의 제 1 제조 방법과 마찬가지로 70 ㎛ 정도이다. 이어서, 웨이퍼 W 의 이면이 기계적으로 연삭되며, 웨이퍼 W 의 두께는 80 ㎛ 정도로 된다. 따라서, 이 단계에서 표면측 홈(102)은 웨이퍼 W 를 관통하지 않고, 표면측 홈(102) 내의 금속재료(106)와웨이퍼 W 의 이면 사이에는 10 ㎛ 정도 두께의 웨이퍼 W 가 존재한다. 이 상태가 도 18b에 나타나 있다.
다음으로, 웨이퍼 W 의 이면이 30 ㎛ 정도 드라이 에칭된다. 이 공정은 절연막(104)의 에칭 속도가 웨이퍼 W 의 에칭 속도에 대하여 늦어지도록 해서 실시된다. 이로써, 연삭 데미지층이 제거됨과 동시에, 시드층(105) 및 절연막(104)에 덮힌 금속재료(106)가 웨이퍼 W 의 이면에서 20 ㎛ 정도 돌출한다. 이 상태가 도 18c에 나타나 있다.
다음으로, 웨이퍼 W 의 이면 전면에 산화 규소로 된 절연막(115)이 형성되고(도 18d 참조), 또한, 웨이퍼 W 의 이면측에서 절연막(115, 104) 및 시드층(105)이 제거되어, 금속재료(106)가 웨이퍼 W 의 이면에 노출된다. 이것에 의해, 표면측 홈(102) 내의 금속재료(106)는 관통 전극(117)으로 되어, 금속재료(106)의 잔부는 관통 전극(109)과 기능 소자(101)를 전기적으로 접속한 배선부재(118)로 된다. 이 상태가 도 18e에 나타나 있다.
다음으로, 웨이퍼 W 의 이면에 있어, 관통 전극(117) 및 시드층(105)의 노출부에 범프(116)가 형성된다. 그 후, 웨이퍼 W 가 절단되며, 관통 전극(117)을 갖는 반도체 칩의 낱개로 된다.
이상의 어느 하나의 제조 방법에 의해 얻을 수 있는 반도체 칩을 종방향으로 적층하고, 인접한 반도체 칩의 범프(108)와 범프(112) 또는 범프(116)를 접합하여,반도체 칩 사이를 전기적으로 접속시킬 수 있다. 이로써, 배선 길이를 단축시킬 수 있다. 이와 같은 반도체 장치는, 배선 기판 등에 대한 실장 면적이 작다.
그런데, 종래의 제 1 제조 방법에 있어, 웨이퍼 W 의 이면을 연삭할 때(도 17b)에, 웨이퍼 W 와 함께 관통 전극(109)(금속재료(106))도 연삭된다. 이로써, 금속재료(106)를 구성하는 동에 의하여 웨이퍼 W 가 오염되어 반도체 칩의 특성이 떨어진다. 이와 같은 동은 확산에 의하여 웨이퍼 W 의 심부에까지 이르고, 연삭 데미지층을 제거(도 17c)하여도 웨이퍼 W 에 잔존한다.
또, 관통공(표면측 홈(102))의 폭은, 프로세스 룰(Process Rule)의 미세화에 수반하여, 예를 들면 10 ㎛ 정도인 것이 요구되지만, 이 경우, 표면측 홈(102)의 깊이는 70 ㎛ 정도 이상으로 할 수 없다. 따라서, 웨이퍼 W 의 두께를 70 ㎛ 이하(상기 예로는 50 ㎛ 정도)로 얇게 하지 않는다면, 이면에 금속재료(106)(관통 전극(109))를 확실하게 노출시킬 수 없고, 그 결과, 얻어진 반도체 칩(웨이퍼 W가 절단되어 얻어진 반도체 기판)의 두께도 70 ㎛ 이하(상기의 예로는, 50 ㎛ 정도)로 된다.
그런데, 반도체 칩의 두께가 100 ㎛ 이하로 되면, 반도체 칩의 강성은 급격하게 작아진다. 그 결과, 이와 같은 얇은 반도체 칩을 적층하여 반도체 장치를 조립할 때 반도체 칩에 휘어짐이 생기고, 배선 기판과 반도체 칩 사이 또는 반도체 칩 사이를 양호하게 접합할 수 없다.
제 2 제조 방법에서는 웨이퍼 W 의 이면이 연삭되어 웨이퍼 W 가 박형화되는 때에 금속재료(106)(관통 전극(117))가 노출되지 않으므로, 웨이퍼 W 가 동에 의하여 오염되지 않는다. 그러나, 웨이퍼 W 의 두께는, 최종적으로 70 ㎛ 이하(상기 예로는, 50 ㎛ 정도)로 되므로, 제 1 방법에 의한 경우와 마찬가지로, 얻어지는 반도체 칩의 강성은 작으며, 이러한 반도체 칩을 이용하여 반도체 장치를 조립할 때 불편함이 발생한다.
본 발명의 목적은 관통 전극을 가지며 금속 오염이 적은 반도체 칩을 제공하는 것이다.
본 발명의 다른 목적은 관통 전극을 가지며 강성이 큰 반도체 칩을 제공하는 것이다.
본 발명의 또 다른 목적은 관통 전극을 가지며 금속 오염이 적은 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 관통 전극을 가지며 강성이 큰 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 관통 전극을 가지며 금속 오염이 적은 반도체 칩을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 관통 전극을 가지며 강성이 큰 반도체 칩을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 관통 전극을 가지며 금속 오염이 적은 반도체 칩을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
이 발명이 또 다른 목적은 관통 전극을 가지며 강성이 큰 반도체 칩을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시형태에 관계된 반도체 칩의 구조를 나타내는 도해적인 단면도.
도 2a 내지 도 2d는 본 발명의 제 2 실시형태에 관계된 일 군의 반도체 칩의 구조를 나타내는 도해적인 단면도.
도 3은 도 2a에 나타낸 반도체 칩을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 4는 도 2b에 나타낸 반도체 칩을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 5는 도 2c에 나타낸 반도체 칩을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 6a 내지 도 6d는 본 발명의 제 3 실시형태에 관계된 일 군의 반도체 칩의 구조를 나타내는 도해적인 단면도.
도 7a 내지 도 7d는 본 발명의 제 4 실시형태에 관계된 일 군의 반도체 칩의 구조를 나타내는 도해적인 단면도.
도 8은 본 발명의 제 5 실시형태에 관계된 반도체 칩의 구조를 나타내는 도해적인 단면도.
도 9는 본 발명의 제 6 실시형태에 관계된 반도체 칩의 구조를 나타내는 도해적인 단면도.
도 10은 도 9에 나타낸 반도체 칩을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 11은 도 2a에 나타낸 반도체 칩을 복수개 포함하는 다른 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 12는 도 2a에 나타낸 반도체 칩을 복수개 포함하는 또 다른 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 13a 내지 도 13k는 도 2a에 나타낸 반도체 칩의 제조 방법을 설명하기 위한 도해적인 단면도.
도 14a 내지 도 14h는 도 12에 나타낸 반도체 장치의 제 1 제조 방법을 설명하기 위한 도해적인 단면도.
도 15a 내지 도 15e는 도 12에 나타낸 반도체 장치의 제 2 제조 방법을 설명하기 위한 도해적인 단면도.
도 16a 내지 도 16d는 도 12에 나타낸 반도체 장치와 유사한 구조를 갖는 반도체 장치의 제조 방법을 설명하기 위한 도해적인 단면도.
도 17a 내지 도 17f는 종래의 관통 전극을 갖는 반도체 칩의 제 1 제조 방법을 설명하기 위한 도해적인 단면도.
도 18a 내지 도 18f는 종래의 관통 전극을 갖는 반도체 칩의 제 2 제조 방법을 설명하기 위한 도해적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21, 26, 33, 34, 41, 44, 45, 46, 51, 54, 55, 56, 61, 63 : 반도체 칩
2 : 반도체 기판 3 : 기능 소자
4, 30 : 관통공 9 : 표면측 시드층
10, 32, 67 : 관통 전극 10A : 표면측 관통 전극
10B : 이면측 관통 전극 14, 25, 28 : 이면측 시드층
22, 27 : 그라운드 배선 23, 29 : 그라운드용 홈
64 : 전원용 홈 65 : 전원 배선
71, 81, 82, 83, 91, 98 : 반도체 장치 85 : 표면측 홈
86, 89 : 금속재료 87 : 이면측 홈
본 발명의 반도체 칩의 제조 방법은, 표면 및 이면을 가지며 상기 표면에 기능 소자가 형성된 반도체 기판의 상기 표면으로부터 상기 반도체 기판의 두께 방향으로 연장하는 표면측 홈을 형성하는 공정; 상기 표면측 홈 내에 금속재료를 공급하고 상기 기능 소자에 전기적으로 접속된 표면측 전극을 형성하는 표면측 전극 형성 공정; 상기 반도체 기판을 상기 이면으로부터 제거하여 상기 반도체 기판을 상기 표면측 홈의 깊이보다 큰 소정 두께까지 박형화하는 박형화 공정; 상기 박형화 공정 후, 상기 반도체 기판의 상기 이면에 상기 표면측 홈으로 연통하는 이면측 홈을 형성함으로써, 상기 표면측 홈 및 상기 이면측 홈을 포함하는 연속된 관통공을 형성하는 이면측 홈 형성 공정; 및 상기 이면측 홈에 금속재료를 공급하고, 상기 표면측 전극과 전기적으로 접속되며 상기 표면측 전극과 함께 상기 반도체 기판을 관통하는 관통 전극을 이루는 이면측 전극을 형성하는 이면측 전극 형성 공정을 포함한다.
본 발명에 의하면, 박형화 공정에 의하여 반도체 기판은 이면으로부터 제거되어 박형화되지만, 이 때, 반도체 기판은 표면측 홈의 깊이보다 큰 소정 두께로 된다. 이 때문에, 표면측 홈이 반도체 기판의 이면측에 도달하여 반도체 기판을 관통하지 않으며, 표면측 홈 내의 금속재료는 반도체 기판의 이면측에는 노출되지 않는다. 따라서, 예를 들면, 박형화 공정이 물리적으로 반도체 기판의 이면을 연삭(연마)하는 것이어도, 연삭시에 표면측 홈 내의 금속재료를 구성하는 금속 원자가 반도체 기판 속으로 확산하지는 않는다. 따라서, 이와 같은 반도체 칩은 양호한 특성을 나타낸다.
또한, 박형화 공정에 있어서, 반도체 기판을 표면측 홈에서 관통시킬 필요는 없기 때문에, 박형화 공정 후의 반도체 기판의 두께는 충분한 강성을 갖는 두께(예를 들면, 100 ㎛ 이상)로 할 수 있다.
상기 박형화 공정은 상기 반도체 기판의 상기 이면을 물리적으로 연삭하는 연삭 공정과 이 연삭 공정 후 연삭 공정에 의하여 상기 반도체 기판의 상기 이면 부근에 생기는 연삭 데미지층을 제거하는 공정을 포함할 수 있다.
연삭 공정에서, 반도체 기판의 이면을 물리적으로 연삭(연마)함으로써, 반도체 기판의 이면 부근에는 연삭 흔적이나 데미지를 갖는 연삭 데미지층이 생기지만, 이 구성에 의하면, 이와 같은 연삭 데미지층을 제거할 수 있다. 이 경우, 연삭 데미지층을 제거한 후 반도체 기판이 충분히 큰 강성을 갖도록, 연삭 데미지층을 제거하기 전의 반도체 기판의 두께를 정할 수 있다.
표면측 홈은 반도체 기판 이면의 소정 위치에 형성된 이면측 홈에 의하여 관통되므로, 얻어진 반도체 칩에 있어서 반도체 기판의 두께는 박형화 공정 후의 반도체 기판의 두께와 거의 같다고 할 수 있다. 따라서, 이와 같은 반도체 칩은 충분히 큰 강성을 갖는다. 이와 같은 반도체 칩을 이용하는 경우, 반도체 장치를 조립할 때 반도체 칩이 휘지 않기 때문에, 반도체 칩과 다른 반도체 칩이나 배선 기판을 양호하게 접속할 수 있다.
본 발명에 관계된 제조 방법에 의하여, 반도체 기판을 두께 방향으로 관통하는 관통 전극을 갖는 반도체 칩을 얻을 수 있다. 이 관통 전극에 의하여 반도체 기판의 표면측과 이면측을 전기적으로 접속시킬 수 있다. 이로써, 배선 길이를 짧게하여 반도체 기판의 표면에 형성된 기능 소자를 반도체 기판의 이면측과 전기적으로 접속할 수 있다.
이면측 홈 형성 공정은 표면측 홈에 연통하지 않는 다른 이면측 홈을 형성하는 공정을 포함하고 있어도 좋다. 즉, 이면측 홈 형성 공정에 의하여, 표면측 홈에 연통하는 이면측 홈만이 형성되어도 좋으며, 표면측 홈에 연통하는 이면측 홈 및 표면측 홈에 연통하지 않는 이면측 홈 쌍방이 형성되어도 좋다.
표면측 전극 형성 공정에 의하여 형성되는 표면측 전극은 기능 소자에 전기적으로 접속된 신호용 배선의 일부를 이루는 것이어도 좋고, 기능 소자에 전기적으로 접속된 그라운드(접지) 배선의 일부를 이루는 것이어도 좋으며, 기능 소자에 전기적으로 접속된 전원 배선의 일부를 이루는 것이어도 좋다. 즉, 기능 소자에 전기적으로 접속된 관통 전극은 신호용 배선의 일부를 이루는 것이어도 좋고, 그라운드 배선의 일부를 이루는 것이어도 좋으며, 전원 배선의 일부를 이루는 것이어도 좋다.
상기 이면측 홈 형성 공정은 그라운드 배선을 내부에 형성하기 위한 그라운드용 홈을 형성하는 공정을 포함할 수 있으며, 이 경우, 상기 이면측 전극 형성 공정은 상기 그라운드용 홈 내에 금속재료를 공급하여 상기 그라운드 배선을 형성하는 공정을 포함할 수 있다.
그라운드용 홈은 반도체 기판의 이면의 대부분을 차지하는 큰 영역에 형성되도록 할 수 있다. 이로써, 반도체 기판 이면의 대부분을 차지하는 큰 면적을 갖는 그라운드 배선을 얻을 수 있고, 그라운드 배선을 통해 반도체 칩의 방열성을 향상시킬 수 있다.
그라운드용 홈 형성은 표면측 홈에 연통한 그라운드용 홈을 형성하는 공정을 포함하고 있어도 좋다. 이 경우, 그라운드 배선은 관통 전극의 일부로 되고, 기능 소자를 접지시킬 수 있다. 그라운드용 홈 형성은 표면측 홈에 연통하지 않는 그라운드용 홈을 형성하는 공정을 포함하고 있어도 좋다. 이 경우, 관통 전극은 신호용 배선의 일부로 할 수 있다. 신호용 배선과 그라운드 배선은 절연되도록 할 수 있다.
상기 이면측 홈 형성 공정은 전원 배선을 내부에 형성하기 위한 전원용 홈을 형성하는 공정을 포함해도 좋으며, 이 경우, 상기 이면측 전극 형성 공정은 상기 전원용 홈 내에 금속재료를 공급하여 상기 전원 배선을 형성하는 공정을 포함해도 좋다.
이러한 구성에 의하면, 표면측 전극과 전기적으로 접속된 전원 배선을 얻을 수 있다. 따라서, 얻어진 반도체 칩에 있어서, 전원 배선을 통해 기능 소자에 전력을 공급할 수 있다. 전원 배선은 전원용 홈 내에 금속재료를 공급하여 형성된다. 이 때문에, 전원용 홈을 깊게 형성함으로써, 두꺼운(예를 들면, 두께가 30 ㎛ 정도) 전원 배선을 형성할 수 있다. 이로써, 반도체 칩이 다층 배선의 LSI 이더라도, 이와 같은 두꺼운 전원 배선을 통해 충분히 큰 전력을 기능 소자에 공급할 수 있다.
이면측 홈 형성 공정은 그라운드용 홈을 형성하는 공정과 전원용 홈을 형성하는 공정을 포함하고 있어도 좋다. 이 경우, 이면에 그라운드 배선과 전원 배선이혼재한 반도체 칩을 얻을 수 있다.
본 반도체 칩의 제조 방법은 상기 이면측 홈 내에 공급된 금속재료를 상기 반도체 칩의 단면에 노출시키는 공정을 더 포함할 수 있다.
이러한 구성에 의하면, 단면에서 노출한 이면측 전극을 갖는 반도체 칩을 얻을 수 있다. 이로써, 반도체 칩에서 발생한 열을 이면측 전극을 통해 반도체 칩 단면에서도 방산시키는 것이 가능하기 때문에 방열성이 향상된다.
상기의 경우, 이면측 홈은 신호용 배선의 일부를 이루는 이면측 전극을 형성하기 위한 것이어도 좋고, 이 경우, 신호용 배선의 일부가 단면에서 노출한 반도체 칩을 얻을 수 있다. 또한, 상기의 경우, 이면측 홈은 그라운드용 홈일 수 있으며, 이 경우, 그라운드 배선이 단면에서 노출한 반도체 칩을 얻을 수 있다. 또한, 상기의 경우, 이면측 홈은 전원용 홈일 수 있으며, 이 경우, 전원 배선이 단면에서 노출한 반도체 칩을 얻을 수 있다. 이로써, 단면에서 노출한 전원 배선을 통해 기능 소자에 전력을 공급할 수 있다. 또한, 반도체 칩의 단면에서 노출한 그라운드 배선을 통해 접지하는 것으로써, 이러한 반도체 칩이 적층된 경우에도, 각 반도체 칩(기능 소자)에 안정된 구동 전압을 주는 것이 가능하다.
상기 표면측 전극 형성 공정 및 상기 이면측 전극 형성 공정 중 적어도 하나는 상기 홈의 내면에 시드층을 형성하는 공정과 상기 시드층을 시드로 한 도금에 의하여 금속재료를 상기 홈에 공급하여 상기 전극을 형성하는 공정을 포함할 수 있다.
이와 같은 방법에 의하여, 표면측 홈이나 이면측 홈 안을 금속재료로 양호하게 채우는 것이 가능함과 동시에, 높은 생산성으로 채우는 것이 가능하다.
표면측 전극 형성 공정이나 이면측 전극 형성 공정 후, 반도체 기판의 표면이나 이면에서 돌출한 금속재료를 CMP 등의 방법에 의하여 제거하는 공정을 더 포함할 수도 있다.
표면측 전극 형성 공정이나 이면측 전극 형성 공정은 상기 방법에 한정되지 않으며, 예를 들면, CVD 법, 스퍼터법, 용융 재료의 디핑 등의 방법에 의하여, 금속재료를 표면측 홈 또는 이면측 홈에 공급하는 공정을 포함해도 좋다.
본 발명의 반도체 장치 장치의 제조 방법은 복수의 반도체 칩을 제조하는 공정과 상기 복수의 반도체 칩을 적층하는 공정을 포함한다. 상기 복수의 반도체 칩을 제조하는 공정은 각 반도체 칩에 관하여, 표면 및 이면을 갖고 상기 표면에 기능 소자가 형성된 반도체 기판의 상기 표면에서 이 반도체 기판의 두께 방향으로 연장하는 표면측 홈을 형성하는 공정, 이 표면측 홈 내에 금속재료를 공급하여 상기 기능 소자에 전기적으로 접속되는 표면측 전극을 형성하는 표면측 전극 형성 공정, 상기 반도체 기판을 상기 이면에서 제거하여 상기 반도체 기판을 상기 표면측 홈의 깊이보다 큰 소정 두께로 박형화하는 박형화 공정, 이 박형화 공정 후 상기 반도체 기판의 상기 이면에 상기 표면측 홈에 연통하는 이면측 홈을 형성하여 상기 표면측 홈 및 상기 이면측 홈을 포함하는 연속된 관통공을 형성하는 이면측 홈 형성 공정 및 상기 이면측 홈에 금속재료를 공급하고 상기 표면측 전극과 전기적으로 접속되며 상기 표면측 전극과 함께 상기 반도체 기판을 관통하는 관통 전극을 이루는 이면측 전극을 형성하는 이면측 전극 형성 공정을 포함한다.
본 발명에 의하면, 복수의 반도체 칩을 제조하는 공정에 의하여, 큰 두께(예를 들면, 100 ㎛ 이상)를 갖고 충분히 큰 강성을 갖는 복수의 반도체 칩을 얻을 수 있다. 이러한 반도체 칩을 적층할 때, 이러한 반도체 칩은 휘어짐이 생기지 않기 때문에 서로 양호하게 접합시킬 수 있다.
상기 복수의 반도체 칩을 적층하는 공정은 배선 기판상에 상기 복수의 반도체 칩을 적층하는 공정을 포함해도 좋다. 이로써, 복수의 반도체 칩이 배선 기판상에 적층된 반도체 장치를 얻을 수 있다. 이 경우, 반도체 장치는 그 반도체 장치에 갖춰진 배선 기판이 다른 배선 기판과 거의 평행이 되도록 해당 다른 배선 기판에 실장된다. 따라서, 반도체 칩은 다른 배선 기판에 직교한 방향으로 나란히 되므로, 이 반도체 장치의 실장 면적은 작다. 또한, 각 반도체 칩을 두께 방향으로 관통하는 관통 전극에 의하여, 반도체 칩 서로간의 사이 또는 반도체 칩과 반도체 장치에 갖춰진 배선 기판 사이를 짧은 거리에서 전기적으로 접속할 수 있다.
상기 복수의 반도체 칩을 제조하는 공정에 의하여, 금속 오염이 적은 반도체 칩을 얻을 수 있다. 따라서, 본 반도체 장치의 제조 방법에 의하여, 관통 전극을 갖고 금속 오염이 적은 반도체 칩을 갖는 반도체 장치를 얻을 수 있다.
상기 복수의 반도체 칩을 제조하는 공정은 각 반도체 기판의 상기 표면 및 상기 이면의 적어도 한쪽에 상기 관통 전극에 전기적으로 접속된 범프를 형성하는 공정을 더욱 포함해도 좋으며, 이 경우, 상기 복수의 반도체 칩을 적층하는 공정은 하나의 상기 반도체 칩에 형성된 상기 범프와 다른 상기 반도체 칩에 형성된 상기 범프를 접합하는 공정을 포함해도 좋다.
본 발명의 반도체 칩은 표면 및 이면을 갖는 반도체 기판, 이 반도체 기판의 상기 표면에 형성되는 기능 소자, 이 기능 소자에 전기적으로 접속되며 이 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되어 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함한다. 상기 관통 전극은 상기 관통공의 깊이 방향 도중에 상기 관통공을 가로막도록 형성된 부분을 갖는 시드층, 상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 표면측에 배치된 표면측 전극 및 상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 이면측에 배치되는 이면측 전극을 포함한다.
또한, 본 발명의 다른 반도체 칩은 표면 및 이면을 갖는 반도체 기판, 이 반도체 기판의 상기 표면에 형성되는 기능 소자 및 이 기능 소자에 전기적으로 접속되고 이 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되며 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함한다. 상기 관통 전극은, 상기 반도체 기판의 상기 표면측에 형성되며 상기 관통공의 일부를 이루는 표면측 홈 내에 배치된 표면측 전극, 상기 반도체 기판의 상기 이면측에 형성되며 상기 표면측 홈에 연통하고 상기 관통공의 일부를 이루는 이면측 홈 내에 배치된 이면측 전극을 포함하며, 상기 이면측 홈은 상기 이면측에 있어 상기 표면측 전극의 형성 영역에 상당하는 영역을 포함하는 더 넓은 영역에 형성되어 있다.
상기 이면측 전극은 상기 반도체 기판의 상기 이면에 형성된 그라운드 배선을 포함해도 좋다.
또한, 상기 이면측 전극은 상기 반도체 기판의 상기 이면에 형성된 전원 배선을 포함해도 좋다.
본 발명의 반도체 장치는 두께 방향으로 적층된 복수의 반도체 칩을 포함한다. 각 반도체 칩은 표면 및 이면을 갖는 반도체 기판, 이 반도체 기판의 상기 표면에 형성된 기능 소자 및 이 기능 소자에 전기적으로 접속되며 이 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되며 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함한다. 상기 관통 전극은 상기 관통공의 깊이 방향의 도중에 상기 관통공을 막도록 형성된 부분을 갖는 시드층, 상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 표면측에 배치된 표면측 전극 및 상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 이면측에 배치된 이면측 전극을 포함한다.
본 발명의 다른 반도체 장치는 두께 방향으로 적층된 복수의 반도체 칩을 포함한다. 각 반도체 칩은 표면 및 이면을 갖는 반도체 기판, 이 반도체 기판의 상기 표면에 형성된 기능 소자 및 이 기능 소자에 전기적으로 접속되고 이 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되며 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함한다. 상기 관통 전극은 상기 반도체 기판의 상기 표면측에 형성되고, 상기 관통공의 일부를 이루는 표면측 홈 내에 배치된 표면측 전극 및 상기 반도체 기판의 상기 이면측에 형성되고 상기 표면측 홈에 연통하고 상기 관통공의 일부를 이루는 이면측 홈 내에 배치된 이면측 전극을 포함하며, 상기 이면측 홈은, 상기 이면측에있어 상기 표면측 전극의 형성 영역에 상당하는 영역을 포함하는 더 넓은 영역에 형성되어 있다.
각 반도체 칩은 상기 관통 전극에 전기적으로 접속되고, 상기 표면 및 상기 이면의 적어도 한쪽에 형성된 범프를 포함해도 좋고, 이 경우, 상기 복수의 반도체 칩 중 인접한 하나의 반도체 칩 및 다른 반도체 칩에 있어, 상기 하나의 반도체 칩의 상기 범프와 상기 다른 반도체 칩의 상기 범프가 접합되어 있어도 좋다.
본 발명에 있어서 상술한 또는 다른 목적, 특징 및 효과는 첨부 도면을 참조한 다음 실시형태의 설명에 의해 밝혀진다.
도 1은 본 발명의 제 1 실시형태에 관계된 반도체 칩의 구조를 나타내는 도해적인 단면도이다.
이 반도체 칩(1)은 규소로 된 반도체 기판(2)을 포함하고 있다. 반도체 기판(2)(반도체 칩(1))의 두께는 100 ㎛ 정도이다. 반도체 기판(2)의 한쪽 표면(이하, '표면' 이라 함)에는, 복수의 전극을 갖는 기능 소자(3)가 형성되어 있다. 기능 소자(3)의 측방에는 반도체 기판(2)을 두께 방향으로 관통하는 관통공(4)이 형성되어 있다. 관통공(4)의 내주면에는 산화 규소(SiO2)로 된 절연막(5)이 형성되어 있다.
반도체 기판(2)의 표면에는 개구(6a)를 갖는 하드 마스크(6)가 형성되어 있다. 하드 마스크(6)는 산화 규소로 이루어진다. 개구(6a) 내에는 기능 소자(3)의 일부 및 관통공(4)이 존재한다.
반도체 기판(2)의 표면에 있어 개구(6a) 내에는 기능 소자(3)의 일부를 노출하는 것과 같은 패턴을 갖는 절연막(8)이 형성되어 있다. 개구(6a) 및 관통공(4)의 내면에는 동(Cu)으로 된 표면측 시드층(9)이 형성되어 있다. 표면측 시드층(9)은 관통공(4) 내에서는 반도체 기판(2)의 표면에서 70 ㎛ 보다 얕은 부분에 형성되어 있다. 또한, 표면측 시드층(9)은 반도체 기판(2)의 두께 방향에 관해 표면에서 70 ㎛ 정도의 위치에, 관통공(4)에 거의 수직으로 관통공(4)을 막도록 형성되어 있다. 표면측 시드층(9)은 관통공(4)의 내주면(절연막(5) 위)에도 형성되어 있다.
관통공(4) 내에서 표면측 시드층(9)에 둘러싸인 영역 및 개구(6a) 내에서 관통공(4)의 연장상의 영역은 표면측 전극(10A)으로 채워져 있다. 표면측 전극(10A)은 표면측 시드층(9)의 관통공(4)을 막도록 형성된 부분에서 표면측에 배치되어 있다.
개구(6a) 내에서 표면측 전극(10A) 이외의 영역은 표면측 전극(10A)과 일체로, 기능 소자(3)의 1 개의 전극에 전기적으로 접속된 배선부재(11)로만 견디고 있다. 표면측 전극(10A) 및 배선부재(11)는 동으로 이루어진다. 표면측 전극(10A) 및 배선부재(11)의 표면은 하드 마스크(6)의 표면과 하나의 면으로 되어 있다.
배선부재(11)나 하드 마스크(6)의 표면에는 산화 규소나 질화 규소(Si3N4)로 된 표면측 절연막(13)이 형성되어 있다. 표면측 절연막(13)은 필요에 따라 설치할 수도 있고 설치하지 않을 수도 있다. 표면측 절연막(13)에는 표면측 전극(10A)을 노출시킨 개구가 형성되어 있다. 이 개구를 통해, 표면측 절연막(13)의 표면에서돌출한 범프(돌기 전극; 12)가 표면측 전극(10A)에 접합되어 있다.
반도체 기판(2)의 표면과 반대측의 면(이하 '이면' 이라 함)에는 관통공(4)의 연장상에 개구(7a)를 갖는 하드 마스크(7)가 형성되어 있다.
관통공(4) 내에서 반도체 기판(2)의 이면으로부터 30 ㎛ 보다 얕은 부분에는, 동으로 된 이면측 시드층(14)이 마련되어 있다. 이면측 시드층(14)은 표면측 시드층(9) 중 관통공(4)을 가로막고 있는 부분에 인접하고, 관통공(4)을 막도록 형성되어 있고, 관통공(4) 내의 내주면이나 하드 마스크(7)의 개구(7a)의 내주면에도 형성되어 있다.
관통공(4) 내에서 이면측 시드층(14)에 둘러싸인 영역 및 개구(7a) 안은 이면측 전극(10B)으로 채워져 있다. 이면측 전극(10B)은 이면측 시드층(14)의 관통공(4)을 막도록 형성된 부분에서 이면측에 배치되어 있다. 이면측 전극(10B)은 동으로 이루어져 있다.
이면측 전극(10B)의 표면은 하드 마스크(7)의 표면과 하나의 면으로 되어 있다. 하드 마스크(7)의 표면에는, 산화 규소나 질화 규소로 된 이면측 절연막(16)이 형성되어 있다. 이면측 절연막(16)은 필요에 따라 설치할 수도, 설치하지 않을 수도 있다. 이면측 절연막(16)에는 이면측 전극(10B)을 노출시킨 개구가 형성되어 있고, 이 개구를 통해, 이면측 절연막(16)의 이면에서 돌출한 범프(15)가 이면측 전극(10B)에 접합되어 있다.
표면측 전극(10A), 표면측 시드층(9), 이면측 시드층(14) 및 이면측 전극(10B)은 반도체 기판(2)을 관통하여 반도체 기판(2)의 표면측과 이면측과의 도통 경로를 이루는 관통 전극(10)을 형성하고 있다. 관통 전극(10)은 절연막(5)이나 하드 마스크(6, 7)에 의하여 반도체 기판(2)과 절연되어 있다.
이로써, 기능 소자(3)의 배선부재(11)가 접속된 전극에 대하여, 범프(12)를 통해 반도체 칩(1)의 표면측에서 전기적으로 접속할 수 있음과 동시에, 범프(15)를 통해 반도체 칩(1)의 이면측에서도 전기적으로 접속할 수 있다. 반도체 기판(2)을 관통하는 관통 전극(10)에 의하여, 반도체 기판(2)의 표면측과 이면측 사이의 배선 길이가 단축되어 있다.
반도체 기판(2)에는 관통 전극(10)을 기원으로 한 금속 불순물은 거의 포함되어 있지 않으며, 반도체 칩(1)은 양호한 특성을 갖는다.
반도체 기판(2)(반도체 칩(1))의 두께가 100 ㎛ 정도인 것으로, 이 반도체 칩(1)은 충분히 큰 강성을 가진다. 이로써, 반도체 칩(1)을 이용하여 반도체 칩(1)이 휘지 않도록 양호하게 반도체 장치를 조립할 수 있다.
도 2a 내지 도 2d는 본 발명의 제 2 실시형태에 관계된 일 군의 반도체 칩의 구조를 나타내는 도해적인 단면도이다. 도 2a 내지 도 2d에 있어서, 도 1에 나타낸 각 부분에 대응한 부분에는 도 1과 동일한 참조 부호를 붙여 설명을 생략한다. 이러한 반도체 칩(21, 26, 33, 34)은 반도체 기판(2)을 구비하고 있고, 반도체 기판(2)의 이면측에 그라운드(Ground) 배선(22, 27)이 형성되어 있다.
도 2a에 나타낸 반도체 칩(21)에 있어, 반도체 기판(2)의 이면에서 관통공(4)의 측방에는 그라운드용 홈(23)이 형성되어 있다. 그라운드용 홈(23)의 측벽에는 절연막(24)이 마련되어 있다. 하드 마스크(7)에는 개구(7a)에 더해서 개구(7b)가 형성되어 있다. 반도체 기판(2)의 두께 방향에 관하여, 개구(7b)는 그라운드용 홈(23)의 거의 연장상에 형성되어 있다.
그라운드용 홈(23) 및 개구(7b)의 내면에는 동으로 된 이면측 시드층(25)이 형성되어 있다. 이면측 시드층(25) 중 그라운드용 홈(23)의 바닥면에 형성된 부분과 반도체 기판(2) 사이에는 도시하지 않은 배리어(Barrier) 메탈(Metal)층이 개장되어 있다. 이면측 시드층(25) 중 그라운드용 홈(23)의 바닥면에 형성된 부분과 이면측 시드층(14) 중 관통공(4)을 막도록 형성된 부분은 거의 동일 평면상에 있다.
그라운드용 홈(23) 및 개구(7b)를 채우도록, 동으로 된 그라운드 배선(22)이 마련되어 있다. 그라운드 배선(22), 하드 마스크(7) 및 이면측 전극(10B)의 표면은 하나의 면으로 되어 있다. 하드 마스크(7) 및 그라운드 배선(22)의 표면에는 이면측 절연막(16)이 형성되어 있다. 이면측 절연막(16)은 필요에 따라 설치할 수도 있고, 설치하지 않을 수도 있다.
그라운드 배선(22)과 관통 전극(10)은 하드 마스크(7) 및 절연막(5, 24)에 의하여 전기적으로 절연되어 있다. 그라운드 배선(22)은, 예를 들면, 반도체 기판(2)의 이면을 접지한 것이어도 좋다. 그라운드 배선(22)에는, 예를 들면, 도면 밖에서 이면측 절연막(16)에 형성된 개구를 통해 범프(15)와 동일한 범프가 접합되어 있어도 좋고, 이 범프를 통해 반도체 칩(21)과 적층된 다른 반도체 칩 또는 배선 기판에 접속할 수 있게 되어 있어도 좋다.
이 실시형태의 경우, 관통 전극(10)이나 범프(12, 15)는 신호용 배선의 일부로 되어 있다. 그라운드 배선(22)은 반도체 기판(2)의 이면에 있어, 관통 전극(10)을 회피한 대부분의 영역에 형성되어 있는 것으로 할 수 있다. 동으로 된 그라운드 배선(22)은 열전도율이 높기 때문에 방열판으로서의 역할도 할 수 있으며, 그라운드 배선(22)의 면적을 크게 함으로써, 반도체 칩(21)의 방열성을 높일 수 있다.
반도체 기판(2)의 최대 두께는 100 ㎛ 정도이다. 그라운드용 홈(23)이 형성되어 있는 부분에서는, 반도체 기판(2)은 보다 얇게(예를 들면, 70 ㎛ 로) 되어 있지만, 그라운드용 홈(23)은 그라운드 배선(22)으로 채워지며, 반도체 기판(2)과 그라운드 배선(22)의 두께의 합은 100 ㎛ 정도이다. 즉, 반도체 칩(21)은 어느 부분에서도 두께가 거의 100 ㎛ 이며, 충분히 큰 강성을 갖는다.
도 2b에 나타내는 반도체 칩(26)의 이면에는 동으로 된 그라운드 배선(27)이 형성되어 있다. 반도체 기판(2)의 이면측에는, 표면측 전극(10A) 형성 영역에 상당한 영역을 포함하는 보다 넓은 영역에, 그라운드용 홈(29)이 형성되어 있다. 그라운드용 홈(29)은 반도체 기판(2)의 단면(도 2a에서 좌측의 단면)에 개구해 있다.
그라운드용 홈(29)의 깊이는 30 ㎛ 정도이고, 그라운드용 홈(29)의 바닥면의 일부에는 표면측 시드층(9)이 노출되어 있다. 그라운드용 홈(29)과 표면측 전극(10A)이 배치된 구멍은 연통하는 관통공(30)으로 되어 있다. 표면측 시드층(9)의 노출부를 포함하는 그라운드용 홈(29)의 내면에는 동으로 된 이면측 시드층(28)이 형성되어 있다. 그라운드용 홈(29) 안은 그라운드 배선(27)으로 채워져 있다. 그라운드 배선(27)은 반도체 칩(26)의 단면(도 2a에서 좌측의 단면)에 노출해 있다.
그라운드 배선(27)의 표면은 평탄화되어 있고, 이 표면상에는 이면측절연막(16)이 형성되어 있다. 그라운드 배선(27)의 단면에는 이면측 절연막(16)이 형성되어 있지 않다. 이면측 절연막(16)은 필요에 따라 설치할 수도 있고, 설치하지 않을 수도 있다.
이면측 절연막(16)에는 그라운드 배선(27)에 있어 표면측 전극(10A)의 연장상에 있는 부분을 노출시키는 개구가 형성되어 있고, 그라운드 배선(27)의 이 노출 부분에는, 범프(31)가 마련되어 있다. 그라운드 배선(27)에 있어, 반도체 칩(26)의 단면에 노출한 면은, 반도체 기판(2)과 하나의 면으로 되어 있다.
이 실시형태에서는 표면측 전극(10A), 표면측 시드층(9), 이면측 시드층(28) 및 그라운드 배선(27)이 반도체 기판(2)의 표면측과 이면측과의 도통 경로를 이루는 관통 전극(32)을 형성하고 있다. 이상과 같은 구성에 의하여, 기능 소자(3)의 배선부재(11)가 접속된 전극은, 그라운드 배선(27)에 전기적으로 접속되어 있고, 범프(12)를 통해 반도체 칩(26)의 표면측에서 접지하거나, 범프(31)를 통해 반도체 칩(26)의 이면측에서 접지할 수 있다.
그라운드용 홈(29)이 그라운드 배선(27)으로 채워짐으로써, 반도체 기판(2)은 어느 부분에서도 두께가 거의 100 ㎛ 가 되어 충분히 큰 강성을 갖는다.
그라운드 배선(27)이 반도체 칩(26)의 단면에서 노출하기 때문에, 이 반도체 칩(26)은 단면에서 효율적으로 방열할 수 있고, 반도체 칩(21)과 비교하여 새로운 방열성 향상을 도모하게 된다. 그라운드 배선(27)은, 도 2c에 나타낸 바와 같이, 반도체 칩(33)의 단면에 노출되어 있지 않아도 좋다. 이 경우에도, 범프(12, 31)를 통해 배선부재(11)가 접속된 기능 소자(3)의 전극을 접지할 수 있다.
도 2d에 나타낸 반도체 칩(34)에는 신호용 배선의 일부를 이루는 이면측 전극(10B) 및 이면측 전극(10B)과는 절연된 그라운드 배선(22)이 마련되어 있다. 이면측 전극(10B)은 반도체 칩(34)의 단면에 노출해 있다. 이로써, 반도체 칩(34)의 방열성이 향상된다.
도 3은 도 2a에 나타낸 반도체 칩(21)을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 이 반도체 장치(71)는 배선 기판(72) 및 배선 기판(72) 위에 적층된 복수(이 실시 형태에서는 3개)의 반도체 칩(21)을 구비하고 있다.
배선 기판(72)은 절연체로 이루어져 있다. 배선 기판(72)에는 배선 기판(72)을 두께 방향으로 관통하는 관통 전극(74)이 형성되어 있다. 배선 기판(72)의 한쪽 표면측에서 관통 전극(74)에는 금속볼(Metal Ball; 75)이 접합되어 있다. 배선 기판(72)의 금속볼(75)측과는 반대측 면에는 소정 패턴의 배선(73)이 형성되어 있다. 배선(73)은 관통 전극(74)에 접합되어 있고, 배선(73)의 소정 부분에는 범프(77)가 형성되어 있다.
복수의 반도체 칩(21)은 모두 반도체 기판(2)이 배선 기판(72)과 거의 평행하게 배치되어 있고, 표면(기능 소자(3)가 형성되어 있는 측의 면)이 배선 기판(72)으로부터 먼 측으로 향해 있다. 반도체 칩(21)은 표면이 배선 기판(72)에 가까운 측으로 향해 있어도 좋다.
배선 기판(72)의 범프(77)는 1 개의 반도체 칩(21)의 이면에 형성된 범프(15)와 접합되어 있다. 인접한 2 개의 반도체 칩(21)에 있어, 한쪽의 반도체칩(21) 표면에 형성된 범프(12)와 다른쪽의 반도체 칩(21) 이면에 형성된 범프(15)가 접합되어 있다. 이와 같이 하여, 3 개의 반도체 칩(21)은 두께 방향으로 적층되어 있다. 복수의 반도체 칩(21) 및 배선 기판(72)의 배선(73)이 형성된 면은 봉지 수지(76)로 봉지되어 있다.
이상과 같은 구성에 의하여, 각 반도체 칩(21)에 갖춰진 기능 소자(3)의 전극 1 개는 배선부재(11), 관통 전극(10), 범프(15, 12, 77), 배선(73) 및 관통 전극(74)을 통해, 소정 금속볼(75)에 전기적으로 접속되어 있다. 각 반도체 칩(21)에 갖춰진 관통 전극(10)은 거의 직선상에 있도록 배열되어 있기 때문에, 배선 기판(72)에 인접하지 않은 반도체 칩(21)의 기능 소자(3)도 짧은 거리에서 배선 기판(72) 위의 배선(74)에 접속되어 있다.
각 반도체 칩(21)에 갖춰진 그라운드 배선(22)은, 예를 들면, 도면 밖의 관통 전극, 범프, 배선 등을 통해 다른 금속볼(75)에 접속된 것이라 할 수 있다.
이 반도체 장치(71)는 금속볼(75)을 통해 다른 배선 기판에 실장할 수 있다. 이로써, 기능 소자(3)의 전극(그라운드용 전극을 포함)을 다른 배선 기판에 전기적으로 접속시킬 수 있다. 복수의 반도체 칩(21)이 적층됨으로써, 이 반도체 장치(71)의 실장 면적은 작아진다.
최상단의(배선 기판(72)으로부터 가장 멀다) 반도체 칩(21)의 표면에는 범프(12)를 설치하지 않아도 좋으며, 이 경우 최상단의 반도체 칩(21)의 표면은 전면에 걸쳐 표면측 절연막(13)에 덮혀 있어도 좋다.
도 4는 도 2b에 나타낸 반도체 칩(26)을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 도 4에 있어서, 도 3에 나타낸 각 부분에 대응하는 부분에는 도 3과 동일한 참조 부호를 붙여 설명을 생략한다. 이 반도체 장치(81)는 배선 기판(72) 및 배선 기판(72)의 위에 적층된 복수(이 실시 형태에서는 3 개)의 반도체 칩(26)을 구비하고 있다.
각 반도체 칩(26)에 갖춰진 기능 소자(3)의 전극의 1 개는 배선부재(11), 관통 전극(32)(그라운드 배선(27)을 포함), 범프(31, 12, 77), 배선(73) 및 관통 전극(74)을 통해, 소정 금속볼(75)에 전기적으로 접속되어 있다.
각 반도체 칩(26)에 갖춰진 그라운드 배선(27)은 반도체 칩(26)의 단면에 노출해 있기 때문에, 반도체 장치(81)의 단면에서의 방열성이 향상된다. 반도체 칩(26) 대용으로, 도 2d에 나타낸 반도체 칩(34)이 구비된 경우에도, 신호용 배선의 일부를 이루는 이면측 전극(10B)이 반도체 칩(34)의 단면에 노출되어, 반도체 장치의 단면에서의 방열성은 높아진다.
그라운드 배선(27)이나 이면측 전극(10B)이 반도체 칩(26, 34)의 단면에 노출해 있는 경우, 이러한 노출부를 이용하여, 금속 와이어 등에 의하여 반도체 장치 내의 전기적인 접속이 되어 있어도 좋다.
도 5는 도 2c에 나타낸 반도체 칩(33)을 복수개 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 도 5에 있어서, 도 3에 나타낸 각 부분에 대응하는 부분에는 도 3과 동일한 참조 부호를 붙여 설명을 생략한다. 이 반도체 장치(82)는 배선 기판(72) 및 배선 기판(72) 위에 적층된 복수(이 실시 형태에서는 3 개)의 반도체 칩(33)을 구비하고 있다.
각 반도체 칩(33)에 갖춰진 기능 소자(3)의 전극의 1 개는 배선부재(11), 관통 전극(32)(그라운드 배선(27)을 포함), 범프(31, 12, 77), 배선(73) 및 관통 전극(74)을 통해, 소정 금속볼(75)에 전기적으로 접속되어 있다. 이 반도체 장치(82)와 같이, 그라운드 배선(27)이 반도체 칩(33)의 단면에 노출되지 않는 경우에도, 그라운드 배선(27)의 면적을 충분히 크게 함으로써 반도체 장치(82)에서의 방열성을 높일 수 있다.
이상의 반도체 장치(71, 81, 82)는 거의 동일한 구조의 반도체 칩(21, 26, 33)이 각각 적층된 예이지만, 1 개의 반도체 장치 중에서 다른 구조를 갖는 복수의 반도체 칩이 적층되어 있어도 좋다.
도 6a 내지 도 6d는 본 발명의 제 3 실시형태에 관계된 일 군의 반도체 칩의 구조를 나타내는 도해적인 단면도이다. 도 6에 있어서, 도 1 및 도 2a 내지 도 2d에 나타낸 각 부분에 대응하는 부분에는 도 1 및 도 2a 내지 도 2d와 동일한 참조 부호를 붙여 설명을 생략한다.
이러한 반도체 칩(41, 44, 45, 46)은 반도체 기판(2)을 구비하고 있고, 반도체 기판(2)의 이면측에는 그라운드 배선(22, 27)이 형성되어 있다. 반도체 칩(41, 44, 45, 46)의 표면측 및 이면측에는 범프(12, 15)에 더해, 전기적인 접속에 사용되지 않는 1 개나 복수개(이 실시 형태에서는 2 개씩)의 더미 범프(Dummy Bump; 42, 43)가 각각 형성되어 있다.
더미 범프(42) 및 더미 범프(43)는, 각각 범프(12) 및 범프(15) 또는 범프(31)와 거의 동일한 크기 및 형상을 갖는 금속 돌기이다. 범프(12)와 더미 범프(42)는 거의 동일한 높이를 갖고 있고, 범프(15) 또는 범프(31)와 더미 범프(43)는 거의 동일한 높이를 갖고 있다.
도 6a에 나타낸 반도체 칩(41)은 도 2a에 나타낸 반도체 칩(21)과 유사한 구조를 갖고 있고, 이면에, 관통 전극(10)과는 절연된 그라운드 배선(22)을 구비하고 있다. 그라운드 배선(22)은 이면측 절연막(16)의 소정 위치에 형성된 개구로부터 노출되어 있으며, 그라운드 배선(22)의 이 노출부에는 더미 범프(43)가 접합되어 있다.
반도체 칩(41)의 표면에는, 반도체 칩(41)에 대하여 더미 범프(43)와 반대측의 위치에 더미 범프(42)가 형성되어 있다. 더미 범프(42)는 표면측 절연막(13) 위에 형성되어 있고, 어떠한 기능 소자(3)에도 전기적으로 접속되지 않는다.
동일한 구조를 갖는 2 개의 반도체 칩(41)은, 한쪽 반도체 칩(41)의 범프(12) 및 더미 범프(42)를 다른쪽 반도체 칩(41)의 범프(15) 및 더미 범프(43)에 각각 접합함으로써, 종방향으로 적층할 수 있다. 이 경우, 더미 범프(43, 42)는 전기적인 접속에 기여하지 않지만, 반도체 칩(41)의 기능 소자(3)로 발생한 열을 효율적으로 방산시키는 역할을 다한다. 한쪽 반도체 칩(41)의 기능 소자(3)로 발생한 열은, 해당 반도체 칩(41)의 표면측에서, 기능 소자(3)와 더미 범프(42) 사이의 얇은 배선층(표면측 절연막(13)을 포함) 및 더미 범프(42, 43)를 통해 다른쪽 반도체 칩(41)의 그라운드 배선(22)으로 방산된다. 그라운드 배선(22)은 도면 밖의 범프를 통해 전기적으로 접지된 것이라 할 수 있다.
도 6b에 나타낸 반도체 칩(44)은 도 2b에 나타낸 반도체 칩(26)과 유사한 구조를 가지며, 이면에, 표면측 전극(10A)에 전기적으로 접속된 반도체 칩(44)의 단면에 노출한 그라운드 배선(27)을 구비하고 있다. 그라운드 배선(27)은 범프(31)와의 접합부 이외에도 이면측 절연막(16)의 소정 위치에 형성된 개구로부터 노출되어 있고, 이 노출부에는 더미 범프(43)가 접합되어 있다.
반도체 칩(44)의 표면에는, 반도체 칩(44)에 대하여 더미 범프(43)와 반대측의 위치에, 더미 범프(42)가 형성되어 있다. 더미 범프(42)는 표면측 절연막(13) 위에 형성되어 있으며, 어떠한 기능 소자(3)에도 전기적으로 접속되어 있지 않다.
동일한 구조를 갖는 2 개의 반도체 칩(44)은, 한쪽 반도체 칩(44)의 범프(12) 및 더미 범프(42)를 다른쪽 반도체 칩(44)의 범프(31) 및 더미 범프(43)에 각각 접합하여, 종방향으로 적층할 수 있다. 이 경우, 반도체 칩(44)에서 발생한 열은 반도체 칩(44)의 단면에 있어서 그라운드 배선(27)의 노출부 및 더미 범프(43, 42)를 통해, 효율적으로 외부에 방산된다.
또한, 한쪽 반도체 칩(44)의 범프(12)가 다른쪽 반도체 칩(44)의 범프(31)에 접합됨으로써 쌍방의 반도체 칩은 전기적으로 접속(접지)된다.
그라운드 배선(27)은 도 6c에 나타낸 반도체 칩(45)과 같이, 반도체 칩(45)의 단면에 노출해 있지 않아도 좋다. 이 경우, 반도체 칩(45)의 단면에서의 방열은 반도체 칩(44)의 경우와 비교하여 적어지지만, 더미 범프(42, 43)를 통해 효율적으로 방열할 수 있다.
도 6d에 나타낸 반도체 칩(46)은 도 6a에 나타낸 반도체 칩(41)과 유사한 구조를 가지며, 이면에, 표면측 전극(10A)에 전기적으로 접속된 이면측 전극(10B),및 이면측 전극(10B)과 전기적으로 절연된 그라운드 배선(22)을 구비하고 있다. 반도체 칩(46)은 그라운드 배선(22)에 접합된 더미 범프(43) 및 표면측 절연막(13) 위에 설치된 더미 범프(42)를 구비하고 있다. 이면측 전극(10B)은 반도체 칩(46)의 단면에 노출되어 있고, 이에 의해, 반도체 칩(46)의 방열성은 반도체 칩(41)의 방열성에 비해 향상된다.
도 7a 내지 도 7d는 본 발명의 제 4 실시형태에 관계된 일 군의 반도체 칩의 구조를 나타내는 도해적인 단면도이다. 도 7a 내지 도 7d에 있어, 도 1 및 도 2a 내지 도 2d에 나타낸 각 부분에 대응하는 부분에는 도 1 및 도 2a 내지 도 2d와 동일한 참조 부호를 붙여 설명을 생략한다.
이러한 반도체 칩(51, 54, 55, 56)은 도 6a 내지 도 6d에 나타낸 반도체 칩(41, 44, 45, 46)과 유사한 구조를 가지며, 더미 범프(42, 43)의 대용으로 더미 패턴(52, 53)이 각각 형성되어 있다. 더미 패턴(52)은 더미 패턴(53)에 대응하는 위치에 형성되어 있다.
더미 패턴(52, 53)도 더미 범프(42, 43)와 마찬가지로 전기적인 접속에는 사용되지 않는다. 범프(12)와 더미 패턴(52)은 거의 동일한 높이를 갖고 있고, 범프(15) 또는 범프(31)와 더미 패턴(53)은 거의 동일한 높이를 갖고 있다.
더미 패턴(52, 53)은 반도체 기판(2)상에서 더미 범프(42, 43)과 비교하여 보다 큰 평면적 확산을 갖는 금속 돌기이다. 동일한 구조를 갖는 2 개의 반도체 칩(51, 54, 55, 56)은, 한쪽 반도체 칩(51, 54, 55, 56)의 범프(12) 및 더미 패턴(52)을 다른 편의 반도체 칩(51, 54, 55, 56)의 범프(15) 또는 범프(31) 및 더미 패턴(53)에 각각 접합하여, 종방향으로 적층할 수 있다.
더미 패턴(52, 53)에 의하여, 더미 범프(42, 43)를 이용하는 경우와 비교하여, 한쪽 반도체 칩(51, 54, 55, 56)의 기능 소자(3)로 발생한 열을 보다 효율적으로 그 반도체 칩(51, 54, 55, 56)의 표면측에서 다른쪽 반도체 칩(51, 54, 55, 56)의 그라운드 배선(22, 27)으로 전달시키는 것이 가능하다. 그라운드 배선(22, 27)에 전달된 열은 다른쪽 반도체 칩(51, 54, 55, 56)의 외부로 방산된다.
도 7a에 나타낸 반도체 칩(51)과 같이, 이면측 전극(10B)은 반도체 칩(51)의 단면에 노출해 있지 않아도 좋으며, 그라운드 배선(22)은 신호용 배선의 일부를 이루는 관통 전극(10)과 절연되어 있어도 좋다.
도 7b에 나타낸 반도체 칩(54)과 같이, 표면측 전극(10A)은 그라운드 배선(27)에 접속되어 있어도 좋으며, 그라운드 배선(27)은 반도체 칩(54)의 단면에 노출해 있어도 좋다.
도 7c에 나타낸 반도체 칩(55)과 같이, 표면측 전극(10A)은 그라운드 배선(27)에 접속되어 있어도 좋으며, 그라운드 배선(27)은 반도체 칩(54)의 단면에 노출해 있지 않아도 좋다.
도 7d에 나타낸 반도체 칩(56)과 같이, 이면측 전극(10B)은 반도체 칩(51)의 단면에 노출해 있어도 좋으며, 그라운드 배선(22)은 신호용 배선의 일부를 이루는 관통 전극(10)과 절연되어 있어도 좋다.
도 8은 본 발명의 제 5 실시형태에 관계된 반도체 칩의 구조를 나타내는 도해적인 단면도이다.
이 반도체 칩(61)은 도 6b에 나타낸 반도체 칩(44) 또는 도 7b에 나타낸 반도체 칩(54)과 유사한 구조를 갖고 있고, 이면에는, 표면측 전극(10A)에 전기적으로 접속되어 반도체 칩(61)의 단면에 노출한 그라운드 배선(27)을 구비하고 있다.
그라운드 배선(27)에는 더미 패턴(53)이 접속되어 있고, 표면측 절연막(13) 위에는 더미 패턴(53)의 형성 영역에 대응하는 영역 내에 1 개 또는 복수개(이 실시 형태에서는 2 개)의 더미 범프(42)가 마련되어 있다.
동일한 구조를 갖는 2 개의 반도체 칩(61)은, 한쪽 반도체 칩(61)의 범프(12) 및 더미 범프(42)를 다른쪽 반도체 칩(61)의 범프(31) 및 더미 패턴(53)에 각각 접합하여, 종방향으로 적층할 수 있다. 이 경우, 한쪽 반도체 칩(61)의 기능 소자(3)로 발생한 열을, 그 반도체 칩(61)의 표면측에서, 더미 범프(42) 및 더미 패턴(53)을 통해 다른쪽 반도체 칩(61)의 그라운드 배선(27)으로 전달시키는 것이 가능하다. 그라운드 배선(27)에 전달된 열은 다른쪽 반도체 칩(61)의 외부로 방산된다.
도 9는 본 발명의 제 6 실시형태에 관계된 반도체 칩의 구조를 나타내는 도해적인 단면도이다. 도 9에 있어서, 도 1 및 도 2a 내지 도 2d에 나타낸 각 부분에 대응하는 부분에는 도 1 및 도 2a 내지 도 2d와 동일한 참조 부호를 붙여 설명을 생략한다.
이 반도체 칩(63)은 도 2c에 나타낸 반도체 칩(33) 또는 도 6c에 나타낸 반도체 칩(45)과 유사한 구조를 갖고 있고, 그라운드용 홈(29) 내에 채워진 그라운드 배선(27)의 대용으로, 전원용 홈(64) 내에 채워진 전원 배선(65)이 마련되어 있다.전원 배선(65)은, 예를 들면, 그라운드 배선(22, 27)과 마찬가지로 30 ㎛ 정도의 두께를 갖는다.
전원용 홈(64)의 내면에는 동으로 된 이면측 시드층(28)이 형성되어 있다. 반도체 기판(2)과 이면측 시드층(28) 사이에는 절연막(66)이 개장되어 있다. 이로써, 반도체 기판(2)과 이면측 시드층(28)이나 전원 배선(65)은 전기적으로 절연된다. 표면측 전극(10A), 표면측 시드층(9), 이면측 시드층(28) 및 전원 배선(65)은 반도체 기판(2)의 표면측과 이면측과의 도통 경로를 이루는 관통 전극(67)을 형성하고 있다.
이 반도체 칩(63)은 전원 배선(65)을 전원에 전기적으로 접속함으로써, 반도체 기판(2)의 이면측에서 관통 전극(67)을 통해 표면측에 형성된 기능 소자(3)로 전력을 공급할 수 있다.
반도체 칩(63)의 표면측 및 이면측에는 범프(12, 31)에 더해서 범프(68, 69)가 각각 형성되어 있다. 범프(68)는 기능 소자(3) 위에 형성되어 있고, 하드 마스크(6) 및 표면측 절연막(13)을 관통하는 배선부재(70)를 이용하여, 기능 소자(3)에 형성된 전극에 전기적으로 접속되어 있다.
범프(69)는 반도체 칩(63)의 이면에 있어서, 반도체 칩(63)에 대하여 범프(68)와 반대측의 위치에 형성되어 있다. 범프(69)는 이면측 절연막(16)을 관통하여 전원 배선(65)에 전기적으로 접속된다.
도 10은 도 9에 나타낸 반도체 칩(63)과 동일한 구조를 갖는 반도체 칩(63a 내지 63c)을 포함하는 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 도 10에 있어서, 도 3에 나타낸 각 부분에 대응한 부분에는 도 3과 동일한 참조 부호를 붙여 설명을 생략한다. 이 반도체 장치(83)는 배선 기판(72)을 구비하고 있고, 반도체 칩(63a 내지 63c)은 배선 기판(72) 위에 적층되어 있다.
반도체 칩(63a)은 배선 기판(72)으로부터 가장 먼 측에 배치되어 있고, 반도체 칩(63c)은 배선 기판(72)에 가장 가까운 측에 배치되어 있다. 반도체 칩(63a, 63b)의 범프(31, 69)는, 각각 반도체 칩(63b, 63c)의 범프(12, 68)에 접합되어 있다. 반도체 칩(63c)의 범프(31, 69)는 배선 기판(72)의 범프(77)에 접합되어 있다.
각 반도체 칩(63a 내지 63c)에 갖춰진 기능 소자(3)의 전극의 2 개는 배선부재(11, 70), 관통 전극(67)(전원 배선(65)을 포함), 범프(31, 69, 12, 68, 77), 배선(73) 및 관통 전극(74)을 통해, 소정 금속볼(75)에 전기적으로 접속되어 있다. 즉, 기능 소자(3)에는 소정의 금속볼(75)을 통해 전력이 공급된다. 반도체 장치(83)는 그 바닥면에 다수의 금속볼(75)이 적당한 간격을 두고 2 차원적으로 배열되며, 이른바, 지역 어레이형(Area Array Type)의 구조를 갖고 있다.
전원 배선(65)의 두께를 30 ㎛ 정도로 두껍게 할 수 있음으로 인해, 전원 배선(65)을 통해 배선 기판(72)의 상방에 배치된 다수의 기능 소자(3)에 충분히 큰 전력을 공급(구동 전압을 주는 것)할 수 있다.
예를 들면, 반도체 칩(63b)의 기능 소자(3)에는 반도체 칩(63b)의 관통 전극(67) 및 배선부재(11)를 통해 전력이 공급되는 반도체 칩(63a)의 전원 배선(65), 범프(69, 68) 및 배선부재(70)를 통해 전력이 공급된다. 이 때문에, 반도체 칩(63a 내지 63c)이 다층 배선 LSI 인 경우에도, 각 반도체 칩(63a 내지 63c)의 기능 소자(3)에 충분히 큰 전력이 공급된다.
전원 배선(65)은 반도체 칩(63a 내지 63c)의 단면에 노출되어 있어도 좋다. 이 경우, 적층된 각 반도체 칩(63a 내지 63c)의 단면에 노출된 전원 배선(65)을 통해서도 전력을 공급할 수 있다.
도 11은 도 2a에 나타낸 반도체 칩(21)을 복수개 포함하는 다른 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 이 반도체 장치(91)는 이른바 BGA형(Ball Grid Array Type) 패키지 형태를 가지며, BGA 기판(72A), 반도체 기판(92) 및 BGA 기판(72A) 위에 적층된 복수개(이 실시 형태에서는 3 개)의 반도체 칩(21)을 구비하고 있다.
BGA 기판(72A), 반도체 기판(92) 및 반도체 칩(21)의 두께 방향에 따라 평면으로 보면, BGA 기판(72A)이 가장 크고 반도체 칩(21)이 가장 작다. 인접한 2 개의 반도체 칩(21)에 있어, 한쪽 반도체 칩(21)의 표면에 형성된 범프(12)와 다른 쪽 반도체 칩(21)의 이면에 형성된 범프(15)가 접합되어 있다. 이와 같이 하여, 3 개의 반도체 칩(21)은 두께 방향으로 적층되어, 모듈(Module; 93)을 구성한다.
BGA 기판(72A)은 절연체로 이루어져 있다. BGA 기판(72A)에는 BGA 기판(72A)을 두께 방향으로 관통하는 거의 원형의 관통공(94)이 형성되어 있다. 관통공(94)은 BGA 기판(72A)의 두께의 수배의 지름을 갖고 있다. BGA 기판(72A)의 한쪽 표면측에는 관통공(94)의 지름보다 훨씬 큰 지름을 갖는 용접 볼(75A)이 관통공(94)에 삽입된 상태에서 접합되어 있다. BGA 기판(72A)의 용접볼(75A) 측과는 반대측의 면에는 소정 패턴의 배선(73A)이 형성되어 있다. 배선(73A)은 용접볼(75A)에 접합되어 있다.
BGA 기판(72A)의 배선(73A)이 형성된 측의 면에는 반도체 기판(92)이 BGA 기판(72A)과 거의 평행이 되도록 다이 본딩(Die Bonding)되어 있다. 반도체 기판(92)의 BGA 기판(72A)측과 반대측의 면에는 기능 소자(95)가 형성되어 있다. 기능 소자(95)에는 복수의 전극이 마련되어 있고, 이러한 전극의 위에는 범프(96a, 96b)가 형성되어 있다.
반도체 기판(92)의 기능 소자(95)가 형성된 면 위에는, 반도체 기판(92)과 반도체 칩(21)이 거의 평행인 상태에서, 모듈(93)이 접속되어 있다.
반도체 기판(92)에 있어, 범프(96a)는 모듈(93)이 대향하고 있지 않는 영역에 형성되어 있고, 범프(96b)는 모듈(93)이 대향하고 있는 영역에 설치되어 있다. 범프(96a)는 본딩 와이어(97)를 통해 배선(73A)에 접속되어 있다. 범프(96b)는 모듈(93)을 구성하는 1 개의 반도체 칩(21)의 범프(12)와 접합되어 있다. 즉, 모듈(93)은 반도체 칩(21)의 표면(기능 소자(3)가 형성되어 있는 측의 면)이 반도체 기판(92)에 가까운 측으로 향해 있다.
모듈(93), 반도체 기판(92), 본딩 와이어(97) 및 BGA 기판(72A)의 배선(73A)이 형성된 면은 봉지 수지(76A)로 봉지되어 있다.
이 반도체 장치(91)는 용접볼(75A)을 통해 다른 배선 기판에 실장할 수 있다. 반도체 칩(21)의 기능 소자(3) 및 반도체 기판(92)의 기능 소자(95)는 본딩 와이어(97), 배선(73A) 및 용접볼(75A)을 통해 해당 배선 기판에 전기적으로 접속된다.
이 반도체 장치(91)와 같이, 반도체 칩(21)보다 큰 반도체 기판(92)을 포함하고 있는 경우에도, 반도체 기판(92)과 반도체 칩(21)이 적층됨으로 인해, 반도체 장치(91)의 실장 면적은 반도체 기판(92)의 면적과 거의 동등하게 될 수 있다.
이상은, 모듈(93)이 BGA형 패키지에 수용된 예이지만, 모듈은 SOP(Small Outline Package), QFP(Quad Flat Package), QFN(Quad Flat Non-leaded Package) 등의 타입의 패키지에 수용되어도 좋다. 이 경우, 모듈(93)은, BGA 기판(72A)의 대용으로 리드 프레임(Lead Frame) 위에 접합되는 것으로 할 수 있다.
모듈(93)의 대용으로, 반도체 칩(1, 26, 33, 34, 41, 44, 45, 46, 51, 54, 55, 56, 61, 63)의 1 종류 또는 2 종류 이상을 포함하는 모듈을 사용할 수 있다.
도 12는 도 2a에 나타낸 반도체 칩(21)을 복수개 포함하는 또 다른 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 도 12에 있어, 도 11에 나타낸 각 부분에 대응하는 부분에는 도 11과 동일한 참조 부호를 붙여 설명을 생략한다.
이 반도체 장치(98)는, 이른바, 웨이퍼 레벨 CSP(Chip Size Package)이고, 반도체 장치(91)와 같이 BGA 기판(72A)을 포함하지 않는다. 반도체 장치(98)는 복수의 반도체 칩(21)으로부터 구성된 모듈(93) 및 반도체 기판(92)을 포함한다.
모듈(93)은 반도체 칩(21)이 반도체 기판(92)에 거의 평행하게 되도록, 반도체 기판(92)에 접합되어 있다. 각 반도체 칩(21)은 표면(기능 소자(3)가 형성되어 있는 측의 면)이 반도체 기판(92)에 가까운 측으로 향해 있다. 모듈(93) 및 반도체 기판(92)의 기능 소자(95)가 형성된 면은 봉지 수지(76B)로 덮여 있다. 반도체 기판(92)의 두께 방향에서 볼 때, 봉지 수지(76B)는 반도체 기판(92)과 거의 겹쳐지도록 마련되어 있다. 반도체 장치(98)의 외형은 봉지 수지(76B)에 의하여 거의 직방체 형상으로 되어 있다.
반도체 장치(98)에 있어서, 반도체 기판(92)측과 반대측의 면(98a)에는 재배선(再配線; 73B)이 형성되어 있고, 재배선(73B)의 소정 위치에는 용접볼(75B)이 접합되어 있다. 재배선(73B)은 봉지 수지(76B) 위에 설치되어 있고, 모듈(93)을 구성하는 반도체 칩(21)과 직접 전기적으로 접속되어 있지 않다.
반도체 기판(92)에 형성된 기능 소자(95)에 있어서, 모듈(93)이 대향하지 않는 영역에는 전극이 형성되어 있고, 이 전극과 재배선(73B)은 봉지 수지(76B)를 두께 방향으로 관통하는 포스트(Post) 전극(99)에 의하여 전기적으로 접속된다.
이 반도체 장치(98)는 용접볼(75B)을 통해 다른 배선 기판에 실장할 수 있다. 반도체 칩(21)의 기능 소자(3) 및 반도체 기판(92)의 기능 소자(95)는 포스트 전극(99), 재배선(73B) 및 용접볼(75B)을 통해 해당 배선 기판에 전기적으로 접속 된다. 이 반도체 장치(98)의 실장 면적은 반도체 기판(92)의 면적과 거의 동등하며, 반도체 장치(91)에 비해서 새로운 실장 면적의 절감 및 박형화가 도모되어 있다.
도 13a 내지 도 13k는 도 2a에 나타낸 반도체 칩(21)의 제조 방법을 설명하기 위한 도해적인 단면도이다. 복수의 반도체 칩(21)이 1 장의 반도체 웨이퍼(이하, 간단히 '웨이퍼' 라 함) W 로부터 작성되지만, 도 13a 내지 도 13k에서는 웨이퍼 W 에 있어서 1 개의 반도체 칩(21)의 일부에 상당하는 부분만 나타낸다. 도 13a 내지 도 13k에 나타낸 웨이퍼 W 는, 도 2a에 나타낸 최종 형태의 반도체 칩(21)에대응하는 영역이 웨이퍼 W 의 면 안쪽 방향으로 다수가 치밀하게 배치된 것이다.
한쪽 표면(이하, '표면' 이라 함)에 기능 소자(3)가 형성된 웨이퍼 W 의 표면에는, CVD 법에 의하여, 산화 규소로 이루어지고 소정 부분에 개구(6a)를 갖는 하드 마스크(6)가 형성된다. 웨이퍼 W 의 두께는, 예를 들면, 웨이퍼 W 의 지름이 8 인치인 경우 725 ㎛ 정도이고, 웨이퍼 W 의 지름이 6 인치인 경우 625 ㎛ 정도이다. 개구(6a) 내에는, 기능 소자(3)의 소정 부분과 웨이퍼 W 에 있어 기능 소자(3)의 측방 영역이 노출하도록 된다.
다음으로, 반응성 이온 에칭에 의하여, 개구(6a) 내에 노출한 웨이퍼 W 에 있어, 기능 소자(3)의 측방 영역에 표면측 홈(85)이 형성된다. 표면측 홈(85)의 깊이는, 예를 들면, 70 ㎛ 정도이고, 표면측 홈(85)의 폭 및 길이는, 예를 들면, 각각 10 ㎛ 정도이다. 또한, CVD 법에 의하여, 개구(6a) 및 표면측 홈(85) 내의 노출 표면에 산화 규소로 된 절연막(5, 8)이 형성된다. 기능 소자(3)의 소정 부분은 절연막(8)으로부터 노출된다.
다음으로, 이상의 공정을 거친 웨이퍼 W 의 개구(6a) 및 표면측 홈(85) 내부에 다마신 공정에 의해 동으로 된 금속재료(86)이 매입된다. 우선, 절연막(5, 8) 위에 동으로 된 표면측 시드층(9)이 형성된 후, 표면측 시드층(9)을 시드로 한 도금에 의하여, 개구(6a) 및 표면측 홈(85)의 내부가 동으로 된 금속재료(86)로 채워진다. 이것에 의해, 금속재료(86)는 기능 소자(3)의 소정 부분에 전기적으로 접속된다.
금속재료(86)는 개구(6a) 및 표면측 홈(85)의 외부의 하드 마스크(6) 위에도공급된다.
다음으로, 이상의 공정을 거친 웨이퍼 W 의 표면, 즉, 금속재료(86)가 마련되어 있는 측의 면이, CMP 에 의하여 연마(연삭)되어, 하드 마스크(6)의 표면과 금속재료(86)의 표면이 하나의 면으로 된다. 금속재료(86) 중 표면측 홈(85) 안 및 그 연장상의 금속재료(86)는 표면측 전극(10A)으로 되어, 금속재료(86)의 잔부는 표면측 전극(10A)과 기능 소자(3)를 전기적으로 접속한 배선부재(11)로 된다.
이어서, 이상의 공정을 거친 웨이퍼 W 의 표면에, 표면측 전극(10A)이 노출하는 것과 같은 패턴(개구)을 가지며, 산화 규소나 질화 규소로 이루어진 표면측 절연막(13)이 형성되며, 표면측 전극(10A)의 노출 부분에 범프(12)가 형성된다. 이 상태가 도 13a에 나타나 있다.
이어서, 웨이퍼 W 의 표면이 유리판 등의 지지체 위에 점착 테이프로 부착되어, 웨이퍼 W 가 이 지지체에 지지된 상태에서 이면이 기계적으로 연삭(그라인딩: Grinding)되어, 105 ㎛ 정도의 두께로 박형화된다. 따라서, 이 단계에서, 표면측 홈(85)은 웨이퍼 W 를 관통하지 않으며, 표면측 전극(10A)과 웨이퍼 W 의 이면 사이에는 35 ㎛ 정도 두께 웨이퍼 W 가 존재한다. 연삭 후의 웨이퍼 W 가 충분히 큰 강성을 갖는 경우, 지지체를 이용하지 않고 웨이퍼 W 를 연삭해도 좋다. 이 상태가 도 13b에 나타나 있다.
웨이퍼 W 의 이면에는 연삭 흔적이나 연삭시에 받은 데미지를 가지는 연삭 데미지층이 존재한다. 이 연삭 데미지층을 제거하기 위해, 웨이퍼 W 의 이면이 5 ㎛ 정도 드라이 에칭된다(도 13c 참조). 이로써, 웨이퍼 W 의 두께는 100 ㎛ 정도로 된다. 이 때에도, 표면측 홈(85)은 웨이퍼 W 를 관통하지 않는다.
다음으로, CVD 법에 의하여, 웨이퍼 W 의 이면 전면에, 산화 규소로 된 하드 마스터(7)가 형성된다. 이어서, 포토 레지스트를 이용한 웨트 에칭(Wet Etching) 또는 드라이 에칭에 의하여, 하드 마스크(7)에 개구(7a, 7b)가 형성된다. 개구(7a)는 표면측 홈(85)에 대응하는 위치에 형성된다. 이 상태가, 도 13d에 나타나 있다. 이 공정은, 예를 들면, 웨이퍼 W 가 이면 연삭용의 지지체에 부착된 채 실시할 수 있다. 이 경우, 하드 마스크(7)의 소정 위치에 개구(7a, 7b)를 형성하기 위한 얼라인먼트 마크(Alignment Mark)가 지지체에 형성되어 있어도 좋다.
다음으로, 하드 마스크(7)를 마스크로 한 드라이 에칭에 의하여, 웨이퍼 W 의 이면에, 개구(7a)에 대응하는 이면측 홈(87) 및 개구(7b)에 대응하는 그라운드용 홈(23)이 형성된다. 이 공정은 이면측 홈(87) 내에 표면측 시드층(9)이 노출할 때까지 행해진다. 따라서, 이면측 홈(87) 및 그라운드용 홈(23)의 깊이는 30 ㎛ 정도로 된다. 표면측 홈(85)과 이면측 홈(87)은 거의 직선상에 연장하는 연속된 1 개의 관통공(4)으로 된다. 이 상태가 도 13e에 나타나 있다.
이어서, 이상의 공정을 거친 웨이퍼 W 이면의 노출 표면에, CVD 법에 의하여 산화 규소로 된 절연막이 형성되며, 그 후, 드라이 에칭으로 웨이퍼 W 에 평행한 면, 즉, 이면측 홈(87)이나 그라운드용 홈(23)의 바닥면 등에 형성된 절연막이 제거된다. 이로써, 절연막의 잔부 중 이면측 홈(87)의 내주면에 형성되는 것은 표면측 홈(85) 내주면에 형성된 절연막(5)과 일체로, 관통공(4)의 내주면을 덮는 절연막(5)으로 된다. 절연막의 잔부 중 그라운드용 홈(23)의 측벽에 형성되는 것은 절연막(24)으로 된다.
다음으로, 이상의 공정을 거친 웨이퍼 W 의 개구(7a, 7b), 이면측 홈(87) 및 그라운드용 홈(23)의 내부에 다마신 공정에 의해 동으로 된 금속재료(89)가 매입된다. 우선, 그라운드용 홈(23)의 바닥면, 즉, 웨이퍼 W 의 노출면에, 티탄(Ti)이나 크롬(Cr) 등으로 이루어진 배리어 메탈층(Barrier Metal Layer; 88)이 형성된다. 이로써, 웨이퍼 W 는 하드 마스크(7), 절연막(5, 24) 및 배리어 메탈층(88)의 어느 한쪽으로 덮히고, 노출면이 존재하지 않는 상태로 된다. 이 상태가 도 13f에 나타나 있다.
이어서, 이상의 공정을 거친 웨이퍼 W 의 이면의 노출 표면 전면에, 동으로 된 이면측 시드층(14)이 형성된다. 이 상태가 도 13g에 나타나 있다. 단, 도 13g에서는 배리어 메탈층(88)을 도시하지 않고 있다(이하의 도면에서도 같음).
또한, 이면측 시드층(14)을 시드로 한 도금에 의하여, 개구(7a, 7b), 이면측 홈(87) 및 그라운드용 홈(23)의 내부가 동으로 된 금속재료(89)로 채워진다(도 13h 참조). 그 후, 이상의 공정을 거친 웨이퍼 W 의 이면이, CMP 에 의하여 연마(연삭)되어, 하드 마스크(7)의 표면과 금속재료(89)의 표면이 하나의 면이 되도록 된다. 이면측 홈(87) 및 개구(7a)의 내부의 금속재료(89)는 이면측 전극(10B)으로 되며, 그라운드용 홈(23) 및 개구(7b) 내의 금속재료(89)는 그라운드 배선(22)으로 된다. 이 상태가 도 13i에 나타나 있다.
다음으로, 웨이퍼 W 의 이면에 산화 규소나 질화 규소로 된 이면측 절연막(16)이 이면측 전극(10B)을 노출하는 것과 같은 패턴으로 형성되며(도 13j참조), 이면측 전극(10B)의 노출부에 범프(15)가 형성된다. 그 후, 웨이퍼 W 가 스크라이브 라인 S 에 따라, 다이싱 소우(Dicing Saw; 90)에 의하여 절단되어, 도 2a에 나타낸 관통 전극(10)을 갖는 반도체 칩(21)의 낱개로 된다(도 13k 참조).
이상의 반도체 칩(21)의 제조 방법에 있어서, 웨이퍼 W 의 이면을 연삭한 공정(도 13b 참조)이나 연삭 데미지층을 제거한 공정(도 13c 참조)에서는, 표면측 홈(85) 내의 표면측 시드층(9)이나 표면측 전극(10A)은 노출되지 않는다. 이 때문에, 표면측 시드층(9)이나 표면측 전극(10A)을 구성하는 금속(Cu) 원자가 웨이퍼 W 속으로 확산하지 않는다. 따라서, 금속 오염이 적은 반도체 기판(2)을 구비한 반도체 칩(21)을 얻을 수 있다.
또한, 웨이퍼 W 의 표면측에서 형성된 표면측 홈(85)은 웨이퍼 W 의 이면 전면을 연삭하여 관통되는 것이 아니라, 웨이퍼 W 이면의 소정 부분에 형성된 이면측 홈(87)에 의하여 관통된다. 이 때문에, 반도체 기판(2)은 100 ㎛ 정도의 최대 두께가 확보된다.
웨이퍼 W 의 이면에, 그라운드용 홈(23)은 형성되지 않고 이면측 홈(87)만 형성되어도 좋다. 이 경우, 도 1에 나타낸 반도체 칩(1)을 얻을 수 있다. 이면측 홈(87)의 대용으로, 표면측 홈(85)에 연통하는 그라운드용 홈(23)이 형성되어도 좋으며, 이 경우, 도 2c에 나타낸 반도체 칩(33)을 얻을 수 있다.
또한, 이면측 홈(87)을 형성하는 대신에, 스크라이브 라인 S 에 걸친 영역에 이면측 홈이나 그라운드용 홈(29)이 형성되어도 좋다. 이 경우, 웨이퍼 W 가 스크라이브 라인(Scribe Line) S 에 따라 절단되면, 이면측 전극(10B)이나 그라운드 배선(27)이 단면에 노출한 반도체 칩(26, 34)(도 2b 및 도 2d 참조)이 얻어진다.
이면측 홈(87)의 대용으로 표면측 홈(85)에 연통하는 전원용 홈(64)이 형성되거나, 이면측 시드층(14)의 대용으로 이면측 시드층(28)이 형성되어도 좋다. 이 경우, 도 9에 나타낸 반도체 칩(63)을 얻을 수 있다. 이 경우, 이면측 시드층(28)을 형성하기 전, 반도체 기판(2)의 이면측에 절연막(66)을 형성하여도 좋다. 반도체 칩(63)은 반도체 기판(2)과 기능 소자(3) 사이에 절연막을 개재시킨, 이른바 SOI(Silicon On Insulator)이어도 좋고, 이 경우, 절연막(66)을 형성하는 공정은 불필요하다.
표면측 절연막(13)이 형성된 후, 범프(13)에 더해서 더미 범프(42)나 더미 패턴(52)이 형성되어도 좋다. 또한, 그라운드 배선(22, 27)이 소정 위치에서 노출되는 패턴을 갖는 이면측 절연막(16)이 형성된 후, 범프(15, 31)에 더해서 더미 범프(43)나 더미 패턴(53)이 형성되어도 좋다. 이러한 방법에 의하여, 도 6a 내지 도 6d, 도 7a 내지 도 7d 및 도 8에 각각 나타낸 반도체 칩(41, 44, 45, 46, 51, 54, 55, 56, 61)을 얻을 수 있다.
다음으로, 이상의 반도체 칩(1, 21, 26, 33, 34, 41, 44, 45, 46, 51, 54, 55, 56, 61, 63)을 이용한 반도체 장치의 제조 방법에 대하여, 반도체 장치(71)를 제조하는 경우를 예로 들어 설명한다. 우선, 배선 기판(72)(도 3 참조)의 배선(73)이 형성된 면에, 이면이 대향하도록 하여 반도체 칩(21)이 접합된다. 이 때, 범프(77)와 범프(15)가 접합된다.
반도체 칩(21)은 플립칩본더의 흡착 콜릿에 의하여 표면이 흡착되어, 배선기판(72)에 꽉 눌려 접합된다. 또한, 반도체 칩(21)의 접합에 앞서, 배선 기판(72)과 반도체 칩(21) 사이에 인식 카메라가 삽입되어, 배선 기판(72)과 반도체 칩(21)의 정렬이 이루어진다. 정렬은 미리 배선 기판(72) 및 반도체 칩(21)에 형성된 정렬 마크를 이용하여 행해진다.
반도체 칩(21)은 표면이 배선 기판(72)에 대향하도록 하여 배선 기판(72)에 접합되어도 좋다. 이 경우, 반도체 칩(21)에 있어 기능 소자(3)가 형성되어 있지 않는 이면을 흡착 콜릿으로 흡착하고 누르는 것이 가능하다. 또한, 이 경우, 정렬 마크는 기능 소자(3)를 형성하기 위한 정밀도가 좋은 배선 프로세스로 형성될 수 있다. 이상의 경우에서는, 표면이 배선 기판(72)에 가까운 측으로 향한 반도체 칩(21)을 구비한 반도체 장치를 얻을 수 있다.
다음으로, 반도체 칩(21)의 범프(12)에 다른 반도체 칩(21)의 범프(15)를 접합하도록 하여, 순차적으로 반도체 칩(21)이 적층된다. 이 때, 반도체 칩(21)은 100 ㎛ 정도의 두께를 가지며 충분히 큰 강성을 갖는 것이므로, 반도체 칩(21)은 휘는 일 없이 배선 기판(72)이나 다른 반도체 칩(21)에 양호하게 접속된다.
또한, 이들 복수의 반도체 칩(21) 및 배선 기판(72)의 배선(73)이 형성된 면이 사출 성형 등에 의하여 봉지 수지(76)로 봉지되어서, 도 3에 나타낸 반도체 장치(71)를 얻을 수 있다.
배선 기판(72) 대용으로, 반도체 기판(92)(도 11 참조) 위에 반도체 칩(21)을 순차적으로 접합(Chip on Chip)하고, 이 반도체 기판(92)을 BGA 기판(72A)에 다이 본딩하며, 모듈(93), 반도체 기판(92), 본딩 와이어(97) 및 BGA 기판(72A)의 배선(73)이 형성된 면을 봉지 수지(76A)로 봉지함으로써, 도 11에 나타낸 반도체 장치(91)를 얻을 수 있다.
이 때, 반도체 기판(92) 위에 반도체 칩(21)을 접합하는 것 대신에, 반도체 기판(92)에 대응하는 복수의 영역이 조밀하게 형성된 웨이퍼의 각 반도체 기판(92) 상당 영역의 위에 반도체 칩(21)을 순차적으로 접합(Chip on Wafer)하고, 그 후, 이 웨이퍼를 반도체 기판(92)의 낱개로 잘라내는(다이싱하는)것으로 하여도 좋다. 어느 경우도, 반도체 기판(92)과 각 반도체 칩(21)의 평행도가 좋은 반도체 장치(91)를 얻을 수 있다.
또한, 반도체 칩(21)을 반도체 기판(92) 위에 접합하기 전에, 반도체 기판(92)을 BGA 기판(72A)(QFP 등의 패키지 형태를 갖는 반도체 장치를 제조한 경우는 리드 프레임)에 다이 본딩하여, 이 상태의 반도체 기판(92) 위에 반도체 칩(21)을 순차적으로 접합하여도 좋다. 이 경우, 복수의 반도체 기판(92)이 접합된 BGA 기판(72A) 또는 리드 프레임을 이용하여, BGA 기판(72A) 또는 리드 프레임 위의 반도체 기판(92)을 반송 레일에 의하여 반도체 칩(21)을 접합하기 위한 접합점에 순차적으로 이동시켜 반도체 칩(21)을 접합할 수 있다.
다음으로, 도 12에 가리키는 반도체 장치(98)의 제조 방법을 설명한다. 도 14a 내지 도 14h는 반도체 장치(98)의 제 1 제조 방법을 설명하기 위한 도해적인 단면도이다.
우선, 웨이퍼 W 에 다수의 반도체 기판(92)에 대응하는 영역이 조밀하게 형성된다. 웨이퍼 W 에는 기능 소자(95)나 범프(96b)도 형성된다. 다음에, 웨이퍼 W의 기능 소자(95)가 형성된 면의 전면에 스퍼터(Sputter) 법 등에 의하여, 시드층(78)이 형성된다(도 14a 참조). 이어서, 시드층(78) 위에 포토 레지스트막(Photo Regist; 79)이 형성되며, 노광 및 현상에 의하여, 포토 레지스트막(79)에 있어서 포스트 전극(99) (도 12 참조)에 대응하는 소정 위치에 개구(79a)가 형성된다. 포토 레지스트막(79)의 표면은 거의 평탄하게 되어, 개구(79a)의 바닥에는 시드층(78)이 노출하게 된다. 이 상태가 도 14b에 나타나 있다.
다음으로, 전기 분해도금체에서, 시드층(78)을 시드로 한 전기 분해도금에 의하여, 개구(79a) 안에 포스트 전극(99)이 형성된다. 이 때, 포스트 전극(99)은 시드층(78) 측에서 성장한다. 도금은 개구(79a) 안이 완전하게 포스트 전극(99)으로 메워지기 전에 종료하도록 할 수 있다. 이 상태가 도 14c에 나타나 있다.
그 후, 포토 레지스트막(79)이 제거된다. 포스트 전극(99)은 웨이퍼 W 표면에 설치된 상태로 된다(도 14d 참조).
또한, 시드층(78)의 노출부가 제거된 후, 웨이퍼 W 위에 반도체 칩(21)이 적층되어 모듈(93)이 형성된다. 이 때, 웨이퍼 W 의 범프(96b)는 처음에 적층된 반도체 칩(21)의 범프(12)와 접합된다. 이 상태가, 도 14e 에 나타나 있다. 이어서, 모듈(93), 포스트 전극(99) 및 웨이퍼 W 의 기능 소자(95)가 형성된 면이 봉지 수지(76B)로 봉지된다. 봉지 수지(76B)는 포스트 전극(99)의 선단을 덮도록 하는 두께를 갖도록 되어, 봉지 수지(76B)의 표면은 거의 평탄하게 된다. 이 상태가 도 14f에 나타나 있다.
이어서, 봉지 수지(76B)의 표면이 연삭되어, 포스트 전극(99)의 선단이 노출된다(도 14g 참조). 이 공정은, 예를 들면, 기계적인 연삭에 의하여 실시해도 좋으며, CMP 에 의하여 실시해도 좋다. 그리고, 봉지 수지(76B)의 표면에, 노출된 포스트 전극(99)과 접속하도록 재배선(73B)이 형성된다. 이 상태가 도 14h에 나타나 있다. 그 후, 재배선(73B)의 소정 위치에 용접볼(75B)이 접합되어, 웨이퍼 W 가 봉지 수지(76B)와 함께 절단되고 반도체 기판(92)의 낱개로 되어, 도 12에 나타낸 반도체 장치(98)를 얻을 수 있다.
이상과 같이, 이 반도체 장치(98)의 제조 방법에 의하면, 반도체 칩(21)의 적층, 포스트 전극(99) 및 재배선(73B)의 형성, 봉지 수지(76B)의 형성 등을 전부 웨이퍼 레벨에서 실시할 수 있다.
도 15a 내지 도 15e는 반도체 장치(98)의 제 2 제조 방법을 설명하기 위한 도해적인 단면도이다.
우선, 반도체 기판(92)에 대응하는 복수의 영역이 조밀하게 형성된 웨이퍼 W 의 기능 소자(95)가 형성된 면에 반도체 칩(21)이 적층되고 모듈(93)이 형성된다. 이 때, 웨이퍼 W 의 범프(96b)는 처음에 적층된 반도체 칩(21)의 범프(12)와 접합된다. 이 상태가 도 15a에 나타나 있다.
다음으로, 모듈(93) 및 웨이퍼 W 의 기능 소자(95)가 형성된 면에 포토 레지스트막(79B)이 형성된다. 포토 레지스트막(79B)은 모듈(93)을 완전하게 덮는 두께를 갖도록 되며, 포토 레지스트막(79B)의 표면은 거의 평탄하게 된다. 그리고, 노광 및 현상에 의하여, 포토 레지스트막(79B)에 있어 포스트 전극(99)(도 12 참조)에 대응한 소정 위치에 개구(79c)가 형성된다(도 15b 참조). 개구(79c)의 바닥에는기능 소자(95)에 형성된 전극이 노출하게 된다.
이어서, 포토 레지스트막(79B)의 표면 및 개구(79c)의 내면에, 예를 들면, 스퍼터법 등에 의하여, 시드층(78A)이 형성된다(도 15c 참조). 또한, 시드층(78A)을 시드로 한 전기 분해도금에 의하여, 포토 레지스트막(79B)의 표면 및 개구(79c) 안에 금속재료(80)가 공급된다. 금속재료(80)는 개구(79c) 안을 완전하게 메우도록 된다. 이 상태가 도 15d에 나타나 있다. 도 15d에서, 시드층(78A)은 도시되지 않는다(이하, 동일함).
다음으로, 연삭에 의하여, 포토 레지스트막(79B) 표면의 금속재료(80)가 제거되어, 개구(79c) 내의 금속재료(80)와 포토 레지스트막(79B)의 표면이 하나의 면으로 된다. 금속재료(80)의 잔부는 포스트 전극(99)으로 된다. 이 상태가 도 15e에 나타나 있다.
그리고, 포토 레지스트막(79B)이 제거된 후, 반도체 장치(98)의 제 1 제조 방법과 마찬가지로, 봉지 수지(76B)의 형성 이후의 공정(도 14f 내지 도 14h 참조)이 실시되어 반도체 장치(98)를 얻을 수 있다.
이상의 제조 방법에 있어서, 시드층(78A)을 충분히 두껍게 형성할 수 있는 경우, 시드층(78A)에 의하여 개구(79c)를 완전하게 메우고 포스트 전극(99)을 형성하여도 좋다.
도 16a 내지 도 16d는 반도체 장치(98)와 유사한 구조를 갖는 반도체 장치의 제조 방법을 설명하기 위한 도해적인 단면도이다.
반도체 장치(98)의 제 2 제조 방법에 있어서, 개구(79c)를 갖는 포토 레지스트막(79B)을 형성(도 15b 참조)하는 것 대신에, 봉지 수지(76B)가 형성되어, 봉지 수지(76B)에 있어 포스트 전극(99)(도 12 참조)에 대응하는 소정 위치에 개구(76d)가 형성된다. 개구(76d)는 봉지 수지(76B)가 감광성 수지인 경우, 예를 들면, 노광 및 현상에 의하여 형성할 수 있으며, 봉지 수지(76B)가 비감광성 수지인 경우, 예를 들면, 에칭에 의하여 형성할 수 있다.
다음으로, 봉지 수지(76B) 표면의 전면 및 개구(76d)의 내면에, 예를 들면, 스퍼터법 등에 의하여, 배선층(78B)이 형성된다. 배선층(78B)은 개구(76d) 안을 완전하게 메우지 않도록 얇게 형성된다. 이 상태가 도 16a에 나타나 있다.
이어서, 개구(76d) 안이 수지(76C)로 채워진다(도 16b 참조). 이 공정은 필요에 따라 실시할 수 있으며, 개구(76d) 안이 공극인 상태로 할 수도 있다.
다음에, 리소그래피에 의하여, 봉지 수지(76B) 위(개구(76d) 밖)의 배선층(78B)이 패터닝(Patterning)되어, 재배선(73B)으로 된다. 개구(76d) 내의 배선층(78B)은 기능 소자(95)에 형성된 전극과 재배선(73B)을 전기적으로 접속한 스루홀(Through Hole) 배선(99T)으로 된다. 이 상태가 도 16c에 나타나 있다.
그 후, 반도체 장치(98)의 제 1 제조 방법과 마찬가지로, 용접볼(75B)의 접합(도 16d 참조) 이후의 공정이 실시되어, 반도체 장치(98)에 유사한 반도체 장치를 얻을 수 있다.
본 발명의 실시형태의 설명은 이상과 같지만, 본 발명은 다른 형태로 실시할 수 있다. 예를 들면, 웨이퍼 W 의 이면을 연삭하는 공정(도 13b 참조) 및 연삭 데미지층을 제거하는 공정(도 13c 참조)은 웨이퍼 W 를 보다 두껍게 남겨 두도록 실시되어도 좋으며, 예를 들면, 웨이퍼 W 를 140 ㎛ 정도 남겨 두도록 놓아도 좋다. 이 경우, 예를 들면, 웨이퍼 W 의 이면측로부터 폭 및 길이가 각각 10 ㎛ 정도로 해서 깊이가 70 ㎛ 정도인 이면측 홈(87)을 형성하여 관통공(4)을 형성할 수 있다.
금속재료(86)나 금속재료(89)는 동 이외에, 예를 들면, 알루미늄(Al), 텅스텐(W), 크롬, 티탄, 금(Au), 인듐(In), 주석(Sn) 계의 용접등으로 된 것일 수 있다. 즉, 표면측 전극(10A), 배선부재(11), 이면측 전극(10B) 및 그라운드 배선(22, 27)은 알루미늄, 텅스텐, 크롬, 티탄, 금, 인듐, 주석계의 용접 등으로 된 것일 수 있다.
개구(6a) 및 표면측 홈(85)의 내부에 금속재료(86)를 매입하는 공정(도 13a 참조) 또는 개구(7a, 7b), 이면측 홈(87) 및 그라운드용 홈(23, 29)의 내부에 금속재료(89)를 매입하는 공정(도 13h 및 도 13i 참조)은 CVD 법, 스퍼터법, 용융 재료의 디핑 등의 방법에 의하여 실시될 수 있다. 이 경우, 표면측 시드층(9)을 형성하는 공정이나 이면측 시드층(14, 25, 28)을 형성하는 공정은 실시되지 않아도 좋다.
이면측 홈을 형성하는 공정은 반도체 칩의 이면에 그라운드용 홈(23, 29)과 전원용 홈(64)을 형성하는 공정을 포함하고 있어도 좋다. 이 경우, 이면에 그라운드 배선(22, 27)과 전원 배선(65)이 혼재하는 반도체 칩을 얻을 수 있다.
본 발명 실시형태에 관하여 상세히 설명했지만, 이들은 본 발명의 기술적 내용을 명확하게 하기 위해 사용된 구체적인 예에 지나지 않으며, 본 발명은 이러한 구체적인 예로 한정하는 것으로 해석되는 것어서는 안되며, 본 발명의 정신 및 범위는 첨부된 청구의 범위에 의해서만 한정된다.
이 출원은 2003년 5월 13일에 일본 특허청에 제출된 특허출원 제 2003-134810 호에 대응하고 있으며, 이 출원의 전 개시는 여기에 인용 및 편입되는 것으로 한다.
본 발명에 따르면, 관통 전극을 가지며 금속 오염이 적은 반도체 칩 및 강성이 큰 반도체를 얻을 수 있다.

Claims (15)

  1. 표면 및 이면을 가지며 상기 표면에 기능 소자가 형성된 반도체 기판의 상기 표면으로부터 상기 반도체 기판의 두께 방향으로 연장하는 표면측 홈을 형성하는 공정;
    상기 표면측 홈 내에 금속재료를 공급하고, 상기 기능 소자에 전기적으로 접속된 표면측 전극을 형성하는 표면측 전극 형성 공정;
    상기 반도체 기판을 상기 이면으로부터 제거하고, 상기 반도체 기판을 상기 표면측 홈의 깊이보다 큰 소정 두께까지 박형화하는 박형화 공정;
    상기 박형화 공정 후, 상기 반도체 기판의 상기 이면에 상기 표면측 홈으로 연통하는 이면측 홈을 형성함으로써, 상기 표면측 홈 및 상기 이면측 홈을 포함하는 연속된 관통공을 형성하는 이면측 홈 형성 공정; 및
    상기 이면측 홈에 금속재료를 공급하고, 상기 표면측 전극과 전기적으로 접속되며 상기 표면측 전극과 함께 상기 반도체 기판을 관통하는 관통 전극을 이루는 이면측 전극을 형성하는 이면측 전극 형성 공정을 포함하는 반도체 칩의 제조 방법.
  2. 제 1 항에 있어서,
    상기 이면측 홈 형성 공정은 그라운드 배선을 내부에 형성하기 위한 그라운드용 홈을 형성하는 공정을 포함하며,
    상기 이면측 전극 형성 공정은 상기 그라운드용 홈 내에 금속재료를 공급하여 상기 그라운드 배선을 형성하는 공정을 포함하는 반도체 칩의 제조 방법.
  3. 제 1 항에 있어서,
    상기 이면측 홈 형성 공정은 전원 배선을 내부에 형성하기 위한 전원용 홈을 형성하는 공정을 포함하며,
    상기 이면측 전극 형성 공정은 상기 전원용 홈 내에 금속재료를 공급하여 상기 전원 배선을 형성하는 공정을 포함하는 반도체 칩의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 이면측 홈 내에 공급된 금속재료를 상기 반도체 칩의 단면에 노출시키는 공정을 더 포함하는 반도체 칩의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 표면측 전극 형성 공정 및 상기 이면측 전극 형성 공정 중 적어도 하나는 상기 홈의 내면에 시드층을 형성하는 공정 및 상기 시드층을 시드로 한 도금에 의하여 금속재료를 상기 홈에 공급하여 상기 전극을 형성하는 공정을 포함하는 반도체 칩의 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 박형화 공정은 상기 반도체 기판의 상기 이면을 물리적으로 연삭하는 연삭 공정 및 상기 연삭 공정 후 상기 연삭 공정에 의하여 상기 반도체 기판의 상기 이면 부근에 생기는 연삭 데미지층을 제거하는 공정을 포함하는 반도체 칩의 제조 방법.
  7. 복수의 반도체 칩을 제조하는 공정;
    상기 복수의 반도체 칩을 적층하는 공정을 포함하며,
    상기 복수의 반도체 칩을 제조하는 공정은, 각 반도체 칩에 관하여,
    표면 및 이면을 가지며 상기 표면에 기능 소자가 형성된 반도체 기판의 상기 표면으로부터 상기 반도체 기판의 두께 방향으로 연장하는 표면측 홈을 형성하는 공정;
    상기 표면측 홈 내에 금속재료를 공급하고, 상기 기능 소자에 전기적으로 접속된 표면측 전극을 형성하는 표면측 전극 형성 공정;
    상기 반도체 기판을 상기 이면으로부터 제거하고, 상기 반도체 기판을 상기 표면측 홈의 깊이보다 큰 소정 두께까지 박형화하는 박형화 공정;
    상기 박형화 공정 후, 상기 반도체 기판의 상기 이면에 상기 표면측 홈으로 연통하는 이면측 홈을 형성함으로써, 상기 표면측 홈 및 상기 이면측 홈을 포함하는 연속된 관통공을 형성하는 이면측 홈 형성 공정; 및
    상기 이면측 홈에 금속재료를 공급하고, 상기 표면측 전극과 전기적으로 접속되며 상기 표면측 전극과 함께 상기 반도체 기판을 관통하는 관통 전극을 이루는이면측 전극을 형성하는 이면측 전극 형성 공정을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 복수의 반도체 칩을 제조하는 공정은 각 반도체 기판의 상기 표면 및 상기 이면의 적어도 하나에, 상기 관통 전극에 전기적으로 접속된 범프를 형성하는 공정을 더 포함하며,
    상기 복수의 반도체 칩을 적층하는 공정은 하나의 상기 반도체 칩에 형성된 상기 범프와 다른 상기 반도체 칩에 형성된 상기 범프를 접합시키는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 표면 및 이면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 표면에 형성되는 기능 소자;
    상기 기능 소자에 전기적으로 접속되며, 상기 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되어, 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함하며,
    상기 관통 전극은,
    상기 관통공의 깊이 방향 도중에 상기 관통공을 막도록 형성된 부분을 갖는 시드층;
    상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 표면측에 배치되는 표면측 전극; 및
    상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 이면측에 배치되는 이면측 전극을 포함하는 반도체 칩.
  10. 표면 및 이면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 표면에 형성된 기능 소자; 및
    상기 기능 소자에 전기적으로 접속되고, 상기 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되며, 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함하며,
    상기 관통 전극은,
    상기 반도체 기판의 상기 표면측에 형성되고, 상기 관통공의 일부를 이루는 표면측 홈 내에 배치되는 표면측 전극; 및
    상기 반도체 기판의 상기 이면측에 형성되고, 상기 표면측 홈에 연통하며 상기 관통공의 일부를 이루는 이면측 홈 내에 배치되는 이면측 전극을 포함하며,
    상기 이면측 홈은 상기 이면측에 있어 상기 표면측 전극의 형성 영역에 상당하는 영역을 포함하는 보다 넓은 영역에 형성되는 반도체 칩.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 이면측 전극은 상기 반도체 기판의 상기 이면에 형성된 그라운드 배선을 포함하는 반도체 칩.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 이면측 전극은 상기 반도체 기판의 상기 이면에 형성된 전원 배선을 포함하는 반도체 칩.
  13. 두께 방향으로 적층된 복수의 반도체 칩을 포함하며,
    상기 각 반도체 칩은,
    표면 및 이면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 표면에 형성되는 기능 소자; 및
    상기 기능 소자에 전기적으로 접속되고, 상기 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되며, 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함하며,
    상기 관통 전극은,
    상기 관통공의 깊이 방향 도중에 상기 관통공을 막도록 형성된 부분을 갖는 시드층;
    상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 표면측에 배치되는 표면측 전극; 및
    상기 시드층의 상기 관통공을 막도록 형성된 부분에서 상기 이면측에 배치되는 이면측 전극을 포함하는 반도체 장치.
  14. 두께 방향으로 적층된 복수의 반도체 칩을 포함하며,
    상기 각 반도체 칩은,
    표면 및 이면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 표면에 형성되는 기능 소자; 및
    상기 기능 소자에 전기적으로 접속되고, 상기 기능 소자의 측방에서 상기 반도체 기판을 두께 방향으로 관통하는 관통공 내에 배치되며, 상기 반도체 기판의 상기 표면측과 상기 이면측을 전기적으로 접속하는 관통 전극을 포함하며,
    상기 관통 전극은,
    상기 반도체 기판의 상기 표면측에 형성되며 상기 관통공의 일부를 이루는 표면측 홈 내에 배치되는 표면측 전극; 및
    상기 반도체 기판의 상기 이면측에 형성되고 상기 표면측 홈에 연통하며 상기 관통공의 일부를 이루는 이면측 홈 내에 배치되는 이면측 전극을 포함하며,
    상기 이면측 홈은 상기 이면측에 있어 상기 표면측 전극의 형성 영역에 상당하는 영역을 포함하는 보다 넓은 영역에 형성되어 있는 반도체 장치.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 각 반도체 칩은 상기 관통 전극에 전기적으로 접속되고, 상기 표면 및 상기 이면의 적어도 한쪽에 형성되는 범프를 포함하며,
    상기 복수의 반도체 칩 중 인접한 하나의 반도체 칩 및 다른 반도체 칩에 있어서, 상기 하나의 반도체 칩의 상기 범프와 상기 다른 반도체 칩의 상기 범프는접합되어 있는 반도체 장치.
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