JP2003086762A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 チップ積層構造を持つ半導体装置を高速化す
る。 【解決手段】 半導体装置に実装されるチップ積層体
は、主面の周縁部に第１の電極１０１が設けられた第１
の半導体チップ１０２と、第１の半導体チップ１０２よ
りも面積が小さく且つ主面に第２の電極１０３が設けら
れた第２の半導体チップ１０４とを有している。第１の
半導体チップ１０２と第２の半導体チップ１０４とは、
第１の半導体チップ１０２の主面における周縁部以外の
領域と、第２の半導体チップ１０４における主面の反対
側の面とが互いに接着されることにより一体化されてい
る。第１の電極１０１と第２の電極１０３とは、第１の
半導体チップ１０２の主面、第２の半導体チップ１０４
の側面及び第２の半導体チップ１０４の主面にかけて形
成された第１のチップ間配線１０８により接続されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、異なる機能を有す
る複数の半導体チップが三次元方向に積層搭載された積
層型の半導体装置及びその製造方法に関するものであ
り、特に、電気信号の高速化に対応した積層型の半導体
装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、回路構成された１つの配線基板
（キャリア基板）上に異なる機能を有する複数の半導体
チップが積層搭載されることによって１パッケージを構
成する積層型の半導体装置が開発されている。
【０００３】以下、開発されている従来の積層型の半導
体装置について、その代表構造として３つの半導体チッ
プが配線基板上に積層搭載されたタイプの半導体装置に
ついて説明する。
【０００４】図１０は、従来の積層型の半導体装置の構
成を示す断面図である。
【０００５】図１０に示すように、従来の半導体装置
は、表面に配線電極１を有し且つ底面に端子電極２を有
する配線基板３と、配線基板３上にフェースアップで接
着搭載され且つ表面に第１の電極４、第２の電極５及び
第３の電極６を有する第１の半導体チップ７と、第１の
半導体チップ７の表面にフェースダウンでフリップチッ
プ接続され且つ第１の半導体チップ７の第１の電極４と
電気的に接続する第２の半導体チップ８と、第２の半導
体チップ８の裏面にフェースアップで接着搭載され且つ
表面に第４の電極９を有する第３の半導体チップ１０と
を備えている。ここで、第１の半導体チップ７の第２の
電極５と第３の半導体チップ１０の第４の電極９とは第
１の金属細線１１によって電気的に接続されている。ま
た、配線基板３の配線電極１と第１の半導体チップ７の
第３の電極６とは第２の金属細線１２によって電気的に
接続されている。さらに、各半導体チップ及び各金属細
線を含む配線基板３の上面領域は、絶縁性の樹脂パッケ
ージ１３により封止されている。尚、第１の半導体チッ
プ７と第２の半導体チップ８との間隙は、樹脂パッケー
ジ１３とは異なる樹脂が充填されることにより封止され
ている。
【０００６】図１０に示す従来の半導体装置において、
配線基板３上に搭載された各半導体チップは、メモリー
素子やロジック素子等となる複数種類の半導体チップで
あり、それによって従来の半導体装置は、１パッケージ
で多機能素子を実現できる多機能型の半導体装置とな
る。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
従来の半導体装置においては、フリップチップ接続され
た半導体チップ同士の間を除くチップ間の電気的接続手
段として金属細線が用いられているため、電気的信号の
入出力速度の高速化には限界がある。すなわち、２チッ
プ又は３チップ以上の多チップ積層構造で１パッケージ
化された多機能型の半導体装置において金属細線のよう
な電気的接続手段を用いた場合、チップ間の信号伝搬速
度が遅くなるので、半導体装置の動作速度の高速化に対
する今後の期待に応えられないという問題が顕在化しつ
つある。言い換えると、２チップ以上、例えば３チップ
が１パッケージに積層搭載された半導体装置の信号速度
の改善が必要とされている。
【０００８】前記に鑑み、本発明は、２つ以上の半導体
チップの積層構造を有する半導体装置において、チップ
間の信号の伝搬速度を高速化することによって、外部機
器との間で信号の入出力を高速で行なえる、高密度型・
高機能型の半導体装置を実現できるようにすることを目
的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る第１の半導体装置は、主面の周縁部
に第１の電極が設けられた第１の半導体チップと、第１
の半導体チップよりも面積が小さく且つ主面に第２の電
極が設けられた第２の半導体チップとを備え、第１の半
導体チップと第２の半導体チップとは、第１の半導体チ
ップの主面における周縁部以外の領域と、第２の半導体
チップにおける主面の反対側の面とが互いに接着される
ことにより一体化され、第１の電極と第２の電極とは、
第１の半導体チップの主面、第２の半導体チップの側面
及び第２の半導体チップの主面にかけて形成された配線
により接続されている。
【００１０】第１の半導体装置によると、第１の半導体
チップの主面に設けられた第１の電極と、第１の半導体
チップの主面にフェースアップで接着搭載された第２の
半導体チップの主面に設けられた第２の電極とが、第２
の半導体チップの側面上を経由して形成された配線によ
り接続されている。このため、第１の電極と第２の電極
との電気的接続手段として金属細線を用いた場合と比べ
て、第１の電極と第２の電極との間の信号伝搬距離、つ
まり第１の半導体チップと第２の半導体チップとの間の
信号伝搬距離を短くできるので、チップ間の信号伝搬速
度を高速化することができる。従って、多チップ積層構
造を持つ半導体装置と、それと接続された外部機器との
間で信号の入出力を高速で行なうことができる。
【００１１】本発明に係る第２の半導体装置は、主面の
周縁部に第１の電極が設けられた第１の半導体チップ
と、第１の半導体チップよりも面積が小さく且つ主面に
第２の電極が設けられた第２の半導体チップとを備え、
第１の半導体チップと第２の半導体チップとは、第１の
半導体チップの主面における周縁部以外の領域と、第２
の半導体チップにおける主面の反対側の面とが互いに接
着されることにより一体化され、第２の半導体チップの
側面は、第１の半導体チップの主面に対して９０度未満
の勾配を有する斜面であり、第１の電極と第２の電極と
は、第１の半導体チップの主面、第２の半導体チップの
側面及び第２の半導体チップの主面にかけて形成された
配線により接続されている。
【００１２】第２の半導体装置によると、第１の半導体
装置と同様の効果に加えて次のような効果が得られる。
すなわち、第２の半導体チップの側面が第１の半導体チ
ップの主面に対して９０度未満の勾配を有するため、第
２の半導体チップの側面上を経由して形成された配線の
長さを、第２の半導体チップの側面が第１の半導体チッ
プの主面に対して垂直である場合と比べて、より短くで
きる。従って、チップ間の信号伝搬距離をより短くで
き、それによりチップ間の信号伝搬速度をより高速化す
ることができる。
【００１３】また、第２の半導体装置によると、第１の
電極と第２の電極との接続配線が、よりなだらかな下地
上に形成されているため、熱又は機械的ストレスに起因
する該接続配線の屈曲部への応力集中が緩和されるの
で、該接続配線の断線を防止でき、それによって半導体
装置の信頼性を向上させることができる。また、第１の
半導体チップの主面と第２の半導体チップの主面との間
に急峻な段差がないため、第１の電極と第２の電極との
接続配線を形成するためのリソグラフィー工程を容易に
行なうことができるので、製造マージンが拡大する。さ
らに、第１の電極と第２の電極との接続配線を第２の半
導体チップの側面から絶縁するために例えば絶縁性樹脂
を塗布形成する場合、該絶縁性樹脂の追従性（カバレッ
ジ）を向上させることができる。
【００１４】第２の半導体装置において、前記勾配は３
０度以上であることが好ましい。
【００１５】このようにすると、第２の半導体チップの
側部にクラック又はチッピング等が生じることを防止で
きる。
【００１６】第１又は第２の半導体装置において、第２
の半導体チップの厚さは０．１５ｍｍ以下であることが
好ましい。
【００１７】このようにすると、第１の半導体チップの
主面と第２の半導体チップの主面との間の段差が小さく
なるため、第１の電極と第２の電極との接続配線を形成
するためのリソグラフィー工程を容易に行なうことがで
きるので、製造マージンが拡大する。また、多チップ積
層構造を持つ半導体装置をより小型化できると共に、チ
ップ間の信号伝搬距離をより短くしてチップ間の信号伝
搬速度をより高速化できる。
【００１８】第１又は第２の半導体装置において、配線
は、第１の半導体チップの主面の周縁部、第２の半導体
チップの側面及び第２の半導体チップの主面を覆うよう
に形成された絶縁層の上に形成されていると共に、絶縁
層に形成されたコンタクトホールを介して第１の電極及
び第２の電極のそれぞれと接続されていることが好まし
い。
【００１９】このようにすると、第１の電極と第２の電
極との接続配線と、第２の半導体チップの側面とを電気
的に絶縁することができる。
【００２０】第１又は第２の半導体装置において、第２
の電極は第２の半導体チップの主面の周縁部に設けられ
おり、第２の半導体チップよりも面積が小さく且つ主面
に第３の電極が設けられた第３の半導体チップとを備
え、第１の半導体チップと第２の半導体チップと第３の
半導体チップとは、第２の半導体チップの主面における
周縁部以外の領域と、第３の半導体チップにおける主面
の反対側の面とが互いに接着されることにより一体化さ
れ、第２の電極と第３の電極とは、第２の半導体チップ
の主面、第３の半導体チップの側面及び第３の半導体チ
ップの主面にかけて形成された他の配線により接続され
ていることが好ましい。
【００２１】このようにすると、３チップ積層構造を持
つ半導体装置を高速化することができる。
【００２２】本発明に係る半導体装置の製造方法は、主
面の周縁部に第１の電極が設けられた第１の半導体チッ
プと、第１の半導体チップよりも面積が小さく且つ主面
に第２の電極が設けられた第２の半導体チップとを備え
た半導体装置の製造方法を前提とし、複数の第１の半導
体チップを有する第１の半導体ウェハを準備する第１の
工程と、複数の第２の半導体チップを有する第２の半導
体ウェハを準備する第２の工程と、第２の半導体ウェハ
をダイシングブレードにより分割することによって、各
第２の半導体チップをチップ単位で切り出すと共に各第
２の半導体チップの端部を順テーパ形状に加工する第３
の工程と、チップ単位で切り出された各第２の半導体チ
ップにおける主面の反対側の面と、第１の半導体ウェハ
の各第１の半導体チップの主面における周縁部以外の領
域とを接着することにより、第１の半導体ウェハと各第
２の半導体チップとを一体化する第４の工程と、各第２
の半導体チップと一体化した第１の半導体ウェハの上に
導電膜を形成して該導電膜をパターニングすることによ
り、各第１の半導体チップの第１の電極と各第２の半導
体チップの第２の電極とを接続する配線を形成する第５
の工程と、配線が形成された第１の半導体ウェハを分割
して各第１の半導体チップをチップ単位で切り出し、そ
れによって第１の半導体チップと第２の半導体チップと
がそれぞれチップ単位で一体化してなるチップ積層体を
形成する第６の工程とを備えている。
【００２３】本発明の半導体装置の製造方法によると、
本発明に係る第２の半導体装置を製造することができる
ので、該第２の半導体装置と同様の効果が得られる。ま
た、第１の半導体ウェハにおける第１の半導体チップ上
に第２の半導体チップをウェハレベルで積層搭載した
後、第１の半導体ウェハにおける第１の半導体チップの
第１の電極と第２の半導体チップの第２の電極との接続
配線をウェハレベルで形成する。このため、半導体装置
の製造工程をウェハレベルで行なうことができると共に
ウェハ拡散工程（ウェハレベルでのトランジスタ等の素
子や配線や層間膜などの形成工程）に引き続いて実装工
程を連続的に実施できるので、半導体装置製造を効率良
く行なうことができる。
【００２４】本発明の半導体装置の製造方法において、
第３の工程は、各第２の半導体チップの側面のその裏面
に対する角度が９０度未満で且つ３０度以上になるよう
に、各第２の半導体チップの端部を加工する工程を含む
ことが好ましい。
【００２５】このようにすると、本発明に係る第２の半
導体装置と同様の効果が確実に得られると共に、第２の
半導体チップの側部にクラック又はチッピング等が生じ
ることを防止できる。
【００２６】本発明の半導体装置の製造方法において、
第２の工程と第３の工程との間に、各第２の半導体チッ
プの厚さが０．１５ｍｍ以下になるように、第２の半導
体ウェハを、各第２の半導体チップの主面の反対側から
研削する工程を備えていることが好ましい。
【００２７】このようにすると、第１の半導体チップの
主面と第２の半導体チップの主面との間の段差が小さく
なるため、第１の電極と第２の電極との接続配線を形成
するためのリソグラフィー工程を容易に行なうことがで
きるので、製造マージンが拡大する。また、多チップ積
層構造を持つ半導体装置をより小型化できると共に、チ
ップ間の信号伝搬距離をより短くしてチップ間の信号伝
搬速度をより高速化できる。
【００２８】本発明の半導体装置の製造方法において、
第４の工程と第５の工程との間に、各第１の半導体チッ
プの主面の周縁部、各第２の半導体チップの側面、及び
各第２の半導体チップの主面を被覆する絶縁層を形成す
る工程と、絶縁層に、各第１の半導体チップの第１の電
極に達する第１のコンタクトホール及び各第２の半導体
チップの第２の電極に達する第２のコンタクトホールを
形成する工程とを備え、第５の工程は、第１のコンタク
トホール及び第２のコンタクトホールが埋まるように絶
縁層の上に導電膜を形成する工程を含むことが好まし
い。
【００２９】このようにすると、第１の電極と第２の電
極との接続配線と、第２の半導体チップの側面とを電気
的に絶縁することができる。
【００３０】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて説明する。
【００３１】まず、第１の実施形態に係る半導体装置に
おいて１パッケージ化されるチップ積層体（以下、本実
施形態のチップ積層体と称する）の構造について図面を
参照しながら説明する。図１（ａ）は本実施形態のチッ
プ積層体の平面図であり、図１（ｂ）は、電極部分と対
応した、本実施形態のチップ積層体の断面図である。
【００３２】図１（ａ）及び（ｂ）に示すように、本実
施形態のチップ積層体は、主面の周縁部に第１の電極１
０１が設けられた第１の半導体チップ１０２と、第１の
半導体チップ１０２よりも面積が小さく且つ主面の周縁
部に第２の電極１０３が設けられた第２の半導体チップ
１０４と、第２の半導体チップ１０４よりも面積が小さ
く且つ主面の周縁部に第３の電極１０５が設けられた第
３の半導体チップ１０６とから構成されている。ここ
で、第１の半導体チップ１０２の主面における周縁部以
外の領域と、第２の半導体チップ１０４における主面の
反対側の面とが絶縁性の接着剤により互いに接着される
ことにより、及び、第２の半導体チップ１０４の主面に
おける周縁部以外の領域と、第３の半導体チップ１０６
における主面の反対側の面とが絶縁性の接着剤により互
いに接着されることにより、第１の半導体チップ１０２
と第２の半導体チップ１０４と第３の半導体チップ１０
６とは一体化されている。また、第１の半導体チップ１
０２、第２の半導体チップ１０４及び第３の半導体チッ
プ１０６は、ロジックチップやメモリーチップ等の複数
種類のチップから選択されるチップである。また、各半
導体チップにおける信号接続用の電極は全てペリフェラ
ル配置されており、それに伴って、第１の半導体チップ
１０２よりも第２の半導体チップ１０４の面積が小さく
且つ第２の半導体チップ１０４よりも第３の半導体チッ
プ１０６の面積が小さいチップ積層構造が用いられてい
る。
【００３３】また、図１（ａ）及び（ｂ）に示すよう
に、第１の半導体チップ１０２の主面（周縁部）、第２
の半導体チップ１０４の側面及び第２の半導体チップ１
０４の主面（周縁部）、第３の半導体チップ１０６の側
面及び第３の半導体チップ１０６の主面は、絶縁性樹脂
層１０７によって被覆されている。絶縁性樹脂層１０７
には、第１の電極１０１に達する第１のコンタクトホー
ル１０７ａ、第２の電極１０３に達する第２のコンタク
トホール１０７ｂ、及び第３の電極１０５に達する第３
のコンタクトホール１０７ｃが形成されている。絶縁性
樹脂層１０７の上には、第１のコンタクトホール１０７
ａ及び第２のコンタクトホール１０７ｂを介して第１の
電極１０１及び第２の電極１０３のそれぞれと接続する
第１のチップ間配線１０８が形成されている。また、絶
縁性樹脂層１０７の上には、第２のコンタクトホール１
０７ｂ及び第３のコンタクトホール１０７ｃを介して第
２の電極１０３及び第３の電極１０５のそれぞれと接続
する第２のチップ間配線１０９が形成されている。すな
わち、第１のチップ間配線１０８と第２の半導体チップ
１０４の側面との間、及び、第２のチップ間配線１０９
と第３の半導体チップ１０６の側面との間は絶縁性樹脂
層１０７によって電気的に絶縁されている。尚、図１
（ａ）においては、絶縁性樹脂層１０７の図示を省略し
いている。
【００３４】本実施形態のチップ積層体によると、第１
の半導体チップ１０２の主面、第２の半導体チップ１０
４の側面及び第２の半導体チップ１０４の主面にかけて
形成された第１のチップ間配線１０８により、第１の電
極１０１と第２の電極１０３とが接続されている。ま
た、第２の半導体チップ１０４の主面、第３の半導体チ
ップ１０６の側面及び第３の半導体チップ１０６の主面
にかけて形成された第２のチップ間配線１０９により、
第２の電極１０３と第３の電極１０５とが接続されてい
る。このため、電極間の電気的接続手段つまりチップ間
の電気的接続手段として金属細線を用いた場合と比べ
て、チップ間の信号伝搬距離を短くできるので、チップ
間の信号伝搬速度を高速化することができ、それによ
り、多チップ積層構造を持つ半導体装置を高速化させる
ことができる。具体的には、例えば図１（ｂ）に示すよ
うに、第１の電極１０１と第２の電極１０３との間の距
離をＤとすると共に第１のチップ間配線１０８の長さを
Ｌとすると、Ｌは、距離Ｄを隔てて設けられた一対の電
極同士を接続する金属細線の長さよりも明らかに小さく
なる。
【００３５】尚、本実施形態のチップ積層体において、
第１のチップ間配線１０８及び第２のチップ間配線１０
９は一体的にパターニングされた導電膜よりなる。ま
た、第１の半導体チップ１０２の第１の電極１０１は、
外部機器との間の信号の入出力を行なうための外部電極
機能も有している。
【００３６】次に、第１の実施形態に係る半導体装置、
具体的には、図１（ａ）及び（ｂ）に示す本実施形態の
チップ積層体を配線基板に搭載することにより構成され
た、ＢＧＡ（Ball Grid Array ）型の半導体装置につい
て説明する。図２は第１の実施形態に係る半導体装置の
断面図である。
【００３７】図２に示すように、第１の実施形態に係る
半導体装置は、配線基板１１３を用いたＢＧＡ型の半導
体装置であり、具体的には、表面の周縁部に配線電極１
１１を有し且つ底面にボール状の外部端子１１２を有す
る配線基板１１３と、配線基板１１３の表面に接着搭載
された本実施形態のチップ積層体（図１（ｂ）参照）
と、第１の半導体チップ１０２の第１の電極１０１と配
線電極１１１とを電気的に接続する金属細線１１４と、
本実施形態のチップ積層体、配線電極１１１及び金属細
線１１４を含む配線基板１１３の上面領域を封止する絶
縁性の樹脂パッケージ１１５とから構成されている。
尚、配線基板１１３と本実施形態のチップ積層体とは、
配線基板１１３の表面における周縁部以外の領域と、本
実施形態のチップ積層体の第１の半導体チップ１０２に
おける主面の反対側の面とが互いに接着されることによ
り一体化されている。また、配線電極１１１と外部端子
１１２とは、配線基板１１３の内部に設けられたスルー
ホールを介して電気的に接続されている。
【００３８】また、第１の実施形態に係る半導体装置に
搭載された本実施形態のチップ積層体は、前述のよう
に、主面の周縁部に第１の電極１０１が設けられた第１
の半導体チップ１０２と、第１の半導体チップ１０２よ
りも面積が小さく且つ主面の周縁部に第２の電極１０３
が設けられた第２の半導体チップ１０４と、第２の半導
体チップ１０４よりも面積が小さく且つ主面の周縁部に
第３の電極１０５が設けられた第３の半導体チップ１０
６とを備えている。ここで、第２の半導体チップ１０４
は、第１の半導体チップ１０２の主面における周縁部以
外の領域にフェースアップで接着されていると共に、第
３の半導体チップ１０６は、第２の半導体チップ１０４
の主面における周縁部以外の領域にフェースアップで接
着されている。また、第１の半導体チップ１０２の主
面、第２の半導体チップ１０４の側面、第２の半導体チ
ップ１０４の主面、第３の半導体チップ１０６の側面及
び第３の半導体チップ１０６の主面は、第１の電極１０
１に達する第１のコンタクトホール１０７ａ、第２の電
極１０３に達する第２のコンタクトホール１０７ｂ及び
第３の電極１０５に達する第３のコンタクトホール１０
７ｃを有する絶縁性樹脂層１０７によって被覆されてい
る。また、第２の半導体チップ１０４の側面の上に絶縁
性樹脂層１０７を介して形成された第１のチップ間配線
１０８により、第１の電極１０１と第２の電極１０３と
が電気的に接続されていると共に、第３の半導体チップ
１０６の側面の上に絶縁性樹脂層１０７を介して形成さ
れた第２のチップ間配線１０９により、第２の電極１０
３と第３の電極１０５とが電気的に接続されている。
【００３９】すなわち、本実施形態の半導体装置による
と、本実施形態のチップ積層体を１パッケージ化して用
いているため、チップ間の電気的接続手段として金属細
線を用いた場合と比べて、チップ間の信号伝搬距離を短
くできるので、チップ間の信号伝搬速度を高速化でき、
それにより、多チップ積層構造を持つ半導体装置を高速
化させることができる。
【００４０】次に、第１の実施形態に係る半導体装置の
製造方法、具体的には、本実施形態のチップ積層体の製
造方法について説明する。図３（ａ）〜（ｃ）及び図４
（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の
製造方法の主要工程を示す断面図である。
【００４１】まず、図３（ａ）に示すように、主面の周
縁部に第１の電極１０１が設けられた複数の第１の半導
体チップ１０２を有する第１の半導体ウェハ１２１を準
備する。尚、図３（ａ）〜（ｃ）及び図４（ａ）、
（ｂ）において、第１の半導体ウェハ１２１から第１の
半導体チップ１０２をチップ単位で切り出すための切断
ラインを破線で示している。
【００４２】次に、図３（ｂ）に示すように、第１の半
導体チップ１０２よりも面積が小さく且つ主面の周縁部
に第２の電極１０３が設けられた第２の半導体チップ１
０４をチップ単位で準備して、第２の半導体チップ１０
４における主面の反対側の面と、第１の半導体ウェハ１
２１の各第１の半導体チップ１０２における主面の中央
部とを、第１の電極１０１が露出するように絶縁性の接
着剤等を用いて接着する。これにより、第１の半導体ウ
ェハ１２１と第２の半導体チップ１０４とが一体化す
る。
【００４３】次に、図３（ｃ）に示すように、第２の半
導体チップ１０４よりも面積が小さく且つ主面の周縁部
に第３の電極１０５が設けられた第３の半導体チップ１
０６をチップ単位で準備して、第３の半導体チップ１０
６における主面の反対側の面と、第１の半導体ウェハ１
２１上の各第２の半導体チップ１０４における主面の中
央部とを、第２の電極１０３が露出するように絶縁性の
接着剤等を用いて接着する。これにより、第１の半導体
ウェハ１２１と第２の半導体チップ１０４と第３の半導
体チップ１０６とが一体化する。
【００４４】次に、第１の半導体ウェハ１２１の上に、
第１の半導体チップ１０２の主面、第２の半導体チップ
１０４の側面、第２の半導体チップ１０４の主面、第３
の半導体チップ１０６の側面及び第３の半導体チップ１
０６の主面を被覆するように感光性絶縁材料を塗布した
後、塗布された感光性絶縁材料の所定部分を露光して硬
化させ、その後、感光性絶縁材料の不要部分を除去す
る。これにより、図４（ａ）に示すように、第１の電極
１０１に達する第１のコンタクトホール１０７ａ、第２
の電極１０３に達する第２のコンタクトホール１０７
ｂ、及び第３の電極１０５に達する第３のコンタクトホ
ール１０７ｃを有する絶縁性樹脂層１０７が形成され
る。尚、絶縁性樹脂層１０７となる感光性絶縁材料の塗
布には一般的なスピンコート法を用いてもよいし、それ
に代えて、スプレー塗布法又は印刷塗布法等を用いても
よい。
【００４５】次に、第１のコンタクトホール１０７ａ、
第２のコンタクトホール１０７ｂ及び第３のコンタクト
ホール１０７ｃが埋まるように絶縁性樹脂層１０７の上
に導電膜を形成して該導電膜をパターニングする。これ
により、図４（ｂ）に示すように、第１の半導体チップ
１０２の第１の電極１０１と第２の半導体チップ１０４
の第２の電極１０３とを接続する第１のチップ間配線１
０８、及び、第２の半導体チップ１０４の第２の電極１
０３と第３の半導体チップ１０６の第３の電極１０５と
を接続する第２のチップ間配線１０９が形成される。言
い換えると、第１の半導体チップ１０２の主面、第２の
半導体チップ１０４の側面及び第２の半導体チップ１０
４の主面にかけて形成された第１のチップ間配線１０８
によって、第１の半導体チップ１０２と第２の半導体チ
ップ１０４とが電気的に接続される。ここで、第１のチ
ップ間配線１０８と第２の半導体チップ１０４の側面と
は絶縁性樹脂層１０７によって電気的に絶縁されてい
る。また、第２の半導体チップ１０４の主面、第３の半
導体チップ１０６の側面及び第３の半導体チップ１０６
の主面にかけて形成された第２のチップ配線１０９によ
って、第２の半導体チップ１０４と第３の半導体チップ
１０６とが電気的に接続される。ここで、第２のチップ
間配線１０９と第３の半導体チップ１０６の側面とは絶
縁性樹脂層１０７によって電気的に絶縁されている。
【００４６】第１のチップ間配線１０８及び第２のチッ
プ間配線１０９の形成方法としては、例えば既存の技術
であるセミアディティブ法を用いることができる。具体
的には、まず、第１の半導体ウェハ１２１上の絶縁性樹
脂層１０７の上に金属バリア層及びめっきシード層をス
ッパタリング法により順次形成した後、めっきシード層
の上にレジストパターンを形成する。その後、めっきシ
ード層におけるレジストパターンが形成されていない部
分の上に金属厚膜を電解めっきにより選択的に形成した
後、レジストパターンを除去する。その後、金属厚膜を
マスクとしてめっきシード層及び金属バリア層をエッチ
ング除去することにより、第１のチップ間配線１０８及
び第２のチップ間配線１０９を形成する。尚、金属バリ
ア層の材料としては、絶縁性樹脂層１０７及びめっきシ
ード層のそれぞれとの密着性が良好であり且つめっきシ
ード層のエッチャントに対するバリア性を有する金属、
例えばＴｉＷを用いる。また、めっきシード層の材料と
しては、良好な電解めっきを行なえる低抵抗の金属、例
えばＣｕを用いる。また、金属厚膜（つまりめっき金属
膜）の材料としては、第１のチップ間配線１０８及び第
２のチップ間配線１０９の電気的特性の観点から、低抵
抗で且つ非磁性体である金属、例えばＣｕを用いる。
【００４７】次に、第１の半導体ウェハ１２１をダイシ
ングブレードを用いて分割することによって、第１の半
導体ウェハ１２１から複数の第１の半導体チップ１０２
をチップ単位で切り出す。これにより、図４（ｃ）に示
すように、第１の半導体チップ１０２上に第２の半導体
チップ１０４及び第３の半導体チップ１０６がそれぞれ
チップ単位で積層搭載され且つチップ間が第１のチップ
間配線１０８及び第２のチップ間配線１０９によって電
気的に接続されたチップ積層体、つまり、図１（ｂ）に
示す本実施形態のチップ積層体と同様のチップ積層体が
完成する。
【００４８】以上に説明したように、第１の実施形態に
よると、第１の半導体チップ１０２の主面に設けられた
第１の電極１０１と、第１の半導体チップ１０２の主面
にフェースアップで接着搭載された第２の半導体チップ
１０４の主面に設けられた第２の電極１０３とが、第２
の半導体チップ１０４の側面上を経由して形成された第
１のチップ間配線１０８により接続されている。また、
第２の半導体チップ１０４の主面に設けられた第２の電
極１０３と、第２の半導体チップ１０４の主面にフェー
スアップで接着搭載された第３の半導体チップ１０６の
主面に設けられた第３の電極１０５とが、第３の半導体
チップ１０６の側面上を経由して形成された第２のチッ
プ間配線１０９により接続されている。このため、電極
間の電気的接続手段つまりチップ間の電気的接続手段と
して金属細線を用いた場合と比べて、チップ間の信号伝
搬距離を短くできるので、チップ間の信号伝搬速度を高
速化することができる。従って、多チップ積層構造（具
体的には３チップ積層構造）を持つ半導体装置と、それ
と接続された外部機器との間で信号の入出力を高速で行
なうことができる。
【００４９】また、第１の実施形態によると、各半導体
チップの面積の大小関係を利用することによって、第１
の半導体ウェハ１２１における第１の半導体チップ１０
２上に第２の半導体チップ１０４及び第３の半導体チッ
プ１０６をウェハレベルで順次積層搭載した後、チップ
間を電気的に接続する第１のチップ間配線１０８及び第
２のチップ間配線１０９をウェハレベルで形成する。こ
のため、半導体装置の製造工程をウェハレベルで行なう
ことができると共にウェハ拡散工程（ウェハレベルでの
トランジスタ等の素子や配線や層間膜などの形成工程）
に引き続いて実装工程を連続的に実施できるので、半導
体装置製造を効率良く行なうことができる。
【００５０】尚、第１の実施形態において、３チップ積
層構造を持つ半導体装置を対象としたが、これに代え
て、上層の半導体チップほど面積が小さく且つ各半導体
チップにおける信号接続用の電極がペリフェラル配置さ
れた、２チップ積層構造又は４チップ以上の積層構造を
持つ半導体装置を対象としても同様の効果が得られる。
【００５１】また、第１の実施形態において、配線基板
を用いてチップ積層体をＢＧＡ型の半導体装置に実装し
たが、これに代えて、リードフレームを用いてチップ積
層体をＱＦＰ（Quad Flat Package ）若しくはＱＦＮ
（Quad Flat Non-leaded Package）に実装したり、又は
ＴＡＢ（Tape Automated Bonding）技術を用いてチップ
積層体をＴＣＰ（Tape Carrier Package）に実装した場
合にも、チップ積層体が１パッケージ化された、高速タ
イプの半導体装置を実現することができる。
【００５２】ところで、従来、半導体チップは０．１５
〜０．６０ｍｍ程度の厚さで半導体装置に実装されるこ
とが一般的である。しかしながら、第１の実施形態にお
いては、第２の半導体チップ１０４及び第３の半導体チ
ップ１０６の合計厚さが０．１５ｍｍ程度以下であるこ
とが好ましい。すなわち、前述の合計厚さが０．１５ｍ
ｍ程度以下になるように、第２の半導体チップ１０４
を、対応する半導体ウェハからチップ単位で切り出す前
に、該半導体ウェハを第２の半導体チップ１０４の主面
の反対側から研削して薄くすると共に、第３の半導体チ
ップ１０６を、対応する半導体ウェハからチップ単位で
切り出す前に、該半導体ウェハを第３の半導体チップ１
０６の主面の反対側から研削して薄くすることが好まし
い。このようにすると、第１の半導体チップ１０２の主
面と第２の半導体チップ１０４の主面との間の段差が小
さくなると共に第２の半導体チップ１０４の主面と第３
の半導体チップ１０６の主面との間の段差が小さくな
る。このため、第１のチップ間配線１０８及び第２のチ
ップ間配線１０９を形成するためのリソグラフィー工程
を容易に行なうことができるので、製造マージンが拡大
する。言い換えると、各配線を良好に形成できるレジス
ト膜の塗布厚さは０．１５ｍｍ程度が上限であるため、
第１の半導体チップ１０２の主面から第３の半導体チッ
プ１０６の主面までの高さを０．１５ｍｍ程度以下にす
ることが必要になる。但し、アスペクト比（高さ／幅）
が５を越えるようなレジストパターンの形成が困難であ
ることから、第１のチップ間配線１０８及び第２のチッ
プ間配線１０９のそれぞれの幅は０．０２ｍｍ以上必要
になる。すなわち、第１のチップ間配線１０８及び第２
のチップ間配線１０９はアスペクト比が１以下の扁平な
配線となる。また、前述の理由から、２チップ積層構造
を持つ半導体装置の場合、上層の半導体チップの厚さを
０．１５ｍｍ程度以下に設定することが好ましく、４チ
ップ以上の積層構造を持つ半導体装置の場合、２層目以
上の半導体チップの合計厚さを０．１５ｍｍ程度以下に
設定することが好ましいことは言うまでもない。
【００５３】また、第１の実施形態において、第２の半
導体チップ１０４及び第３の半導体チップ１０６の合計
厚さを小さくした場合、多チップ積層構造を持つ半導体
装置をより小型化できるという効果が得られると共に、
チップ間の信号伝搬距離をより短くしてチップ間の信号
伝搬速度をより高速化できるという効果が得られる。
【００５４】また、第１の実施形態において、第２の半
導体チップ１０４又は第３の半導体チップ１０６となる
半導体ウェハを薄くする場合、例えば下記のような方法
を用いることができる。すなわち、まず、機械的加工、
例えば荒削り工程及び仕上げ工程の２工程で砥石を用い
た研削を行なうインフィード工法等により、厚さ０．５
０〜０．８０ｍｍ程度の半導体ウェハを０．１５〜０．
３０ｍｍ程度の厚さまで薄くする。次に、ケミカルエッ
チング又はＣＭＰ（Chemical Mechanical Polishing ）
等により、半導体ウェハを０．０２〜０．０８ｍｍ程度
の厚さまでさらに薄くする。ここで、０．０８ｍｍ以下
のウェハ厚さになると、応力又は強度等の観点から機械
的加工による研削が困難になるので、ケミカルエッチン
グ又はＣＭＰを用いている。
【００５５】また、第１の実施形態において、第１のチ
ップ間配線１０８及び第２のチップ間配線１０９の形成
方法としてセミアディティブ法を用いたが、これに代え
て、他の既存の配線形成技術、例えばスパッタリング法
を用いてもよい。
【００５６】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について説
明する。
【００５７】まず、第２の実施形態に係る半導体装置に
おいて１パッケージ化されるチップ積層体（以下、本実
施形態のチップ積層体と称する）の構造について図面を
参照しながら説明する。図５（ａ）は本実施形態のチッ
プ積層体の平面図であり、図５（ｂ）は、電極部分と対
応した、本実施形態のチップ積層体の断面図である。
尚、図５（ａ）及び（ｂ）において、図１（ａ）及び
（ｂ）に示す、第１の実施形態に係る半導体装置に実装
されるチップ積層体と同一の部材には同一の符号を付す
ことにより、説明を省略する。
【００５８】図５（ａ）及び（ｂ）に示すように、本実
施形態のチップ積層体が、第１の実施形態と異なってい
る点は、第２の半導体チップ１０４の側面が、第１の半
導体チップ１０２の主面に対して９０度未満の勾配を有
する斜面であること、及び、第３の半導体チップ１０６
の側面が、第２の半導体チップ１０４の主面に対して９
０度未満の勾配を有する斜面であることである。これに
より、第１の電極１０１と第２の電極１０３とを接続す
る第１のチップ間配線１０８の長さ、及び、第２の電極
１０３と第３の電極１０５とを接続する第２のチップ間
配線１０９の長さがそれぞれ第１の実施形態と比べて短
くなる。具体的には、例えば本実施形態における第１の
電極１０１と第２の電極１０３との間の距離Ｄ’が、第
１の実施形態における第１の電極１０１と第２の電極１
０３との間の距離Ｄ（図１（ｂ）参照）と同じであると
すると、図５（ｂ）及び図１（ｂ）に示すように、本実
施形態における第１のチップ間配線１０８の長さＬ’
は、第１の実施形態における第１のチップ間配線１０８
の長さＬよりも明らかに小さくなる。ここで、図５
（ｂ）において、θ１は、第１の半導体チップ１０２の
主面に対する第２の半導体チップ１０４の側面の角度を
示しており、θ２は、第２の半導体チップ１０４の主面
に対する第３の半導体チップ１０６の側面の角度を示し
ている。また、θ１及びθ２の上限は、絶縁性樹脂層１
０７を塗布形成する際の追従性又はめっきシード層（第
１の実施形態における第１のチップ間配線１０８及び第
２のチップ間配線１０９の形成方法参照）のスパッタカ
バレッジ等に関する制約より９０度程度である。また、
θ１及びθ２の下限は、第２の半導体チップ１０４及び
第３の半導体チップ１０６をそれぞれ対応する半導体ウ
ェハから切り出すためのダイシングブレードのブレード
角度に関する制約より３０度程度である。本実施形態の
チップ積層体においては、θ１及びθ２をそれぞれ４５
度程度に設定した。尚、本実施形態のチップ積層体にお
いてθ１及びθ２が９０度である場合、図１（ａ）及び
（ｂ）に示す、第１の実施形態に係る半導体装置に実装
されるチップ積層体と同等になる。また、図５（ａ）に
おいては、絶縁性樹脂層１０７の図示を省略している。
【００５９】次に、第２の実施形態に係る半導体装置、
具体的には、図５（ａ）及び（ｂ）に示す本実施形態の
チップ積層体を配線基板に搭載することにより構成され
た、ＢＧＡ型の半導体装置について説明する。図６は第
２の実施形態に係る半導体装置を示す断面図である。
尚、図６において、図２に示す第１の実施形態に係る半
導体装置と同一の部材には同一の符号を付すことにより
説明を省略する。すなわち、図６に示すように、第２の
実施形態に係る半導体装置が、第１の実施形態と異なっ
ている点は、第２の半導体チップ１０４の側面及び第３
の半導体チップ１０６の側面がそれぞれ、下側の半導体
チップの主面に対して９０度未満の勾配を有する斜面で
あることである。
【００６０】次に、第２の実施形態に係る半導体装置の
製造方法、具体的には、本実施形態のチップ積層体の製
造方法について説明する。図７（ａ）〜（ｃ）、図８
（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、第２の実施
形態に係る半導体装置の製造方法の主要工程を示す断面
図である。
【００６１】まず、図７（ａ）に示すように、主面の周
縁部に第１の電極１０１が設けられた複数の第１の半導
体チップ１０２を有する第１の半導体ウェハ１２１を準
備する。尚、図７（ａ）、図８（ｂ）、（ｃ）及び図９
（ａ）、（ｂ）において、第１の半導体ウェハ１２１か
ら第１の半導体チップ１０２をチップ単位で切り出すた
めの切断ラインを破線で示している。
【００６２】次に、図７（ｂ）に示すように、第１の半
導体チップ１０２よりも面積が小さく且つ主面の周縁部
に第２の電極１０３が設けられた複数の第２の半導体チ
ップ１０４を有する第２の半導体ウェハ１２２を準備す
る。その後、図７（ｃ）に示すように、所定のブレード
角度を有するダイシングブレード１３１により第２の半
導体ウェハ１２２を分割し、それにより、図８（ａ）に
示すように、各第２の半導体チップ１０４をチップ単位
で切り出すと共に各第２の半導体チップ１０４の端部を
順テーパ形状に加工する。言い換えると、第２の半導体
チップ１０４の側面のその裏面に対する角度θ１が９０
度未満になるように、第２の半導体チップ１０４の端部
を加工する。尚、図７（ｂ）、（ｃ）において、第２の
半導体ウェハ１２２から第２の半導体チップ１０４をチ
ップ単位で切り出すための切断ラインを一点鎖線で示し
ている。
【００６３】次に、図８（ｂ）に示すように、第２の半
導体チップ１０４における主面の反対側の面と、第１の
半導体ウェハ１２１の各第１の半導体チップ１０２にお
ける主面の中央部とを、第１の電極１０１が露出するよ
うに絶縁性の接着剤等を用いて接着する。これにより、
第１の半導体ウェハ１２１と第２の半導体チップ１０４
とが一体化する。
【００６４】次に、図７（ｂ）、（ｃ）及び図８（ａ）
に示す工程と同様にして、第２の半導体チップ１０４よ
りも面積が小さく且つ主面の周縁部に第３の電極１０５
が設けられた第３の半導体チップ１０６をチップ単位で
半導体ウェハから切り出すと共に第３の半導体チップ１
０６の端部を順テーパ形状に加工する。このとき、第３
の半導体チップ１０６の側面のその裏面に対する角度θ
２は９０度未満である。その後、図８（ｃ）に示すよう
に、第３の半導体チップ１０６における主面の反対側の
面と、第１の半導体ウェハ１２１上の各第２の半導体チ
ップ１０４における主面の中央部とを、第２の電極１０
３が露出するように絶縁性の接着剤等を用いて接着す
る。これにより、第１の半導体ウェハ１２１と第２の半
導体チップ１０４と第３の半導体チップ１０６とが一体
化する。
【００６５】次に、第１の半導体ウェハ１２１の上に、
第１の半導体チップ１０２の主面、第２の半導体チップ
１０４の側面、第２の半導体チップ１０４の主面、第３
の半導体チップ１０６の側面及び第３の半導体チップ１
０６の主面を被覆するように感光性絶縁材料を塗布した
後、塗布された感光性絶縁材料の所定部分を露光して硬
化させ、その後、感光性絶縁材料の不要部分を除去す
る。これにより、図９（ａ）に示すように、第１の電極
１０１に達する第１のコンタクトホール１０７ａ、第２
の電極１０３に達する第２のコンタクトホール１０７
ｂ、及び第３の電極１０５に達する第３のコンタクトホ
ール１０７ｃを有する絶縁性樹脂層１０７が形成され
る。尚、絶縁性樹脂層１０７となる感光性絶縁材料の塗
布には一般的なスピンコート法を用いてもよいし、それ
に代えて、スプレー塗布法又は印刷塗布法等を用いても
よい。
【００６６】次に、第１のコンタクトホール１０７ａ、
第２のコンタクトホール１０７ｂ及び第３のコンタクト
ホール１０７ｃが埋まるように絶縁性樹脂層１０７の上
に導電膜を形成して該導電膜をパターニングする。これ
により、図９（ｂ）に示すように、第１の半導体チップ
１０２の第１の電極１０１と第２の半導体チップ１０４
の第２の電極１０３とを接続する第１のチップ間配線１
０８、及び、第２の半導体チップ１０４の第２の電極１
０３と第３の半導体チップ１０６の第３の電極１０５と
を接続する第２のチップ間配線１０９が形成される。言
い換えると、第１の半導体チップ１０２の主面、第２の
半導体チップ１０４の側面及び第２の半導体チップ１０
４の主面にかけて形成された第１のチップ間配線１０８
によって、第１の半導体チップ１０２と第２の半導体チ
ップ１０４とが電気的に接続される。ここで、第１のチ
ップ間配線１０８と第２の半導体チップ１０４の側面と
は絶縁性樹脂層１０７によって電気的に絶縁されてい
る。また、第２の半導体チップ１０４の主面、第３の半
導体チップ１０６の側面及び第３の半導体チップ１０６
の主面にかけて形成された第２のチップ配線１０９によ
って、第２の半導体チップ１０４と第３の半導体チップ
１０６とが電気的に接続される。ここで、第２のチップ
間配線１０９と第３の半導体チップ１０６の側面とは絶
縁性樹脂層１０７によって電気的に絶縁されている。
【００６７】次に、第１の半導体ウェハ１２１をダイシ
ングブレードを用いて分割することによって、第１の半
導体ウェハ１２１から複数の第１の半導体チップ１０２
をチップ単位で切り出す。これにより、図９（ｃ）に示
すように、第１の半導体チップ１０２上に第２の半導体
チップ１０４及び第３の半導体チップ１０６がそれぞれ
チップ単位で積層搭載され且つチップ間が第１のチップ
間配線１０８及び第２のチップ間配線１０９によって電
気的に接続されたチップ積層体、つまり、図５（ｂ）に
示す本実施形態のチップ積層体と同様のチップ積層体が
完成する。
【００６８】以上に説明したように、第２の実施形態に
よると、第１の半導体チップ１０２の主面に設けられた
第１の電極１０１と、第１の半導体チップ１０２の主面
にフェースアップで接着搭載された第２の半導体チップ
１０４の主面に設けられた第２の電極１０３とが、第２
の半導体チップ１０４の側面上を経由して形成された第
１のチップ間配線１０８により接続されている。また、
第２の半導体チップ１０４の主面に設けられた第２の電
極１０３と、第２の半導体チップ１０４の主面にフェー
スアップで接着搭載された第３の半導体チップ１０６の
主面に設けられた第３の電極１０５とが、第３の半導体
チップ１０６の側面上を経由して形成された第２のチッ
プ間配線１０９により接続されている。このため、電極
間の電気的接続手段つまりチップ間の電気的接続手段と
して金属細線を用いた場合と比べて、チップ間の信号伝
搬距離を短くできるので、チップ間の信号伝搬速度を高
速化することができる。従って、多チップ積層構造（具
体的には３チップ積層構造）を持つ半導体装置と、それ
と接続された外部機器との間で信号の入出力を高速で行
なうことができる。
【００６９】また、第２の実施形態によると、各半導体
チップの面積の大小関係を利用することによって、第１
の半導体ウェハ１２１における第１の半導体チップ１０
２上に第２の半導体チップ１０４及び第３の半導体チッ
プ１０６をウェハレベルで順次積層搭載した後、チップ
間を電気的に接続する第１のチップ間配線１０８及び第
２のチップ間配線１０９をウェハレベルで形成する。こ
のため、半導体装置の製造工程をウェハレベルで行なう
ことができると共にウェハ拡散工程に引き続いて実装工
程を連続的に実施できるので、半導体装置製造を効率良
く行なうことができる。
【００７０】また、第２の実施形態によると、第２の半
導体チップ１０４の側面が第１の半導体チップ１０２の
主面に対して９０度未満の勾配を有するため、第１のチ
ップ間配線１０８の長さを、第２の半導体チップ１０４
の側面が第１の半導体チップ１０２の主面に対して垂直
である場合と比べて、より短くできる。同様に、第３の
半導体チップ１０６の側面が第２の半導体チップ１０４
の主面に対して９０度未満の勾配を有するため、第２の
チップ間配線１０９の長さを、第３の半導体チップ１０
６の側面が第２の半導体チップ１０４の主面に対して垂
直である場合と比べて、より短くできる。従って、チッ
プ間の信号伝搬距離をより短くでき、それによりチップ
間の信号伝搬速度をより高速化することができる。
【００７１】また、第２の実施形態によると、第１のチ
ップ間配線１０８及び第２のチップ間配線１０９のそれ
ぞれが、よりなだらかな下地上に形成されているため、
熱又は機械的ストレスに起因する各配線の屈曲部への応
力集中が緩和されるので、各配線の断線を防止でき、そ
れによって半導体装置の信頼性を向上させることができ
る。また、第１の半導体チップ１０２の主面と第２の半
導体チップ１０４の主面との間、及び、第２の半導体チ
ップ１０４の主面と第３の半導体チップ１０６の主面と
の間に急峻な段差がないため、第１のチップ間配線１０
８及び第２のチップ間配線１０９を形成するためのリソ
グラフィー工程を容易に行なうことができるので、製造
マージンが拡大する。さらに、第１のチップ間配線１０
８と第２の半導体チップ１０４の側面とを絶縁すると共
に第２のチップ間配線１０９と第３の半導体チップ１０
６の側面とを絶縁する絶縁性樹脂層１０７の追従性を向
上させることができる。
【００７２】尚、第２の実施形態において、３チップ積
層構造を持つ半導体装置を対象としたが、これに代え
て、上層の半導体チップほど面積が小さく且つ各半導体
チップにおける信号接続用の電極がペリフェラル配置さ
れた、２チップ積層構造又は４チップ以上の積層構造を
持つ半導体装置を対象としても同様の効果が得られる。
【００７３】また、第２の実施形態において、配線基板
を用いてチップ積層体をＢＧＡ型の半導体装置に実装し
たが、これに代えて、リードフレームを用いてチップ積
層体をＱＦＰ若しくはＱＦＮに実装したり、又はＴＡＢ
技術を用いてチップ積層体をＴＣＰに実装した場合に
も、チップ積層体が１パッケージ化された、高速タイプ
の半導体装置を実現することができる。
【００７４】また、第２の実施形態において、第１の半
導体チップ１０２の主面に対する第２の半導体チップ１
０４の側面の角度θ１、及び、第２の半導体チップ１０
４の主面に対する第３の半導体チップ１０６の側面の角
度θ２はそれぞれ、絶縁性樹脂層１０７の追従性又はめ
っきシード層のスパッタカバレッジ等に関する制約よ
り、８０度以下であることが好ましく、θ１及びθ２が
６０度、４５度、・・・と小さくなるに従って、第１の
チップ間配線１０８及び第２のチップ間配線１０９の信
頼性がより一層向上する。但し、θ１及びθ２が９０度
程度であっても、第２の半導体チップ１０４の側面上に
形成された絶縁性樹脂層１０７の表面が第１の半導体チ
ップ１０２の主面に対して持つ角度、及び、第３の半導
体チップ１０６の側面上に形成された絶縁性樹脂層１０
７の表面が第２の半導体チップ１０４の主面に対して持
つ角度がそれぞれ９０度未満（より好ましくは８０度以
下）であれば、本実施形態と同様の効果が得られる。ま
た、第２の半導体チップ１０４及び第３の半導体チップ
１０６をダイシングブレードを用いて半導体ウェハから
切り出す場合、第２の半導体チップ１０４及び第３の半
導体チップ１０６のそれぞれの端部を、θ１及びθ２が
６０度程度になるように加工することが比較的容易であ
る。一方、ダイシングブレードのブレード角度に関する
制約より、θ１及びθ２を３０度より小さくすることは
困難である。さらに、θ１及びθ２が小さくなるに従っ
て、クラック（ひび割れ）又はチッピング（かけ）等が
生じやすくなる。この場合、第２の半導体チップ１０４
及び第３の半導体チップ１０６のそれぞれの端部を順テ
ーパ形状に加工した後、二次加工として、各チップ端部
における鋭角を持つ尖端を垂直形状に削ったり又は該尖
端を化学的なエッチング加工により丸めたりしてもよ
い。
【００７５】また、第２の実施形態において、第２の半
導体チップ１０４及び第３の半導体チップ１０６の合計
厚さは０．１５ｍｍ程度以下であることが好ましい。す
なわち、前述の合計厚さが０．１５ｍｍ程度以下になる
ように、第２の半導体チップ１０４を、対応する半導体
ウェハ（第２の半導体ウェハ１２２）からチップ単位で
切り出す前に、第２の半導体ウェハ１２２を第２の半導
体チップ１０４の主面の反対側から研削して薄くすると
共に、第３の半導体チップ１０６を、対応する半導体ウ
ェハからチップ単位で切り出す前に、該半導体ウェハを
第３の半導体チップ１０６の主面の反対側から研削して
薄くすることが好ましい。このようにすると、第１の半
導体チップ１０２の主面と第２の半導体チップ１０４の
主面との間の段差が小さくなると共に第２の半導体チッ
プ１０４の主面と第３の半導体チップ１０６の主面との
間の段差が小さくなる。このため、第１のチップ間配線
１０８及び第２のチップ間配線１０９を形成するための
リソグラフィー工程を容易に行なうことができるので、
製造マージンが拡大する。但し、アスペクト比（高さ／
幅）が５を越えるようなレジストパターンの形成が困難
であることから、第１のチップ間配線１０８及び第２の
チップ間配線１０９のそれぞれの幅は０．０２ｍｍ以上
必要になる。すなわち、第１のチップ間配線１０８及び
第２のチップ間配線１０９はアスペクト比が１以下の扁
平な配線となる。また、前述の理由から、２チップ積層
構造を持つ半導体装置の場合、上層の半導体チップの厚
さを０．１５ｍｍ程度以下に設定することが好ましく、
４チップ以上の積層構造を持つ半導体装置の場合、２層
目以上の半導体チップの合計厚さを０．１５ｍｍ程度以
下に設定することが好ましいことは言うまでもない。
【００７６】また、第２の実施形態において、第２の半
導体チップ１０４及び第３の半導体チップ１０６の合計
厚さを小さくした場合、多チップ積層構造を持つ半導体
装置をより小型化できるという効果が得られると共に、
チップ間の信号伝搬距離をより短くしてチップ間の信号
伝搬速度をより高速化できるという効果が得られる。
【００７７】また、第２の実施形態において、第２の半
導体チップ１０４又は第３の半導体チップ１０６となる
半導体ウェハを薄くする場合、例えば下記のような方法
を用いることができる。すなわち、まず、機械的加工、
例えば荒削り工程及び仕上げ工程の２工程で砥石を用い
た研削を行なうインフィード工法等により、厚さ０．５
０〜０．８０ｍｍ程度の半導体ウェハを０．１５〜０．
３０ｍｍ程度の厚さまで薄くする。次に、ケミカルエッ
チング又はＣＭＰ等により、半導体ウェハを０．０２〜
０．０８ｍｍ程度の厚さまでさらに薄くする。ここで、
０．０８ｍｍ以下のウェハ厚さになると、応力又は強度
等の観点から機械的加工による研削が困難になるので、
ケミカルエッチング又はＣＭＰを用いている。
【００７８】また、第２の実施形態において、第１のチ
ップ間配線１０８及び第２のチップ間配線１０９の形成
方法は、特に限定されるものではなく、例えば第１の実
施形態と同様のセミアディティブ法を用いてもよいし、
又はスパッタリング法等を用いてもよい。
【００７９】
【発明の効果】本発明によると、積層された半導体チッ
プ間の電気的接続手段として、上層側の半導体チップの
側面上を経由して形成された配線を用いるため、金属細
線を用いた場合と比べて、チップ間の信号伝搬距離を短
くできるので、多チップ積層構造を持つ半導体装置を高
速化することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る半導体
装置に実装されるチップ積層体の平面図であり、（ｂ）
は該チップ積層体の電極部分と対応した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の断
面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の主要工程を示す断面図であ
る。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法の主要工程を示す断面図であ
る。
【図５】（ａ）は本発明の第２の実施形態に係る半導体
装置に実装されるチップ積層体の平面図であり、（ｂ）
は該チップ積層体の電極部分と対応した断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の断
面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の主要工程を示す断面図であ
る。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の主要工程を示す断面図であ
る。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の主要工程を示す断面図であ
る。
【図１０】従来の半導体装置の断面図である。
【符号の説明】
１０１ 第１の電極 １０２ 第１の半導体チップ １０３ 第２の電極 １０４ 第２の半導体チップ １０５ 第３の電極 １０６ 第３の半導体チップ １０７ 絶縁性樹脂層 １０７ａ 第１のコンタクトホール １０７ｂ 第２のコンタクトホール １０７ｃ 第３のコンタクトホール １０８ 第１のチップ間配線 １０９ 第２のチップ間配線 １１１ 配線電極 １１２ 外部端子 １１３ 配線基板 １１４ 金属細線 １１５ 樹脂パッケージ １２１ 第１の半導体ウェハ １２２ 第２の半導体ウェハ １３１ ダイシングブレード θ１ 第１の半導体チップの主面に対する第２の半導体
チップの側面の角度 θ２ 第２の半導体チップの主面に対する第３の半導体
チップの側面の角度

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 主面の周縁部に第１の電極が設けられた
    第１の半導体チップと、 前記第１の半導体チップよりも面積が小さく且つ主面に
    第２の電極が設けられた第２の半導体チップとを備え、 前記第１の半導体チップと前記第２の半導体チップと
    は、前記第１の半導体チップの主面における周縁部以外
    の領域と、前記第２の半導体チップにおける主面の反対
    側の面とが互いに接着されることにより一体化され、 前記第１の電極と前記第２の電極とは、前記第１の半導
    体チップの主面、前記第２の半導体チップの側面及び前
    記第２の半導体チップの主面にかけて形成された配線に
    より接続されていることを特徴とする半導体装置。
  2. 【請求項２】 主面の周縁部に第１の電極が設けられた
    第１の半導体チップと、 前記第１の半導体チップよりも面積が小さく且つ主面に
    第２の電極が設けられた第２の半導体チップとを備え、 前記第１の半導体チップと前記第２の半導体チップと
    は、前記第１の半導体チップの主面における周縁部以外
    の領域と、前記第２の半導体チップにおける主面の反対
    側の面とが互いに接着されることにより一体化され、 前記第２の半導体チップの側面は、前記第１の半導体チ
    ップの主面に対して９０度未満の勾配を有する斜面であ
    り、 前記第１の電極と前記第２の電極とは、前記第１の半導
    体チップの主面、前記第２の半導体チップの側面及び前
    記第２の半導体チップの主面にかけて形成された配線に
    より接続されていることを特徴とする半導体装置。
  3. 【請求項３】 前記勾配は３０度以上であることを特徴
    とする請求項２に記載の半導体装置。
  4. 【請求項４】 前記第２の半導体チップの厚さは０．１
    ５ｍｍ以下であることを特徴とする請求項１又は２に記
    載の半導体装置。
  5. 【請求項５】 前記配線は、前記第１の半導体チップの
    主面の周縁部、前記第２の半導体チップの側面及び前記
    第２の半導体チップの主面を覆うように形成された絶縁
    層の上に形成されていると共に、前記絶縁層に形成され
    たコンタクトホールを介して前記第１の電極及び第２の
    電極のそれぞれと接続されていることを特徴とする請求
    項１又は２に記載の半導体装置。
  6. 【請求項６】 前記第２の電極は前記第２の半導体チッ
    プの主面の周縁部に設けられおり、 前記第２の半導体チップよりも面積が小さく且つ主面に
    第３の電極が設けられた第３の半導体チップとを備え、 前記第１の半導体チップと前記第２の半導体チップと前
    記第３の半導体チップとは、前記第２の半導体チップの
    主面における周縁部以外の領域と、前記第３の半導体チ
    ップにおける主面の反対側の面とが互いに接着されるこ
    とにより一体化され、 前記第２の電極と前記第３の電極とは、前記第２の半導
    体チップの主面、前記第３の半導体チップの側面及び前
    記第３の半導体チップの主面にかけて形成された他の配
    線により接続されていることを特徴とする請求項１又は
    ２に記載の半導体装置。
  7. 【請求項７】 主面の周縁部に第１の電極が設けられた
    第１の半導体チップと、前記第１の半導体チップよりも
    面積が小さく且つ主面に第２の電極が設けられた第２の
    半導体チップとを備えた半導体装置の製造方法であっ
    て、 複数の前記第１の半導体チップを有する第１の半導体ウ
    ェハを準備する第１の工程と、 複数の前記第２の半導体チップを有する第２の半導体ウ
    ェハを準備する第２の工程と、 前記第２の半導体ウェハをダイシングブレードにより分
    割することによって、前記各第２の半導体チップをチッ
    プ単位で切り出すと共に前記各第２の半導体チップの端
    部を順テーパ形状に加工する第３の工程と、 チップ単位で切り出された前記各第２の半導体チップに
    おける主面の反対側の面と、前記第１の半導体ウェハの
    前記各第１の半導体チップの主面における周縁部以外の
    領域とを接着することにより、前記第１の半導体ウェハ
    と前記各第２の半導体チップとを一体化する第４の工程
    と、 前記各第２の半導体チップと一体化した前記第１の半導
    体ウェハの上に導電膜を形成して該導電膜をパターニン
    グすることにより、前記各第１の半導体チップの前記第
    １の電極と前記各第２の半導体チップの前記第２の電極
    とを接続する配線を形成する第５の工程と、 前記配線が形成された前記第１の半導体ウェハを分割し
    て前記各第１の半導体チップをチップ単位で切り出し、
    それによって前記第１の半導体チップと前記第２の半導
    体チップとがそれぞれチップ単位で一体化してなるチッ
    プ積層体を形成する第６の工程とを備えていることを特
    徴とする半導体装置の製造方法。
  8. 【請求項８】 前記第３の工程は、前記各第２の半導体
    チップの側面のその裏面に対する角度が９０度未満で且
    つ３０度以上になるように、前記各第２の半導体チップ
    の端部を加工する工程を含むことを特徴とする請求項７
    に記載の半導体装置の製造方法。
  9. 【請求項９】 前記第２の工程と前記第３の工程との間
    に、前記各第２の半導体チップの厚さが０．１５ｍｍ以
    下になるように、前記第２の半導体ウェハを、前記各第
    ２の半導体チップの主面の反対側から研削する工程を備
    えていることを特徴とする請求項７に記載の半導体装置
    の製造方法。
  10. 【請求項１０】 前記第４の工程と前記第５の工程との
    間に、前記各第１の半導体チップの主面の周縁部、前記
    各第２の半導体チップの側面、及び前記各第２の半導体
    チップの主面を被覆する絶縁層を形成する工程と、前記
    絶縁層に、前記各第１の半導体チップの前記第１の電極
    に達する第１のコンタクトホール及び前記各第２の半導
    体チップの前記第２の電極に達する第２のコンタクトホ
    ールを形成する工程とを備え、 前記第５の工程は、前記第１のコンタクトホール及び第
    ２のコンタクトホールが埋まるように前記絶縁層の上に
    前記導電膜を形成する工程を含むことを特徴とする請求
    項７に記載の半導体装置の製造方法。
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