KR101590541B1 - 릴리프된 활성 영역을 가지는 다이를 포함하는 집적 회로 패키지 시스템 - Google Patents

릴리프된 활성 영역을 가지는 다이를 포함하는 집적 회로 패키지 시스템 Download PDF

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KR101590541B1
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병 태 도
상 호 이
종 욱 주
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스태츠 칩팩, 엘티디.
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Abstract

집적 회로 패키징 방법(1700)은, 기판(110)을 제공하는 단계와, 소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 베이스 다이(104)를 기판(110)에 부착하는 단계와, 베이스 다이(104)의 활성 베이스 표면(106)과 기판(110)과의 사이에 상기 릴리프 영역(102)의 소정 형상의 횡단면을 통해서 연장하는 본드 와이어(124)를 연결하는 단계를 포함한다.
집적 회로 패키징, 기판, 릴리프 영역, 베이스 다이, 활성 베이스 표면, 본드 와이어

Description

릴리프된 활성 영역을 가지는 다이를 포함하는 집적 회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM INCLUDING DIE HAVING RELIEVED ACTIVE REGION}
본 발명은 일반적으로는 집적 회로 패키지 시스템에 관한 것이고, 보다 구체적으로는 멀티-칩 패키지 시스템에 관한 것이다.
휴대폰과 캠코더와 같은 전자기기 산업제품은 점점 소형화되고 있고 집적 회로(IC)의 소형화가 진척되고 있으며, 또는 칩 패키지들이 점점 더 중요해지고 있다. 동시에 고성능 저비용으로 신규 제품을 생산하는 것이 필수적인 것이 되어가고 있다.
보통의 경우, 많은 개개의 집적 회로 장치들이 동일 웨이퍼에 구성되고 있고 집적 회로 장치의 군들이 개별적인 집적 회로 다이로 분리되고 있다.
하나의 패키지에서 보다 많은 집적 회로 다이들을 설치하기 위한 한 방법은 와이어 본딩을 위하여 다이들 사이에 공간을 두고 다이를 적층(stacking)하는 것과 관련된다. 그 공간은 유기 접착제의 두꺼운 층에 의해서 얻어지거나 또는 실리콘(Si), 세라믹 또는 금속과 같은 재료들의 무기 스페이서(inorganic spacer)와 함 께 얻어진다. 불행히도, 적층은 유기 접착제 및/또는 무기 스페이서를 통과하는 열을 제거할 수 없기 때문에 열 성능이 저하되어 패키지 성능에 부정적인 영향을 미친다. 스택에서 다이의 개수가 증가함에 따라서, 열 저항은 빠른 속도로 증가한다. 또한, 그와 같은 적층된 다이들은 제조 비용이 고가이다.
일반적으로, 반도체 패키지들은 그 구조에 따라서 다양한 유형으로 분류된다. 그 중에서도, 반도체 패키지들은 그 실장 구조에 따라서 인라인 유형(in-line type)과 표면 실장 유형(surface mount type)으로 분류된다. 인라인 유형 반도체 패키지들의 예에는 듀얼 인라인 패키지(dual in-line package, DIP)와 핀 그리드 어레이(pin grid array, PGA) 패키지가 포함된다. 표면 실장 유형 반도체 패키지들의 예에는 쿼드 플랫 패키지(quad flat package, QFP)와 볼 그리드 어레이(BGA) 패키지가 포함된다.
여러 유형의 접합(bonding)관련 문제들은 적층된 다이에서 발생한다. 한 가지 가능한 문제는 상부 다이 접합 중에 본드 와이어의 처짐(sagging)으로 인해서 본드 와이어가 바닥 다이로 단락(shorting)되는 것과 관련된다. 실제 파괴 모드는 와이어 처짐으로 인한 전기적 단락이 매우 결정적인 것이며 대량 생산 시에 자주 발생한다는 것을 보여준다. 특히 이러한 문제점은 바닥 다이의 상부에서 와이어 본드를 리버스 본딩(reverse bonding)하는 경우 심각하다.
또 다른 유형의 가능한 문제점은 예상보다 본드 와이어의 루프(loop) 높이가 높아서 본드 와이어가 상부 다이로 단락되는 것에 관한 것이다. 특히 이러한 문제점은 바닥 다이의 상부에서 와이어 본드를 통상적으로 접합하는 경우에 심각하다.
최근에 인라인 유형 반도체 패키지에 비해서 표면 실장 유형 반도체 패키지의 사용이 증가해서 패키지 보드의 소자 실장 밀도가 증가되었다. 종래의 반도체 패키지는 사용되는 반도체 칩보다 크기가 상당히 크다. 이러한 이유 때문에, 이와 같은 반도체 패키지는 가볍고, 얇고, 단순하고 소형인 구조에 대한 근래의 요구를 충족할 수 없다. 결과적으로 종래 반도체 패키지가 고집적된 소형 구조를 위한 요구를 충족하는 것이 어렵다.
또한, 종래 반도체 패키지를 제조하는 데 사용되는 제조 방법은 상대적으로 많은 개수의 공정과 관련되어 있다. 이 때문에, 단순화된 공정을 사용함으로써 비용을 절감시킬 필요가 존재하게 된다. 비용 절약과 효율성 개선의 필요성이 지속적으로 증가하기 때문에, 이와 같은 문제점에 대한 답을 찾는 것이 점점 더 중요해지고 있다. 이러한 문제점들에 대한 해결책을 찾기 위한 시도가 장기간 있어왔으나 종래에 개발된 것은 어떠한 해결책도 교시하거나 제시하고 있지 않아서 상기 문제점에 대한 해결책은 당업자가 오랫동안 인식하지 못한 것이다.
본 발명은, 기판을 제공하는 단계와, 소정 형상의 횡단면을 가지는 릴리프 영역(relief region)을 구비한 베이스 다이(base die)를 기판에 부착하는 단계와, 베이스 다이의 활성 베이스 표면(active base surface)과 기판과의 사이에 상기 릴리프 영역의 소정 형상의 횡단면을 통해서 연장하는 본드 와이어를 연결하는 단계 를 포함하는 집적 회로 패키징 방법을 포함한다.
본 발명에 따른 공정과 구성들은 직접적이고, 비용면에서 효율적이고, 복잡하지 않고, 이용 범위가 아주 넓고 효과적이며, 공지의 기술을 채용해서 실시될 수 있으며, 따라서 대형 다이 집적 회로 패키징된 장치를 효율적이고 경제적으로 제조하는 데 아주 적합하다.
본 발명의 특정 실시예들은 이상에서 언급한 것들과 이로부터 자명한 것에 추가하여 또는 이들을 대신하는 다른 태양들을 가지고 있다. 상기 태양들은 첨부한 도면을 참조해서 이하의 상세한 기술 내용을 통해서 당업자에게 명백하게 될 것이다.
당업자가 본 발명을 실시하고 사용할 수 있도록 이하의 실시예들을 충분히 상세히 설명한다. 본 개시 내용에 근거한 다른 실시예들이 있을 수 있다는 점과 본 발명의 범위를 벗어나지 않는다면 시스템, 공정상 또는 기계적 변화가 행해질 수 있다는 점은 명백하다.
이하의 기술내용에서는, 본 발명을 전체적으로 이해할 수 있도록 하기 위하여 다수의 특정 상세가 주어진다. 그러나 본 발명이 이러한 특정 상세 없이도 실시될 수 있다는 점은 명백하다. 본 발명이 불명료해지는 것을 피하기 위해서, 일부 공지된 회로, 시스템 구성, 및 공정 단계를 상세하게 개시하지 않는다. 마찬가지로, 본 시스템의 실시예를 도시한 도면들은 부분적으로 개략적인 것이지 스케일에 따른 것이 아니고, 특히 치수의 일부는 명료하게 표시하기 위한 것이며 도면에서 크게 과장되어 표시되어 있다.
공통의 특징부를 가지는 다수의 실시예를 개시하고 설명하는 경우, 그 부분의 도해와 설명 및 이해가 명료하고 용이하도록 서로 유사하거나 동일한 특징부는 대개 유사한 도면 부호로 표시된다. 실시예들은 설명의 편의상 제1 실시예, 제2 실시예 등으로 번호가 부가될 수 있지만 이는 어떤 다른 중요성을 부가하거나 본 발명에 대한 제한을 가하려는 것이 아니다.
설명을 위해서, 본 명세서에서 사용된 "수평"이란 용어는 그 방향과는 관계없이 본 발명의 평면 또는 표면에 평행한 평면으로 정의된다. "수직"이란 용어는 앞서 정의된 수평과 수직한 방향을 말한다. "~ 상에", "~위에", "~ 아래에", "바닥", "상부", ("측벽"에서와 같은)"측부", "더 높은", "더 아래의", "상부의", 위의", "밑의"와 같은 용어들은 수평 평면에 대하여 정의된다.
본 명세서에 사용된 "~상의(on)"란 용어가 의미하는 바는 요소들 간에 직접적 접촉을 의미하고 이를 지칭한다. 본 명세서에서 사용된 "가공(processing)"이란 용어는 재료의 침착(deposition), 패터닝(patterning), 노출, 현상(development), 에칭, 세척 및/또는 재료의 제거 또는 상기 구조체를 형성하는 데 필요한 트리밍을 포함한다. 본 명세서에서 사용된 "시스템"이란 용어는 이 용어가 사용되는 문구에 따라서 본 발명의 방법과 장치를 의미하고 이를 가리킨다.
도 1을 참조하면, 도 2의 1-1 선을 따라 절단한 본 발명의 제1 실시예의 집적 회로 패키지 시스템(100)의 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(100)은 릴리프 영역(102)과, 본드 패드(bond pad)(108)들이 있는 활성 베이스 표면(106)을 가진 베이스 다이(104)와, 활성 기판 표면(112)을 가진 기판(110)을 포함할 수 있다. 릴리프 영역(102)은 본드 패드(108)에 인접한 활성 베이스 표면(106)과 베이스 다이(104)에서 재료를 제거해서 형성될 수 있다.
릴리프 영역(102)은 본드 패드(108)에 가장 근접한 베이스 다이 측부(116)에 평행한 수직 오목 표면(vertical recess surface)(114)을 포함할 수 있다. 또한 릴리프 영역(102)은 베이스 다이(104)의 활성 베이스 표면(106)에 평행하면서 활성 베이스 표면(106) 아래에 위치된 수평 오목 표면(118)을 포함할 수 있다. 수직 오목 표면(114)과 수평 오목 표면(118)의 교차부(intersection)는, 수평 오목 표면(118)이 활성 베이스 표면(106) 아래에 위치하는 소정 깊이와 수직 오목 표면(114)이 수직 오목 표면(114)과 가장 근접한 베이스 다이(104)의 베이스 다이 측부(116)에서 떨어져 위치하는 소정 길이를 나타내는 라인을 형성할 수 있다.
수직 오목 표면(114)과 수평 오목 표면(118)을 구비한 릴리프 영역(102)은 직사각형의 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다. 릴리프 영역(102)의 이러한 소정 형태의 횡단면에는 제한이 없으며 따라서 임의의 기하 형태가 될 수 있다. 그 기하 형태는 직교 형, 곡형, 면형, 조각된 형상, 직조된 형상 또는 이들과 유사한 다른 표면 형상으로부터 얻어 질 수 있다.
릴리프 영역(102)의 소정 형상 횡단면은 가용한 제조 공정, 비용, 응용분야 또는 유사한 교환조건(tradeoff)과 같은 요건들에 기초해서 선택될 수 있다. 베이스 다이(104)의 활성 베이스 표면(106)의 반대편은 다이 접착제와 같은 베이스 부 착층(base attachment layer)(120)을 사용하여 기판(110)의 활성 기판 표면(112)에 부착될 수 있다. 베이스 다이 측부(116)와 릴리프 영역(102)은 활성 기판 표면(112)상의 베이스 부착층(120) 위에 있다. 본드 패드(108)들은 본드 와이어(124)들을 사용하여 베이스 다이(104)의 회로와 기판(110)의 활성 기판 표면(112) 사이를 연결할 수 있게 할 수 있다. 본드 와이어(124)들은 스티치 본드(122)들을 사용하여 본드 패드(108)들에 연결될 수 있다.
스티치 본드(122)를 가지는 본드 와이어(124)는 활성 베이스 표면(106)과 평행하게 스티치 본드(122)로부터 연장해서는 릴리프 영역(102)의 내부 안을 경유하거나 이를 통과할 수 있다. 본드 와이어(124)는 수직 오목 표면(114)과 수평 오목 표면(118)으로부터 소정 거리 내에 위치될 수 있다. 기판(110)은 모듈, 커넥터, 디스플레이 인디케이터(display indicator), 스위치와 같은 여타 구성 요소 또는 보통 다음 레벨의 집적화와 관련된 유사 구성 요소와 연결되는 인쇄 회로 기판으로 구성될 수 있다. 주목할 점은 기판(110)은 제한되지 않으며 다음 레벨의 집적화로 부착되는 장치를 형성하는 패키지 기판으로 구성될 수 있다.
전기적 연결을 제공하는 회로를 구비한 스태킹 다이(stacking die)(126)는 스태킹 접착제 래미네이트 또는 코팅과 같은 스태킹 부착층(128)을 사용하여 베이스 다이(104)의 활성 베이스 표면(106) 위에 장착될 수 있다. 베이스 어셈블리(130)는 베이스 부착층(120)으로 덮인 활성 기판 표면(112)의 일부를 가진 기판(110)으로 구성될 수 있다. 선택적으로는 집적 회로 패키지 시스템(100)을 보호하기 위하여 스태킹 다이(126), 본드 와이어(124) 및 베이스 다이(104)에 인접한 활성 기판 표면(112) 위에 밀봉부(132)가 사용될 수 있다.
스태킹 다이(126)와 기판상(110)의 다른 인접한 다음 레벨 회로 위의 금속 격납 캡(metallic containment cap)과 같은 것에 의해 다음 레벨의 시스템 집적화에서 보호부가 제공된다면 밀봉부(132)가 생략될 수 있다. 베이스 다이 어셈블리(134)는 본드 와이어(124)를 사용하여 베이스 다이(104)와 베이스 어셈블리(130) 사이를 연결하여 베이스 어셈블리(130)상에 부착된 베이스 다이(104)로 구성될 수 있다.
본드 와이어(124)의 배선(routing)으로 인한 베이스 다이(104)로 근접하는 것과 감소된 길이로부터 유도 효과가 감소됨에 따라서 회로 성능이 크게 향상될 수 있다는 것이 뜻밖으로 발견되었다.
도 2를 참조하면, 본 발명의 제1 실시예의 집적 회로 패키지 시스템(100)의 상면도가 도시되어 있다. 밀봉부(132)와 활성 기판 표면(112)이 도시되어 있다. 밀봉부(132)는 기판(110)의 활성 기판 표면(112)의 일부를 덮고 있다. 주목할 점은 밀봉부(132)에 인접한 기판(110)의 일부만이 도시되어 있다는 것이다. 기판(110)에 부착될 수 있는 다른 구성 요소들은 도해상 명료성을 위하여 도시되지 않았다.
도 3을 참조하면, 본 발명의 제2 실시예의 집적 회로 패키지 시스템(300)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(300)은 릴리프 영역(102)과, 본드 패드(108)들이 있는 활성 베이스 표면(106)을 가진 베이스 다이(304)와, 베이스 어셈블리(130)를 포함할 수 있다. 릴리프 영역(102)은 본드 패드(108)에 인접한 활성 베이스 표면(106)과 베이스 다이(304)에 서 재료를 제거해서 형성될 수 있다.
릴리프 영역(102)은 본드 패드(108) 부근으로부터 본드 패드(108)에 가장 근접한 베이스 다이 측부(116)까지 경사진 오목 표면(302)을 포함할 수 있다. 경사진 오목 표면(302)은 본드 패드(108)에 가장 근접한 베이스 다이 측부(116)로 기울어진 소정 각을 가지도록 형성될 수 있다. 경사진 오목 표면(302)을 구비한 릴리프 영역(102)은 삼각형 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다. 베이스 다이(304)의 활성 베이스 표면(106)의 반대편은 베이스 어셈블리(130)의 베이스 부착층(120)상에 부착될 수 있다. 베이스 다이 측부(116)와 릴리프 영역(102)은 베이스 어셈블리(130) 위에 있다.
본드 패드(108)들은 본드 와이어(124)들을 사용하여 베이스 다이(304)의 회로와 베이스 어셈블리(130) 사이를 연결할 수 있다. 본드 와이어(124)들은 스티치 본드(122)들을 사용하여 본드 패드(108)들에 연결될 수 있다. 본드 와이어(124)는 릴리프 영역(102)의 내부 안을 경유하거나 이를 통과할 수 있다. 본드 와이어(124)는 경사진 오목 표면(302)과 소정 거리 내에 위치될 수 있다. 스태킹 다이(126)는 스태킹 부착층(128)을 사용하여 베이스 다이(304)의 활성 베이스 표면(106) 위에 장착될 수 있다. 선택적으로 밀봉부(132)는 스태킹 다이(126), 본드 와이어(124) 및 베이스 어셈블리(130)의 주위 부분 위에 적용될 수 있다.
베이스 다이 어셈블리(306)는 본드 와이어(124)를 사용하여 베이스 어셈블리(130)와 베이스 다이(304) 사이를 연결하여 베이스 어셈블리(130)상에 부착된 베이스 다이(304)로 구성될 수 있다.
도 4를 참조하면, 본 발명의 제3 실시예의 집적 회로 패키지 시스템(400)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(400)은 릴리프 영역(102)과, 본드 패드(108)들이 있는 활성 베이스 표면(106)을 가진 베이스 다이(404)와, 베이스 어셈블리(130)를 포함할 수 있다. 릴리프 영역(102)은 본드 패드(108)에 인접한 활성 베이스 표면(106)과 베이스 다이(304)에서 재료를 제거해서 형성될 수 있다.
릴리프 영역(102)은 본드 패드(108) 부근으로부터 본드 패드(108)에 가장 근접한 베이스 다이 측부(116)까지 경사진 곡형 오목 표면(402)을 포함할 수 있다. 경사진 곡형 오목 표면(402)은 본드 패드(108)에 가장 근접한 베이스 다이 측부(116)로 기울어진 소정 각을 가지도록 형성될 수 있다. 경사진 곡형 오목 표면(402)은 베이스 다이(404) 내로 만곡되어 패인 표면이 되는 표면을 포함할 수 있다. 경사진 곡형 오목 표면(402)을 구비한 릴리프 영역(102)은 둥근 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다.
베이스 다이(404)의 활성 베이스 표면(106)의 반대편은 베이스 어셈블리(130)의 베이스 부착층(120)상에 부착될 수 있다. 베이스 다이 측부(116)와 릴리프 영역(102)은 베이스 어셈블리(130) 위에 있다. 본드 패드(108)들은 본드 와이어(124)들을 사용하여 베이스 다이(404)의 회로와 베이스 어셈블리(130) 사이를 연결할 수 있다. 본드 와이어(124)들은 스티치 본드(122)들을 사용하여 본드 패드(108)들에 연결될 수 있다. 본드 와이어(124)는 릴리프 영역(102)의 내부 안을 경유하거나 이를 통과할 수 있다. 본드 와이어(124)는 경사진 곡형 오목 표면(402) 으로부터 소정 거리 내에 위치될 수 있다. 스태킹 다이(126)는 스태킹 부착층(128)을 사용하여 베이스 다이(404)의 활성 베이스 표면(106) 위에 장착될 수 있다.
선택적으로 밀봉부(132)는 스태킹 다이(126), 본드 와이어(124) 및 베이스 어셈블리(130)의 주위 부분 위에 적용될 수 있다. 베이스 다이 어셈블리(406)는 본드 와이어(124)를 사용하여 베이스 어셈블리(130)와 베이스 다이(304) 사이를 연결하여 베이스 어셈블리(130)상에 부착된 베이스 다이(404)로 구성될 수 있다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 다이 집합체(aggregate dice)의 상부 평면도가 도시되어 있다. 개별 싱귤레이션(singulation) 이전의 다수의 베이스 다이(104) 복제부 중 하나, 활성 베이스 표면(106)에 근접해 노출된 본드 패드(108)들, 쏘우 스트리트(saw street)(504) 및 스크라이브 실(scribe seal)(506)들을 구비한 웨이퍼(502)의 일부가 도시되어 있다. 스크라이브 실(506)은 제조 빌드 공정 중에 웨이퍼(502)의 회로를 격리 및 보호하기 위하여 사용될 수 있다.
쏘우 스트리트(504)는 쏘잉(sawing), 그라인딩(grinding), 레이저, 워터 제트 또는 다른 가용한 싱귤레이션 방법과 같은 방법을 사용하여 싱귤레이션 공정 중에 개별 다이들을 분리하는 데 사용될 수 있다.
도 6을 참조하면, 제1 실시예의 제조의 단계들을 개략적으로 도시하고 있다. 웨이퍼(502), 본드 패드(108) 및 쏘우 스트리트(504)의 개략적인 부분 측면도가 도시되어 있다. 그라인딩, 절삭 또는 동등한 재료 제거 공정과 같은 스텝 제거 공정을 사용하여 쏘우 스트리트(504) 아래의 재료의 제거뿐만 아니라 본드 패드(108) 부근의 쏘우 스트리트(504)의 일부 또는 전부를 제거함으로써 오픈 챔퍼(open chamfer)(602)가 형성될 수 있다. 재료는 활성 베이스 표면(106) 아래의 소정 깊이까지 제거된다.
도 7을 참조하면, 제1 실시예의 제조의 다른 단계를 개략적으로 도시하고 있다. 웨이퍼(502), 오픈 챔퍼(602) 및 베이스 다이 측부(116)의 일부가 개략적으로 도시되어 있다. 계속되는 스텝 제거 공정은 쏘잉, 그라인딩 또는 동등한 절삭 공정과 같은 싱귤레이션 공정을 사용하여 적용된 수직 웨이퍼 절삭부(702)를 포함한다. 수직 웨이퍼 절삭부(702)는 웨이퍼(502)를 수직으로 가로질러서 수직 웨이퍼 절삭부(702)들 각각을 따라서 웨이퍼(502)의 완전한 싱귤레이션이 달성된다.
도 1의 릴리프 영역(102)을 구비한 베이스 다이(104)는 웨이퍼(502)의 오픈 챔퍼(602)에 싱귤레이션 공정을 적용함으로써 웨이퍼(502)로부터 형성될 수 있다.
도 8을 참조하면, 본 발명의 제4 실시예의 집적 회로 패키지 시스템(800)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(800)은 베이스 다이 어셈블리(134), 스태킹 부착층(128) 및 릴리프 영역(102)이 후방 표면(802)에 인접하여 위치된 스태킹 다이(126)를 포함할 수 있다. 릴리프 영역(102)은 스태킹 다이(126)의 스태킹 다이 측부(808)에 평행한 수직 오목 표면(804)을 포함할 수 있다.
릴리프 영역(102)은 또한 후방 표면(802)과 평행한 수평 오목 표면(810)을 포함할 수 있다. 수직 오목 표면(804)과 수평 오목 표면(810)의 교차부는, 수평 오목 표면(810)이 후방 표면(802) 위에 위치하는 소정 높이와 수직 오목 표면(804)이 수직 오목 표면(804)과 가장 근접한 스태킹 다이 측부(808)에서 떨어져 위치하는 소정 길이를 나타내는 라인을 형성할 수 있다. 수직 오목 표면(804)의 스태킹 다이 측부(808)로부터의 소정 길이는 수평 오목 표면(810)이 후방 표면(802) 위에 위치하는 소정 높이보다 클 수 있다.
수직 오목 표면(804)과 수평 오목 표면(810)을 구비한 릴리프 영역(102)은 직사각형의 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다. 베이스 다이(104)의 활성 베이스 표면(106)과 기판(110)을 연결하는 베이스 다이 어셈블리(134)의 본드 와이어(124)들은 스태킹 다이(126)의 릴리프 영역(102)을 지나서 연장할 수 있다. 후방 표면(802)은 스태킹 부착층(128)을 사용하여 베이스 다이 어셈블리(134)에 부착될 수 있다. 선택적으로 밀봉부(132)는 스태킹 다이(126)와 베이스 다이 어셈블리(134) 위에 적용될 수 있다.
도 9를 참조하면, 본 발명의 제5 실시예의 집적 회로 패키지 시스템(900)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(900)은 베이스 다이 어셈블리(306), 스태킹 부착층(128) 및 릴리프 영역(102)이 후방 표면(802)에 인접하여 위치된 스태킹 다이(126)를 포함할 수 있다. 후방 표면(802)은 스태킹 부착층(128)을 사용하여 베이스 다이 어셈블리(306)에 부착될 수 있다.
릴리프 영역(102)은 스태킹 다이 측부(808) 부근으로부터 후방 표면(802)까지 경사진 오목 표면(902)을 포함할 수 있다. 경사진 오목 표면(902)은 후방 표면(802)으로 기울어진 소정 각을 가지도록 형성될 수 있다. 경사진 오목 표면(902) 을 구비한 릴리프 영역(102)은 삼각형 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다. 선택적으로 밀봉부(132)는 스태킹 다이(126)와 베이스 다이 어셈블리(306) 위에 적용될 수 있다.
도 10을 참조하면, 본 발명의 제6 실시예의 집적 회로 패키지 시스템(1000)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(1000)은 베이스 다이 어셈블리(406), 스태킹 부착층(128) 및 릴리프 영역(102)이 후방 표면(802)에 인접하여 위치된 스태킹 다이(126)를 포함할 수 있다. 후방 표면(802)은 스태킹 부착층(128)을 사용하여 베이스 다이 어셈블리(406)에 부착될 수 있다.
릴리프 영역(102)은 스태킹 다이 측부(808) 부근으로부터 후방 표면(802)까지 경사진 곡형 오목 표면(1002)을 포함할 수 있다. 경사진 곡형 오목 표면(1002)은 스태킹 다이 측부(808)로 기울어진 소정 각을 가지도록 형성될 수 있다. 경사진 곡형 오목 표면(1002)은 스태킹 다이(126) 내로 만곡되어 패인 표면이 되는 표면을 포함할 수 있다. 경사진 곡형 오목 표면(1002)을 구비한 릴리프 영역(102)은 둥근 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다.
선택적으로 밀봉부(132)는 스태킹 다이(126)와 베이스 다이 어셈블리(406) 위에 적용될 수 있다.
도 11을 참조하면, 본 발명의 제7 실시예의 집적 회로 패키지 시스템(1100)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(1100)은 베이스 다이 어셈블리(134), 스태킹 부착층(128) 및 릴리프 영역(102) 이 후방 표면(802)에 인접하여 위치된 스태킹 다이(1102)를 포함할 수 있다. 후방 표면(802)은 스태킹 부착층(128)을 사용하여 베이스 다이 어셈블리(134)에 부착될 수 있다. 스태킹 다이(1102)의 후방 표면(802) 반대편 표면의 주변부는 베이스 다이 어셈블리(134)의 베이스 다이(104)의 주변부보다 실질적으로 클 수 있다.
본드 패드(108)들, 스티치 본드(stitch bobnd)(122), 베이스 다이 어셈블리(134)의 본드 와이어(124)들 및 릴리프 영역(102)은 스태킹 부착층(128)으로부터 자유로우며 베이스 다이(104)의 본드 패드(108)들 부근의 활성 베이스 표면(106)의 부분들은 스태킹 부착층(128)으로부터 실질적으로 자유롭다. 릴리프 영역(102)은 스태킹 다이(1102)의 스태킹 다이 측부(808)에 평행한 수직 오목 표면(804)을 포함할 수 있다. 릴리프 영역(102)은 또한 후방 표면(802)에 평행한 수평 오목 표면(810)을 포함할 수 있다.
수직 오목 표면(804)과 수평 오목 표면(810)의 교차부는, 수평 오목 표면(810)이 후방 표면(802) 위에 위치하는 소정 높이와 수직 오목 표면(804)이 수직 오목 표면(804)과 가장 근접한 스태킹 다이 측부(808)에서 떨어져 위치하는 소정 길이를 나타내는 라인을 형성할 수 있다. 수직 오목 표면(804)의 스태킹 다이 측부(808)로부터의 소정 길이는 수평 오목 표면(810)이 후방 표면(802) 위에 위치하는 소정 높이보다 실질적으로 클 수 있다.
수직 오목 표면(804)과 수평 오목 표면(810)을 구비한 릴리프 영역(102)은 직사각형의 기하 형태를 가지는 소정 형태의 횡단면을 형성할 수 있다. 스태킹 부착층(128)으로부터 실질적으로 자유로운 릴리프 영역(102)은, 본드 패드(108)들, 본드 패드(108)들 부근의 활성 베이스 표면(106), 스티치 본드(122), 본드 와이어(124)들 및 본드 와이어(124)들 부근의 기판(110) 부분들 위에서 연장될 수 있다. 선택적으로 밀봉부(132)는 스태킹 다이(1102)와 베이스 다이 어셈블리(134) 위에 적용될 수 있다.
도 12를 참조하면, 제4 실시예의 제조의 단계가 개략적으로 도시되어 있다. 도 8의 스태킹 다이(126)의 다수 복제부를 제조하는 데 사용되는 웨이퍼(1202)가 도시되어 있다. 바람직하게는 후방 표면(802)을 구비한 웨이퍼(1202)의 면은 그라인딩, 샌딩(sanding) 또는 이와 유사한 제거 방법과 같은 시닝 공정(thinning process)을 사용하여 재료가 제거될 수 있다. 이러한 공정 단계는 스태킹 다이(126)의 두께를 감소시킬 수 있고 도 8의 스태킹 부착층(128)과의 부착 성능을 향상시킬 수 있는 조절된 표면(conditioned surface)을 제공할 수 있다.
도 13을 참조하면, 제4 실시예의 제조의 다른 단계에서 도 12가 개략적으로 도시되어 있다. 후방 표면(802)은 소정 그리드 좌표(1302)에 따라서 리어 다이싱 공정(rear dicing process)을 사용하여 추가적으로 가공될 수 있다. 바람직하게는 리어 다이싱 공정은 소정 그리드 좌표(1302)를 따라서 웨이퍼(1202) 내로 광폭으로 부분적으로 관통하는 절삭부와 웨이퍼(1202) 싱귤레이션으로 귀결되는 좁은 분할 절삭부로 구성될 수 있다.
리어 다이싱 공정은 도 8의 스태킹 다이(126)와 스태킹 다이(126)의 릴리프 영역(102)의 형성으로 귀결될 수 있다. 리어 다이싱 공정이 계속되면 개별 유닛의 조립과 집적을 위해 분할되고 이들을 위해 이용 가능한 다수의 스태킹 다이(126)의 복제부를 얻을 수 있다.
도 14를 참조하면, 제4 실시예의 제조의 다른 단계에서 도 12가 개략적으로 도시되어 있다. 도 12의 시닝 공정을 사용하여 미리 재료가 제거된 후방 표면(802)이 스태킹 부착층(128)과 함께 적층될 수 있다. 스태킹 부착층(128)은 웨이퍼(1202)의 후방 표면(802) 위에 사용될 수 있다.
도 15를 참조하면, 제4 실시예의 제조의 다른 단계에서 도 14가 개략적으로 도시되어 있다. 후방 표면(802)상의 스태킹 부착층(128)은 소정 그리드 좌표(1302)에 따라서 리어 다이싱 공정(rear dicing process)을 사용하여 추가적으로 가공될 수 있다. 바람직하게는 리어 다이싱 공정은 소정 그리드 좌표(1302)를 따라서 웨이퍼(1202) 내로 광폭으로 부분적으로 관통하는 절삭부와 웨이퍼(1202) 싱귤레이션으로 귀결되는 좁은 분할 절삭부로 구성될 수 있다.
리어 다이싱 공정은 도 8의 스태킹 다이(126)와 스태킹 다이(126)의 릴리프 영역(102)의 형성으로 귀결될 수 있다. 리어 다이싱 공정이 계속되면 개별 유닛의 조립과 집적을 위해 분할되고 이들을 위해 이용 가능한 스태킹 부착층(128)을 구비한 다수의 스태킹 다이(126)의 복제부를 얻을 수 있다.
도 16을 참조하면, 본 발명의 제8 실시예의 집적 회로 패키지 시스템(1600)의 도 1과 유사한 횡단면도가 도시되어 있다. 바람직하게는 집적 회로 패키지 시스템(1600)은 베이스 다이(104)를 구비한 베이스 다이 어셈블리(134), 스태킹 다이(126), 스태킹 부착층(128), 절연층(1602) 및 본드 와이어(1604)들을 포함할 수 있다. 절연층(1602)은 스태킹 부착층(128)을 사용하여 베이스 다이 어셈블리(134) 위에 부착될 수 있다.
스태킹 다이(126)는 스태킹 부착층(128) 위의 절연층(1602)상에 장착될 수 있고 스태킹 다이(126)의 회로는 본딩 와이어(1604)들을 사용하여 베이스 다이 어셈블리(134)로 연결될 수 있다. 선택적으로 밀봉부(132)는 스태킹 다이(126), 본드 와이어(1604) 및 베이스 다이 어셈블리(134) 위에 적용될 수 있다.
도 17을 참조하면, 본 발명의 실시예의 집적 회로 패키지 시스템을 제조하기 위한 집적 회로 패키징 방법(1700)의 흐름도가 도시되어 있다. 상기 방법(1700)은 블록(1702)에서 기판을 제공하는 단계와, 블록(1704)에서 소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 베이스 다이를 기판에 부착하는 단계와, 블록(1706)에서 베이스 다이의 활성 베이스 표면과 기판과의 사이에 릴리프 영역의 소정 형상의 횡단면을 통해서 연장하는 본드 와이어를 연결하는 단계를 포함한다.
보다 상세하게는, 본 발명의 실시예에서 집적 회로 패키지 시스템(100)의 방법과 장치를 제공하는 시스템은 아래와 같이 수행된다.
1. 활성 기판 표면을 구비한 기판을 제공하는 단계
2. 주변부를 따라서 소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 베이스 다이를 기판에 부착하는 단계.
3. 베이스 다이의 활성 베이스 표면과 기판과의 사이에 본드 와이어를 연결하는 단계로서, 상기 본드 와이어들 중 적어도 하나가 릴리프 영역의 소정 형상의 횡단면을 통해서 연장하는 단계.
따라서, 본 발명의 집적 회로 패키지 시스템 방법과 장치는 중요하고 이전에 알려지지 않았고 이용할 수 없었던 해결책, 성능 및 기능적 태양들을 가진다는 것이 밝혀졌다.
본 발명에 따른 공정과 구성들은 직접적이고, 비용면에서 효율적이고, 복잡하지 않고, 이용 범위가 아주 넓고 효과적이며, 공지의 기술을 채용해서 실시될 수 있으며, 따라서 대형 다이 집적 회로 패키징된 장치를 효율적이고 경제적으로 제조하는 데 아주 적합하다.
본 발명이 특정의 최선 형태에 관련하여 기술되었지만, 다수의 대안들, 수정 형태 및 변경 형태가 이전의 기술 내용에 비추어서 당업자에게 명백한 것으로 이해된다. 따라서 첨부된 청구항의 범위 내에 있다면 그와 같은 모든 대안, 수정 형태 및 변경 형태를 포함한다. 본 명세서에서 개시되거나 도면에 도시된 모든 사항은 예시적이고 비제한적으로 해석되어야 한다.
도 1은 도 2의 1-1 선을 따라 절단한 본 발명의 제1 실시예의 집적 회로 패키지 시스템의 횡단면도.
도 2는 본 발명의 제1 실시예의 집적 회로 패키지 시스템의 상면도.
도 3은 본 발명의 제2 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 4는 본 발명의 제3 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 5는 본 발명의 제1 실시예에 따른 다이 집합체(aggregate dice)의 상부 평면도.
도 6은 제1 실시예의 제조의 단계를 개략적으로 도시한 도면.
도 7은 제1 실시예의 제조의 다른 단계를 개략적으로 도시한 도면.
도 8은 본 발명의 제4 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 9는 본 발명의 제5 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 10은 본 발명의 제6 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 11은 본 발명의 제7 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 12는 제4 실시예의 제조의 단계를 개략적으로 도시한 도면.
도 13은 제4 실시예의 제조의 다른 단계의 도 12를 개략적으로 도시한 도면.
도 14는 제4 실시예의 제조의 다른 단계의 도 12를 개략적으로 도시한 도면.
도 15는 제4 실시예의 제조의 다른 단계의 도 14를 개략적으로 도시한 도면.
도 16은 본 발명의 제8 실시예의 집적 회로 패키지 시스템의 도 1과 유사한 횡단면도.
도 17은 본 발명의 실시예의 집적 회로 패키지 시스템을 제조하기 위한 집적 회로 패키징 방법의 흐름도.
** 도면의 주요 부분에 대한 부호의 설명 **
110: 기판
102: 릴리프 영역
104: 베이스 다이
106: 활성 베이스 표면(active base surface)
124: 본드 와이어
126, 1102: 스태킹 다이
128: 스태킹 부착층

Claims (10)

  1. 기판을 제공하는 단계와,
    베이스 다이로서, 베이스 다이 측부 위에 소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 베이스 다이를 기판에 부착하는 단계와,
    베이스 다이의 활성 베이스 표면과 기판과의 사이에 스티치 본드를 통해 베이스 다이의 본드 패드들에 연결되고 릴리프 영역의 소정 형상의 횡단면을 통해서 연장하는 본드 와이어를 연결하는 단계를 포함하는 것을 특징으로 하는 집적 회로 패키징 방법.
  2. 제1항에 있어서,
    릴리프 영역의 소정 형상의 횡단면을 통해서 연장하는 본드 와이어를 연결하는 단계는 베이스 다이의 활성 베이스 표면과 기판과의 사이의 스티치 본딩을 포함하는 것을 특징으로 하는 집적 회로 패키징 방법.
  3. 제1항에 있어서,
    소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 베이스 다이를 기판에 부착하는 단계에서, 소정 형상의 횡단면을 가지는 릴리프 영역은 직사각형, 삼각형, 또는 곡면으로서 형성되는 것을 특징으로 하는 집적 회로 패키징 방법.
  4. 제1항에 있어서,
    스태킹 다이를 베이스 다이 위에 장착하는 단계와,
    본드 와이어의 일부를 덮는 스태킹 부착층을 스태킹 다이와 베이스 다이와의 사이에 부착하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적 회로 패키징 방법.
  5. 제1항에 있어서,
    베이스 다이의 활성 베이스 표면으로의 본드 와이어의 연결부 위로 연장하는 소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 스태킹 다이를 베이스 다이 위에 장착하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적 회로 패키징 방법.
  6. 기판과,
    기판에 부착되는 베이스 다이로서, 베이스 다이 측부 위에 소정 형상의 횡단면을 가지는 릴리프 영역을 구비하는 베이스 다이와,
    베이스 다이의 활성 베이스 표면과 기판과의 사이에 연결되고, 스티치 본드를 통해 베이스 다이의 본드 패드들에 연결되고, 릴리프 영역의 소정 형상의 횡단면을 통해서 연장되는 본드 와이어를 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템.
  7. 제6항에 있어서,
    릴리프 영역의 소정 형상의 횡단면을 통해서 연장되는 본드 와이어는 베이스 다이의 활성 베이스 표면과 기판과의 사이에 연결된 스티치 본딩을 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템.
  8. 제6항에 있어서,
    소정 형상의 횡단면을 가지는 릴리프 영역을 구비한 베이스 다이가 기판에 부착되는데 있어서, 소정 형상의 횡단면을 가지는 릴리프 영역은 직사각형, 삼각형 또는 곡면으로서 형성되는 것을 특징으로 하는 집적 회로 패키지 시스템.
  9. 제6항에 있어서,
    베이스 다이 위에 장착된 스태킹 다이와,
    베이스 다이와 스태킹 다이를 함께 부착하기 위한 것으로서 본드 와이어의 일부를 덮고 있는 스태킹 부착층을 추가적으로 포함하고 있는 것을 특징으로 하는 집적 회로 패키지 시스템.
  10. 제6항에 있어서,
    베이스 다이의 활성 베이스 표면으로의 본드 와이어의 연결부 위로 연장되는 소정 형상의 횡단면을 가지는 릴리프 영역을 구비하고, 베이스 다이 위에 장착되는 스태킹 다이를 추가적으로 포함하는 것을 특징으로 하는 집적 회로 패키지 시스템.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5543084B2 (ja) * 2008-06-24 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
US8174131B2 (en) * 2009-05-27 2012-05-08 Globalfoundries Inc. Semiconductor device having a filled trench structure and methods for fabricating the same
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
TWI563616B (en) * 2014-04-28 2016-12-21 Xintex Inc Stacked chip package and method for forming the same
US20160181180A1 (en) * 2014-12-23 2016-06-23 Texas Instruments Incorporated Packaged semiconductor device having attached chips overhanging the assembly pad
US11139255B2 (en) * 2018-05-18 2021-10-05 Stmicroelectronics (Rousset) Sas Protection of integrated circuits
JP7089999B2 (ja) * 2018-09-25 2022-06-23 新光電気工業株式会社 電子部品内蔵基板
US20220271019A1 (en) * 2021-02-25 2022-08-25 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086762A (ja) * 2001-07-04 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20040026768A1 (en) * 2002-08-08 2004-02-12 Taar Reginald T. Semiconductor dice with edge cavities
JP2004165188A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP3913481B2 (ja) 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
US6388313B1 (en) 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
US20030006493A1 (en) * 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JP3507059B2 (ja) * 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
KR20030075860A (ko) 2002-03-21 2003-09-26 삼성전자주식회사 반도체 칩 적층 구조 및 적층 방법
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20050269692A1 (en) * 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US20060087013A1 (en) 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
US7067927B1 (en) 2005-01-31 2006-06-27 National Semiconductor Corporation Die with integral pedestal having insulated walls
JP4127270B2 (ja) * 2005-02-25 2008-07-30 ヤマハ株式会社 物理量センサの製造方法
TWI269392B (en) 2005-03-03 2006-12-21 Advanced Semiconductor Eng Die structure of package and method of manufacturing the same
US7687919B2 (en) 2005-08-10 2010-03-30 Stats Chippac Ltd. Integrated circuit package system with arched pedestal
KR100698527B1 (ko) * 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
US7456088B2 (en) * 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
KR100761860B1 (ko) * 2006-09-20 2007-09-28 삼성전자주식회사 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법
JP5388673B2 (ja) * 2008-05-07 2014-01-15 パナソニック株式会社 電子部品

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086762A (ja) * 2001-07-04 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
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