JP5388673B2 - 電子部品 - Google Patents

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Description

本発明は、樹脂パッケージした電子部品に関するものである。
近年、電子部品のパッケージは、薄型化の方向に開発がすすんでいる。例えば、メモリーカードに用いられる基板などは、製品の厚さ寸法の制約から薄型化が必須となっている。そのため、製品の構成要素である基板、電子部品、ワイヤ、樹脂、カバー等のそれぞれの厚さを薄くすることが要求されている。
このような背景の中で、ワイヤと部品の端部とが接触した場合、部品の上の導体膜を介して、隣り合うワイヤどうしがショートしたり、ワイヤを流れる信号が部品にリークして電子部品が動作不良になったりする問題がある。
この問題を解決するため、特許文献1では図10に示す方法が考えられている。
図10では、部品2Aの外周の端部Eと部品2Aの上に形成されたバンプ14の端部Hとを結ぶ直線E−Hと、部品2Aの表面Fとのなす角度θが、30°以上となるようにバンプ14の位置を決定し、ワイヤ5が部品2Aの端部Eとの間でショートさせないようにした技術が記載されている。
特開平4−356936号公報
しかし特許文献1では、部品2Aの端部Eとバンプの端部Hとの距離が離れている場合には、前記角度θとして30°以上を確保するためにはバンプ14の高さが高くなり実装構造全体の高さが高くなる。具体的には、端部Eと端部Hの間の距離0.2mmの時、バンプ14の高さは0.1mm以上になる。バンプ14の高さが高くなった場合には、ワイヤ5のワイヤリングループ自体の高さ形状ばらつきは大きく、樹脂パッケージする前にワイヤ5の垂れ下がりが発生した場合には、ワイヤ5が部品2Aの端部Eに接触することがある。
図11は図10に示したワイヤリングが完了してから封止樹脂30によって樹脂パッケージした状態を示しており、部品2Aの外周に対応する部位に盛り上がり12を確認した。この封止樹脂30の盛り上がり12のために封止高さが高くなり、電子部品の全体高さを低くできないという課題がある。封止樹脂30としては粘度35.0Pa・s(At.25℃)、弾性率7.8Gpa程度のナミックス(株)製の絶縁材料のチップコート(CHIPCOAT)品番8408などが使用されている。
本発明では、かかる点に鑑みてなされたものであり、電子部品の全体の高さを低く抑えることのできる電子部品と電子部品の樹脂パッケージ方法を提供することを目的とする。
本発明の電子部品は、基板と、前記基板の上に取り付けられた部品と、前記部品の上面を覆う第2封止樹脂と、前記基板の上で、前記部品と前記第2封止樹脂との外周部を取り囲む第1封止樹脂と、前記第1封止樹脂と前記第2封止樹脂中に渡って、前記部品の上面と前記基板の上面とを電気接続するワイヤと、を有し、前記第2封止樹脂は前記第1封止樹脂よりも軟らかく、前記第2封止樹脂と前記第1封止樹脂との境界面と、前記部品の外周部側面とは同一面であり、前記部品の外周のエッジ部分は、前記ワイヤが近傍を通過する辺の一部または全部が面取りされた傾斜面に形成されており、前記ワイヤが前記傾斜面に沿って前記基板に延設されていることを特徴とする。
この構成によると、部品の外周部を取り囲む第1封止樹脂よりも、その内側に第1封止樹脂よりも軟らかい第2封止樹脂が位置しているため、前記部品の外周のエッジ部分に対応する盛り上がりを低減できる。さらに、前記部品の外周のエッジ部分のうちの前記ワイヤが近傍を通過する辺の一部または全部が面取りされるとともに、前記ワイヤが前記面取りされた傾斜面に沿って基板に延設されていることによって、前記盛り上がりをより一層に低減でき、電子部品の全体の高さを抑制できる。
また、基板の上に取り付けられた前記部品を樹脂によって封止するに際し、前記部品の外周部を取り囲むように第1封止樹脂を供給して硬化させてから、その内側に第1粘度よりも粘度の低い第2封止樹脂を充填して硬化させるので、第2封止樹脂が硬化したときの部品の外周のエッジ部分に対応する盛り上がりを低減でき、電子部品の全体の高さを抑制できる。
また、基板の上に取り付けられた部品を樹脂封止するに際し、前記基板の上に前記部品の外周部を取り囲むように第1粘度の第1封止樹脂を供給する工程と、前記部品を覆うように前記第1封止樹脂の内側に前記第1粘度よりも粘度の低い第2封止樹脂を充填する工程と、前記第1封止樹脂と前記第2封止樹脂を一括して硬化させるので、第2封止樹脂が硬化したときの部品の外周のエッジ部分に対応する盛り上がりを低減でき、電子部品の全体の高さを抑制できる。
さらに、ワイヤと部品の面取りされた傾斜面との間に電気絶縁物質が介在していることによって、ワイヤと部品との電気的な誤った通電を防止できる。
本発明の実施の形態1の電子部品の断面図 同実施の形態の半導体チップの外周のエッジ部分を示す断面図 同実施の形態の半導体チップの外周のエッジ部分を加工する工程図 同実施の形態の半導体チップの外周のエッジ部分を加工する工程図 半導体チップ2の側にカーブがつくような先形状のカッター刃9cの説明図 カッター刃先を2段構成にした場合の説明図 本発明の実施の形態2の半導体チップの端部を加工する工程の断面図 同実施の形態の半導体チップの端部を加工する工程の断面図 同実施の形態のカッター刃先の断面図 本発明の実施の形態3によるプロセスの図 同実施の形態によるプロセスの図 同実施の形態によるプロセスの図 同実施の形態によるプロセスの図 同実施の形態で作製された半導体チップの断面図 本発明の実施の形態4による電子部品の断面図 同実施の形態による電気的絶縁物質の塗布方法の概略図 本発明の実施の形態5の電子部品の断面図 従来例の樹脂封止前の電子部品の拡大断面図 同従来例の樹脂封止後の電子部品の拡大断面図 本発明の実施の形態の要部を示す断面図 本発明の実施の形態の要部を示す側面図 本発明の実施の形態の要部を示す側面図
(実施の形態1)
図1A,図1B〜図4は本発明の実施の形態1を示す。
図1Aは本発明の電子部品を示す。
この電子部品は、部品としての半導体チップ2は、基板1の上面にダイアタッチフィルム7を介してダイボンディングされ、半導体チップ2の電極と基板1の電極とがワイヤ5で接続されている。
基板1の上面で半導体チップ2の外周部を取り囲むように第1封止樹脂4を供給して硬化させ、その後に半導体チップ2を覆うように第1封止樹脂4の内側に第2封止樹脂3を充填して硬化させて樹脂パッケージされている。
第2封止樹脂3の充填時の粘度は、第1封止樹脂4の充填時の粘度よりも低いものが使用されており、第2封止樹脂3の硬化後の弾性率は第1封止樹脂4の硬化後の弾性率よりも小さく、硬化後の第2封止樹脂3は硬化後の第1封止樹脂4よりも軟らかい状態である。
半導体チップ2の表面に第2封止樹脂3を塗布する際には、濡れ広がりを良くするために粘度の低いものを用いるとともに、濡れ性を良くするために塗布前に大気圧プラズマをかける。
具体的には、半導体チップ2は8mm×11mm、厚さ0.085mmの半導体チップ2のものを使用し、ワイヤ5には直径0.025mmの金線を使用した。第1封止樹脂4には、ナミックス(株)製の絶縁材料のチップコート(CHIPCOAT)品番8408(粘度35.0〔Pa・s〕(at.25℃))を使用した。第2封止樹脂3には、ナミックス(株)製の絶縁材料のチップコート(CHIPCOAT)品番8420(粘度6.0〔Pa・s〕(at.25℃))を使用した。
半導体チップ2の外周のエッジ部分のうちのワイヤ5が近傍を通過する辺は角度θに面取りして傾斜面31に加工されている。
半導体チップ2に前記傾斜面31を加工する工程を図2Aと図2Bに示す。
図2Aでは、ウエハ状態の半導体チップ10をシート8に貼り付けた状態にして、上部よりカッター刃9aによって深さL1の切れ目を半導体チップ10に入れる。次いで図2Bに示すようにカッター刃9aよりも刃厚が薄いカッター刃9bによってシート8に達するまで切断する。
なお、切断対象は切り口を見せるために断面図、回転体のカッター刃は断面表示にはしていない。
この斜め加工は、ウエハ状態から半導体チップ2にダイシングする時に、図2Aに示すように、カッター9aの刃先を半導体チップ2の加工部分の角度と同様の角度がついた形状に作製し、そのカッター刃先を用いてダイシングすることで作製できる。その後、通常の角度のついていないカッター刃先を用いてダイシングする。
なお、ウエハ状態から半導体チップ2にダイシングする際に、チッピングを防止するためのべベルカットを用いると同様な斜め部分が形成されるが、この実施の形態1においては、斜め部分を積極的に形成する所がべベルカットと異なる。
べベルカットは、刃先の広がりの角度が120°程度のカッター刃先を用いて微小な加工(4μm程度)を形成するが、図2Aにおいてはθ1=90°のカッター刃9aの先を用いて半導体チップ10に45°の加工を形成し、幅方向には0.04mm加工し、積極的に大きな加工を形成して本発明の目的を達成している。更に、幅においては、特にワイヤ5が長い場合など、カッター刃9bを用いることで、半導体チップ2のスクライブラインより内側にまで加工することもある。
なお、角度θは30°から75°が可能である。この角度θは、図1Bに示すように、基板1の面と平行な面方向を0°として定義した。30°以下にすると半導体チップ2が欠けやすくなり、一方、75°以上になると、コーナー部を斜めにしている効果がでない。好ましくは、40°から55°である。ワイヤ5は図1Aからわかるように、傾斜面31に沿って延びて半導体チップ2と基板1とを電気接続している。
また、図1Aは、半導体チップ2と基板1とを電気接続しているワイヤ5がある半導体チップ2の辺と交差する方向の断面図のみであるが、ワイヤ5が存在しない半導体チップ2の辺には前記傾斜面31を設けていない方が、半導体チップ2が安定する。
また、柔らかい材質の半導体チップ2の場合、角部の欠けが懸念されるが、その場合、図3に示すように、半導体チップ2の側にカーブがつくような先形状のカッター刃9cを使用して、丸みを持たせることができる。丸みがあることで欠けにくくなる。
また、カッター刃先を、図4に示すような2段構成のカッター刃9dに構成すれば、ダイシング工程は1回で完了するので簡便である。
このように加工された半導体チップ2を用いることにより、ワイヤ5が半導体チップ2の外周のエッジ部分に接触することが無くなる。また、表面張力により半導体チップ2の外周に対応する部分の第2封止樹脂3が盛り上がることもないので、電子部品の全体の高さを低く抑えることができる。
従来の場合、ワイヤ5の高さの最高点を半導体チップ2の表面から測定すると、ワイヤリングの高さばらつきを考慮して平均値0.07mmとするのが限界であったが、この実施の形態1の場合、0.05mmまで下げることができる。また半導体チップ2の外周に対応する部分の封止樹脂の盛り上がりも、従来の場合には半導体チップ2の上の封止樹脂表面から、0.02mmあったが、この実施の形態1の場合では0.005mm程度に抑えることができる。
ワイヤ5は、半導体チップ2の上を1点目、基板1バンプの上を2点目(打下げワイヤ)としたが、半導体チップ2の上にバンプを形成し、基板1の上を1点目、半導体チップ2の上を2点目とした(打上げワイヤ)とした時でも同様の効果が得られる。
また、この方法は、加工したくない辺が半導体チップ2に存在する場合、加工を選択的に行うことができるので、ワイヤ5がある辺のみ加工する、或いはワイヤ5がある複数の辺の一部のみ加工することも可能である。
この実施の形態1では、部品として半導体チップ2の場合を説明したが、その他の電子部品にも同様に応用できる。
さらに、理想的な形として、図1Bの傾斜面31の下側の位置が、半導体チップ10の厚みの半分程度の部分に位置することがよい。つまり、傾斜面31の下側の位置を半導体チップ10の厚みの半分よりも下の位置すると、半導体チップ10の加工時、実装時に破損してしまう確率が高い。逆に、傾斜面31の下側の位置を半導体チップ10の厚みの半分よりも上に位置すると、ワイヤ5と接触してしまう。
これは、特に、半導体チップ2の厚みが0.1mm以下のときに有効である。半導体チップ2が薄くなると、欠け、歪による不良が発生しやすいためである。
(実施の形態2)
図5A,図5B,図5Cは本発明の実施の形態2を示す。
実施の形態1と異なる点は、ウエハ状態から半導体チップ2にダイシングする時に、刃先の角度の異なる2種類のカッター刃9c,9fを用い、最初に刃先角度の大きなカッター刃9cを用いて1段目の加工を行い(図5A)、次に刃先角度の小さなカッター刃9fを用いて2段目の加工を行う(図5B)ことによって、2段加工形状を形成する点である。具体的には、カッター刃9cの刃先角度を135°とし、カッター刃9fの刃先角度を90°とした。
図1に示すように、基板1側の電極が半導体チップ2の外周に接近している時、ワイヤ5が2回折れ曲がる形状になることがあり、このような場合、傾斜面31の傾きが途中で変化する2段加工をすることによってワイヤ5の高さを更に低くできる。具体的には、図2Aに示した90°の刃先による1段加工に比べて、ワイヤ5の高さを0.005mm程度低く抑えることができる。
なお、カッター刃先を、図5Cに示すように構成すれば、ダイシング工程は1回で完了するので簡便である。
なお、2段加工により、実施の形態1で示したワイヤ5に沿う形状にすれば、さらによいし、2段の凸部を結んだラインの角度が30°から75°でもさらによい。また、各段に丸みを持たせてもよい。2段でなくとも、階段状の多段でもよい。
(実施の形態3)
図6A〜図6Eは本発明の実施の形態3を示す。
実施の形態1、実施の形態2では、ウエハ状態から半導体チップ2を作製する時に、カッター刃を使用したが、この実施の形態ではエッチングを用いる点が異なっている。
図6Aに示すように、ウエハ状態の半導体チップ10をシート8に貼り付けた状態にして、第1のレジスト20を半導体チップ10の表面に形成する。開口部22をエッチング液でエッチングする。エッチングレートの高い液を使用してSNがよい穴、つまり、穴径に対して、深さが深い穴を開口する(図6B)。
その後、図6Cに示すように、第1のレジスト20を除去し、第2のレジスト21を形成する。開口部22よりも大きな開口部23を形成する。そして、エッチング液にてエッチングする(図6D)。エッチング液はエッチングレートの低いものを用いて、浅くエッチングする。
その結果、図6Eに示すように前記傾斜面31の形状が2段形状の半導体チップ2を作製できる。エッチング処理しているので、実施の形態1、実施の形態2より丸みを帯びる。
エッチング液は、通常のエッチング液を選択できる。レジスト膜も通常のレジスト膜を選択できる。
レジストはポリイミド系の樹脂を用い、レジスト膜を剥離し除去する液も使用必要である。エッチング液としては、混酸系エッチング液を使用できる。これらの材料は、各種メーカーから販売されている。エッチングを早くするには、液の濃度を上げることで可能である。また、処理温度を上げることでもできる。これらの必要な材料は、関東化学株式会社、東京応化工業株式会社、林純薬工業株式会社、和光純薬工業株式会社などから入手できる。プロセス条件などは、それぞれの材料の標準の仕様を実施するだけでよい。
(実施の形態4)
図7と図8は本発明の実施の形態4を示す。
上記の各実施の形態では、ワイヤ5で半導体チップ2と基板1とを接続し、ワイヤ5の中間部が浮いている状態で第2封止樹脂3を充填したが、この実施の形態4では、図7に示すようにワイヤ5と前記傾斜面31の間に電気的絶縁物質11が挟まれている点が異なっている。
隣り合うワイヤ5同士が半導体チップ2の上の導体膜を介してショートしたり、ワイヤ5を流れる信号が半導体チップ2にリークして半導体チップ2が動作不良になったりする問題がある。
これに対してこの実施の形態4では、前記傾斜面31に電気的絶縁物質11を塗布することによってこの問題は解決される。電気的絶縁物質11は、具体的にはポリイミドで、その厚さを0.005mmとした。この電気的絶縁物質11の塗布には、図8に示すような一般的な塗布シリンジ13を用いたアンダーフィル塗布方法を用いるとよい。
この場合のワイヤ5は、一端が半導体チップ2にボンディングされて基板1に向かって延ばして基板1にボンディングする際に、塗布して硬化した電気的絶縁物質11にワイヤ5の途中が接触し、半導体チップ2傾斜面31とワイヤ5との間に電気的絶縁物質11が挟まれるようにワイヤ5が張られている。
電気的絶縁物質11はポリイミドを使用したが、光硬化系の電気的絶縁樹脂11を使えば、前記傾斜面31から電気的絶縁樹脂11がだれる前に光硬化させることもできるので、無駄な電気的絶縁樹脂の使用を抑制できる。
(実施の形態5)
図9は本発明の実施の形態5を示す。
上記の各実施の形態では半導体チップ2の外周のエッジ部を面取りして傾斜面31を形成すると共に、ワイヤ5で接続し、粘度が異なる第1封止樹脂4と第2封止樹脂3を充填して封止したが、この実施の形態5では半導体チップ2の外周のエッジ部は面取りされていない点が異なっている。
このように半導体チップ2の外周のエッジ部が面取りされていない半導体チップ2の外周部を第1封止樹脂4によって取り囲み、第1封止樹脂4の内側に、充填時の第1封止樹脂4の粘度よりも低粘度の第2封止樹脂3を充填して硬化させるだけであっても、半導体チップ2の外周に対応する部分に、従来のような大きな盛り上がりは発生しなかった。
また、上記の各実施の形態では半導体チップ2の外周に第1封止樹脂4が接していたが、図12図に示したように第1封止樹脂4が半導体チップ2の外周から離れている場合であっても、半導体チップ2の外周に第1封止樹脂4が接している場合であっても良好な結果が得られた。
上記の各実施の形態の傾斜面31は、図13Aに示すように半導体チップ2のワイヤ5が引き出される辺の全部に形成したが、図13Bに示すように半導体チップ2のワイヤ5が引き出される辺の一部にワイヤ5の通過する部分に対応して傾斜面31を形成するように構成することもできる。
上記の各実施の形態では第1封止樹脂4と第2封止樹脂3の組成は同じ材料であっても異なっていても良い。具体的には、第1封止樹脂4と第2封止樹脂3の組成が異なる材料の例としては、第1封止樹脂4としてナミックス(株)製のチップコート品番8408、粘度35.0〔Pa・s〕(at.25℃)を使用し、第2封止樹脂3としてナミックス(株)製のチップコート品番8420、粘度6.0〔Pa・s〕(at.25℃)を使用できる。
第1封止樹脂4と第2封止樹脂3の組成が同じ材料の例としては、第1封止樹脂4と第2封止樹脂3としてナミックス(株)製のチップコート品番8408を使用し、第1封止樹脂4として充填する際にはその温度を25℃にして粘度35.0〔Pa・s〕の状態で充填し、第2封止樹脂3として充填する際にはその温度を40℃にして粘度5.0〔Pa・s〕の状態で充填して硬化させることによって、半導体チップ2の外周に対応する部分に、従来のような大きな盛り上がりは発生しない良好な電子部品を得ることができる。
上記の各実施の形態では、基板1の上に半導体チップ2の外周部を取り囲むように第1粘度の第1封止樹脂4を供給して硬化させる工程と、半導体チップ2を覆うように第1封止樹脂4の内側に第1粘度よりも粘度の低い第2封止樹脂3を充填して硬化させる工程を有していたが、第1封止樹脂4を硬化させてから第2封止樹脂3を充填するのではなくて、基板1の上に半導体チップ2の外周部を取り囲むように第1粘度の第1封止樹脂4を供給する工程と、半導体チップ2を覆うように第1封止樹脂4の内側に前記第1粘度よりも粘度の低い第2封止樹脂3を充填する工程と、第1封止樹脂4と第2封止樹脂3を一括して硬化させる工程とによって実現することもできる。
本発明は、メモリーカードなどの各種の電子部品の薄型化と信頼性の向上に寄与する。
1 基板
2 半導体チップ
3 第2封止樹脂
4 第1封止樹脂
5 ワイヤ
E 端部
7 ダイアタッチフィルム
8 シート
9a〜9f カッター刃
10 ウエハ状態の半導体チップ
11 電気的絶縁物質
12 封止樹脂の盛り上がり部分
13 塗布シリンジ
20 第1のレジスト
21 第2のレジスト
22 開口部
23 開口部
31 傾斜面

Claims (4)

  1. 基板と、
    前記基板の上に取り付けられた部品と、
    前記部品の上面を覆う第2封止樹脂と、
    前記基板の上で、前記部品と前記第2封止樹脂との外周部を取り囲む第1封止樹脂と、
    前記第1封止樹脂と前記第2封止樹脂中に渡って、前記部品の上面と前記基板の上面とを電気接続するワイヤと、を有し、
    前記第2封止樹脂は前記第1封止樹脂よりも軟らかく、
    前記第2封止樹脂と前記第1封止樹脂との境界面と、前記部品の外周部側面とは同一面であり、
    前記部品の外周のエッジ部分は、前記ワイヤが近傍を通過する辺の一部または全部が面取りされた傾斜面に形成されており、
    前記ワイヤが前記傾斜面に沿って前記基板に延設されている
    電子部品。
  2. 前記第2封止樹脂と前記第1封止樹脂との上面は、同一平面を形成している
    請求項1記載の電子部品。
  3. 前記部品の外周のエッジ部分のうちの前記ワイヤが近傍を通過する辺の部分のみが面取りされた傾斜面に形成された
    請求項1または2記載の電子部品。
  4. 前記ワイヤと前記部品の面取りされた前記傾斜面との間に電気絶縁物質が介在している
    請求項1から3のいずれか1項に記載の電子部品。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143102B2 (en) * 2007-10-04 2012-03-27 Stats Chippac Ltd. Integrated circuit package system including die having relieved active region
EP2450960A1 (en) * 2009-06-29 2012-05-09 Kyocera Corporation Method for manufacturing photoelectric conversion elements, device for manufacturing photoelectric conversion elements, and photoelectric conversion element
JP2013029722A (ja) * 2011-07-29 2013-02-07 Sony Corp 表示装置および電子機器
US9521737B2 (en) * 2012-11-28 2016-12-13 Mitsubishi Electric Corporation Power module
US9443807B2 (en) * 2013-09-06 2016-09-13 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
CN104575584B (zh) * 2013-10-23 2018-11-30 钰创科技股份有限公司 具有嵌入式内存的系统级封装内存模块
JP6402935B2 (ja) * 2015-05-29 2018-10-10 日亜化学工業株式会社 半導体装置
JP6955918B2 (ja) * 2017-07-03 2021-10-27 株式会社ディスコ 基板の加工方法
JP2020113584A (ja) * 2019-01-08 2020-07-27 豊田合成株式会社 発光素子の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63111653A (ja) 1986-10-30 1988-05-16 Sony Corp 半導体装置
JPS63300508A (ja) 1987-05-29 1988-12-07 Nec Corp 樹脂封止型半導体装置
JPS645449A (en) 1987-06-30 1989-01-10 Ulvac Corp Method for retaining freshness of vegetable, fruit, flowering plant or the like
JPH0225015A (ja) 1988-07-13 1990-01-26 Hitachi Ltd 樹脂封止型半導体装置
JPH04356936A (ja) 1991-05-31 1992-12-10 Mitsubishi Electric Corp 半導体装置
JP3683597B2 (ja) * 1994-02-08 2005-08-17 東レ・ダウコーニング株式会社 樹脂封止半導体装置
NL9400766A (nl) * 1994-05-09 1995-12-01 Euratec Bv Werkwijze voor het inkapselen van een geintegreerde halfgeleiderschakeling.
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
JPH1064854A (ja) 1996-07-18 1998-03-06 Hewlett Packard Co <Hp> ウェーハのカット方法
JPH1064855A (ja) 1996-08-14 1998-03-06 Toshiba Corp 半導体装置の製造方法
JP2000306932A (ja) * 1999-04-21 2000-11-02 Denso Corp 半導体装置の製造方法
JP3406270B2 (ja) * 2000-02-17 2003-05-12 沖電気工業株式会社 半導体装置及びその製造方法
DE10024336A1 (de) * 2000-05-17 2001-11-22 Heidenhain Gmbh Dr Johannes Bauelementanordnung und Verfahren zur Herstellung einer Bauelementanordnung
JP2002222914A (ja) * 2001-01-26 2002-08-09 Sony Corp 半導体装置及びその製造方法
TW502408B (en) 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
US20030006493A1 (en) * 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JP2003031604A (ja) * 2001-07-16 2003-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20040026768A1 (en) * 2002-08-08 2004-02-12 Taar Reginald T. Semiconductor dice with edge cavities
US6791197B1 (en) 2002-08-26 2004-09-14 Integrated Device Technology, Inc. Reducing layer separation and cracking in semiconductor devices
JP4093018B2 (ja) * 2002-11-08 2008-05-28 沖電気工業株式会社 半導体装置及びその製造方法
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004319530A (ja) * 2003-02-28 2004-11-11 Sanyo Electric Co Ltd 光半導体装置およびその製造方法
JP2004281563A (ja) 2003-03-13 2004-10-07 Alps Electric Co Ltd 電子回路ユニット、及びその製造方法
US7064452B2 (en) * 2003-11-04 2006-06-20 Tai-Saw Technology Co., Ltd. Package structure with a retarding structure and method of making same
US7145253B1 (en) * 2004-06-09 2006-12-05 Amkor Technology, Inc. Encapsulated sensor device
DE102004039693B4 (de) * 2004-08-16 2009-06-10 Infineon Technologies Ag Vergussmasse, Chipmodul und Verfahren zur Herstellung eines Chipmoduls
US7148560B2 (en) * 2005-01-25 2006-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. IC chip package structure and underfill process
TWI261898B (en) 2005-08-18 2006-09-11 Advanced Semiconductor Eng Chip package structure

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