KR20030075860A - 반도체 칩 적층 구조 및 적층 방법 - Google Patents

반도체 칩 적층 구조 및 적층 방법 Download PDF

Info

Publication number
KR20030075860A
KR20030075860A KR1020020015329A KR20020015329A KR20030075860A KR 20030075860 A KR20030075860 A KR 20030075860A KR 1020020015329 A KR1020020015329 A KR 1020020015329A KR 20020015329 A KR20020015329 A KR 20020015329A KR 20030075860 A KR20030075860 A KR 20030075860A
Authority
KR
South Korea
Prior art keywords
chip
substrate
bonding
bonding wire
wiring pattern
Prior art date
Application number
KR1020020015329A
Other languages
English (en)
Inventor
강인구
안상호
양선모
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020015329A priority Critical patent/KR20030075860A/ko
Priority to US10/326,775 priority patent/US6977439B2/en
Publication of KR20030075860A publication Critical patent/KR20030075860A/ko
Priority to US11/261,156 priority patent/US20060049528A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/305—Material
    • H01L2224/30505—Layer connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/83139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85186—Translational movements connecting first outside the semiconductor or solid-state body, i.e. off-chip, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 칩 적층 구조 및 적층 방법에 관한 것으로, 크기가 비슷한 반도체 칩을 적층할 때 적층되는 반도체 칩 사이의 거리를 최소화하여 반도체 칩의 적층 높이를 줄일 수 있는 반도체 칩 적층 구조 및 적층 방법을 제공한다. 즉, 피적층되는 반도체 칩의 전극 패드에 금속 범프를 형성하고, 범프 리버스 본딩법으로 기판과 전기적으로 연결된 피적층 반도체 칩 위에 절연 접착층이 바닥면에 형성된 적층 반도체 칩을 적층함으로써, 적층되는 반도체 칩 사이의 거리를 금속 범프의 높이로 줄일 수 있어 반도체 칩 적층 구조 및 적층 방법을 제공한다.

Description

반도체 칩 적층 구조 및 적층 방법{Structure for stacking semiconductor chip and stacking method}
본 발명은 반도체 칩 적층 구조 및 적층 방법에 관한 것으로, 더욱 상세하게는 적층되는 반도체 칩 사이의 거리를 최소화하여 반도체 소자의 박형화를 구현할 수 있는 반도체 칩 적층 구조 및 적층 방법에 관한 것이다.
일반적인 반도체 웨이퍼(semiconductor wafer)는 평면이기 때문에, 한 평면내에 반도체 소자의 집적도를 향상시키는 데 한계가 있다. 또한 집적도를 향상시키는 데도 많은 설비투자가 필요한 실정이다. 따라서, 현재 반도체 패키지의 고집적화를 위하여 많은 회사들 및 학계에서 고밀도 3차원 칩, 3차원 패키지의 적층 방법을 연구하고 있다. 즉, 반도체 웨이퍼를 개별 반도체 소자로 절삭한 이후에 집적도를 높이는 방법을 연구하고 있다.
복수개의 단위 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 고집적화를 이룰 수 있는 반면에, 두께가 두꺼워 반도체 제품의 경박단소화에 대한 대응성이 떨어지는 문제점을 안고 있다.
복수개의 반도체 소자를 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다.
적층 칩 패키지 중에서, 패키지 내에 두 개 이상의 반도체 칩을 적층함에 있어서, 상부에 적층되는 반도체 칩이 하부의 반도체 칩보다 작은 경우에는 문제가 되질 않지만, 반대로 상부에 적층되는 반도체 칩이 하부의 반도체 칩보다 크기가 동일하거나 유사 혹은 더 클 경우에는 상부 및 하부의 반도체 칩 사이에 스페이서(spacer)가 필요하다. 스페이서는 하부 반도체 칩에서 인출된 전기적 연결 수단 예컨대 본딩 와이어가 상부 반도체 칩의 바닥면에 기계적으로 접촉하여 발생될 수 있는 전기적 간섭을 방지하는 역할을 담당한다. 예컨대, 도 1은 종래기술에 따른 반도체 칩 적층 구조(10)로서, 기판(11)에 실장된 하부의 반도체 칩(14; 이하, 제 1 칩이라 한다) 위에 스페이서로서 절연구(18)가 함유된 액상 접착제(17)를 사용하여 반도체 칩(19; 이하, 제 2 칩이라 한다)이 적층된 구조를 갖는다. 이때, 기판(11)의 배선 패턴(13)과 제 1 칩(14)은 본딩 와이어(16)에 의해 전기적으로 연결되기 때문에, 제 1 칩(14) 위에 제 2 칩(19)이 적층될 때 제 2 칩(19)과 본딩 와이어(16) 사이의 기계적인 접촉에 의한 전기적 간섭이 발생될 수 있다. 따라서 제 2 칩(19)의 바닥면이 본딩 와이어(16)에 닿지 않도록, 제 1 칩(14)의 활성면에서 본딩 와이어(16)의 최고점의 높이보다는 긴 직경을 갖는 절연구(18)가 함유된 액상 접착제(17)를 사용해야 한다. 여기서 S1은 제 1 칩(14)과 제 2 칩(19) 사이의 간격을 나타낸다.
한편, 제 1 칩(14)과 기판(11) 사이의 와이어 본딩 공정은 통상적인 와이어 본딩 공정 예컨대, 제 1 칩(14)에 볼 본딩(ball bonding)을 실시하고 이어서 기판(11)의 배선 패턴(13) 스티치 본딩(stitch bonding)을 함으로써 와이어 본딩 공정은 완료된다.
도 2는 종래기술의 다른 실시예에 따른 반도체 칩 적층 구조(20)로서, 제 1 칩(24)과 제 2 칩(29) 사이에 스페이서로서 소정의 두께를 갖는 절연성 접착 테이프(27)가 사용된 예를 개시하고 있다. 절연성 접착 테이프(27)의 두께 또한 제 1 칩(24)의 활성면에서 본딩 와이어(26)의 최고점의 높이 보다는 두꺼워야 한다. 여기서 S2는 제 1 칩(24)과 제 2 칩 사이의 간격을 나타낸다.
따라서 종래기술에 따른 반도체 칩 적층 시 반도체 칩 사이에 개재되는 스페이서의 높이 만큼 적층 높이가 높아진다.
따라서, 본 발명의 목적은 제 2 칩이 제 1 칩보다 크기가 동일하거나 유사 혹은 더 클 경우라도 반도체 칩의 적층 높이를 최소화할 수 있도록 하는 데 있다.
도 1 및 도 2는 종래기술에 따른 반도체 칩 적층 구조를 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 칩 적층 구조를 보여주는 단면도이다.
도 4 내지 도 9는 도 3의 반도체 칩 적층 구조를 구현하기 위한 적층 단계를 보여주는 도면들로서,
도 4는 제 1 칩이 기판에 접착되는 단계를 보여주는 단면도이고,
도 5는 제 1 칩의 제 1 전극 패드에 와이어 범프를 형성하는 단계를 보여주는 단면도이고,
도 6은 기판에서 제 1 전극 패드 위의 와이어 범프로 역 와이어 본딩하는 단계를 보여주는 단면도이고,
도 7은 제 1 칩의 제 1 전극 패드 사이의 영역에 절연성의 액상 접착제를 형성하는 단계를 보여주는 단면도이고,
도 8은 제 1 칩 위의 액상 접착제 위에 제 2 칩을 부착하는 단계를 보여주는 단면도이고,
도 9는 기판에서 제 2 칩의 제 2 전극 패드 위의 와이어 범프로 역 와이어 본딩하는 단계를 보여주는 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 칩 적층 구조로서, 제 2 칩에서 기판으로 와이어 본딩하는 단계를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
31 : 기판 32 : 기판 몸체
32a : 칩 접착 영역 33 : 배선 패턴
34 : 제 1 칩 35 : 제 1 전극 패드
36 : 접착제 37 : 제 1 금속 범프
38 : 제 1 본딩 와이어 39 : 절연성 액상 접착제
40 : 제 2 칩 41 : 제 2 전극 패드
42 : 절연 접착층 43 : 제 2 금속 범프
44 : 본딩 와이어
상기 목적을 달성하기 위하여, 칩 접착 영역과, 상기 칩 접착 영역을 향하여 형성된 배선 패턴을 갖는 기판과; 상기 칩 접착 영역에 부착되며, 활성면에 복수개의 제 1 전극 패드가 형성된 제 1 칩과; 상기 제 1 전극 패드 위에 각각 형성된 제 1 금속 범프와; 상기 기판과 상기 제 1 칩의 제 1 금속 범프를 전기적으로 연결하는 제 1 본딩 와이어로, 상기 기판의 배선 패턴에 볼 본딩되어 상기 제 1 칩의 제 1 금속 범프 위에 스티치 본딩되는 제 1 본딩 와이어와; 상기 제 1 칩의 활성면에 도포된 절연성 액상 접착제와; 상기 절연성 액상 접착제 위에 접착되어 상기 제 1 칩 위에 적층되는 제 2 칩으로, 상기 절연성 액상 접착제에 접착되는 바닥면에 절연 접착층이 형성되어 있고, 상기 바닥면에 반대되는 활성면에 제 2 전극 패드가 형성된 제 2 칩; 및 상기 제 2 칩의 제 2 전극 패드와 상기 기판의 배선 패턴을 전기적으로 연결하는 제 2 본딩 와이어;를 포함하는 것을 특징으로 하는 반도체 칩 적층 구조를 제공한다.
본 발명은 또한 전술된 반도체 칩 적층 구조를 구현할 수 있는 반도체 칩 적층 방법을 제공한다. 즉, (a) 칩 접착 영역과, 상기 칩 접착 영역을 향하여 형성된 배선 패턴을 갖는 기판을 준비하는 단계와; (b) 상기 기판의 칩 접착 영역에 제 1 칩을 부착하는 단계와; (c) 상기 제 1 칩의 제 1 전극 패드 위에 각각 제 1 금속 범프를 형성하는 단계와; (d) 상기 기판과 상기 제 1 칩의 제 1 금속 범프를제 1 본딩 와이어로 연결하되, 상기 제 1 본딩 와이어로 상기 기판의 배선 패턴에 볼 본딩을 한 다음 상기 제 1 칩의 제 1 금속 범프 위에 스티치 본딩하여 전기적으로 연결하는 단계와; (e) 상기 제 1 칩의 활성면에 절연성 액상 접착제를 도포하는 단계와; (f) 바닥면에 절연 접착층이 형성된 제 2 칩을 상기 절연성 액상 접착제 위에 접착하여 상기 제 1 칩 위에 적층하는 단계; 및 (g) 상기 제 2 칩의 제 2 전극 패드와 상기 기판의 배선 패턴을 제 2 본딩 와이어로 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 반도체 칩 적층 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 반도체 칩 적층 구조(30)를 보여주는 단면도이다. 도 3을 참조하면, 본 발명의 실시예에서는 적층되는 반도체 칩 사이의 거리를 최소화하기 위해서, 제 1 및 제 2 칩(34, 40)을 기판(31) 위에 차례로 적층하되 제 1 칩(34)과 기판(31)을 연결하는 제 1 본딩 와이어(38)에 제 2 칩(40)의 바닥면이 접촉하도록 적층한다. 물론 제 2 칩(40)의 바닥면에는 절연 접착층(42)이 형성되어 있다.
본 발명의 실시예에 따른 반도체 칩 적층 구조(30)를 좀더 상세히 설명하면, 기판(31)은 통상적인 인쇄회로기판으로서, 기판 몸체(32)와, 기판 몸체(32)에 형성된 배선 패턴(33)을 포함하며, 기판 몸체(32)의 상부면에는 칩 접착 영역(32a)이 형성되어 있고, 칩 접착 영역(32a)을 향하여 배선 패턴(33)이 형성되어 있다. 본 발명의 실시예에서는 기판(31)으로 인쇄회로기판을 예시하였지만, 통상적인 반도체소자용으로 사용되는 리드 프레임, 테이프 배선기판, 세라믹 기판 등과 같은 배선기판이면 가능하다. 또한 기판 몸체(32)의 상부면에 배선 패턴(33)이 형성된 상태만을 예시하였지만, 기판 몸체의 내부와 하부면에 배선 패턴을 형성할 수도 있다.
제 1 칩(34)은 기판의 칩 접착 영역(32a)에 부착되며, 활성면에 복수개의 제 1 전극 패드(35)가 형성되어 있다. 제 1 칩(34)은 제 1 전극 패드(35)가 활성면의 가장자리 부분에 형성된 에지 패드형 반도체 칩이다. 그리고 제 1 전극 패드(35)에는 각각 제 1 금속 범프(37)가 형성되어 있다.
제 1 칩(34)과 기판의 배선 패턴(33)은 제 1 본딩 와이어(38)에 의해 전기적으로 연결된다. 이때, 제 1 칩(34)과 기판의 배선 패턴(33)을 제 1 본딩 와이어(38)로 와이어 본딩할 때, 제 1 본딩 와이어(38)의 높이를 최소화하고, 제 2 칩(40)이 제 1 본딩 와이어(38) 위에 안정적으로 적층될 수 있도록, 범프 리버스 본딩법(bump reverse bonding method)이 사용된다. 즉, 범프 리버스 본딩은 제 1 칩의 제 1 전극 패드(35)에 대응되는 기판의 배선 패턴(33) 위에 먼저 볼 본딩을 실시하여 제 1 본딩 와이어(38)의 일단을 접합한 다음 제 1 본딩 와이어(38)의 타단을 제 1 전극 패드(35) 위의 제 1 금속 범프(37) 위에 스티치 본딩을 실시하여 접합하는 본딩이다.
제 2 칩(40)은 제 1 칩(34)과 크기가 동일한 크기를 갖는 반도체 칩으로, 제 1 칩(34) 위에 적층된다. 제 1 칩(34) 위의 제 1 본딩 와이어(38)와의 전기적 간섭 방지하기 위해서, 제 2 칩(40)의 바닥면에는 절연 접착층(42)이 형성되어 있다. 그리고 제 1 칩(34)과 제 2 칩(40) 사이에는 절연성 액상 접착제(39)가 개재되어제 1 칩(34)과 제 2 칩(40)의 안정적인 접착을 유도하는 동시에, 제 1 금속 범프(37)에 제 1 본딩 와이어(38)가 접합된 부분과 제 1 칩(34)의 활성면을 보호한다.
한편, 제 1 본딩 와이어(38)는 제 1 칩의 제 1 금속 범프(37)보다 상대적으로 낮은 위치에 있는 기판의 배선 패턴(33)에서 출발하여 제 1 칩의 제 1 금속 범프(37) 위에 접합되기 때문에, 제 1 칩(34) 위에 위치하는 제 1 본딩 와이어(38) 부분이 수평에 가까운 형상을 하고 있다. 따라서, 제 2 칩(40)이 제 1 본딩 와이어(38) 위에 적층되더라도 제 1 칩(34) 위의 제 1 본딩 와이어(38)들이 수평에 가깝게 배치되어 제 2 칩(40)을 지지하기 때문에, 제 2 칩(40)을 제 1 칩(34) 위에 안정적으로 적층할 수 있다.
그리고 제 2 칩(40)도 제 1 칩(34)과 동일하게 제 2 전극 패드(41)에 제 2 금속 범프(43)가 형성되고, 기판의 배선 패턴(33)과 제 2 칩의 제 2 금속 범프(43)는 범프 리버스 본딩에 의해 제 2 본딩 와이어(44)로 전기적으로 연결된다.
따라서, 본 발명의 실시예에 따른 반도체 칩 적층 구조(30)에 있어서, 적층되는 제 1 칩(34)과 제 2 칩(40) 간의 거리(d)가 제 1 전극 패드(35)에 접합된 제 1 금속 범프(37)의 높이에 대응되기 때문에, 반도체 칩의 적층 높이를 줄일 수 있다.
그리고 본 발명의 실시예에서는 두 개의 반도체 칩이 적층된 예를 개시하였지만, 제 2 칩(40) 위에 동일한 방식으로 제 3, 4, 5...칩을 적층하는 것은 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 구현할 수 있을 것이다.
한편, 본 발명의 실시예에서는 제 2 칩(40)과 기판(31)의 전기적 연결 방법으로 범프 리버스 본딩법을 사용하였지만, 도 10에 도시된 바와 같이, 일반적인 와이어 본딩법으로 연결할 수도 있다. 즉, 제 2 칩의 제 2 전극 패드(61)에 제 2 본딩 와이어(64)의 일단을 볼 본딩으로 접합하고, 제 2 본딩 와이어(64)의 타단을 기판의 배선 패턴(53)에 스티치 본딩으로 접합하여 연결할 수도 있다. 그리고, 제 2 칩(60)과 기판(51)의 와이어 본딩법은 반도체 칩 적층에 있어서 제 2 칩(60)이 최종적으로 적층되는 반도체 칩인 경우에 적용하는 바람직하다.
다음으로 본 발명의 실시예에 따른 두 개의 반도체 칩을 적층하는 방법을 도 4 내지 도 9를 참조하여 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.
반도체 칩의 적층 단계는 도 4에 도시된 바와 같이, 기판(31)의 준비 단계로부터 출발한다. 기판(31)은 기판 몸체(32)와, 기판 몸체(32)에 형성된 배선 패턴(33)을 포함하며, 배선 패턴(33)은 기판 몸체의 칩 접착 영역(32a)을 향하여 형성되어 있다.
다음으로 제 1 칩(34)을 기판의 칩 접착 영역(32a)에 부착하는 단계가 진행된다. 칩 접착 영역(32a)에 제 1 칩(34)을 접착하는 접착제(36)로는 은-에폭시(Ag-epoxy) 접착제와 같은 전도성 접착제를 사용할 수 있다.
다음으로 도 5에 도시된 바와 같이, 제 1 칩의 제 1 전극 패드(35) 위에 제 1 금속 범프(37)를 형성하는 단계가 진행된다. 제 1 금속 범프(37)는 본딩 와이어를 이용한 볼 본딩법으로 형성된다.
다음으로 도 6에 도시된 바와 같이, 제 1 칩(34)과 기판(31)을 범프 리버스 본딩법으로 연결하는 단계가 진행된다. 즉, 기판의 배선 패턴(33) 위에 제 1 본딩 와이어(38)의 일단을 볼 본딩법으로 접합한 다음, 그 기판의 배선 패턴(33)에 대응되는 제 1 칩의 제 1 금속 범프(37) 위에 제 1 본딩 와이어(38)의 타단을 스티치 본딩법으로 접합하여 범프 리버스 본딩을 마무리한다. 도면부호 38a는 제 1 본딩 와이어(38)의 볼 본딩된 부분을 가리키고, 도면부호 38b는 제 1 본딩 와이어(38)의 스티치 본딩된 부분을 가리킨다. 이때, 제 1 본딩 와이어(38)는 제 1 칩의 제 1 금속 범프(37)보다 상대적으로 낮은 위치에 있는 기판의 배선 패턴(33)에서 출발하여 제 1 칩의 제 1 금속 범프(37) 위에 접합하기 때문에, 제 1 칩(34) 위에 위치하는 제 1 본딩 와이어(38) 부분이 수평에 가까운 형상을 하도록 와이어 본딩이 가능하다.
다음으로 도 7에 도시된 바와 같이. 제 1 칩(34) 위에 절연성 액상 접착제(39)를 도포하는 단계가 진행된다. 즉, 제 1 칩의 제 1 전극 패드(35) 사이의 영역에 소정 양의 절연성 액상 접착제(39)를 도포한다. 이때 도포되는 절연성 액상 접착제(39)는 제 2 칩(도 8의 41)이 제 1 본딩 와이어(38) 위에 적층되어 부착될 수 있도록 제 1 본딩 와이어(38)의 최고점의 높이보다는 높게 도포하는 것이 바람직하다. 절연성 액상 접착제(39)로는 소정의 점도를 갖는 에폭시 계열, 실리콘 계열의 절연 접착제를 사용할 수 있다.
다음으로 도 8에 도시된 바와 같이, 절연성 액상 접착제(39)가 도포된 제 1칩(34) 위에 제 2 칩(40)을 적층하는 단계가 진행된다. 즉, 제 2 칩(40)이 제 1 칩(34) 위에 도포된 절연성 액상 접착제(39)를 누르면서 제 1 칩(34) 위에 적층되며, 소정의 점도를 갖는 절연성 액상 접착제(39)는 퍼지면서 제 1 칩(34)과 제 2 칩(40) 사이를 둘러싸게 된다. 제 1 칩(34) 위에 제 2 칩(40)이 적층될 때, 제 2 칩(40)의 바닥면이 제 1 칩(34) 위의 제 1 본딩 와이어(38)와 기계적인 접촉을 이루기 때문에, 제 1 본딩 와이어(38)와 제 2 칩(40) 사이의 전기적 간섭을 방지하기 위해서 제 2 칩(40)의 바닥면에는 절연 접착층(42)이 형성되어 있다.
한편, 절연 접착층(42)이 형성된 제 2 칩(40)은 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 널리 알려진 기술이다. 예컨대, 절단 공정을 진행 전의 웨이퍼(제 2 칩들이 함께 형성된 웨이퍼)를 고정하는 다이싱 테이프(dicing tape)로서 자외선 테이프(UV tape)를 사용하면 절단 공정 후에 웨이퍼에서 하나의 제 2 칩을 분리할 때, 제 2 칩의 바닥면에 절연 접착층이 형성된 제 2 칩을 얻을 수 있다. 즉, 웨이퍼 절단 절단 후에 자외선 테이프에 자외선을 조사하면 웨이퍼와 웨이퍼 아래의 절연 접착층이 자외선 테이프에서 이격되며, 웨이퍼에서 하나의 제 2 칩을 분리할 때, 제 2 칩 바닥면의 절연 접착층과 제 2 칩이 함께 분리된다.
마지막으로 도 9에 도시된 바와 같이, 제 2 칩(40)과 기판(31)을 제 2 본딩 와이어(44)로 전기적으로 연결함으로써 반도체 칩 적층 공정은 완료된다. 제 2 칩(40)과 기판(31)을 제 2 본딩 와이어(44)로 전기적으로 연결하는 방법은 범프 리버스 본딩법이 사용된다. 즉, 제 2 칩의 제 2 전극 패드(41) 위에 제 2 금속 범프(43)를 볼 본딩법으로 형성한 다음 제 2 금속 범프(43)와 그에 대응되는 기판의 배선 패턴(33)을 제 2 본딩 와이어(44)로 리버스 와이어 본딩하여 전기적으로 연결한다.
물론 전술된 단계 이후에 제 1 칩(34) 위에 제 2 칩(40)을 적층하는 방법으로 제 3, 4,...반도체 칩을 적층할 수 있다.
그리고 반도체 칩들의 적층이 완료된 이후에 진행되는 적층 칩 패키지의 조립 공정은 통상적인 적층 칩 패키지의 조립 공정과 동일하게 진행되며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 구현할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 피적층 반도체 칩의 전극 패드에 금속 범프를 형성하고, 리버스 와이어 본딩법으로 기판과 전기적으로 연결된 피적층 반도체 칩 위에 절연 접착층이 형성된 적층 반도체 칩을 적층할 수 있기 때문에, 적층되는 반도체 칩 사이의 거리를 금속 범프의 높이로 줄일 수 있어 적층 패키지의 박형화를 구현할 수 있다.
더불어 본 발명에서는 와이어 본딩 방법으로 범프 리버스 본딩을 이용하기 때문에, 기판의 배선 패턴에서 볼 본딩이 이루어지고 반도체 칩의 금속 범프 위에서 스티치 본딩이 이루어져 본딩 와이어의 안정성을 확보할 수 있는 장점도 있다.

Claims (14)

  1. 칩 접착 영역과, 상기 칩 접착 영역을 향하여 형성된 배선 패턴을 갖는 기판과;
    상기 칩 접착 영역에 부착되며, 활성면에 복수개의 제 1 전극 패드가 형성된 제 1 칩과;
    상기 제 1 전극 패드 위에 각각 형성된 제 1 금속 범프와;
    상기 기판과 상기 제 1 칩의 제 1 금속 범프를 전기적으로 연결하는 제 1 본딩 와이어로, 상기 기판의 배선 패턴에 볼 본딩되어 상기 제 1 칩의 제 1 금속 범프 위에 스티치 본딩되는 제 1 본딩 와이어와;
    상기 제 1 칩의 활성면에 도포된 절연성 액상 접착제와;
    상기 절연성 액상 접착제 위에 접착되어 상기 제 1 칩 위에 적층되는 제 2 칩으로, 상기 절연성 액상 접착제에 접착되는 바닥면에 절연 접착층이 형성되어 있고, 상기 바닥면에 반대되는 활성면에 제 2 전극 패드가 형성된 제 2 칩; 및
    상기 제 2 칩의 제 2 전극 패드와 상기 기판의 배선 패턴을 전기적으로 연결하는 제 2 본딩 와이어;를 포함하는 것을 특징으로 하는 반도체 칩 적층 구조.
  2. 제 1항에 있어서, 상기 기판은 리드 프레임, 인쇄회로기판, 테이프 배선기판 그리고 세라믹 기판의 그룹으로부터 선택된 기판인 것을 특징으로 하는 반도체 칩 적층 구조.
  3. 제 1항에 있어서, 상기 제 1 전극 패드는 상기 제 1 칩의 활성면의 가장자리 둘레에 형성된 것을 특징으로 하는 반도체 칩 적층 구조.
  4. 제 1항에 있어서, 상기 절연성 액상 접착제는 에폭시 또는 실리콘 계열의 절연성 접착제인 것을 특징으로 하는 반도체 칩 적층 구조.
  5. 제 4항에 있어서, 상기 절연성 액상 접착제는 상기 제 1 칩과 상기 제 2 칩 사이에 둘러싸는 것을 특징으로 하는 반도체 칩 적층 구조.
  6. 제 1항에 있어서, 상기 제 2 칩의 절연 접착층은 상기 제 1 전극 패드 위에 스티치 본딩된 제 1 본딩 와이어 위에 밀착되는 것을 특징으로 하는 반도체 칩 적층 구조.
  7. 제 1항에 있어서, 상기 제 2 칩의 상기 제 2 전극 패드 위에 각각 형성된 제 2 금속 범프를 더 포함하며,
    상기 제 2 본딩 와이어는 상기 기판의 배선 패턴에 볼 본딩되어 상기 제 2 칩의 제 2 금속 범프 위에 스티치 본딩되는 것을 특징으로 하는 반도체 칩 적층 구조.
  8. 반도체 칩 적층 방법으로,
    (a) 칩 접착 영역과, 상기 칩 접착 영역을 향하여 형성된 배선 패턴을 갖는 기판을 준비하는 단계와;
    (b) 상기 기판의 칩 접착 영역에 제 1 칩을 부착하는 단계와;
    (c) 상기 제 1 칩의 제 1 전극 패드 위에 각각 제 1 금속 범프를 형성하는 단계와;
    (d) 상기 기판과 상기 제 1 칩의 제 1 금속 범프를 제 1 본딩 와이어로 연결하되, 상기 제 1 본딩 와이어로 상기 기판의 배선 패턴에 볼 본딩을 한 다음 상기 제 1 칩의 제 1 금속 범프 위에 스티치 본딩하여 전기적으로 연결하는 단계와;
    (e) 상기 제 1 칩의 활성면에 절연성 액상 접착제를 도포하는 단계와;
    (f) 바닥면에 절연 접착층이 형성된 제 2 칩을 상기 절연성 액상 접착제 위에 접착하여 상기 제 1 칩 위에 적층하는 단계; 및
    (g) 상기 제 2 칩의 제 2 전극 패드와 상기 기판의 배선 패턴을 제 2 본딩 와이어로 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 반도체 칩 적층 방법.
  9. 제 8항에 있어서, 상기 (a) 단계에서 준비되는 상기 기판은, 리드 프레임, 인쇄회로기판, 테이프 배선기판 그리고 세라믹 기판의 그룹으로부터 선택된 기판인 것을 특징으로 하는 반도체 칩 적층 방법.
  10. 제 8항에 있어서, 상기 제 1 전극 패드는 상기 제 1 칩의 활성면의 가장자리 둘레에 형성된 것을 특징으로 하는 반도체 칩 적층 방법.
  11. 제 10항에 있어서, 상기 (e) 단계에서 상기 절연성 액상 접착제는 상기 제 1 칩의 제 1 전극 패드 사이의 활성면에 도포되는 것을 특징으로 하는 반도체 칩 적층 방법.
  12. 제 11항에 있어서, 상기 (e) 단계에서 상기 절연성 액상 접착제는 상기 제 1 본딩 와이어의 최고점의 높이보다는 높게 도포되는 것을 특징으로 하는 반도체 칩 적층 방법.
  13. 제 8항에 있어서, 상기 (f) 단계에서 상기 제 2 칩의 절연 접착층은 상기 제 1 전극 패드 위에 스티치 본딩된 제 1 본딩 와이어 위에 밀착되는 것을 특징으로 하는 반도체 칩 적층 방법.
  14. 제 8항에 있어서, 상기 (f) 단계와 상기 (g) 사이에, 상기 제 2 칩의 제 2 전극 패드 위에 각각 제 2 금속 범프를 형성하는 단계를 더 포함하며,
    상기 (g) 단계는, 상기 제 2 본딩 와이어로 상기 기판의 배선 패턴에 볼 본딩을 한 다음 상기 제 2 칩의 제 2 금속 범프 위에 스티치 본딩하여 전기적으로 연결하는 것을 특징으로 하는 반도체 칩 적층 방법.
KR1020020015329A 2002-03-21 2002-03-21 반도체 칩 적층 구조 및 적층 방법 KR20030075860A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020020015329A KR20030075860A (ko) 2002-03-21 2002-03-21 반도체 칩 적층 구조 및 적층 방법
US10/326,775 US6977439B2 (en) 2002-03-21 2002-12-20 Semiconductor chip stack structure
US11/261,156 US20060049528A1 (en) 2002-03-21 2005-10-27 Semiconductor chip stack structure and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020015329A KR20030075860A (ko) 2002-03-21 2002-03-21 반도체 칩 적층 구조 및 적층 방법

Publications (1)

Publication Number Publication Date
KR20030075860A true KR20030075860A (ko) 2003-09-26

Family

ID=28036149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020015329A KR20030075860A (ko) 2002-03-21 2002-03-21 반도체 칩 적층 구조 및 적층 방법

Country Status (2)

Country Link
US (2) US6977439B2 (ko)
KR (1) KR20030075860A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
US7371675B2 (en) 2004-03-11 2008-05-13 Samsung Electronics Co., Ltd. Method and apparatus for bonding a wire
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7723836B2 (en) 2005-10-28 2010-05-25 Samsung Electronics Co., Ltd. Chip stack structure having shielding capability and system-in-package module using the same
US7863723B2 (en) 2001-03-09 2011-01-04 Amkor Technology, Inc. Adhesive on wire stacked semiconductor package
US8129849B1 (en) 2006-05-24 2012-03-06 Amkor Technology, Inc. Method of making semiconductor package with adhering portion

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040080056A1 (en) * 2001-03-30 2004-04-29 Lim David Chong Sook Packaging system for die-up connection of a die-down oriented integrated circuit
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
TWI242275B (en) * 2003-05-16 2005-10-21 Via Tech Inc Multi-column wire bonding structure and layout method for high-frequency IC
SG148877A1 (en) * 2003-07-22 2009-01-29 Micron Technology Inc Semiconductor substrates including input/output redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same
US7030489B2 (en) * 2003-07-31 2006-04-18 Samsung Electronics Co., Ltd. Multi-chip module having bonding wires and method of fabricating the same
JP2005159267A (ja) * 2003-10-30 2005-06-16 Shinkawa Ltd 半導体装置及びワイヤボンディング方法
US7074695B2 (en) * 2004-03-02 2006-07-11 Chippac, Inc. DBG system and method with adhesive layer severing
US7306971B2 (en) * 2004-03-02 2007-12-11 Chippac Inc. Semiconductor chip packaging method with individually placed film adhesive pieces
US20050208700A1 (en) * 2004-03-19 2005-09-22 Chippac, Inc. Die to substrate attach using printed adhesive
KR100627006B1 (ko) 2004-04-01 2006-09-25 삼성전자주식회사 인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지
US20050224919A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Spacer die structure and method for attaching
US20050224959A1 (en) * 2004-04-01 2005-10-13 Chippac, Inc Die with discrete spacers and die spacing method
US7190058B2 (en) * 2004-04-01 2007-03-13 Chippac, Inc. Spacer die structure and method for attaching
TWI242852B (en) * 2004-05-05 2005-11-01 Orient Semiconductor Elect Ltd Semiconductor package
US20050269692A1 (en) 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050258545A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Multiple die package with adhesive/spacer structure and insulated die surface
EP1617474A1 (de) * 2004-07-14 2006-01-18 Swissbit Germany GmbH Speichermodul und Verfahren zum Herstellen eines Speichermoduls
US7196425B2 (en) * 2004-09-30 2007-03-27 Stmicroelectronics, Inc. Copper interposer for reducing warping of integrated circuit packages and method of making IC packages
EP1688997B1 (de) * 2005-02-02 2014-04-16 Infineon Technologies AG Elektronisches Bauteil mit gestapelten Halbleiterchips
JP4643341B2 (ja) * 2005-04-08 2011-03-02 株式会社東芝 半導体装置
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
KR100725364B1 (ko) * 2005-09-06 2007-06-07 삼성전자주식회사 반도체 칩 패키지 및 그 제조 방법
US20070085184A1 (en) * 2005-10-13 2007-04-19 Stats Chippac Ltd. Stacked die packaging system
US20090311520A1 (en) * 2005-12-15 2009-12-17 Hwail Jin Multi-layer adhesive film for die stacking
US20070178666A1 (en) * 2006-01-31 2007-08-02 Stats Chippac Ltd. Integrated circuit system with waferscale spacer system
US8810018B2 (en) * 2006-02-03 2014-08-19 Stats Chippac Ltd. Stacked integrated circuit package system with face to face stack configuration
US20080237824A1 (en) * 2006-02-17 2008-10-02 Amkor Technology, Inc. Stacked electronic component package having single-sided film spacer
SG135066A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Semiconductor device assemblies including face-to-face semiconductor dice, systems including such assemblies, and methods for fabricating such assemblies
US7443037B2 (en) * 2006-04-01 2008-10-28 Stats Chippac Ltd. Stacked integrated circuit package system with connection protection
US7829986B2 (en) 2006-04-01 2010-11-09 Stats Chippac Ltd. Integrated circuit package system with net spacer
KR100752664B1 (ko) * 2006-06-15 2007-08-29 삼성전자주식회사 와이어 루프를 갖는 반도체 디바이스, 그 형성 방법 및와이어 루프를 형성하기 위한 와이어 본딩 장치
US8039365B2 (en) * 2006-07-11 2011-10-18 Stats Chippac Ltd. Integrated circuit package system including wafer level spacer
DE102006033222B4 (de) * 2006-07-18 2014-04-30 Epcos Ag Modul mit flachem Aufbau und Verfahren zur Bestückung
US8211749B2 (en) * 2006-08-18 2012-07-03 Stats Chippac Ltd. Integrated circuit package system with waferscale spacer
US7772045B1 (en) * 2006-10-24 2010-08-10 Randy Wayne Bindrup Wire bond method for angularly disposed conductive pads and a device made from the method
TWI314775B (en) * 2006-11-09 2009-09-11 Orient Semiconductor Elect Ltd A film and chip packaging process using the same
US20080131998A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Method of fabricating a film-on-wire bond semiconductor device
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
US7491625B2 (en) * 2007-03-26 2009-02-17 National Semiconductor Corporation Gang flipping for IC packaging
US8134227B2 (en) * 2007-03-30 2012-03-13 Stats Chippac Ltd. Stacked integrated circuit package system with conductive spacer
US9000579B2 (en) * 2007-03-30 2015-04-07 Stats Chippac Ltd. Integrated circuit package system with bonding in via
US20080272487A1 (en) * 2007-05-04 2008-11-06 Il Kwon Shim System for implementing hard-metal wire bonds
US7884457B2 (en) * 2007-06-26 2011-02-08 Stats Chippac Ltd. Integrated circuit package system with dual side connection
US7994645B2 (en) * 2007-07-10 2011-08-09 Stats Chippac Ltd. Integrated circuit package system with wire-in-film isolation barrier
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
US7906853B2 (en) * 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
US8143102B2 (en) * 2007-10-04 2012-03-27 Stats Chippac Ltd. Integrated circuit package system including die having relieved active region
US20110012140A1 (en) * 2008-04-02 2011-01-20 Koninklijke Philips Electronics N.V. Light emitting diode arrangement
KR101099233B1 (ko) * 2008-07-11 2011-12-27 가부시키가이샤 닛데쓰 마이크로 메탈 본딩 와이어의 접합 구조
US7718471B1 (en) * 2008-11-12 2010-05-18 White Electronic Designs Corporation Method and apparatus for stacked die package with insulated wire bonds
KR20110041301A (ko) * 2009-10-15 2011-04-21 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
JP2013533571A (ja) * 2010-06-25 2013-08-22 シンボリック・ロジック・リミテッド メモリデバイス
KR101766725B1 (ko) * 2010-10-06 2017-08-09 삼성전자 주식회사 칩 스택을 구비하는 반도체 장치, 반도체 시스템 및 그 제조 방법
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
JP5972539B2 (ja) 2011-08-10 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR20130090173A (ko) * 2012-02-03 2013-08-13 삼성전자주식회사 반도체 패키지
CN103378043A (zh) * 2012-04-25 2013-10-30 鸿富锦精密工业（深圳）有限公司 芯片组装结构及芯片组装方法
JP6319477B1 (ja) * 2017-02-14 2018-05-09 日本電気株式会社 モジュール、モジュール製造方法、パッケージ
TWI637476B (zh) * 2017-02-14 2018-10-01 來揚科技股份有限公司 雙晶片封裝結構
KR102460014B1 (ko) 2018-08-24 2022-10-26 삼성전자주식회사 반도체 패키지
JP2020053655A (ja) * 2018-09-28 2020-04-02 キオクシア株式会社 半導体装置及び半導体装置の製造方法
JP2021044435A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058742A (ja) * 1998-07-31 2000-02-25 Sanyo Electric Co Ltd 半導体装置とその製造方法
KR20010073344A (ko) * 2000-01-14 2001-08-01 윤종용 멀티 칩 패키지
KR20010111602A (ko) * 2000-06-12 2001-12-19 마이클 디. 오브라이언 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법
KR20010111659A (ko) * 2000-06-12 2001-12-20 마이클 디. 오브라이언 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
KR20020015214A (ko) * 2000-08-21 2002-02-27 마이클 디. 오브라이언 반도체패키지
KR20020072145A (ko) * 2001-03-09 2002-09-14 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4242693A (en) * 1992-05-11 1993-12-13 Nchip, Inc. Stacked devices for multichip modules
JPH0621328A (ja) 1992-07-03 1994-01-28 Seiko Epson Corp 半導体素子の実装方法
JPH08288455A (ja) 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JPH10116849A (ja) 1996-10-08 1998-05-06 Sumitomo Metal Mining Co Ltd ワイヤボンディング法、これを用いた組み立て方法、および組み立てられたｍｃｍ
JP3662461B2 (ja) 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
US6531784B1 (en) * 2000-06-02 2003-03-11 Amkor Technology, Inc. Semiconductor package with spacer strips
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP4501279B2 (ja) * 2000-12-27 2010-07-14 ソニー株式会社 集積型電子部品及びその集積方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058742A (ja) * 1998-07-31 2000-02-25 Sanyo Electric Co Ltd 半導体装置とその製造方法
KR20010073344A (ko) * 2000-01-14 2001-08-01 윤종용 멀티 칩 패키지
KR20010111602A (ko) * 2000-06-12 2001-12-19 마이클 디. 오브라이언 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법
KR20010111659A (ko) * 2000-06-12 2001-12-20 마이클 디. 오브라이언 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
KR20020015214A (ko) * 2000-08-21 2002-02-27 마이클 디. 오브라이언 반도체패키지
KR20020072145A (ko) * 2001-03-09 2002-09-14 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863723B2 (en) 2001-03-09 2011-01-04 Amkor Technology, Inc. Adhesive on wire stacked semiconductor package
US8143727B2 (en) 2001-03-09 2012-03-27 Amkor Technology, Inc. Adhesive on wire stacked semiconductor package
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
US7371675B2 (en) 2004-03-11 2008-05-13 Samsung Electronics Co., Ltd. Method and apparatus for bonding a wire
US7723836B2 (en) 2005-10-28 2010-05-25 Samsung Electronics Co., Ltd. Chip stack structure having shielding capability and system-in-package module using the same
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US8129849B1 (en) 2006-05-24 2012-03-06 Amkor Technology, Inc. Method of making semiconductor package with adhering portion

Also Published As

Publication number Publication date
US6977439B2 (en) 2005-12-20
US20030178710A1 (en) 2003-09-25
US20060049528A1 (en) 2006-03-09

Similar Documents

Publication Publication Date Title
KR20030075860A (ko) 반도체 칩 적층 구조 및 적층 방법
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
JP5529371B2 (ja) 半導体装置及びその製造方法
KR100445073B1 (ko) 듀얼 다이 패키지
US6448659B1 (en) Stacked die design with supporting O-ring
US20050200003A1 (en) Multi-chip package
JP2003078106A (ja) チップ積層型パッケージ素子及びその製造方法
US6337226B1 (en) Semiconductor package with supported overhanging upper die
US7838971B2 (en) Method to provide substrate-ground coupling for semiconductor integrated circuit dice constructed from SOI and related materials in stacked-die packages
JP4175138B2 (ja) 半導体装置
KR101123799B1 (ko) 반도체 패키지 및 그 제조방법
KR100608327B1 (ko) 비지에이 패키지의 적층 방법
JP2007214238A (ja) 半導体装置およびその製造方法
TWI517354B (zh) 內藏去耦合電容之半導體封裝構造
JPH10150069A (ja) 半導体パッケージ及びその製造方法
US20110304044A1 (en) Stacked chip package structure and its fabrication method
JP2003218316A (ja) マルチチップパッケージ構造及び製造方法
JPH10335366A (ja) 半導体装置
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100631997B1 (ko) 스택 칩 패키지
US8222726B2 (en) Semiconductor device package having a jumper chip and method of fabricating the same
KR20020042958A (ko) 적층 칩 패키지
KR20020064415A (ko) 반도체 패키지
KR100253379B1 (ko) 쉘케이스 반도체 패키지 및 그 제조방법
KR20020030891A (ko) 플랙서블 기판을 이용한 적층 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20041013

Effective date: 20060131