KR100631997B1 - 스택 칩 패키지 - Google Patents

Abstract

본 발명은 스택 칩 패키지를 개시하다. 개시된 본 발명의 스택 칩 패키지는 페이스 다운 타입의 제1 반도체 칩과, 상기 제1 반도체 칩 상에 접착제를 매개로 부착된 페이스 업 타입의 제2 반도체 칩과, 상기 제1 및 제2 반도체 칩의 범프 패드와 전기적으로 연결되는 금 피복(gold plating) 및 상기 제1 및 제2 반도체 칩에 부착되는 접착제를 양단에 구비하는 와이어형의 탭 테이프와, 상기 탭 테이프를 포함한 제1 및 제2 반도체 칩의 하부의 탭 테이프의 금 피복에 의해 전기적으로 연결되며 탭 테이프의 접착제에 의하여 부착되는 내부회로 패턴을 구비한 기판과, 상기 탭 테이프, 제1 및 제2 반도체 칩 및 기판의 상부 면을 밀봉하는 봉지제 및 상기 기판의 하부 면에 부착되는 솔더 볼을 포함한다. 본 발명에 따르면, 일 공정으로 본딩이 가능한 탭 테이프를 사용해서 본딩함으로써 공정 컨트롤이 힘든 와이어 본딩 공정의 번거로움을 없애고 스페이서가 없어도 스택이 가능하여 공정 컨트롤이 쉽다.

Description

스택 칩 패키지{Stacked Chip Package}

도 1은 종래의 기술에 따른 스택 칩 패키지를 설명하기 위한 단면도.

도 2는 본 발명의 실시예에 따른 스택 칩 패키지를 설명하기 위한 단면도.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 스택 칩 패키지를 설명하기 위한 공정별 단면도.

도 4는 탭 테이프(TAB tape)를 포함한 제1 및 제2 반도체 칩의 칩 구조물을 다층으로 적층한 모습을 도시한 단면도.

*도면의 주요 부분에 대한 부호의 설명*

210, 310: 제1 반도체 칩 215, 235, 315, 335: 접착제

220, 320: 제2 반도체 칩 225, 325: 범프 패드

230, 330: 금 피복 240, 340: 탭 테이프

250, 350: 기판 260, 360: 봉지제

270, 370: 솔더 볼

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 공정 컨트롤이 쉬운 스택 칩 패키지에 관한 것이다.

주지된 바와 같이, 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 그 예로, 패키지의 전체 크기에 대해서 반도체 칩의 크기가 80% 정도를 차지하는 칩 스케일 패키지(Chip Scale Package)에 대한 연구가 활발하게 진행되어 왔으며, 최근에는, 패키지의 전체 크기가 반도체 칩의 크기와 유사한 웨이퍼 레벨 패키지에 대한 연구가 진행되고 있다.

그러나 칩 스케일 패키지 및 웨이퍼 레벨 패키지는 그 크기를 줄일 수 있다는 이점이 있는 반면, 전형적인 반도체 패키지와 마찬가지로 하나의 반도체 칩이 탑재되기 때문에, 그 용량 증대에는 한계가 있다. 따라서, 패키지의 용량 증대 측면을 고려하여, 2∼3개의 반도체 칩들을 탑재시키는 스택 칩 패키지(Stacked Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.

이하, 첨부한 도면에 의거하여 종래의 기술에 따른 칩 스택 패키지를 설명하기로 한다.

도 1은 종래의 기술에 따른 스택 칩 패키지를 설명하기 위한 단면도이며, 이를 설명하면 다음과 같다.

먼저, 도 1에 도시된 스택 칩 패키지에 있어서, 제1 반도체칩(110)은 접착제(115)를 매개로 해서 내부에 회로 패턴이 구비된 기판(130) 상에 부착되며, 상기 제1 반도체 칩(110) 상에 제2 반도체 칩(120)이 스페이서(140)를 포함한 접착제(145)를 매개로 하여 부착된다.

여기서, 상기 스페이서(140)는 제1 반도체 칩(110) 상의 골드 와이어(125)의 손상을 방지하기 위하여 제1 및 제2 반도체 칩(110, 120)의 간격을 유지하며, 또한, 이는 부도체(nonconductor)를 사용한다.

상기 칩들(110, 120)의 본딩 패드(미도시)들은 대응하는 기판의 회로 패턴 상의 본드 핑거(미도시)와 골드 와이어(125)를 통해서 상호 연결된다.

상기 제1 및 제2 반도체 칩(110, 120)과 금속 와이어(125)를 포함한 기판(130)의 상부 면은 봉지제(150), 예컨대, 에폭시 몰딩 컴파운드(Epoxy Molding Compound : 이하, EMC)로 봉지된다. 기판(130)의 하부 면에는 솔더 볼이 부착될 영역을 한정하는 솔더 마스크가 형성되고, 노출된 볼 랜드, 즉, 기판(130)의 하부 면으로 연장된 회로패턴 부분에는 솔더 볼(160)이 부착된다.

그러나 전술한 바와 같은 종래의 기술에 따른 반도체 패키지는 상기 제1 및 제2 반도체 칩에 대한 와이어 본딩시 많은 시간이 소요되며, 스페이서를 사용하므로 공정 컨트롤이 어렵고, 와이어 루프 높이에 대한 컨트롤이 어려운 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 와이어 본딩 공정의 어려움 및 스페이서 사용에 따른 칩 스택 공정 컨트롤이 어려움을 해결할 수 있는 스택 칩 패키지를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위하여 본 발명의 패키지는 페이스다운 타입의 제1 반도체 칩; 상기 제1 반도체 칩 상에 접착제를 매개로 부착된 페이스 업 타입의 제2 반도체 칩; 상기 제1 및 제2 반도체 칩의 범프 패드와 전기적으로 연결되는 금 피복 및 상기 제1 및 제2 반도체 칩에 부착되는 접착제를 양단에 구비하는 와이어형의 탭 테이프; 상기 탭 테이프를 포함한 제1 및 제2 반도체 칩의 하부의 탭 테이프의 금 피복에 의해 전기적으로 연결되며 탭 테이프의 접착제에 의하여 부착되는 내부회로 패턴을 구비한 기판; 상기 탭 테이프, 제1 및 제2 반도체 칩 및 기판의 상부 면을 밀봉하는 봉지제; 및 상기 기판의 하부 면에 부착되는 솔더 볼을 포함하는 스택 칩 패키지를 제공한다.

(실시예)

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 따른 스택 칩 패키지를 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 스택 칩 패키지를 설명하기 위한 단면도이다.

페이스다운 타입의 제1 반도체 칩(210) 상에 접착제(215)를 매개로 페이스 업 타입의 제2 반도체 칩(220)을 부착한다. 여기서, 상기 제1 반도체 칩의 하부 및 제2 반도체 칩의 상부에 범프 패드(225)가 형성된다.

상기 제1 및 제2 반도체 칩(210, 220)의 범프 패드(225)와 전기적으로 연결되는 금 피복(Gold Plating: 230)을 구비하며, 상기 제1 및 제2 반도체 칩(210, 220)의 양측의 상부 및 하부에 접착제(235)를 통하여 두 개의 탭 테이프(240)가 부착된다.

여기서, 상기 탭 테이프(240)는 금속 계열, 바람직하게는 구리를 사용하며, 제1 및 제2 반도체 칩의 상부 및 하부를 연결하기 위하여 탭 테이프(240)의 중간 부분을 구부려 사용한다.

상기 탭 테이프(240)를 포함한 제1 및 제2 반도체 칩(210, 220)으로 이루어진 칩 구조물은 내부에 회로패턴이 구비된 기판(250) 상에 탭 테이프의 금 피복(230)을 통하여 대응되는 회로 패턴과 연결되며, 탭 테이프(240)의 접착제(235)를 통하여 부착된다.

여기서, 상기 탭 테이프를 이용하여 전기적인 연결을 하고, 탭 테이프의 접착제를 통하여 기판 및 상 하부의 다른 구조와 연결할 수 있다. 따라서, 통상의 컨트롤이 힘든 와이어 본딩을 생략할 수 있으며, 스페이서가 없어도 스택이 가능하다.

상기 탭 테이프(240), 제1 및 제2 반도체 칩(210, 220) 및 기판(250)의 상부 면은 봉지제(260), 예컨대, 에폭시 몰딩 컴파운드로 봉지되며, 또한, 기판(250)의 하부 면에는 솔더 볼이 부착될 영역을 한정하는 솔더 마스크가 형성되고, 노출된 볼 랜드, 즉, 기판(250)의 하부 면으로 연장된 회로패턴 부분에는 솔더 볼(270)이 부착된다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 스택 칩 패키지를 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 페이스다운 타입의 제1 반도체 칩(310) 상에 접착제(315)를 매개로 페이스 업 타입의 제2 반도체 칩(320)을 부착한다. 여기서, 상기 제1 및 제2 반도체 칩(310, 320)의 바깥쪽 면 상에 범프 패드(325)가 형성되어 있다.

도 3b를 참조하면, 양끝에 금 피복(330)을 포함한 접착제(335)를 갖는 탭 테이프(340)의 한쪽 면을 제2 반도체 칩(320)의 2개의 범프 패드(325) 각각에 금 피복(330)과 연결되도록 부착한다. 그런 다음, 상기 탭 테이프(340)의 중간 부분을 구부려, 상기 제1 반도체 칩(310)의 범프 패드(325)와 탭 테이프(340)의 다른 한쪽의 금 피복(330)과 연결한다.

여기서, 탭 테이프(340) 및 칩의 연결은 상기 금 피복(330)과 칩 상의 범프 패드(325)의 위치를 정렬하고, 그런 다음, 고온에서 압력을 가함으로써 이루어진다. 또한, 상기 탭 테이프(340)는 금속 물질, 바람직하게는 구리를 사용한다.

도 3c를 참조하면, 상기 탭 테이프(340)를 포함한 제1 및 제2 반도체 칩(310, 320)을 내부회로가 구비된 기판(350) 상에 탭 테이프의 금 피복(330)에 의해 전기적으로 연결하고, 탭 테이프의 접착제(335)에 의하여 부착한다.

도 3d를 참조하면, 상기 탭 테이프(340)를 포함한 제1 및 제2 반도체 칩(310, 320) 및 기판(350)의 상부 면을 에폭시 몰딩 컴파운드와 같은 봉지제(360)로 봉지한다.

도 3e를 참조하면, 상기 기판 하부 면에 솔더 볼(370)을 부착한다.

도 4는 탭 테이프를 포함한 제1 및 제2 반도체 칩의 칩 구조물을 다층으로 적층한 모습을 도시한 단면도이다.

여기서, 본 발명의 패키지는 탭 테이프를 포함한 제1 및 제2 반도체 칩으로 이루어진 칩 구조물을 다층으로 적층시킬 수 있으며, 상기 칩 구조물 간은 탭 테이프의 금 피복에 의하여 전기적으로 연결되며, 탭 테이프의 접착제 개재하에 다층으로 적층할 수 있다.

또한, 상기 칩 구조물은 단층 또는 다층으로 형성하여 내부 회로가 구비된 기판 상에 실장하는 것 이외에 보드 상에 직접 실장할 수도 있음을 이해할 수 있다.

이상에서와 같이, 본 발명에 따르면, 칩 및 기판 간의 전기적인 연결을 본딩이 가능한 탭 테이프를 사용함으로써, 공정 컨트롤이 힘든 와이어 본딩 공정의 번거로움을 없애고 스페이서가 없어도 스택이 가능하다.

따라서, 패키지 제조 수율 및 활용도가 높아진다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (1)

1. 페이스다운 타입의 제1 반도체 칩;

   상기 제1 반도체 칩 상에 접착제를 매개로 부착된 페이스 업 타입의 제2 반도체 칩;

   상기 제1 및 제2 반도체 칩의 범프 패드와 전기적으로 연결되는 금 피복 및 상기 제1 및 제2 반도체 칩에 부착되는 접착제를 양단에 구비하는 와이어형의 탭 테이프;

   상기 탭 테이프를 포함한 제1 및 제2 반도체 칩의 하부의 탭 테이프의 금 피복에 의해 전기적으로 연결되며 탭 테이프의 접착제에 의하여 부착되는 내부회로 패턴을 구비한 기판;

   상기 탭 테이프, 제1 및 제2 반도체 칩 및 기판의 상부 면을 밀봉하는 봉지제; 및

   상기 기판의 하부 면에 부착되는 솔더 볼

   을 포함하는 것을 특징으로 하는 스택 칩 패키지.

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