KR20050053246A - 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 반도체 소자의 패키지를 개시한다. 개시된 본 발명은, 중심부에 칩이 위치할 크기의 개구 패턴이 형성되어 있고, 상기 개구 패턴 양측의 기판 상면 각각에는 다수개의 본드 핑거와 트레이스로 연결된 스루 홀 비아가 배열되어 있으며, 상기 개구 패턴 양측의 기판 하면 각각에는 범프 패드와 트레이스로 연결된 볼 랜드 및 스루 홀 비아가 배열되어 있는 기판과, 상기 기판의 하부면에 범프를 매개로 하여 범프 패드와 플립 칩 본딩된 제1반도체 칩 및 상기 제1반도체 칩 상에 접착제를 매개로 하여 부착되며, 상기 기판 상부의 본드 핑거와 와이어 본딩된 제2반도체 칩을 포함한다.
본 발명에 따르면, 반도체 칩들이 개구 패턴이 구비된 기판 내에 탑재된 구조이기 때문에 패키지의 크기 및 두께의 감소가 가능하다.
또한, 기판에 접착제를 이용하여 칩들이 부착되지 않음으로써, 기판과 접착제에 발생되는 크랙 및 디레미네이션을 방지할 수 있다.

Description

멀티 칩 패키지{Multi chip package}
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, 개구 패턴 내에 두 개의 반도체 칩들을 탑재시킨 멀티 칩 패키지에 관한 것이다.
주지된 바와 같이, 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 그 예로, 패키지의 전체 크기에 대해서 반도체 칩의 크기가 80% 정도를 차지하는 칩 스케일 패키지(Chip Scale Package)에 대한 연구가 활발하게 진행되어 왔으며, 최근에는, 패키지의 전체 크기가 반도체 칩의 크기와 유사한 웨이퍼 레벨 패키지에 대한 연구가 진행되고 있다.
그러나, 칩 스케일 패키지 및 웨이퍼 레벨 패키지는 그 크기를 줄일 수 있다는 잇점이 있는 반면, 전형적인 반도체 패키지와 마찬가지로 하나의 반도체 칩이 탑재되기 때문에, 그 용량 증대에는 한계가 있다. 따라서, 패캐지의 용량 증대 측면을 고려하여, 2∼3개의 반도체 칩들을 탑재시키는 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근들어 활발하게 진행되고 있다.
이러한 멀티 칩 패키지의 예가 도 1 에 도시되어 있는 바, 이를 설명하면 다음과 같다.
도시된 바와 같이, 제1 및 제2반도체 칩(12, 13)은 접착제(14)를 매개로해서 내부에 회로패턴이 구비된 기판(11) 상에 차례로 부착된다. 상기 칩들(12, 13)의 본드 패드들(도시안됨)은 대응하는 기판(11)의 회로패턴과 금속 와이어(15)을 통해서 상호 연결된다. 상기 제1 및 제2반도체 칩(12, 13)과 금속 와이어(15)를 포함한 기판(11)의 상부면은 봉지제(16), 예컨데, 에폭시 몰딩 컴파운드(Epoxy Molding Compound : 이하, EMC)로 봉지된다. 기판(11)의 하부면에는 솔더 볼(17)이 부착된다.
그러나, 상기와 같은 종래의 멀티 칩 패키지는 다수개의 칩을 적층하므로, 패키지가 두꺼워 지는 문제점이 있다.
또한, 종래의 멀티 칩 패키지는 금속 기판이 솔러 레지스트와 접착제와의 결합력이 부족하여, 칩과의 계면에서 크랙(crack)이 발생되기도 한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 패키지의 크기 및 두께 증가를 방지할 수 있는 멀티 칩 패키지를 제공하는데, 그 목적이 있다.
또한, 접착제와 칩과의 계면에서 발생하는 크랙에 기인한 반도체 칩의 성능 저하를 방지할 수 있는 멀티 칩 패키지를 제공하는데, 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는, 중심부에 칩이 위치할 크기의 개구 패턴이 형성되어 있고, 상기 개구 패턴 양측의 기판 상면 각각에는 다수개의 본드 핑거와 트레이스로 연결된 스루 홀 비아가 배열되어 있으며, 상기 개구 패턴 양측의 기판 하면 각각에는 범프 패드와 트레이스로 연결된 볼 랜드 및 스루 홀 비아가 배열되어 있는 기판; 상기 기판의 하부면에 범프를 매개로 하여 범프 패드와 플립 칩 본딩된 제1반도체 칩; 및 상기 제1반도체 칩 상에 접착제를 매개로 하여 부착되며, 상기 기판 상부의 본드 핑거와 와이어 본딩된 제2반도체 칩을 포함하여 이루어 지는 멀티 칩 패키지를 제공한다.
여기서, 상기 기판 하면의 볼 랜드들 각각에 부착된 솔더 볼들을 더 포함하여 이루어진다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 따른 멀티 칩 패키지에 대해서 상세하게 설명하도록 한다.
도 2a 내지 도 2b은 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위한 단면도로서, 도 2a는 본 발명의 실시예에 따른 기판을 도시한 단면도이고, 도 2b은 상기 기판 내에 제1 및 제2반도체 칩이 탑재된 상태를 보여주는 단면도이다.
도 2a를 참조하면, 본 발명에 따른 기판(200)은 중심부에 칩이 위치할 크기의 개구 패턴(201)이 형성되어 있으고, 상기 개구 패턴(201) 양측의 기판 상면(200a) 각각에는 다수개의 본드 핑거(202)와 스루 홀 비아(203a)가 배열되어 있으며, 상기 개구 패턴(201) 양측의 기판 하면(200b) 각각에는 범프 패드(204)와 볼 랜드(205) 및 스루 홀 비아(203b)가 배열되어 있다.
여기서, 설명하지 않은 도면 부호 200c은 상기 기판의 상면 및 하면의 중앙(A-A')을 자른 단면도이다.
이때, 상기 기판 상면(200a)의 본드 핑거(202)와 스루 홀 비아(203a)는 트레이스(206a)로 연결되어 있고, 또한, 상기 기판 하면(200b)의 범프 패드(204)와 볼 랜드(205) 및 스루 홀 비아(203b)는 서로 트레이스(206b)로 연결되어 있다.
또한, 상기 전기적 신호 연결을 위한 범프 및 와이어를 보호하고 칩의 데미지를 방지하기 위하여 에폭시 몰딩 컴파운드(211)로 봉지된다.
도 2b을 참조하면, 제1반도체 칩(206)은 상기 기판(200)의 하부면에 범프(207)를 매개로 하여 범프 패드(204)와 플립 칩 본딩되며, 제2반도체 칩(208)은 상기 제1반도체 칩(206) 상에 접착제(209)를 매개로 하여 부착된다.
또한, 상기 기판(200) 상부의 본드 핑거(202)와 와이어(210)를 이용하여 본딩되어 있으며, 상기 기판 하면의 볼 랜드(205)들 각각에 부착되어 전기적 접속 수단으로서 기능하는 솔더 볼(211)들을 더 포함할 수 있다.
본 발명에 따르면, 반도체 칩들이 개구 패턴이 구비된 기판 내에 탑재된 구조이기 때문에 패키지의 크기 및 두께의 감소가 가능하고, 또한, 기판에 접착제를 이용하여 칩들이 부착되지 않음으로써, 기판과 접착제에 발생되는 크랙 및 디레미네이션을 방지할 수 있다.
이하, 본 발명에 따른 멀티 칩 패키지의 제조 방법을 첨부한 도면을 참조하여 간략하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 멀티칩 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 본 발명에 따른 기판(301)을 마련한다. 그런다음, 제1반도체 칩(302)의 패드(도시안됨)에 범핑 공정을 진행한 후, 범프(303)를 이용하여 기판(301)의 하부에 있는 범프 패드(304)와 전기적으로 연결한다.
도 3b를 참조하면, 상기 제1반도체 칩(302)의 상면에 접착제(305)를 도포하고, 이를 이용하여 제2반도체 칩(306)을 부착한다.
도 3c를 참조하면, 상기 제2반도체 칩(306)을 와이어(307)를 이용하여 기판(301)의 본드 핑거(308)와 전기적으로 연결한다.
도 3d를 참조하면, 상기 전기적 신호 연결을 위한 범프(303) 및 와이어(307)를 보호하고 칩(302, 306)의 데미지를 방지하기 위하여 에폭시 몰딩 컴파운드(309)로 봉지된다.
도 3e를 참조하면, 기판의 하부면에 솔더 볼(311)이 부착될 영역을 한정하는 솔더 마스크(도시안됨)가 형성되어 있고, 상기 솔더 마스크의 노출된 볼 랜드(310)에 솔더 볼(311)을 부착하여 본 발명에 따른 패키지를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 반도체 칩들이 개구 패턴이 구비된 기판 내에 탑재된 구조이기 때문에 패키지의 크기 및 두께의 감소가 가능하다.
또한, 기판에 접착제를 이용하여 칩들이 부착되지 않음으로써, 기판과 접착제에 발생되는 크랙 및 디레미네이션을 방지할 수 있다.
따라서, 패키지의 소형화를 이룰 수 있고, 패키지 자체의 신뢰성을 확보 할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1은 종래의 멀티 칩 패키지를 도시한 단면도.
도 2a 및 도 2b는 본 발명에 따른 멀티 칩 패키지의 기판
도 3a 내지 도 3e는 본 발명의 실시예에 따른 멀티 칩 패키지를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200, 301: 기판 201: 개구 패턴
200a: 기판 상면 200b: 기판 하면
202, 308: 본드 핑거 203, 203a, 203b: 스루 홀 비아
204, 304: 범프 패드 205, 310: 볼 랜드
200c은 상기 기판의 상면 및 하면의 중앙(A-A')을 자른 단면도
206a, 206b:트레이스 211, 309 : 에폭시 몰딩 컴파운드
206, 302: 제1반도체 칩 207, 303: 범프
208, 306: 제2반도체 칩 209, 305: 접착제
210, 307: 와이어 211, 311: 솔더 볼

Claims (2)

  1. 중심부에 칩이 위치할 크기의 개구 패턴이 형성되어 있고, 상기 개구 패턴 양측의 기판 상면 각각에는 다수개의 본드 핑거와 트레이스로 연결된 스루 홀 비아가 배열되어 있으며, 상기 개구 패턴 양측의 기판 하면 각각에는 범프 패드와 트레이스로 연결된 볼 랜드 및 스루 홀 비아가 배열되어 있는 기판;
    상기 기판의 하부면에 범프를 매개로 하여 범프 패드와 플립 칩 본딩된 제1반도체 칩; 및
    상기 제1반도체 칩 상에 접착제를 매개로 하여 부착되며, 상기 기판 상부의 본드 핑거와 와이어 본딩된 제2반도체 칩을 포함하여 이루어 지는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 기판 하면의 볼 랜드들 각각에 부착된 솔더 볼들을 더 포함하여 이루어지는 것을 특징으로 하는 멀티 칩 패키지.
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* Cited by examiner, † Cited by third party
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KR20090033142A (ko) * 2007-09-28 2009-04-01 스태츠 칩팩 엘티디 베이스 구조 디바이스를 갖춘 집적회로 패키지 시스템
US8872340B2 (en) 2012-07-17 2014-10-28 SK Hynix Inc. Substrate for semiconductor package which can prevent the snapping of a circuit trace despite physical deformation of a semiconductor package and semiconductor package having the same
US9490187B2 (en) 2014-03-26 2016-11-08 SK Hynix Inc. Semiconductor package on which semiconductor chip is mounted on substrate with window

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