KR20020088212A - 적층 칩 스케일 패키지 - Google Patents

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KR20020088212A
KR20020088212A KR1020010027233A KR20010027233A KR20020088212A KR 20020088212 A KR20020088212 A KR 20020088212A KR 1020010027233 A KR1020010027233 A KR 1020010027233A KR 20010027233 A KR20010027233 A KR 20010027233A KR 20020088212 A KR20020088212 A KR 20020088212A
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Abstract

본 발명은 적층 칩 스케일 패키지에 대한 것으로서, 더욱 상세하게는 복수개의 칩 스케일 패키지(chip scale package)를 적층한 적층 칩 스케일 패키지에 대한 것이다. 종래 기술에 따른 적층 칩 패키지에서, 개개의 반도체 칩 패키지를 적층한 경우 두께 증가의 문제가 발생되며, 반도체 칩을 적층한 후 패키지 몸체가 형성된 경우 완제품 단계에서의 불량률이 증가된다.
따라서 본 발명의 구조를 따른 적층 칩 스케일 패키지는 개개의 검사 공정이 완료된 둘 이상의 칩 스케일 패키지가 적층된 형태이므로, 완제품 단계에서의 불량률이 감소되고, 두께가 감소될 수 있다.

Description

적층 칩 스케일 패키지{Stack chip scale package}
본 발명은 적층 칩 스케일 패키지(stack chip scale package)에 대한 것으로서, 더욱 상세하게는 기판을 포함한 복수개의 칩 스케일 패키지(chip scale package; CSP)를 적층한 적층 칩 스케일 패키지에 대한 것이다.
오늘날 반도체 칩 패키지의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화, 고신뢰성의 제품을 경제적으로 제조하는 것이다. 이와 같은 추세에 부응하기 위한 대표적인 예가 적층 칩 패키지이다.
이하 도면을 참조하여 종래 기술에 따른 적층 칩 패키지를 보다 상세히 설명하겠다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도이고, 도 2는 종래 기술에 따른 또 다른 적층 칩 패키지의 단면도이다.
도 1과 같은 적층 칩 패키지(423)는, 복수개의 반도체 칩 패키지가 적층되어 형성된다. 개개의 반도체 칩 패키지는 본딩 패드를 갖는 반도체 칩(401)과, 본딩 패드와 리드(410)를 전기적으로 연결하는 와이어(402) 및 반도체 칩(401), 와이어(402) 및 일부분의 리드(410)를 봉지하여 형성된 패키지 몸체(440)를 포함한다. 이와 같은 개별 반도체 칩 패키지의 외부로 노출된 리드(410)가 서로 연결되어 적층됨으로써, 적층 칩 패키지(423)가 형성된다.
도 1과 같은 적층 칩 패키지(423)는 신뢰성 검사가 완료된 개개의 반도체 칩 패키지를 적층하여 적층 칩 패키지(423)로 구현되므로 완제품 단계에서 불량률은 감소하지만, 적층 칩 패키지(423)의 두께가 두꺼워진다.
도 2와 같은 적층 칩 패키지(523)는, 방열판에 부착된 하부 반도체 칩(501a)과, 그 상부에 부착된 상부 반도체 칩(501b)과, 각각의 반도체 칩(501a, 501b)의 본딩 패드와 리드(510)를 연결하는 와이어(502) 및 상부, 하부 반도체 칩(501b, 501a)과 와이어(502) 및 일부분의 리드(510)를 봉지하여 형성된 패키지 몸체(540)를 포함한다.
도 2와 같은 적층 칩 패키지(523)는 도 1과 같은 적층 칩 패키지(423)보다 두께가 감소된다. 그러나 반도체 칩(501a, 501b)을 적층하고 패키지 몸체(540)를 형성한 후, 신뢰성 검사를 실시하므로 완제품 상태에서의 불량률이 증가되고 불량 반도체 칩의 제조 공정이 추가되는 결과를 초래하므로, 시간적, 경제적인 소모가발생된다. 또한 3개 이상의 반도체 칩을 적층하거나 상부 반도체 칩이 센터 본딩 패드(center bonding pad type)형인 경우, 와이어 루프 높이가 증가되고, 상부 반도체 칩(501b)의 활성면 상에 또 다른 반도체 칩이 적층되므로 반도체 칩의 손상이 발생되는 문제점을 갖는다.
따라서 본 발명의 목적은 두께가 감소되고, 신뢰성이 증가된 적층 칩 스케일 패키지를 구현하는데 있다. 또한 빔 리드를 사용함으로써 와이어 사용 및 그 높이 증가에 따른 문제점을 해결하며, 동시에 완제품 단계에서의 불량률이 감소된 적층 칩 스케일 패키지를 구현하는데 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도,
도 2는 종래 기술에 따른 또 다른 적층 칩 패키지의 단면도,
도 3은 본 발명에 따른 제 1실시예의 적층 칩 스케일 패키지의 단면도,
도 4는 본 발명에 따른 제 2실시예의 적층 칩 스케일 패키지의 단면도,
도 5는 본 발명에 따른 제 3실시예의 적층 칩 스케일 패키지의 단면도이다.
* 도면의 주요 부분에 대한 설명 *
120, 220, 320, 620, 920 : 보호막
130, 230, 330, 630 : 수지 봉합부
100, 200, 300, 600, 700, 800, 900 : 칩 스케일 패키지
1000, 1100 : 제 1, 2칩 스케일 패키지
101, 201, 301, 601, 1001, 1101 : 반도체 칩
301a, 601a : 활성면
301b, 601b : 배면
102, 202, 302, 602, 1002, 1102 : 접속 수단
103, 203, 303, 603, 703, 803, 903, 1003, 1103 : 기판
303a, 603a : 상면
303b, 603b : 하면
304, 604 : 본딩 패드
105, 205, 305, 605, 705, 805, 905 : 탄성중합체
107, 207, 307, 607, 707, 807, 907, 1007, 1107 : 금속 패턴
310a, 610a, 810a, 1110a : 실장 솔더볼
610b, 710b, 810b, 910b, 1010b : 솔더볼
315, 615, 1015, 1115 : 슬롯
123, 623, 1023 : 적층 칩 스케일 패키지
340, 1140 : 보호부
상기 목적을 달성하기 위한 본 발명에 따른 적층 칩 스케일 패키지는, 소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상면으로부터 하면을 관통하는 슬롯을 갖는 기판과, 본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 슬롯에 본딩 패드가 노출되도록 기판의 상면에 부착된 반도체 칩과, 슬롯을 통해 본딩 패드와 금속 패턴을 전기적으로 연결하는 접속 수단, 및 금속 패턴과 접합되도록 기판을 관통하여 상부면에 형성된 솔더볼들을 포함하는 두 개의 칩 스케일 패키지를 구비하며, 각각의 솔더볼이 서로 접합되어 전기적, 물리적으로 상호 연결되어 있고 최하층에 위치한 칩 스케일 패키지의 금속 패턴에 실장 솔더볼이 형성되어 있는 것을 특징으로 한다.
여기서, 본 발명에 따른 적층 칩 스케일 패키지는, 소정의 회로를 구성하는금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상면으로부터 하면을 관통하는 슬롯이 형성된 기판과, 본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 슬롯에 본딩 패드가 노출되도록 기판의 상면에 부착된 반도체 칩과, 슬롯을 통해 본딩 패드와 금속 패턴을 전기적으로 연결하는 접속 수단, 및 금속 패턴에 형성된 실장 솔더볼을 가지며, 실장 솔더볼이 최상층에 위치한 칩 스케일 패키지의 금속 패턴에 접합되어 적층된 칩 스케일 패키지를 더 포함하는 것을 특징으로 한다.
또한 칩 스케일 패키지들의 어느 하나는 거울형(mirror type)인 것과, 접속 수단은 빔 리드 또는 와이어인 것이 바람직하다.
이외에도 노출된 금속 패턴 상에는 보호막이 형성되고, 슬롯에는 이를 봉지하는 수지 봉합부가 형성되는 것이 바람직하다.
본 발명에 따른 다른 적층 칩 스케일 패키지는, 상술한 본 발명에 따른 적층 칩 스케일 패키지와 동일한 구조를 갖는 단위 적층 칩 스케일 패키지를 적어도 둘 이상 포함하며, 상위에 위치하는 단위 적층 칩 스케일 패키지의 실장 솔더볼이 하위에 위치하는 단위 적층 칩 스케일 패키지의 금속 패턴과 접합되어 적층된 것을 특징으로 한다.
여기서, 접속 수단은 빔 리드 또는 와이어인 것이 바람직하다.
본 발명에 따른 또 다른 실시예의 적층 칩 스케일 패키지는, 소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상면으로부터 하면을 관통하는 슬롯을 갖는 기판과, 본딩 패드가 형성된 활성면과 그와 반대되는배면을 가지며 슬롯에 본딩 패드가 노출되도록 기판의 상면에 부착된 반도체 칩, 및 금속 패턴과 접합되도록 기판을 관통하여 상부면에 형성된 솔더볼들을 포함하는 제 1칩 스케일 패키지;와 소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상면으로부터 하면을 관통하는 슬롯이 형성된 기판과, 본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 슬롯에 본딩 패드가 노출되도록 기판의 상면에 부착된 반도체 칩과, 슬롯을 통해 본딩 패드와 금속 패턴을 전기적으로 연결하는 접속 수단, 및 금속 패턴에 형성된 실장 솔더볼을 갖는 제 2칩 스케일 패키지를 포함하고 있으며, 제 2칩 스케일 패키지의 실장 솔더볼이 제 1칩 스케일 패키지의 금속 패턴에 접합되어 적층된 것을 특징으로 한다.
여기서, 본 발명에 따른 또 다른 적층 칩 스케일 패키지는, 반도체 칩의 측면과 금속 패턴 상에 보호부가 형성된 것과, 접속 수단은 빔 리드 또는 와이어인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 제 1실시예에 따른 적층 칩 스케일 패키지의 단면도로서, 둘 이상의 칩 스케일 패키지(600, 700, 800, 900)가 수회 적층된 형태이다.
도 3에 따른 칩 스케일 패키지(600)는, 소정의 회로를 구성하는 금속 패턴(607)이 형성된 하면(603b)과 그와 반대되는 상면(603a)을 가지며 상면(603a)으로부터 하면(603b)을 관통하는 슬롯(615)을 갖는 기판(603)과, 본딩 패드(604)가 형성된 활성면(601a)과 그와 반대되는 배면(601b)을 가지며 슬롯(615)에 본딩패드(604)가 노출되도록 기판(603)의 상면(603a)에 부착된 반도체 칩(601)을 포함한다. 또한 금속 패턴(607)과 접합되도록 기판(603)을 관통하여 상부면(603a)에 형성된 솔더볼(610b)들을 포함한다. 이때 솔더볼(610b)과 금속 패턴(607)의 전기적인 연결은, 기판(603)에 관통홀을 형성하고 관통홀 내부에 전도성 재질을 형성하여 솔더볼(610b)을 부착시킴으로써 가능하다.
이와 같은 형태의 칩 스케일 패키지(600, 700, 800, 900)는 두 개씩 적층되어 단위 적층 칩 스케일 패키지를 구성하며, 두 개씩 적층된 칩 스케일 패키지 중 하나는 거울형의 칩 스케일 패키지이다. 이 때 각각의 솔더볼(610b와 710b, 810b와 910b)이 서로 접합되어 전기적, 물리적으로 상호 연결되고, 서로 부착된 솔더볼(610b와 710b, 810b와 910b)의 높이 합은 각각의 칩 스케일 패키지(600, 700, 800, 900)의 반도체 칩(601과 701, 801과 901)과 탄성 중합체(605와 705, 805와 905)의 높이의 합보다 큰 것이 바람직하다. 또한 단위 적층 칩 스케일 패키지에서 하층에 위치한 칩 스케일 패키지의 금속 패턴에는 실장 솔더볼(610a, 810a)이 형성된다.
단위 적층 칩 스케일 패키지는 다시 적층 될 수 있으며, 이 때 상부에 위치한 단위 적층 칩 스케일 패키지의 실장 솔더볼(810a)과, 하부에 위치한 단위 적층 칩 스케일 패키지의 상측 칩 스케일 패키지에서의 금속 패턴(707)은 서로 부착되어 전기적, 물리적으로 상호 연결된다.
적층 칩 스케일 패키지(623)에서, 최하층에 위치하는 칩 스케일 패키지(600)의 보호막(620)이 형성되지 않은 노출된 금속 패턴(607)에는 실장 솔더볼(610a)이부착되어 기판 등과 전기적으로 연결되며, 최상층에 위치하는 칩 스케일 패키지(900)의 금속 패턴(907)에는 솔더 레지스트 또는 포토 솔더 레지스트 등의 재질로 이루어진 보호층(920)이 형성되어 외부로부터 보호된다.
이와 같은 구조를 반복함으로써 도 3과 같이 네 개의 칩 스케일 패키지가 적층된 적층 칩 스케일 패키지(623) 이외에도, 네 개 이상의 칩 스케일 패키지가 적층되거나, 두 개가 적층되어 형성된 단위 적층 칩 스케일 패키지로 형성될 수 있다.
도 4는 본 발명의 제 2실시예에 따른 적층 칩 스케일 패키지의 단면도이다.
제 2실시예에 따른 적층 칩 스케일 패키지(123)는, 제 1실시예의 적층 칩 스케일 패키지(도 3의 623)중 단위 적층 칩 스케일 패키지와, 칩 스케일 패키지(300)를 포함한다. 추가로 포함되는 칩 스케일 패키지(300)는, 소정의 회로를 구성하는 금속 패턴(307)이 형성된 하면(303b)과 그와 반대되는 상면(303a)을 가지며, 상면(303a)으로부터 하면(303a)을 관통하는 슬롯(315)이 형성된 기판(303)과, 본딩 패드(304)가 형성된 활성면(301a)과 그와 반대되는 배면(301b)을 가지며 슬롯(315)에 본딩 패드(304)가 노출되도록 기판(303)의 상면(303a)에 부착된 반도체 칩(301)을 포함한다.
또한 슬롯(315)을 통해 본딩 패드(304)와 금속 패턴(307)을 전기적으로 연결하는 접속 수단(302) 및 금속 패턴(307)에 형성된 실장 솔더볼(310a)을 가지며, 실장 솔더볼(310a)은 단위 적층 칩 스케일 패키지 중 상층에 위치한 칩 스케일 패키지(200)의 금속 패턴(207)에 접합된다.
더불어 최상층에 위치하는 칩 스케일 패키지(300)에서, 반도체 칩(301)의 측면과 제 3상면(303a)에 에폭시 몰딩 수지(epoxy molding compound; EMC)와 같은 재질의 보호부(340)가 형성되는 것이 바람직하며, 그 구조에 따라 형성되지 않아도 무방하다.
더불어, 본 발명에 따른 제 2실시예의 적층 칩 스케일 패키지(123)는 200㎛ 두께의 반도체 칩(101, 201, 301)과, 75㎛ 두께의 폴리이미드(polyimide; PI)와 같은 재질의 테이프 기판으로 형성된 기판(103, 203, 303)과, 450㎛ 직경의 솔더볼과, 50㎛ 두께의 탄성중합체(105, 205, 305)와, 18㎛ 두께의 금속 패턴(107, 207, 307) 및 20㎛ 두께의 보호막(120, 220, 320)으로 구성되어 적층 칩 스케일 패키지(123)의 총 두께가 2000㎛ 미만인 것이 바람직하다.
도 4에 따른 적층 칩 스케일 패키지(123)는 제 1실시예의 단위 적층 칩 스케일 패키지를 포함하여 세 개의 칩 스케일 패키지로 이루어진 적층 칩 스케일 패키지(123)로 도시하였으나, 복수개의 단위 적층 칩 스케일 패키지를 적층함으로써 5개 이상의 칩 스케일 패키지를 갖는 적층 칩 스케일 패키지로 형성될 수 있다.
도 5는 본 발명에 따른 제 3실시예의 적층 칩 스케일 패키지로서, 제 1칩 스케일 패키지(1000)와 제 2칩 스케일 패키지(1100)를 포함한다.
제 1칩 스케일 패키지(1000)는, 소정의 회로를 구성하는 금속 패턴(1007)이 형성된 하면과 그와 반대되는 상면을 가지며 상면으로부터 하면을 관통하는 슬롯(1015)이 형성된 기판(1003)과, 본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 슬롯(1015)에 본딩 패드가 노출되도록 기판(1003)의 상면에 부착된반도체 칩(1001)과, 슬롯(1015)을 통해 본딩 패드와 금속 패턴(1007)을 전기적으로 연결하는 접속 수단(1002), 및 금속 패턴(1007)과 접합되도록 기판(1003)을 관통하여 상면에 형성된 솔더볼(1010b)들을 포함한다.
제 2칩 스케일 패키지(1100)는, 소정의 회로를 구성하는 금속 패턴(1107)이 형성된 하면과 그와 반대되는 상면을 가지며 상면으로부터 하면을 관통하는 슬롯(1115)을 갖는 기판(1103)과, 본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 슬롯(1115)에 본딩 패드가 노출되도록 기판(1103)의 상면에 부착된 반도체 칩(1101)을 포함하며, 제 2칩 스케일 패키지(1100)의 실장 솔더볼(1110a)은 제 1칩 스케일 패키지(1000)의 금속 패턴(1107)에 접합된다.
솔더볼(1010b)의 높이는 반도체 칩(1001)과 탄성중합체의 두께를 합한 것보다 두꺼운 것이 바람직하다. 또한 제 1칩 스케일 패키지(1100)의 반도체 칩(1101)과 기판(1103)의 보호를 위해, 솔더 레지스트 또는 포토 솔더 레지스트 등의 재질로 이루어진 보호부(1140)가 형성된다.
이와 같은 제 3실시예의 적층 칩 스케일 패키지(1023)는 두 개의 칩 스케일 패키지(1000, 1100)가 적층되므로, 세 개 이상의 칩 스케일 패키지가 적층된 경우보다 휨의 발생이 감소하며 두께 또한 감소된다.
상술한 바와 같은 본 발명에 따른 적층 칩 스케일 패키지들은 둘 이상의 칩 스케일 패키지를 적층함으로써, 고밀도, 다기능, 소형화 및 경박화의 장점을 지닐 수 있다. 또한 개개의 칩 스케일 패키지의 검사가 완료된 후 적층하여 불량품을 미리 제거함으로써 비효율적인 소모 공정을 없앨 수 있고, 완제품 단계에서의 불량률을 감소시킬 수 있다. 더불어 기존의 칩 스케일 패키지의 제조 장치와 방법을 이용함으로써 추가 설비 설치에 따른 경제적 소모를 줄일 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
예를 들면, 적층 칩 스케일 패키지의 기판은 플라스틱 기판(plastic substrate) 또는 테이프 기판(tape substrate)등으로 형성되는 것이 가능하다. 또한 본 발명에 따른 실시예의 접속 수단은 빔 리드를 이용하여 접합시키는 빔 리드 본딩법(beam lead bonding method)에 의해 실시되었으나, 와이어를 이용하여 연결하는 와이어 본딩법(wire-bonding method)으로 실시 될 수 있다. 더불어 반도체 칩은 센터 본딩 패드형이 적용되고 있으나 에지 본딩 패드형(edge bonding pad type)과 그 혼합형의 적용도 가능하다.
또한 솔더볼 간의 연결과, 실장 솔더볼과 금속 패턴간의 연결은 적외선 리플로우(IR reflow) 공정 등을 거쳐 솔더볼을 용융시킴으로써 연결하거나, 솔더 범프(solder bump) 등을 이용함으로써 전기적 연결이 가능하다.
따라서, 본 발명의 구조를 따르면 둘 이상의 반도체 칩이 포함된 적층 칩 스케일 패키지를 구현함으로써, 고밀도, 다기능 및 소형화와 경박화의 특성을 지닐수 있다. 또한 개개의 칩 스케일 패키지의 검사가 완료된 후 적층하여 불량품을 미리 제거함으로써 비효율적인 소모 공정을 없앨 수 있고 완제품 단계에서의 불량률을 감소시킬 수 있다.
더불어 와이어 대신 빔 리드를 사용함으로써, 와이어 사용 및 그 높이 증가에 따른 문제점을 해결할 수 있다. 또한 기존의 칩 스케일 패키지의 제조 장치와 방법을 이용함으로써 추가 설비 설치에 따른 경제적 소모를 줄일 수 있다.

Claims (10)

  1. 소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상기 상면으로부터 하면을 관통하는 슬롯을 갖는 기판과,
    본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 상기 슬롯에 상기 본딩 패드가 노출되도록 상기 기판의 상면에 부착된 반도체 칩과,
    상기 슬롯을 통해 상기 본딩 패드와 금속 패턴을 전기적으로 연결하는 접속 수단, 및
    상기 금속 패턴과 접합되도록 상기 기판을 관통하여 상기 상부면에 형성된 솔더볼들을 포함하는 두 개의 칩 스케일 패키지를 구비하며,
    각각의 솔더볼이 서로 접합되어 전기적, 물리적으로 상호 연결되어 있고 최하층에 위치한 칩 스케일 패키지의 금속 패턴에 실장 솔더볼이 형성되어 있는 것을 특징으로 하는 적층 칩 스케일 패키지.
  2. 제 1항에 있어서, 소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상기 상면으로부터 하면을 관통하는 슬롯이 형성된 기판과,
    본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 상기 슬롯에 상기 본딩 패드가 노출되도록 상기 기판의 상면에 부착된 반도체 칩과,
    상기 슬롯을 통해 상기 본딩 패드와 금속 패턴을 전기적으로 연결하는 접속수단, 및
    상기 금속 패턴에 형성된 실장 솔더볼을 가지며, 상기 실장 솔더볼이 최상층에 위치한 칩 스케일 패키지의 금속 패턴에 접합되어 적층된 칩 스케일 패키지를 더 포함하는 것을 특징으로 하는 적층 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 칩 스케일 패키지들의 어느 하나는 거울형(mirror type)인 것을 특징으로 하는 적층 칩 스케일 패키지.
  4. 제 1항에 있어서, 상기 노출된 금속 패턴 상에는 보호막이 형성된 것을 특징으로 하는 적층 칩 스케일 패키지.
  5. 제 1항에 있어서, 상기 슬롯을 봉지하는 수지 봉합부가 형성된 것을 특징으로 하는 적층 칩 스케일 패키지.
  6. 상기 제 1항에 따른 적층 칩 스케일 패키지와 동일한 구조를 갖는 단위 적층 칩 스케일 패키지를 적어도 둘 이상 포함하며, 상위에 위치하는 상기 단위 적층 칩 스케일 패키지의 실장 솔더볼이 하위에 위치하는 단위 적층 칩 스케일 패키지의 금속 패턴과 접합되어 적층된 것을 특징으로 하는 적층 칩 스케일 패키지.
  7. 소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을가지며 상기 상면으로부터 하면을 관통하는 슬롯을 갖는 기판과,
    본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 상기 슬롯에 상기 본딩 패드가 노출되도록 상기 기판의 상면에 부착된 반도체 칩, 및
    상기 금속 패턴과 접합되도록 상기 기판을 관통하여 상기 상부면에 형성된 솔더볼들을 포함하는 제 1칩 스케일 패키지;와
    소정의 회로를 구성하는 금속 패턴이 형성된 하면과 그와 반대되는 상면을 가지며 상기 상면으로부터 하면을 관통하는 슬롯이 형성된 기판과,
    본딩 패드가 형성된 활성면과 그와 반대되는 배면을 가지며 상기 슬롯에 상기 본딩 패드가 노출되도록 상기 기판의 상면에 부착된 반도체 칩과,
    상기 슬롯을 통해 상기 본딩 패드와 금속 패턴을 전기적으로 연결하는 접속 수단, 및
    상기 금속 패턴에 형성된 실장 솔더볼을 갖는 제 2칩 스케일 패키지를 포함하고 있으며,
    상기 제 2칩 스케일 패키지의 실장 솔더볼이 상기 제 1칩 스케일 패키지의 금속 패턴에 접합되어 적층된 것을 특징으로 하는 적층 칩 스케일 패키지.
  8. 제 7항에 있어서, 상기 반도체 칩의 측면과 상기 금속 패턴 상에 보호부가 형성된 것을 특징으로 하는 적층 칩 스케일 패키지.
  9. 제 1항 또는 제 6항 또는 제 7항에 있어서, 상기 접속 수단은 빔 리드인 것을 특징으로 하는 적층 칩 스케일 패키지.
  10. 제 1항 또는 제 6항 또는 제 7항에 있어서, 상기 접속 수단은 와이어인 것을 특징으로 하는 적층 칩 스케일 패키지.
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