JP2000091339A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2000091339A JP2000091339A JP25693998A JP25693998A JP2000091339A JP 2000091339 A JP2000091339 A JP 2000091339A JP 25693998 A JP25693998 A JP 25693998A JP 25693998 A JP25693998 A JP 25693998A JP 2000091339 A JP2000091339 A JP 2000091339A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- conductive member
- forming
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Abstract
(57)【要約】
【課題】 ＷＰＰ技術が適用された半導体装置と実装基
板との間の熱膨張に起因するストレスを緩和する。 【解決手段】 第３層配線Ｍ３を覆うパッシベーション
膜９および第１保護膜１０と、第１接続孔１１を介して
第３層配線Ｍ３に接続され第１保護膜１０上に形成され
た再配置配線１２と、再配置配線１２を覆う第２保護膜
１３と、第２保護膜１３の第２接続孔１４に形成された
バンプ下地金属２と、バンプ下地金属２上に形成された
アウターリードとを含む半導体装置であって、アウター
リードをバンプ下地金属２上の第１バンプ３および第１
バンプ３上の第２バンプ４で構成する。
板との間の熱膨張に起因するストレスを緩和する。 【解決手段】 第３層配線Ｍ３を覆うパッシベーション
膜９および第１保護膜１０と、第１接続孔１１を介して
第３層配線Ｍ３に接続され第１保護膜１０上に形成され
た再配置配線１２と、再配置配線１２を覆う第２保護膜
１３と、第２保護膜１３の第２接続孔１４に形成された
バンプ下地金属２と、バンプ下地金属２上に形成された
アウターリードとを含む半導体装置であって、アウター
リードをバンプ下地金属２上の第１バンプ３および第１
バンプ３上の第２バンプ４で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、アウターリードにボールバ
ンプまたはスタッドバンプが適用されたフリップチップ
であって、ウェハ状態でバンプ加工まで行われるウェハ
プロセスパッケージの技術に適用して有効な技術に関す
るものである。
その製造技術に関し、特に、アウターリードにボールバ
ンプまたはスタッドバンプが適用されたフリップチップ
であって、ウェハ状態でバンプ加工まで行われるウェハ
プロセスパッケージの技術に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】電子機器の小型化および軽量化の要求に
対応して半導体装置の高密度実装の技術が検討されてい
る。特に、半導体装置のパッケージサイズを半導体チッ
プの大きさあるいはそれに等しい程度の大きさまで小型
化したチップサイズパッケージ（Chip Size Package ；
ＣＳＰ）が注目されている。なお、ＣＳＰ技術について
は、たとえば、１９９８年５月２８日、日刊工業新聞社
発行、「超小型パッケージＣＳＰ／ＢＧＡ技術」に詳細
に記載されている。
対応して半導体装置の高密度実装の技術が検討されてい
る。特に、半導体装置のパッケージサイズを半導体チッ
プの大きさあるいはそれに等しい程度の大きさまで小型
化したチップサイズパッケージ（Chip Size Package ；
ＣＳＰ）が注目されている。なお、ＣＳＰ技術について
は、たとえば、１９９８年５月２８日、日刊工業新聞社
発行、「超小型パッケージＣＳＰ／ＢＧＡ技術」に詳細
に記載されている。
【０００３】また、半導体装置の製造工程におけるいわ
ゆる前工程において一貫してパッケージングまで行い、
後工程を不要とするパッケージが提案されている。たと
えば、前記文献、ｐ１７３〜１７４およびｐ１７６〜１
７９に記載のＣＳＰ技術（Ｓｕｐｅｒ−ＣＳＰ）であ
る。このＣＳＰ技術は、通常の前工程（最上層配線の形
成の後、パッシベーション膜および保護膜を形成するま
で）の後、フォトリソグラフィとメッキ工程によりチッ
プの周辺部パッドをエリアアレイ状の端子に再配置する
再配置層配線を形成し、再配置層配線上に銅（Ｃｕ）ポ
ストを形成し、ウェハ状態のままで樹脂モールドするも
のである。樹脂モールドの厚さは銅ポストの高さと同程
度とし、樹脂モールド上に露出した銅ポスト上にはんだ
ボールを形成してアウターリードとする。ここまでがウ
ェハ状態で加工され、この後個片化して個々の製品とな
る。
ゆる前工程において一貫してパッケージングまで行い、
後工程を不要とするパッケージが提案されている。たと
えば、前記文献、ｐ１７３〜１７４およびｐ１７６〜１
７９に記載のＣＳＰ技術（Ｓｕｐｅｒ−ＣＳＰ）であ
る。このＣＳＰ技術は、通常の前工程（最上層配線の形
成の後、パッシベーション膜および保護膜を形成するま
で）の後、フォトリソグラフィとメッキ工程によりチッ
プの周辺部パッドをエリアアレイ状の端子に再配置する
再配置層配線を形成し、再配置層配線上に銅（Ｃｕ）ポ
ストを形成し、ウェハ状態のままで樹脂モールドするも
のである。樹脂モールドの厚さは銅ポストの高さと同程
度とし、樹脂モールド上に露出した銅ポスト上にはんだ
ボールを形成してアウターリードとする。ここまでがウ
ェハ状態で加工され、この後個片化して個々の製品とな
る。
【０００４】
【発明が解決しようとする課題】ところで、本発明者
は、ウェハ状態でアウターリード（バンプ）の形成まで
行うパッケージング技術（ウェハプロセスパッケージ；
ＷＰＰ）を検討している。以下に説明する技術は本発明
者によって検討されている技術でありその概要は以下の
通りである。このＷＰＰ技術は、通常の前工程の後、保
護膜上に再配置配線をフォトリソグラフィ技術およびス
パッタ法等を用いて形成し、さらに第２の保護膜および
第２保護膜に接続孔を形成し、第２の保護膜の接続孔に
形成されたバンプ下地金属（ＢＬＭ）を介してバンプを
再配置電極に接続するものである。このバンプ形成まで
の加工をウェハ状態で行い、この後各半導体チップに個
片化する。これによりリアルサイズのパッケージを実現
できる。このように、ウェハ状態でパッケージの形成工
程まで行うことによりいわゆる後工程を不要とした一貫
工程を実現し、半導体装置の製造コストを低減すること
ができる。また、極めて小型な半導体装置を構成でき、
高密度実装に好適な半導体装置を提供できる。
は、ウェハ状態でアウターリード（バンプ）の形成まで
行うパッケージング技術（ウェハプロセスパッケージ；
ＷＰＰ）を検討している。以下に説明する技術は本発明
者によって検討されている技術でありその概要は以下の
通りである。このＷＰＰ技術は、通常の前工程の後、保
護膜上に再配置配線をフォトリソグラフィ技術およびス
パッタ法等を用いて形成し、さらに第２の保護膜および
第２保護膜に接続孔を形成し、第２の保護膜の接続孔に
形成されたバンプ下地金属（ＢＬＭ）を介してバンプを
再配置電極に接続するものである。このバンプ形成まで
の加工をウェハ状態で行い、この後各半導体チップに個
片化する。これによりリアルサイズのパッケージを実現
できる。このように、ウェハ状態でパッケージの形成工
程まで行うことによりいわゆる後工程を不要とした一貫
工程を実現し、半導体装置の製造コストを低減すること
ができる。また、極めて小型な半導体装置を構成でき、
高密度実装に好適な半導体装置を提供できる。
【０００５】しかし、ＷＰＰ技術を適用した半導体装置
では、樹脂モールド等の代わりにポリイミド系樹脂（例
えば日立化成のＰＩＱ（商品名）など）で保護膜を構成
するため、半導体装置の機械的強度は半導体チップによ
って維持されることとなる。このため、実装基板に半導
体装置を搭載したとき、実装基板と半導体チップとの熱
膨張係数に違いが存在する場合には大きな熱ストレスを
発生する。すなわち、ＷＰＰ技術を適用した半導体装置
では、熱ストレスを吸収するような構造材がほとんど存
在せず、このため熱ストレスはバンプの部分にかかるこ
ととになる。図６はこの状況を説明した断面図である。
図６に示すように、バンプ１０１と実装基板１０２上の
リード１０３との界面、あるいはバンプ１０１とバンプ
下地金属（ＢＬＭ）１０４との界面にストレスが集中す
ることとなる。この結果、バンプ下地金属１０４下部の
再配置配線１０５や保護膜１０６、パッシベーション膜
１０７にクラック１０８を発生し、半導体装置の信頼性
を低下させる原因となることがある。また、バンプ１０
１とリード１０３との界面、あるいはバンプ１０１とバ
ンプ下地金属１０４との界面にもクラック１０８を発生
し、接続信頼性を損なう場合もある。
では、樹脂モールド等の代わりにポリイミド系樹脂（例
えば日立化成のＰＩＱ（商品名）など）で保護膜を構成
するため、半導体装置の機械的強度は半導体チップによ
って維持されることとなる。このため、実装基板に半導
体装置を搭載したとき、実装基板と半導体チップとの熱
膨張係数に違いが存在する場合には大きな熱ストレスを
発生する。すなわち、ＷＰＰ技術を適用した半導体装置
では、熱ストレスを吸収するような構造材がほとんど存
在せず、このため熱ストレスはバンプの部分にかかるこ
ととになる。図６はこの状況を説明した断面図である。
図６に示すように、バンプ１０１と実装基板１０２上の
リード１０３との界面、あるいはバンプ１０１とバンプ
下地金属（ＢＬＭ）１０４との界面にストレスが集中す
ることとなる。この結果、バンプ下地金属１０４下部の
再配置配線１０５や保護膜１０６、パッシベーション膜
１０７にクラック１０８を発生し、半導体装置の信頼性
を低下させる原因となることがある。また、バンプ１０
１とリード１０３との界面、あるいはバンプ１０１とバ
ンプ下地金属１０４との界面にもクラック１０８を発生
し、接続信頼性を損なう場合もある。
【０００６】一方、実装基板の熱膨張係数を半導体チッ
プの熱膨張係数と同程度になるように実装基板の材料を
選択することも可能であるが、回路基板にエポキシ系の
材料が多く使用されることを考慮すると、実装基板と回
路基板を分離する必要があり、ＷＰＰ技術を適用した半
導体装置の高密度実装の効果を減じることとなって好ま
しくない。
プの熱膨張係数と同程度になるように実装基板の材料を
選択することも可能であるが、回路基板にエポキシ系の
材料が多く使用されることを考慮すると、実装基板と回
路基板を分離する必要があり、ＷＰＰ技術を適用した半
導体装置の高密度実装の効果を減じることとなって好ま
しくない。
【０００７】本発明の目的は、半導体装置（特にＷＰＰ
技術が適用された半導体装置）と実装基板との間の熱ス
トレスを緩和することにある。
技術が適用された半導体装置）と実装基板との間の熱ス
トレスを緩和することにある。
【０００８】また、本発明の目的は、半導体装置（特に
ＷＰＰ技術が適用された半導体装置）と実装基板との間
の熱ストレスに起因するクラックの発生を抑制し、ある
いは、アウターリード（バンプ）の接続信頼性の低下を
抑制し、半導体装置の信頼性を向上することにある。
ＷＰＰ技術が適用された半導体装置）と実装基板との間
の熱ストレスに起因するクラックの発生を抑制し、ある
いは、アウターリード（バンプ）の接続信頼性の低下を
抑制し、半導体装置の信頼性を向上することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】（１）本発明の半導体装置は、半導体素子
がその主面に形成された半導体基板と、半導体基板の上
層に形成された配線層と、配線層を覆うパッシベーショ
ン膜および第１保護膜とを有する半導体装置であって、
第１保護膜およびパッシベーション膜に開口された第１
接続孔を介して配線層に接続されたリード配線と、リー
ド配線を覆う第２保護膜と、第２保護膜に開口された第
２接続孔と、第２接続孔の内部を含む領域に形成されリ
ード配線に接続された下地金属と、下地金属上に形成さ
れた第１導電部材と、第１導電部材上に形成された第２
導電部材とを含むものである。
がその主面に形成された半導体基板と、半導体基板の上
層に形成された配線層と、配線層を覆うパッシベーショ
ン膜および第１保護膜とを有する半導体装置であって、
第１保護膜およびパッシベーション膜に開口された第１
接続孔を介して配線層に接続されたリード配線と、リー
ド配線を覆う第２保護膜と、第２保護膜に開口された第
２接続孔と、第２接続孔の内部を含む領域に形成されリ
ード配線に接続された下地金属と、下地金属上に形成さ
れた第１導電部材と、第１導電部材上に形成された第２
導電部材とを含むものである。
【００１２】このような半導体装置によれば、アウター
リードとして第２導電部材に加えて第２導電部材と下地
金属との間に第１導電部材が形成されているため、半導
体基板と実装基板との間の熱膨張係数の相違が大きくて
も熱膨張によるストレスを十分に吸収することができ、
下地金属下部の第１保護膜およびパッシベーション膜に
クラック（亀裂）を生じず、半導体装置の信頼性を高く
することができる。すなわち、半導体基板と実装基板と
の間の熱膨張係数の相違に起因する熱膨張のストレス
は、アウターリードの接続部に集中することは前記した
通りであるが、本発明では、第１導電部材の高さの分だ
けアウターリードを長く形成できるため、実装基板と半
導体基板（半導体チップ）との間の距離が長くなる。下
地金属下部の第１保護膜およびパッシベーション膜にか
かる応力はその距離の二乗に反比例して低減されるた
め、クラックの発生を十分に抑制できる程度の応力に低
減することができる。
リードとして第２導電部材に加えて第２導電部材と下地
金属との間に第１導電部材が形成されているため、半導
体基板と実装基板との間の熱膨張係数の相違が大きくて
も熱膨張によるストレスを十分に吸収することができ、
下地金属下部の第１保護膜およびパッシベーション膜に
クラック（亀裂）を生じず、半導体装置の信頼性を高く
することができる。すなわち、半導体基板と実装基板と
の間の熱膨張係数の相違に起因する熱膨張のストレス
は、アウターリードの接続部に集中することは前記した
通りであるが、本発明では、第１導電部材の高さの分だ
けアウターリードを長く形成できるため、実装基板と半
導体基板（半導体チップ）との間の距離が長くなる。下
地金属下部の第１保護膜およびパッシベーション膜にか
かる応力はその距離の二乗に反比例して低減されるた
め、クラックの発生を十分に抑制できる程度の応力に低
減することができる。
【００１３】なお、リード配線、第２保護膜、第２接続
孔、下地金属、第１および第２導電部材は、半導体基板
がウェハの状態において加工されるもの、つまり本発明
を適用する半導体装置は、ＷＰＰ技術を適用して形成さ
れたものとすることができる。そのような半導体装置で
は応力を吸収できるような部材が極力省かれているため
本発明を適用しない場合には応力の吸収が困難であり、
本発明を適用する効果は特に大きい。
孔、下地金属、第１および第２導電部材は、半導体基板
がウェハの状態において加工されるもの、つまり本発明
を適用する半導体装置は、ＷＰＰ技術を適用して形成さ
れたものとすることができる。そのような半導体装置で
は応力を吸収できるような部材が極力省かれているため
本発明を適用しない場合には応力の吸収が困難であり、
本発明を適用する効果は特に大きい。
【００１４】また、第１導電部材は、金、スズ、鉛スズ
はんだまたは銀スズはんだを材料とするバンプとするこ
とができ、第２導電部材は、はんだ、金、スズ、鉛スズ
はんだまたは銀スズはんだを材料とするボールバンプま
たはスタッドバンプとすることができる。また、第１導
電部材と第２導電部材とは、同一の材料で構成すること
ができる。このように第１導電部材と第２導電部材とを
同一の材料で構成することにより、第１導電部材と第２
導電部材との合金化による高さの減少を抑制し、効果的
に応力を緩和できる。
はんだまたは銀スズはんだを材料とするバンプとするこ
とができ、第２導電部材は、はんだ、金、スズ、鉛スズ
はんだまたは銀スズはんだを材料とするボールバンプま
たはスタッドバンプとすることができる。また、第１導
電部材と第２導電部材とは、同一の材料で構成すること
ができる。このように第１導電部材と第２導電部材とを
同一の材料で構成することにより、第１導電部材と第２
導電部材との合金化による高さの減少を抑制し、効果的
に応力を緩和できる。
【００１５】なお、第１導電部材の高さは５０μｍ以上
を例示できる。
を例示できる。
【００１６】（２）本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面に半導体素子を形成し、半導体
基板の上層に金属配線層を形成する工程、（ｂ）金属配
線層を覆うパッシベーション膜および第１保護膜を形成
し、第１保護膜およびパッシベーション膜に金属配線層
の一部を露出する第１接続孔を形成する工程、（ｃ）第
１接続孔の内部を含むパッシベーション膜上に第１金属
膜を堆積し、第１金属膜をパターニングしてリード配線
を形成する工程、（ｄ）リード配線を覆う第２保護膜を
形成し、第２保護膜にリード配線の一部を露出する第２
接続孔を形成する工程、（ｅ）第２接続孔の内部を含む
第２保護膜上に第２金属膜を形成し、第２接続孔の内部
の第２金属膜を残存するように第２金属膜をパターニン
グして下地金属を形成する工程、を有し、さらに（ｆ）
下地金属上に、第１導電部材を形成する工程、（ｇ）第
１導電部材上に第２導電部材を形成する工程、（ｈ）半
導体基板をスクライブして半導体チップに分離する工
程、を含むものである。
（ａ）半導体基板の主面に半導体素子を形成し、半導体
基板の上層に金属配線層を形成する工程、（ｂ）金属配
線層を覆うパッシベーション膜および第１保護膜を形成
し、第１保護膜およびパッシベーション膜に金属配線層
の一部を露出する第１接続孔を形成する工程、（ｃ）第
１接続孔の内部を含むパッシベーション膜上に第１金属
膜を堆積し、第１金属膜をパターニングしてリード配線
を形成する工程、（ｄ）リード配線を覆う第２保護膜を
形成し、第２保護膜にリード配線の一部を露出する第２
接続孔を形成する工程、（ｅ）第２接続孔の内部を含む
第２保護膜上に第２金属膜を形成し、第２接続孔の内部
の第２金属膜を残存するように第２金属膜をパターニン
グして下地金属を形成する工程、を有し、さらに（ｆ）
下地金属上に、第１導電部材を形成する工程、（ｇ）第
１導電部材上に第２導電部材を形成する工程、（ｈ）半
導体基板をスクライブして半導体チップに分離する工
程、を含むものである。
【００１７】このような半導体装置の製造方法によれ
ば、ウェハ状態で第２導電部材まで形成し、いわゆる前
工程の加工工程により一貫して半導体装置を形成でき
る。これにより後工程を省略し、半導体装置の製造コス
トを低減するとともにリアルサイズのＣＳＰを実現して
高密度実装に好適な半導体装置を製造できる。また、ア
ウターリードとして第１導電部材および第１導電部材を
有する半導体装置を製造できる。
ば、ウェハ状態で第２導電部材まで形成し、いわゆる前
工程の加工工程により一貫して半導体装置を形成でき
る。これにより後工程を省略し、半導体装置の製造コス
トを低減するとともにリアルサイズのＣＳＰを実現して
高密度実装に好適な半導体装置を製造できる。また、ア
ウターリードとして第１導電部材および第１導電部材を
有する半導体装置を製造できる。
【００１８】なお、第１導電部材として、シングルポイ
ントボンディング法または蒸着法により形成されたバン
プを例示できる。
ントボンディング法または蒸着法により形成されたバン
プを例示できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２０】図１は、本発明の一実施の形態である半導
体装置を実装基板に搭載した状態の一例を示した断面図
である。また、図２は、図１におけるＩＩ部を拡大して
示した断面図である。
体装置を実装基板に搭載した状態の一例を示した断面図
である。また、図２は、図１におけるＩＩ部を拡大して
示した断面図である。
【００２１】本実施の形態１の半導体装置は、半導体基
板１の表面にバンプ下地金属２を形成し、このバンプ下
地金属２上に第１バンプ３を形成し、さらに、第１バン
プ３上に第２バンプ４を形成したものである。第１バン
プ３および第２バンプ４は半導体装置のアウターリード
であり、図１に示すように、実装基板５に形成された配
線６に電気的に接続されている。このように本実施の形
態の半導体装置は実装基板５にフリップチップ実装され
るものであり、他の半導体装置を省略して示してはいな
いが、実装基板５上に高密度実装されるものである。ま
た、実装基板５と半導体装置との間には、たとえば樹脂
からなるアンダーフィル７が形成され、このアンダーフ
ィル７によって半導体装置のアウターリード部分が保護
される。ここではアンダーフィル７を例示しているが、
たとえば樹脂により半導体装置の全体を覆ってもよい。
板１の表面にバンプ下地金属２を形成し、このバンプ下
地金属２上に第１バンプ３を形成し、さらに、第１バン
プ３上に第２バンプ４を形成したものである。第１バン
プ３および第２バンプ４は半導体装置のアウターリード
であり、図１に示すように、実装基板５に形成された配
線６に電気的に接続されている。このように本実施の形
態の半導体装置は実装基板５にフリップチップ実装され
るものであり、他の半導体装置を省略して示してはいな
いが、実装基板５上に高密度実装されるものである。ま
た、実装基板５と半導体装置との間には、たとえば樹脂
からなるアンダーフィル７が形成され、このアンダーフ
ィル７によって半導体装置のアウターリード部分が保護
される。ここではアンダーフィル７を例示しているが、
たとえば樹脂により半導体装置の全体を覆ってもよい。
【００２２】半導体基板１は、単結晶のシリコン基板か
らなる。単結晶シリコン基板の線熱膨張係数は３×１０
-6℃である。一方、実装基板５は、たとえばガラスエポ
キシ系の樹脂からなり、その線熱膨張係数は１７×１０
-6℃である。このように半導体基板１と実装基板５との
線熱膨張係数が５倍以上の相違を有し、実装時の熱収縮
あるいは使用時の熱サイクルによって、熱ストレスを受
ける。しかし、本実施の形態の半導体装置では、第１バ
ンプ３上に第２バンプ４を積み上げて形成したアウター
リードを用いるため、熱ストレスを十分に緩和すること
が可能となる。
らなる。単結晶シリコン基板の線熱膨張係数は３×１０
-6℃である。一方、実装基板５は、たとえばガラスエポ
キシ系の樹脂からなり、その線熱膨張係数は１７×１０
-6℃である。このように半導体基板１と実装基板５との
線熱膨張係数が５倍以上の相違を有し、実装時の熱収縮
あるいは使用時の熱サイクルによって、熱ストレスを受
ける。しかし、本実施の形態の半導体装置では、第１バ
ンプ３上に第２バンプ４を積み上げて形成したアウター
リードを用いるため、熱ストレスを十分に緩和すること
が可能となる。
【００２３】図２に示す拡大部分を用いて説明する。図
２では、半導体基板１および半導体基板１の主面に形成
された半導体素子、層間絶縁膜あるいは金属配線を省略
している。半導体素子としてはＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）、
バイポーラトランジスタ等の能動素子、キャパシタ、抵
抗等の受動素子の何れであってもよく、またこれらを組
み合わせた回路素子を構成してもよい。金属配線は、た
とえばアルミニウム膜またはアルミニウム膜と窒化チタ
ン膜等のブロッキング膜との積層膜をフォトリソグラフ
ィとエッチング技術を用いてパターニングされた配線を
例示できるが、いわゆるダマシン法を用いて形成された
銅配線であってもよい。層間絶縁膜としては、たとえば
ＴＥＯＳ（テトラエトキシシラン）ガスを用いたＣＶＤ
法によるシリコン酸化膜（ＴＥＯＳ酸化膜）、あるいは
ＴＥＯＳ酸化膜とＳＯＧ（Spin On Glass ）膜との積層
膜を例示できる。また、配線層の層数に特に限定はな
く、単層あるいは２層以上の複数層であってもかまわな
い。ここでは従来前工程と称されている工程において最
上層配線とされている配線層を第３層配線Ｍ３とする場
合を例示する。
２では、半導体基板１および半導体基板１の主面に形成
された半導体素子、層間絶縁膜あるいは金属配線を省略
している。半導体素子としてはＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor ）、
バイポーラトランジスタ等の能動素子、キャパシタ、抵
抗等の受動素子の何れであってもよく、またこれらを組
み合わせた回路素子を構成してもよい。金属配線は、た
とえばアルミニウム膜またはアルミニウム膜と窒化チタ
ン膜等のブロッキング膜との積層膜をフォトリソグラフ
ィとエッチング技術を用いてパターニングされた配線を
例示できるが、いわゆるダマシン法を用いて形成された
銅配線であってもよい。層間絶縁膜としては、たとえば
ＴＥＯＳ（テトラエトキシシラン）ガスを用いたＣＶＤ
法によるシリコン酸化膜（ＴＥＯＳ酸化膜）、あるいは
ＴＥＯＳ酸化膜とＳＯＧ（Spin On Glass ）膜との積層
膜を例示できる。また、配線層の層数に特に限定はな
く、単層あるいは２層以上の複数層であってもかまわな
い。ここでは従来前工程と称されている工程において最
上層配線とされている配線層を第３層配線Ｍ３とする場
合を例示する。
【００２４】第２層配線と第３層配線Ｍ３との層間を絶
縁する層間絶縁膜８上に第３層配線Ｍ３が形成され、第
３層配線Ｍ３はパッシベーション膜９で覆われている。
層間絶縁膜８は、たとえばＴＥＯＳ酸化膜、ＳＯＧ膜お
よびＴＥＯＳ酸化膜の３層積層膜であり、第３層配線Ｍ
３は、たとえば窒化チタン膜、アルミニウム膜および窒
化チタン膜の３層積層膜である。また、パッシベーショ
ン膜９はＣＶＤ法により形成されたシリコン窒化膜から
なる。シリコン窒化膜を用いることによりパッシベーシ
ョン膜９の耐湿性を確保して半導体装置の信頼性を維持
できる。
縁する層間絶縁膜８上に第３層配線Ｍ３が形成され、第
３層配線Ｍ３はパッシベーション膜９で覆われている。
層間絶縁膜８は、たとえばＴＥＯＳ酸化膜、ＳＯＧ膜お
よびＴＥＯＳ酸化膜の３層積層膜であり、第３層配線Ｍ
３は、たとえば窒化チタン膜、アルミニウム膜および窒
化チタン膜の３層積層膜である。また、パッシベーショ
ン膜９はＣＶＤ法により形成されたシリコン窒化膜から
なる。シリコン窒化膜を用いることによりパッシベーシ
ョン膜９の耐湿性を確保して半導体装置の信頼性を維持
できる。
【００２５】パッシベーション膜９上には第１保護膜１
０が形成されている。第１保護膜１０はたとえばポリイ
ミド系の有機膜からなる。
０が形成されている。第１保護膜１０はたとえばポリイ
ミド系の有機膜からなる。
【００２６】第１保護膜１０およびパッシベーション膜
９には第１接続孔１１が形成されており、第１保護膜１
０上に形成された再配置配線１２（リード配線）が第１
接続孔１１を介して第３層配線Ｍ３に電気的に接続され
ている。再配置配線１２は、たとえばアルミニウム膜か
らなる主導電層１２ａと、たとえばクロム膜、銅膜およ
びクロム膜の３層積層膜からなるブロッキング層１２ｂ
とからなる。ブロッキング層１２ｂは、主導電層１２ａ
の腐食を防止するために形成される。再配置配線１２
は、半導体基板１の周辺領域または中心領域に形成され
た第３層配線Ｍ３のパッド部の接続され、周辺領域また
は中心領域に形成されたバッド部をエリアアレイ状に再
配置するために形成される。なお、主導電層１２ａを構
成するアルミニウム膜、ブロッキング層１２ｂを構成す
る銅膜およびクロム膜は、たとえばスパッタ法により形
成できる。
９には第１接続孔１１が形成されており、第１保護膜１
０上に形成された再配置配線１２（リード配線）が第１
接続孔１１を介して第３層配線Ｍ３に電気的に接続され
ている。再配置配線１２は、たとえばアルミニウム膜か
らなる主導電層１２ａと、たとえばクロム膜、銅膜およ
びクロム膜の３層積層膜からなるブロッキング層１２ｂ
とからなる。ブロッキング層１２ｂは、主導電層１２ａ
の腐食を防止するために形成される。再配置配線１２
は、半導体基板１の周辺領域または中心領域に形成され
た第３層配線Ｍ３のパッド部の接続され、周辺領域また
は中心領域に形成されたバッド部をエリアアレイ状に再
配置するために形成される。なお、主導電層１２ａを構
成するアルミニウム膜、ブロッキング層１２ｂを構成す
る銅膜およびクロム膜は、たとえばスパッタ法により形
成できる。
【００２７】再配置配線１２上には、第２保護膜１３が
形成されている。第２保護膜１３は、たとえばポリイミ
ド系の樹脂膜により構成される。
形成されている。第２保護膜１３は、たとえばポリイミ
ド系の樹脂膜により構成される。
【００２８】第２保護膜１３には、第２接続孔１４が形
成され、第２接続孔１４にはバンプ下地金属２が形成さ
れている。バンプ下地金属（ＢＬＭ）２は、たとえばク
ロム膜、ニッケルおよびタングステンの合金膜ならびに
金膜の積層膜からなる。バンプ下地金属２により次に説
明する第１バンプ３の接着性が確保される。なお、本実
施の形態では、第２接続孔１４の内部にのみバンプ下地
金属２が形成されているが、第２接続孔１４の周辺の第
２保護膜１３上にも形成されてよい。
成され、第２接続孔１４にはバンプ下地金属２が形成さ
れている。バンプ下地金属（ＢＬＭ）２は、たとえばク
ロム膜、ニッケルおよびタングステンの合金膜ならびに
金膜の積層膜からなる。バンプ下地金属２により次に説
明する第１バンプ３の接着性が確保される。なお、本実
施の形態では、第２接続孔１４の内部にのみバンプ下地
金属２が形成されているが、第２接続孔１４の周辺の第
２保護膜１３上にも形成されてよい。
【００２９】バンプ下地金属２上には、第１バンプ３が
形成されている。第１バンプ３は、たとえば金からな
る。このように第１バンプ３が形成されているため、半
導体基板１と実装基板５との間隔を広くすることがで
き、半導体基板１と実装基板５と線熱膨張係数の相違に
起因するストレスが発生しても、そのストレスを吸収し
て再配置配線１２、第１保護膜１０、パッシベーション
膜９等にクラックを発生させないようにすることができ
る。この第１バンプ３の高さは５０μｍ以上とすること
ができ、これにより半導体基板１と実装基板５との間隔
を５０μｍ以上増加させることができる。半導体基板１
と実装基板５との間隔の増加により、ストレスはその距
離の二乗に反比例して小さくなるため、ストレス緩和の
効果は極めて大きい。
形成されている。第１バンプ３は、たとえば金からな
る。このように第１バンプ３が形成されているため、半
導体基板１と実装基板５との間隔を広くすることがで
き、半導体基板１と実装基板５と線熱膨張係数の相違に
起因するストレスが発生しても、そのストレスを吸収し
て再配置配線１２、第１保護膜１０、パッシベーション
膜９等にクラックを発生させないようにすることができ
る。この第１バンプ３の高さは５０μｍ以上とすること
ができ、これにより半導体基板１と実装基板５との間隔
を５０μｍ以上増加させることができる。半導体基板１
と実装基板５との間隔の増加により、ストレスはその距
離の二乗に反比例して小さくなるため、ストレス緩和の
効果は極めて大きい。
【００３０】第１バンプ３上には、第２バンプ４が形成
されている。第２バンプ４は、たとえば、はんだボール
バンプとすることができる。また、はんだボールバンプ
の直径は３００μｍとする。
されている。第２バンプ４は、たとえば、はんだボール
バンプとすることができる。また、はんだボールバンプ
の直径は３００μｍとする。
【００３１】なお、本実施の形態では、第１バンプ３を
金バンプ、第２バンプ４をはんだボールバンプで構成し
た例を示したが、第１バンプ３には、スズ（Ｓｎ）、鉛
スズ（ＰｂＳｎ）はんだまたは銀スズ（ＳｎＡｇ）はん
だを材料とするバンプを用いることもできる。また、第
２バンプ４には、金（Ａｕ）、スズ、鉛スズはんだまた
は銀スズはんだを材料とするボールバンプを用いること
もできる。
金バンプ、第２バンプ４をはんだボールバンプで構成し
た例を示したが、第１バンプ３には、スズ（Ｓｎ）、鉛
スズ（ＰｂＳｎ）はんだまたは銀スズ（ＳｎＡｇ）はん
だを材料とするバンプを用いることもできる。また、第
２バンプ４には、金（Ａｕ）、スズ、鉛スズはんだまた
は銀スズはんだを材料とするボールバンプを用いること
もできる。
【００３２】また、第１バンプ３と第２バンプ４とは、
同一の材料で構成することもできる。たとえば、第１バ
ンプ３と第２バンプ４とを各々金バンプ−金ボールバン
プ、スズバンプ−スズボールバンプ、鉛スズバンプ−鉛
スズボールバンプ、銀スズバンプ−銀スズボールバン
プ、等で構成できる。このように同一材料を用いること
により、たとえばはんだ中のＳｎに金が溶融し、第１バ
ンプ３による高さがかせげなくなるような状態を防止で
きる。
同一の材料で構成することもできる。たとえば、第１バ
ンプ３と第２バンプ４とを各々金バンプ−金ボールバン
プ、スズバンプ−スズボールバンプ、鉛スズバンプ−鉛
スズボールバンプ、銀スズバンプ−銀スズボールバン
プ、等で構成できる。このように同一材料を用いること
により、たとえばはんだ中のＳｎに金が溶融し、第１バ
ンプ３による高さがかせげなくなるような状態を防止で
きる。
【００３３】次に、本実施の形態の半導体装置の製造方
法を説明する。図３は、本実施の形態の半導体装置の製
造方法の一例を示したフローチャートである。
法を説明する。図３は、本実施の形態の半導体装置の製
造方法の一例を示したフローチャートである。
【００３４】まず、ウェハ状態の半導体基板１上にＭＩ
ＳＦＥＴ等の半導体素子を形成し、半導体素子を覆う絶
縁膜を形成し、さらにその絶縁膜に接続孔を開口した
後、第１層配線を形成する。第１層配線を覆う層間絶縁
膜の形成、層間絶縁膜への接続孔の開口の後第２層配線
を形成する。さらに、先に説明した層間絶縁膜８と第３
層配線Ｍ３を形成する（ステップ３０）。層間絶縁膜の
形成は、たとえばＴＥＯＳ酸化膜をＣＶＤ法により堆積
した後、ＳＯＧ膜を堆積およびベークし、さらにＴＥＯ
Ｓ酸化膜を堆積することにより形成できる。第１層配線
は、たとえばタングステン膜をＣＶＤ法により堆積し、
フォトレジスト膜をマスクとしてパターニングすること
により形成できる。第２層または第３層配線は、たとえ
ば窒化チタン膜、アルミニウム膜および窒化チタン膜を
各々スパッタ法により堆積し、フォトレジスト膜をマス
クとしてパターニングすることにより形成できる。
ＳＦＥＴ等の半導体素子を形成し、半導体素子を覆う絶
縁膜を形成し、さらにその絶縁膜に接続孔を開口した
後、第１層配線を形成する。第１層配線を覆う層間絶縁
膜の形成、層間絶縁膜への接続孔の開口の後第２層配線
を形成する。さらに、先に説明した層間絶縁膜８と第３
層配線Ｍ３を形成する（ステップ３０）。層間絶縁膜の
形成は、たとえばＴＥＯＳ酸化膜をＣＶＤ法により堆積
した後、ＳＯＧ膜を堆積およびベークし、さらにＴＥＯ
Ｓ酸化膜を堆積することにより形成できる。第１層配線
は、たとえばタングステン膜をＣＶＤ法により堆積し、
フォトレジスト膜をマスクとしてパターニングすること
により形成できる。第２層または第３層配線は、たとえ
ば窒化チタン膜、アルミニウム膜および窒化チタン膜を
各々スパッタ法により堆積し、フォトレジスト膜をマス
クとしてパターニングすることにより形成できる。
【００３５】次に、シリコン窒化膜をＣＶＤ法により堆
積してパッシベーション膜９を形成する。パッシベーシ
ョン膜９には、フォトレジスト膜をマスクとして第１接
続孔１１をドライエッチングにより開口する。さらにポ
リイミド系の樹脂膜、たとえばＰＩＱ膜を塗布法により
堆積した後プリベークし、第１接続孔１１をフォトレジ
スト膜をマスクとしてパターニングする。その後ポスト
ベークを行って第１保護膜１０を形成する（ステップ３
１）。なお、第１接続孔１１の開口は、第１保護膜１０
およびパッシベーション膜９について同時に第１接続孔
１１を開口してもよい。
積してパッシベーション膜９を形成する。パッシベーシ
ョン膜９には、フォトレジスト膜をマスクとして第１接
続孔１１をドライエッチングにより開口する。さらにポ
リイミド系の樹脂膜、たとえばＰＩＱ膜を塗布法により
堆積した後プリベークし、第１接続孔１１をフォトレジ
スト膜をマスクとしてパターニングする。その後ポスト
ベークを行って第１保護膜１０を形成する（ステップ３
１）。なお、第１接続孔１１の開口は、第１保護膜１０
およびパッシベーション膜９について同時に第１接続孔
１１を開口してもよい。
【００３６】次に、第１保護膜１０上にアルミニウム膜
およびクロム膜、銅膜およびクロム膜の３層積層膜をス
パッタ法または蒸着法を用いて堆積する。その後、フォ
トレジスト膜をマスクとして前記３層積層膜およびアル
ミニウム膜をパターニングする。これにより再配置配線
１２を形成する（ステップ３２）。
およびクロム膜、銅膜およびクロム膜の３層積層膜をス
パッタ法または蒸着法を用いて堆積する。その後、フォ
トレジスト膜をマスクとして前記３層積層膜およびアル
ミニウム膜をパターニングする。これにより再配置配線
１２を形成する（ステップ３２）。
【００３７】次に、再配置配線１２を覆う第２保護膜１
３を形成する（ステップ３３）。第２保護膜１３の形成
は、たとえばポリイミド系の樹脂膜を前記同様塗布およ
びプリベークにより形成する。
３を形成する（ステップ３３）。第２保護膜１３の形成
は、たとえばポリイミド系の樹脂膜を前記同様塗布およ
びプリベークにより形成する。
【００３８】次に、第２保護膜１３にフォトレジスト膜
をマスクとして第２接続孔１４を開口し（ステップ３
４）、ポストベークを行った後、第２保護膜１３上に、
クロム膜、ニッケルおよびタングステンの合金膜ならび
に金膜の積層膜をたとえばスパッタ法または蒸着法によ
り形成する。その後、この積層膜をフォトレジスト膜を
マスクとしてエッチングし、バンプ下地金属２を形成す
る（ステップ３５）。
をマスクとして第２接続孔１４を開口し（ステップ３
４）、ポストベークを行った後、第２保護膜１３上に、
クロム膜、ニッケルおよびタングステンの合金膜ならび
に金膜の積層膜をたとえばスパッタ法または蒸着法によ
り形成する。その後、この積層膜をフォトレジスト膜を
マスクとしてエッチングし、バンプ下地金属２を形成す
る（ステップ３５）。
【００３９】次に、バンプ下地金属２上に第１バンプ３
を形成する（ステップ３６）。第１バンプ３の形成は、
シングルポイントボンディング法または蒸着法等を用い
ることができる。
を形成する（ステップ３６）。第１バンプ３の形成は、
シングルポイントボンディング法または蒸着法等を用い
ることができる。
【００４０】次に、第１バンプ３上に第２バンプ４を形
成する（ステップ３７）。第２バンプ４の形成には、は
んだボールを一括して転写する転写法を用いることがで
きる。なお、この工程までは、半導体基板１がウェハ状
態で加工される。図４に本工程が終了した時点の平面図
を示す。このように本実施の形態ではウェハ状態で第２
バンプ４の形成まで行うため、次に説明する分断の工程
を除き、ほとんど前工程の加工手段を用いることが可能
である。これにより後工程を不要にして工程を短縮化
し、製造コストの低減を図ることができる。
成する（ステップ３７）。第２バンプ４の形成には、は
んだボールを一括して転写する転写法を用いることがで
きる。なお、この工程までは、半導体基板１がウェハ状
態で加工される。図４に本工程が終了した時点の平面図
を示す。このように本実施の形態ではウェハ状態で第２
バンプ４の形成まで行うため、次に説明する分断の工程
を除き、ほとんど前工程の加工手段を用いることが可能
である。これにより後工程を不要にして工程を短縮化
し、製造コストの低減を図ることができる。
【００４１】次に、ウェハの分断（スクライブ）を行
い、半導体チップに個片化する（ステップ３８）。この
個片化により半導体装置がほぼ完成する。
い、半導体チップに個片化する（ステップ３８）。この
個片化により半導体装置がほぼ完成する。
【００４２】この後、本実施の形態の半導体装置は、実
装基板に実装される（ステップ３９）。実装は、リフロ
ーおよび封止により行われる。リフローにより第２バン
プ４が溶融されて実装基板５上の配線６に接続され、前
記したアンダーフィル７により封止される。
装基板に実装される（ステップ３９）。実装は、リフロ
ーおよび封止により行われる。リフローにより第２バン
プ４が溶融されて実装基板５上の配線６に接続され、前
記したアンダーフィル７により封止される。
【００４３】本実施の形態の半導体装置によれば、アウ
ターリードとして第１バンプ３および第２バンプ４が形
成されているため、半導体装置と実装基板５との間隔を
広くすることができ、半導体基板１と実装基板５との間
の熱膨張係数の相違が大きくても、その熱膨張係数の相
違に起因する応力を十分に緩和することができる。ま
た、このような応力緩和の効果は、本実施の形態のよう
なＷＰＰ技術を用いた場合に特に顕著となる。
ターリードとして第１バンプ３および第２バンプ４が形
成されているため、半導体装置と実装基板５との間隔を
広くすることができ、半導体基板１と実装基板５との間
の熱膨張係数の相違が大きくても、その熱膨張係数の相
違に起因する応力を十分に緩和することができる。ま
た、このような応力緩和の効果は、本実施の形態のよう
なＷＰＰ技術を用いた場合に特に顕著となる。
【００４４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４５】たとえば、前記実施の形態では、第２バン
プ４としてボールバンプの例を説明したが、図５に示す
ようなスタッドバンプ１５を適用してもよい。この場
合、スタッドバンプ１５は、ワイヤボンディングを用い
て形成される。
プ４としてボールバンプの例を説明したが、図５に示す
ようなスタッドバンプ１５を適用してもよい。この場
合、スタッドバンプ１５は、ワイヤボンディングを用い
て形成される。
【００４６】また、実装基板５としてエポキシ系の樹脂
基板を例示したが、テープキャリアを用いた基板に適用
してもよい。
基板を例示したが、テープキャリアを用いた基板に適用
してもよい。
【００４７】さらに、第１バンプ３および第２バンプ４
を２つ積み重ねた例を説明したが、３つ以上のバンプを
積み上げてアウターリードを構成してもよい。
を２つ積み重ねた例を説明したが、３つ以上のバンプを
積み上げてアウターリードを構成してもよい。
【００４８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４９】（１）半導体装置（特にＷＰＰ技術が適用
された半導体装置）と実装基板との間の熱膨張に起因す
るストレスを緩和することができる。
された半導体装置）と実装基板との間の熱膨張に起因す
るストレスを緩和することができる。
【００５０】（２）半導体装置（特にＷＰＰ技術が適用
された半導体装置）と実装基板との間の熱ストレスに起
因するクラックの発生を抑制し、またアウターリード
（バンプ）の接続信頼性の低下を抑制して半導体装置の
信頼性を向上できる。
された半導体装置）と実装基板との間の熱ストレスに起
因するクラックの発生を抑制し、またアウターリード
（バンプ）の接続信頼性の低下を抑制して半導体装置の
信頼性を向上できる。
【図１】本発明の一実施の形態である半導体装置を実装
基板に搭載した状態の一例を示した断面図である。
基板に搭載した状態の一例を示した断面図である。
【図２】図１におけるＩＩ部を拡大して示した断面図で
ある。
ある。
【図３】本発明の一実施の形態である半導体装置の製造
方法の一例を示したフローチャートである。
方法の一例を示したフローチャートである。
【図４】実施の形態の半導体装置の一製造過程における
平面図である。
平面図である。
【図５】実施の形態の半導体装置の他の例を示した断面
図である。
図である。
【図６】本発明の課題を説明するための断面図である。
１ 半導体基板 ２ バンプ下地金属 ３ 第１バンプ ４ 第２バンプ ５ 実装基板 ６ 配線 ７ アンダーフィル ８ 層間絶縁膜 ９ パッシベーション膜 １０ 第１保護膜 １１ 第１接続孔 １２ 再配置配線 １２ａ 主導電層 １２ｂ ブロッキング層 １３ 第２保護膜 １４ 第２接続孔 １５ スタッドバンプ １０１ バンプ １０２ 実装基板 １０３ リード １０４ バンプ下地金属 １０５ 再配置配線 １０６ 保護膜 １０７ パッシベーション膜 １０８ クラック Ｍ３ 第３層配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 AA04 AA13 AA28 AA29 BA11 BA12 BA17 BA25 BA38 CA01 CA09 DA05 DA08 DA15 DA34 DA35 DA38 EA02 EA05 EA25 EA28 EA29 EA32
Claims (6)
- 【請求項１】 半導体素子がその主面に形成された半導
体基板と、前記半導体基板の上層に形成された配線層
と、前記配線層を覆うパッシベーション膜および第１保
護膜とを有する半導体装置であって、 前記第１保護膜およびパッシベーション膜に開口された
第１接続孔を介して前記配線層に接続されたリード配線
と、前記リード配線を覆う第２保護膜と、前記第２保護
膜に開口された第２接続孔と、前記第２接続孔の内部を
含む領域に形成され、前記リード配線に接続された下地
金属と、前記下地金属上に形成された第１導電部材と、
前記第１導電部材上に形成された第２導電部材とを含む
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記リード配線、第２保護膜、第２接続孔、下地金属、
第１および第２導電部材は、前記半導体基板がウェハの
状態において加工されるものであることを特徴とする半
導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、 前記第１導電部材は、金、スズ、鉛スズはんだまたは銀
スズはんだを材料とするバンプであり、前記第２導電部
材は、はんだ、金、スズ、鉛スズはんだまたは銀スズは
んだを材料とするボールバンプまたはスタッドバンプで
あることを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置であって、 前記第１導電部材と前記第２導電部材とは、同一の材料
で構成されることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４の何れか一項に記載の半導
体装置であって、 前記第１導電部材の高さは５０μｍ以上であることを特
徴とする半導体装置。 - 【請求項６】 （ａ）半導体基板の主面に半導体素子を
形成し、前記半導体基板の上層に金属配線層を形成する
工程、 （ｂ）前記金属配線層を覆うパッシベーション膜および
第１保護膜を形成し、前記第１保護膜およびパッシベー
ション膜に前記金属配線層の一部を露出する第１接続孔
を形成する工程、 （ｃ）前記第１接続孔の内部を含む前記パッシベーショ
ン膜上に第１金属膜を堆積し、前記第１金属膜をパター
ニングしてリード配線を形成する工程、 （ｄ）前記リード配線を覆う第２保護膜を形成し、前記
第２保護膜に前記リード配線の一部を露出する第２接続
孔を形成する工程、 （ｅ）前記第２接続孔の内部を含む前記第２保護膜上に
第２金属膜を形成し、前記第２接続孔の内部の前記第２
金属膜を残存するように前記第２金属膜をパターニング
して下地金属を形成する工程、 （ｆ）前記下地金属上に、第１導電部材を形成する工
程、 （ｇ）前記第１導電部材上に第２導電部材を形成する工
程、 （ｈ）前記半導体基板をスクライブして半導体チップに
分離する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25693998A JP2000091339A (ja) | 1998-09-10 | 1998-09-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25693998A JP2000091339A (ja) | 1998-09-10 | 1998-09-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091339A true JP2000091339A (ja) | 2000-03-31 |
Family
ID=17299471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25693998A Withdrawn JP2000091339A (ja) | 1998-09-10 | 1998-09-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091339A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720591B2 (en) | 2001-04-23 | 2004-04-13 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2005515628A (ja) * | 2002-01-18 | 2005-05-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高密度エリア・アレイ（ａｒｅａａｒｒａｙ）はんだマイクロ接合（ｍｉｃｒｏｊｏｉｎｉｎｇ）相互接続構造およびその製造方法 |
| JP2006501633A (ja) * | 2001-11-30 | 2006-01-12 | フリースケール セミコンダクター インコーポレイテッド | 半導体電力デバイスおよび形成方法 |
| JP2006041401A (ja) * | 2004-07-29 | 2006-02-09 | Sharp Corp | 半導体装置及びその製造方法 |
| US7413931B2 (en) | 2004-09-24 | 2008-08-19 | Sanyo Electric Co., Ltd. | Semiconductor device manufacturing method |
| US8101496B2 (en) | 2003-06-09 | 2012-01-24 | Semiconductor Components Industries, Llc | Method of manufacturing ball grid array type semiconductor device |
-
1998
- 1998-09-10 JP JP25693998A patent/JP2000091339A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720591B2 (en) | 2001-04-23 | 2004-04-13 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US6949416B2 (en) | 2001-04-23 | 2005-09-27 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| JP2006501633A (ja) * | 2001-11-30 | 2006-01-12 | フリースケール セミコンダクター インコーポレイテッド | 半導体電力デバイスおよび形成方法 |
| JP2005515628A (ja) * | 2002-01-18 | 2005-05-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高密度エリア・アレイ（ａｒｅａａｒｒａｙ）はんだマイクロ接合（ｍｉｃｒｏｊｏｉｎｉｎｇ）相互接続構造およびその製造方法 |
| US8101496B2 (en) | 2003-06-09 | 2012-01-24 | Semiconductor Components Industries, Llc | Method of manufacturing ball grid array type semiconductor device |
| JP2006041401A (ja) * | 2004-07-29 | 2006-02-09 | Sharp Corp | 半導体装置及びその製造方法 |
| US7413931B2 (en) | 2004-09-24 | 2008-08-19 | Sanyo Electric Co., Ltd. | Semiconductor device manufacturing method |
| CN100456428C (zh) * | 2004-09-24 | 2009-01-28 | 三洋电机株式会社 | 半导体装置的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9837376B2 (en) | Manufacturing method of semiconductor device and semiconductor device thereof | |
| US11289346B2 (en) | Method for fabricating electronic package | |
| US20200258803A1 (en) | Semiconductor package having routable encapsulated conductive substrate and method | |
| TWI763613B (zh) | 半導體裝置及其製造方法 | |
| JP4126891B2 (ja) | 半導体装置の製造方法 | |
| JP2001320013A (ja) | 半導体装置およびその製造方法 | |
| JPH0897217A (ja) | 半導体装置及びその製造方法 | |
| US11437310B2 (en) | Connection structure and method of forming the same | |
| JP2001176899A (ja) | 半導体装置の製造方法 | |
| JP2000228420A (ja) | 半導体装置及びその製造方法 | |
| US20050151268A1 (en) | Wafer-level assembly method for chip-size devices having flipped chips | |
| US20200043908A1 (en) | Package stacked structure, method for fabricating the same, and package structure | |
| EP1949441A2 (en) | Chip assembly and method of manufacturing thereof | |
| JP3402086B2 (ja) | 半導体装置およびその製造方法 | |
| US20040089946A1 (en) | Chip size semiconductor package structure | |
| US20210020579A1 (en) | Semiconductor device package and method of manufacturing the same | |
| JP2000091339A (ja) | 半導体装置およびその製造方法 | |
| US11784148B2 (en) | Semiconductor package | |
| JP4649792B2 (ja) | 半導体装置 | |
| TWI710032B (zh) | 封裝堆疊結構及其製法暨封裝結構 | |
| JP2003007908A (ja) | ウェハーレベルチップスケールパッケージ及びその製造方法 | |
| US20080315436A1 (en) | Semiconductor wafer that supports multiple packaging techniques | |
| JP2001110828A (ja) | 半導体装置の製造方法 | |
| JPH0562980A (ja) | 半導体装置およびその製造方法 | |
| JP4631223B2 (ja) | 半導体実装体およびそれを用いた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |