KR20060133800A - 칩 스택 패키지 - Google Patents

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Abstract

본 발명은 적층된 반도체 칩과 기판간의 전기적 연결이 용이하도록 한 칩 스택 패키지에 관한 것이다. 이러한 칩 스택 패키지는, 상면에 본드핑거를 구비함과 아울러 저면에 볼랜드를 구비한 기판; 상기 기판 상에 이격해서 적층 배치되는 적어도 둘 이상의 반도체 칩; 상기 각 반도체 칩을 둘러쌈과 아울러 반도체 칩의 본딩패드와 전기적으로 연결되는 전도성 패턴을 구비한 절연 테이프; 상기 절연 테이프의 전도성 패턴을 포함한 기판의 본드핑거 및 반도체 칩의 본딩패드를 상호 전기적으로 연결하는 범프; 상기 적층 배치된 반도체 칩을 포함한 기판의 상면을 밀봉하는 봉지제; 및 상기 기판 저면의 볼랜드 상에 부착된 솔더볼;을 포함한다.

Description

칩 스택 패키지{Chip stack package}
도 1은 종래 기술에 따른 칩 스택 패키지의 일예를 도시한 단면도.
도 2는 본 발명에 따른 칩 스택 패키지의 단면도.
도 3은 본 발명에 따른 절연 테이프의 구조 및 반도체 칩과의 접합 구조를 설명하기 위한 도면.
도 4 내지 도 6은 본 발명에 따른 칩 스택 패키지의 제조 공정을 설명하기 위한 도면.
도 7은 본 발명의 다른 실시예를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 11: 본드핑거
12: 볼랜드 13: 솔더볼
20: 반도체 칩 21: 본딩패드
30: 절연 테이프 31: 전도성 패턴
32: 제 1 범프 33: 제 2 범프
40: 봉지제
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 적층된 반도체 칩과 기판간의 전기적 연결이 용이하도록 한 칩 스택 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 용량 증가에 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란, 적어도 두개 이상의 반도체 칩을 스택하여 메모리 용량을 배가시키는 기술이다. 이러한 스택킹 기술에 의하면, 두개의 64M DRAM급 칩을 스택하여 128M DRAM급으로 구성할 수 있고, 또한, 두개의 128M DRAM급 칩을 스택하여 256M DRAM급으로 구성할 수 있다. 게다가, 스택킹 기술에 의하면, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖는다.
반도체 칩을 스택하는 방법으로는 스택된 다수의 반도체 칩을 하나의 패키지 내에 내장시키는 방법과 패키징된 다수의 패키지를 스택하는 방법이 있으며, 효율면에서는 하나의 패키지 내에 다수의 반도체 칩을 내장시킨 칩 스택 패키지가 더 우수하다.
도 1은 종래 기술에 따른 칩 스택 패키지의 일예를 도시한 단면도이다.
도시한 바와 같이, 바텀 칩(4)과 탑 칩(6)은 패드 형성면이 위쪽에 배치되도록 접착제(3)에 의해 스택되어 회로패턴(2)을 구비한 기판(1) 상에 부착되며, 각 칩(4, 6)의 본딩패드들(도시안됨)은 금속 와이어(7)에 의해 기판(1)의 회로패턴(2)과 전기적으로 연결된다. 또한, 바텀 칩(4) 및 탑 칩(6)과 금속 와이어(7)를 포함한 기판(1)의 상부면은 봉지제(8)로 밀봉되며, 상기 기판(1)의 하부면에는 외부 회로와 전기적으로 접속되는 솔더 볼(9)이 부착된다.
그러나, 전술한 종래의 칩 스택 패키지는 바텀 칩 및 탑 칩 모두가 각각 와이어 본딩 공정을 통해 기판 회로패턴과의 전기적 연결이 이루어져야 하므로, 제조 공정상의 어려움이 있다. 더욱이, 바텀 칩과 탑 칩간의 스택은 금속 와이어의 루프(loop) 형성공간을 충분히 확보해 주어야 하므로, 스택되는 반도체 칩의 수가 증가하면 구조상, 패키지의 크기를 줄이는데 한계가 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체 칩들과 기판간의 전기적 연결을 용이하게 하고, 패키지의 크기를 감소시킬 수 있는 칩 스택 패키지를 제공함 에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라 칩 스택 패키지가 제공되며: 이러한 칩 스택 패키지는, 상면에 본드핑거를 구비함과 아울러 저면에 볼랜드를 구비한 기판; 상기 기판 상에 이격해서 적층 배치되는 적어도 둘 이상의 반도체 칩; 상기 각 반도체 칩을 둘러쌈과 아울러 반도체 칩의 본딩패드와 전기적으로 연결되는 전도성 패턴을 구비한 절연 테이프; 상기 절연 테이프의 전도성 패턴을 포함한 기판의 본드핑거 및 반도체 칩의 본딩패드를 상호 전기적으로 연결하는 범프; 상기 적층 배치된 반도체 칩을 포함한 기판의 상면을 밀봉하는 봉지제; 및 상기 기판 저면의 볼랜드 상에 부착된 솔더볼;을 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 전도성 패턴은 그 일부분이 절연 테이프로부터 노출된 다.
(실시예)
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지의 단면도이다.
도시한 바와 같이, 본 발명에 따른 칩 스택 패키지는, 상면에 본드핑거(11)를 구비함과 아울러 저면에 볼랜드(12)를 구비한 기판(10) 상에 다수의 에지 패드형 반도체 칩(20)이 이격되어 배치된다. 그리고, 다수의 반도체 칩(20) 각각에는 전도성 패턴(31)이 삽입된 절연 테이프(30)가 표면을 감싸도록 위치한다. 이 때, 절연 테이프(30) 상의 전도성 패턴(31)은 제 1 및 제 2 범프(32,33)를 통해 반도체 칩(20)의 본딩패드(21) 또는 기판(10)의 본드핑거(11)와 전기적으로 접속된다. 아울러, 상기 적층 배치된 반도체 칩(20)을 포함한 기판(10)의 상면은 봉지제(40)에 의해 밀봉되고, 기판 전면의 볼랜드(12) 상에는 솔더볼(13)이 부착된다.
이와 같이, 본 발명에 따른 칩 스택 패키지는 금속 와이어가 아닌 내부에 전도성 패턴(31)이 삽입된 절연 테이프(30)와 제 1 및 제 2 범프(32,33)를 이용하여, 기판(10)과 반도체 칩(20) 또는 각각의 반도체 칩(20)간을 전기적으로 연결한다.
도 3을 참조하여, 절연 테이프(30)의 구조 및 반도체 칩과의 접합 구조를 살펴보면, 절연 테이프(30)는 반도체 칩(20)과의 접합면 및 상부에 적층되는 반도체 칩(20)과의 접합면에 접착성 가짐으로써, 반도체 칩(20)을 감싸면서 접착된다. 또한, 절연 테이프(30)는 반도체 칩의 본딩패드(21) 또는 기판의 본드핑거(11)와 연결되는 제 1 및 제 2 범프(32,33)와의 접속면에 전도성 패턴(31)을 노출시킴으로써, 이를 통해 제 1 및 제 2 범프(32,33)와 전기적으로 접속된다.
이하, 도 4 내지 도 6을 참조하여, 본 발명에 따른 칩 스택 패키지의 제조 공정을 살펴보기로 한다.
먼저, 도 4를 참조하면, 반도체 칩(30)의 본딩패드(21) 상에 제 1 범프(32)가 형성되고, 이 후, 도 5에 도시한 바와 같이, 제 1 범프(32)가 형성된 반도체 칩(30)의 표면에 절연 테이프(30)가 감싸도록 부착된다. 이 때, 반도체 칩(30)과의 접합면에 노출된 전도성 패턴(31)은 상기 제 1 범프(32)와 전기적으로 연결된다. 이 후, 반도체 칩(30)과의 접합면 이면에 노출된 전도성 패턴(31) 상에 반도체 칩(20) 또는 기판(10)과의 접속을 위한 제 2 범프(33)가 형성됨으로써, 단위 칩 스택 개체가 완성된다. 한편, 본 발명의 실시예에서는 에지 패드형의 반도체 칩(20)을 예를 들어 설명하였지만, 본 발명은 도 7에 도시한 바와 같이, 절연 테이프(30)에 삽입된 전도성 패턴(31)의 길이를 조절하여, 센터 패드형 반도체 칩(50)에도 동일하게 적용할 수 있다.
그런 다음, 도 6을 참조하면, 상기와 같이 제 1 및 제 2 범프(32,33) 및 절연 테이프(30)가 부착된 반도체 칩(20)은 기판(10) 상에 차례로 적층 부착된다. 이 때, 기판(10)과 접속되는 반도체 칩(20)은 제 2 범프(33)를 통해 기판(10)의 본드핑거(11)와 전기적으로 연결되며, 또한, 그 상부에 적층되는 반도체 칩(20)의 본딩패드(21) 또한 전기적으로 연결된다. 이 후, 적층 배치된 반도체 칩(20)을 포함한 기판(10)의 상면은 봉지제(40)에 의해 밀봉되고, 기판(10) 저면의 볼랜드(12) 상에는 솔더볼(13)이 부착된다.
이상에서 살펴본 바와 같이 본 발명에 따른 칩 스택 패키지는, 전도성 패턴이 삽입된 절연 테이프를 통해 반도체 칩 및 기판간의 전기적 접속을 실시함으로써, 와이어 본딩 공정과 같이 까다로운 제조 공정이 필요하지 않다. 또한, 반도체 칩의 부착에 있어, 별도의 접착물질이 필요하지 않으며, 더욱이, 절연 테이프의 두께 조절을 통해 패키지의 높이 및 크기를 감소시킬 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 와이어 본딩 공정이 필요하지 않아 반도체 칩의 적층이 용이하며, 절연 테이프의 두께를 조절이 가능함에 따라 패키지 자체의 두께를 감소시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발며의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (2)

  1. 상면에 본드핑거를 구비함과 아울러 저면에 볼랜드를 구비한 기판;
    상기 기판 상에 이격해서 적층 배치되는 적어도 둘 이상의 반도체 칩;
    상기 각 반도체 칩을 둘러쌈과 아울러 반도체 칩의 본딩패드와 전기적으로 연결되는 전도성 패턴을 구비한 절연 테이프;
    상기 절연 테이프의 전도성 패턴을 포함한 기판의 본드핑거 및 반도체 칩의 본딩패드를 상호 전기적으로 연결하는 범프;
    상기 적층 배치된 반도체 칩을 포함한 기판의 상면을 밀봉하는 봉지제; 및
    상기 기판 저면의 볼랜드 상에 부착된 솔더볼;을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  2. 제 1 항에 있어서,
    상기 전도성 패턴은 그 일부분이 절연 테이프로부터 노출된 것을 특징으로 하는 칩 스택 패키지.
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* Cited by examiner, † Cited by third party
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KR101229660B1 (ko) * 2011-04-08 2013-02-04 한국기계연구원 칩 적층용 절연필름, 그 제조방법 및 이를 이용한 칩 적층방법

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