KR20060068971A - 적층 패키지 - Google Patents

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KR20060068971A
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Abstract

본 발명은 인너 패턴이 형성된 기판을 사용함으로써, 작은 사이즈의 반도체 칩을 적층할 수 있는 적층 패키지에 관한 것이다. 이 패키지는, 중심부에 윈도우를 구비한 베이스층의 상면에 다수의 인너 패턴이 구비되고, 상기 베이스층의 외측에 다수의 아우터 리드가 배치되며 상기 인너 패턴의 타단과 아우터 리드의 일단이 전기적으로 상호 연결되어진 기판의 하부면에 반도체 칩이 부착되고, 상기 윈도우에 인접한 인너 패턴의 일단과 반도체 칩의 본디패드가 상기 윈도우를 관통하는 금속 와이어에 의해 전기적으로 연결되며, 상기 아우터 리드의 타단을 제외한 나머지 부분이 봉제제로 밀봉된 구조의 바텀 패키지 및 탑 패키지; 상기 바텀 패키지 및 탑 패키지의 동축선상에 배치된 아우터 리드들간을 전기적으로 연결시키는 브리지 핀; 및 상기 브리지 핀 저면에 부착된 솔더 볼;을 포함한다.

Description

적층 패키지{Stack package}
도 1은 종래의 적층 패키지의 단면도.
도 2는 본 발명에 따른 적층 패키지의 단면도.
도 3은 본 발명에 사용되는 개별 패키지의 단면도.
도 4a 및 도 4b는 본 발명에 사용되는 기판의 단면도 및 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 바텀 패키지 31: 반도체 칩
32: 접착성 테이프 33: 윈도우
34: 인너 패턴 35: 금속 와이어
36: 아우터 리드 37: 베이스 층
38: 제 1 솔더 레지스트 39: 제 2 솔더 레지스트
40: 탑 패키지 41: 브리지 핀
42: 솔더 볼 43: 봉지제
44: 인너 마이크로 홀 45: 아우터 마이크로 홀
46: 솔더
본 발명은 적층 패키지에 관한 것으로서, 더욱 상세하게는, 인너 패턴이 형성된 기판을 사용함으로써, 작은 사이즈의 반도체 칩을 적층할 수 있는 적층 패키지에 관한 것이다.
최근 전기·전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안·연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 그 기본으로 하는 바, 이러한 패키지로는 소망하는 용량을 얻는데 한계가 있고, 그에 따라, 대용량 시스템에 적용할 경우에는 용량 부족이라는 문제점이 존재한다.
따라서, 용량 부족이라는 문제를 보완하기 위해 적층 패키지(Stack Package)가 제안되었으며, 이러한 적층 패키지는 하나의 패키지에 두 개 이상의 반도체 칩을 탑재시키는 방식, 또는, 두 개 이상의 패키지들을 적층시키는 방식을 통해 제조되고 있다.
도 1에는 패키지들간의 적층을 통해 제조된 종래의 적층 패키지의 단면도를 도시한다.
도시한 바와 같이, 개별 공정을 통해 제작된 제 1 패키지(10: 이하, 바텀 패키지라 칭함) 및 제 2 패키지(20: 이하, 탑 패키지라 칭함)가 적층되어 있고, 바텀 패키지(10)의, 상단 봉지제 외부로 노출된 리드 프레임(11)과 탑 패키지(20)의 하 단 봉지제 외부로 노출된 리드 프레임(12)은 동일 기능을 하는 것들끼리 솔더 페이스트(solder paste)를 매개로 서로 접속된다.
여기서, 바텀 패키지(10) 및 탑 패키지(20)는, 주지된 바와 같이, 반도체 칩(13,23)의 본드 패드들(14,24)이 리드 프레임(12,22)의 인너 리드와 각각 전기적으로 접속되고, 상기 반도체 칩(13,23)에 본딩된 인너 리드들을 포함한 일정 공간 영역이 에폭시 몰딩 컴파운드와 같은 봉지제(12,22)로 밀봉되어 있는 구조이다.
그러나, 최근, 반도체 칩의 사이즈는 점점 작아지고 있지만, 상기 반도체 칩이 부착되는 리드 프레임의 사이즈를 줄이는데는 한계가 있다. 따라서, 리드 프레임을 이용하여 적층을 구현하는 종래의 적층 패키지는, 작은 사이즈의 반도체 칩을 적층할 수 없는 문제가 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 리드 프레임을 이용한 적층 패키지에서 작은 사이즈의 반도체 칩을 사용한 패키지의 적층이 가능하도록 하는 적층 패키지를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 적층 패키지가 제공되며: 이 패키지는, 중심부에 윈도우를 구비한 베이스층의 상면에 다수의 인너 패턴이 구비되고, 상기 베이스층의 외측에 다수의 아우터 리드가 배치되며 상기 인너 패턴의 타단과 아우터 리드의 일단이 전기적으로 상호 연결되어진 기판의 하부면에 반도체 칩이 부착되고, 상기 윈도우에 인접한 인너 패턴의 일단과 반도체 칩의 본디패드가 상기 윈도우를 관통하는 금속 와이어에 의해 전기적으로 연결되며, 상기 아우터 리드의 타단을 제외한 나머지 부분이 봉제제로 밀봉된 구조의 바텀 패키지 및 탑 패키지; 상기 바텀 패키지 및 탑 패키지의 동축선상에 배치된 아우터 리드들간을 전기적으로 연결시키는 브리지 핀; 및 상기 브리지 핀 저면에 부착된 솔더 볼;을 포함하는 것을 특징으로 한다.
본 발명의 다른 일면에 따라, 상기 기판은, 상기 인너 패턴의 일측 및 타측 부분 각각을 노출시키도록 상기 베이스층 상면 전체에 도포된 제 1 솔더 레지스트; 및 상기 베이스층의 하면 전체에 도포된 제 2 솔더 레지스트를 포함한다.
본 발명의 또 다른 일면에 따라, 상기 아우터 리드는, 인너 마이크로 홀 및 아우터 마이크로 홀을 포함하며, 상기 아우터 마이크로 홀에는 상기 브리지 핀이 관통되어 삽입되며, 상기 인너 마이크로 홀은 상기 기판의 인너 패턴과 솔더를 통해 접속된다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2에는 본 발명에 따른 적층 패키지의 단면도를 도시한다.
본 발명에 따른 적층 패키지는, 개별 공정을 통해 제작된 바텀 패키지(30) 및 탑 패키지(40), 바텀 패키지(30) 및 탑 패키지(40)의 동축선상에 배치된 아우터 리드(36)의 아우터 마이크로 홀(45)을 관통하는 브리지 핀(41), 및 브리지 핀(41) 저면에 부착된 솔더볼(42)을 포함한다. 여기서, 브리지 핀(41)은, 바텀 패키지(30) 및 탑 패키지(40)를 상호 적기적으로 연결하기 위한 것으로써, 두개의 개별 패키지뿐만 아니라 그 이상의 패키지도 적층 시킬 수 있다.
도 3에는 본 발명에 사용되는 개별 패키지의 단면도를 도시한다.
본 발명에 따른 개별 패키지는, 기판의 하부면에 센터 패드 방식의 반도체 칩(31)이 접착성 테이프(32)를 매개로 부착되고, 기판의 윈도우(33)에 인접한 인너 패턴(34)의 일단과 반도체 칩(31)의 본딩 패드(도시안됨)가 윈도우(33)를 관통하는 금속 와이어(35)에 의해 상호 전기적으로 연결되며, 아우터 리드(36)의 타단을 제외한 나머지 부분이 봉지제(44)로 밀봉된 구조를 갖는다.
도 4a 및 도 4b에는 본 발명에 사용되는 기판의 단면도 및 평면도를 도시한다.
본 발명에 사용되는 기판은, 중심부에 윈도우(33)를 구비한 베이스층(37), 베이스 층(37) 상면에 형성된 다수의 인너 패턴(34), 인너 패턴(34)의 일측 및 타측 부분 각각을 노출시키도록 베이스 층(37) 상면 전체에 도포된 제 1 솔더 레지스트(38), 베이스 층(37) 하면 전체에 도포된 제 2 솔더 레지스트(39), 베이스 층(37)의 양끝단 외측에 각각 배치되며, 인너 마이크로 홀(44) 및 아우터 마이크로 홀(45)을 구비한 다수의 아우터 리드(36) 및 베이스 층(37)의 양끝단에 배치된 인너 패턴(34)의 타단과 인너 마이크로 홀(44)을 포함하는 아우터 리드(37)를 전기적으로 상호 연결시키는 솔더(46)를 포함한다. 여기서, 베이스 층(37) 상면에 형성된 다수의 인너 패턴(34)은, 종래의 리드 프레임의 인너 리드를 대체한 것으로서, 인너 리드를 사용하는 방식보다 작은 사이즈의 반도체 칩을 기판 상에 탑재할 수 있다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 적층 패키지는, 기판 내부에 인너 패턴을 구비함으로써, 전기적 특성이 우수하며, 센터 패드형의 반도체 칩 뿐만 아니라 에지 패드형의 반도체 칩의 부착도 가능하다. 또한, 반도체 칩의 소형화에 상관 없이 개별 패키지를 구현하여 리드 프레임을 사용한 적층 패키지를 구현할 수 있고, 개별 패키지의 두께를 감소시킴으로써, 적층 패키지의 소형화를 이룰 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 기판 내부에 인너 패턴을 구비함에 따라, 전기적 특성이 우수하며, 반도체 칩의 소형화에 상관없이 개별 패키지를 구현하여 리드 프레임을 사용한 적층 패키지를 구현할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

  1. 중심부에 윈도우를 구비한 베이스층의 상면에 다수의 인너 패턴이 구비되고, 상기 베이스층의 외측에 다수의 아우터 리드가 배치되며 상기 인너 패턴의 타단과 아우터 리드의 일단이 전기적으로 상호 연결되어진 기판의 하부면에 반도체 칩이 부착되고, 상기 윈도우에 인접한 인너 패턴의 일단과 반도체 칩의 본디패드가 상기 윈도우를 관통하는 금속 와이어에 의해 전기적으로 연결되며, 상기 아우터 리드의 타단을 제외한 나머지 부분이 봉제제로 밀봉된 구조의 바텀 패키지 및 탑 패키지;
    상기 바텀 패키지 및 탑 패키지의 동축선상에 배치된 아우터 리드들간을 전기적으로 연결시키는 브리지 핀; 및
    상기 브리지 핀 저면에 부착된 솔더 볼;을 포함하는 것을 특징으로 하는 적층 패키지.
  2. 제 1 항에 있어서,
    상기 기판은,
    상기 인너 패턴의 일측 및 타측 부분 각각을 노출시키도록 상기 베이스층 상면 전체에 도포된 제 1 솔더 레지스트; 및
    상기 베이스층의 하면 전체에 도포된 제 2 솔더 레지스트를 포함하는 것을 특징으로 하는 적층 패키지.
  3. 제 1 항에 있어서,
    상기 아우터 리드는, 인너 마이크로 홀 및 아우터 마이크로 홀을 포함하며,
    상기 아우터 마이크로 홀에는 상기 브리지 핀이 관통되어 삽입되며,
    상기 인너 마이크로 홀은 상기 기판의 인너 패턴과 솔더를 통해 접속되는 것을 특징으로 하는 적층 패키지.
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* Cited by examiner, † Cited by third party
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KR100895812B1 (ko) * 2007-10-31 2009-05-08 주식회사 하이닉스반도체 적층 반도체 패키지
US7723834B2 (en) 2006-09-06 2010-05-25 Samsung Electronics Co., Ltd. POP package and method of fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723834B2 (en) 2006-09-06 2010-05-25 Samsung Electronics Co., Ltd. POP package and method of fabricating the same
KR100833183B1 (ko) * 2006-09-21 2008-05-28 삼성전자주식회사 적층형 반도체 패키지
KR100895812B1 (ko) * 2007-10-31 2009-05-08 주식회사 하이닉스반도체 적층 반도체 패키지
US7595552B2 (en) 2007-10-31 2009-09-29 Hynix Semiconductor Inc. Stacked semiconductor package in which semiconductor packages are connected using a connector

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