KR20010003082A - 적층형 반도체 칩 패키지와 그 제조 방법 - Google Patents

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Abstract

본 발명은 이종의 반도체 칩 패키지로 구성되는 적층형 반도체 칩 패키지와 그 제조 방법에 관한 것이다. 본 발명의 적층형 반도체 칩 패키지는 내부리드의 밑면에 반도체 칩의 비활성면이 부착되어 있고, 내부리드와 각각 독립적으로 접합되어 패키지 몸체를 관통하여 외부로 노출되어 있는 도금부가 형성되어 있는 제 1 반도체 칩 패키지에 제 2 반도체 칩 패키지의 솔더 볼을 제 1 반도체 칩 패키지의 도금부에 부착시킨 것을 특징으로 한다. 그리고, 그 제조 방법은 ⒜ LOC형 리드프레임의 내부리드 밑면에 비활성면이 부착되도록 반도체 칩을 실장하여 내부리드의 밑면과 반도체 칩의 전극패드를 와이어 본딩하고 수지 봉지재로 패키지 몸체를 형성하여 봉지하는 단계, 각각의 내부리드가 독립적으로 개방되도록 패키지 몸체에 관통구멍을 형성하는 단계, 및 상기 개방된 내부리드에 전기 도금으로 전기 전도성의 도금부를 형성하는 단계를 포함하는 제 1 반도체 칩 패키지 제조 단계, ⒝ 솔더 볼과 도금부가 접촉되도록 제 2 반도체 칩 패키지를 제 1 반도체 칩 패키지에 적층하는 단계, 및 ⒞ 솔더 볼을 리플로우시켜서 제 1 반도체 칩 패키지와 제 2 반도체 칩 패키지를 접합시키는 단계를 갖는 것을 특징으로 한다. 이에 따르면, TSOP와 솔더 볼을 외부 접속단자로 사용하는 칩 스케일 패키지 등 서로 다른 종류의 반도체 칩 패키지들을 이용하여 용량 증가와 패키지 두께면에서 유리한 구조의 적층형 반도체 칩 패키지를 구현할 수 있다. 또한, 기존의 패키지 제조 공정을 그대로 이용할 수 있어 제조 원가를 절감할 수 있다. 그리고, 제 2 반도체 칩 패키지가 외부로 노출된 부분이 많기 때문에 열방출에 효과적이며, 별도로 방열을 위한 히트 스프레더(heat spreader)를 씌울 경우 보다 향상된 열방출 효과를 얻을 수 있다.

Description

적층형 반도체 칩 패키지와 그 제조 방법{STACK TYPE SEMICONDUCTOR CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 서로 다른 종류의 반도체 칩이 적층되어 구성되는 형태의 적층형 반도체 칩 패키지와 그 제조 방법에 관한 것이다.
반도체 소자와 그에 대한 패키지 기술은 상호 부합되어 고밀도화, 고속도화, 소형화 및 박형화를 목표로 계속적인 발전을 거듭해 왔다. 패키지 구조에 있어서 핀 삽입형에서 표면 실장형으로 급격히 진행되어 회로기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 크기 패키지(CSP; Chip Scale Package)가 여러 제조 회사에서 개발되어 있으며 꾸준한 연구가 진행되고 있다. 또한, 용량과 실장밀도의 증가를 위하여 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시킨 형태의 3차원 적층 기술도 주목을 받게 되었다. 그 중에서 3차원 적층 기술이 적용되는 대표적인 것에는 적층형 반도체 칩 패키지가 있다.
적층형 반도체 칩 패키지는 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 적층 칩 패키지와는 달리, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성된다. 동일한 기억용량의 반도체 칩 패키지를 3차원적으로 다수 개 적층하여 구성되는 적층형 반도체 칩 패키지에 대한 일 실시예가 도 1에 도시되어 있다.
도 1은 일반적인 적층형 반도체 칩 패키지의 구조를 나타낸 단면도이다.
일반적인 적층형 반도체 칩 패키지(100)는 도 1에 도시된 바와 같이 단위 반도체 칩 패키지(110)가 적어도 2개 이상 수직으로 적층되어 각 단위 반도체 칩 패키지(110)들의 외부리드(123)가 전기적으로 연결되어 있는 구조이다. 각 단위 반도체 칩 패키지(110)들의 구조는 일반적인 리드프레임의 다이패드(121) 상에 반도체 칩(111)이 실장되고, 그 반도체 칩(111)의 전극패드(도시안됨)와 내부리드(122)가 도전성 금속선(131)으로 와이어 본딩(wire bonding)되어 전기적 접속을 이루며, 반도체 칩(111)을 포함하여 전기적인 접합부위가 외부 환경요소로부터의 보호를 위하여 에폭시 성형 수지(EMC; Epoxy Molding Compound)와 같은 봉지 수지로 패키지 몸체(141)가 형성된 구조이다.
그러나, 이와 같은 구조의 적층형 반도체 칩 패키지는 동종의 단위 반도체 칩 패키지를 적층하는 것은 가능하나 패키지 박형화를 위하여 두께가 얇은 이종의 반도체 칩 패키지를 적층하는 데에는 적합하지 않으며, 각각의 단위 반도체 패키지가 열적으로 고립되기 때문에 열 특성이 좋지 않은 문제점을 가지고 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로서 두께가 얇은 이종의 반도체 칩 패키지가 적층되어 구성되는 반도체 칩 패키지의 박형화를 구현할 수 있는 적층형 반도체 칩 패키지와 그 제조 방법을 제공하는 데에 있다.
도 1은 일반적인 적층형 반도체 칩 패키지의 구조를 나타낸 단면도.
도 2는 본 발명에 따른 적층형 반도체 칩 패키지의 구조를 나타낸 단면도.
도 3a내지 도 3c는 본 발명에 따른 적층형 반도체 칩 패키지의 제조 공정의 일부를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 적층형 반도체 칩 패키지 20: 제 1 반도체 칩 패키지
21: 제 1 반도체 칩 22,42: 전극패드
23: 내부리드 24: 외부리드
25: 접착 테이프 26: 도전성 금속선
27: 패키지 몸체 28: 요홈부
29: 관통구멍 30: 도금부
40: 제 2 반도체 칩 패키지 41: 제 2 반도체 칩
43: 솔더 볼(solder ball)
이와 같은 목적을 달성하기 위한 본 발명에 따른 적층형 반도체 칩 패키지는 내부리드의 밑면에 반도체 칩의 비활성면이 부착되어 있고 반도체 칩의 활성면에 형성된 전극패드와 내부리드가 와이어 본딩되어 있으며, 반도체 칩과 전기적으로 연결된 부분을 봉지하는 패키지 몸체 및 내부리드와 각각 독립적으로 접합되어 패키지 몸체를 관통하여 외부로 노출되어 있는 도금부가 형성되어 있는 제 1 반도체 칩 패키지와; 전극패드가 형성된 반도체 칩의 활성면에 형성된 전극패드와 소정의 전도층으로 연결되는 솔더 볼이 형성되어 있는 제 2 반도체 칩 패키지;를 포함하며, 제 2 반도체 칩 패키지의 솔더 볼이 제 1 반도체 칩 패키지의 도금부에 부착되어 있는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 적층형 반도체 칩 패키지의 제조 방법은 ⒜ LOC형 리드프레임의 내부리드 밑면에 전극패드가 형성되지 않은 비활성면이 부착되도록 반도체 칩을 실장하여 내부리드의 밑면과 반도체 칩의 전극패드를 와이어 본딩하고 수지 봉지재로 패키지 몸체를 형성하여 봉지하는 단계, 각각의 내부리드가 독립적으로 개방되도록 패키지 몸체에 관통구멍을 형성하는 단계, 및 개방된 내부리드에 전기 도금으로 전기 전도성의 도금부를 형성하는 단계를 포함하는 제 1 반도체 칩 패키지 제조 단계, ⒝ 전극패드와 전기적으로 접속된 솔더 볼이 제 1 반도체 칩 패키지의 도금부의 패키지 몸체로 노출된 부분과 접촉되도록 제 2 반도체 칩 패키지를 제 1 반도체 칩 패키지에 적층하는 단계, 및 ⒞ 솔더 볼을 리플로우 시켜서 제 1 반도체 칩 패키지와 제 2 반도체 칩 패키지를 접합시키는 단계를 갖는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 살펴보기로 한다.
도 2는 본 발명에 따른 적층형 반도체 칩 패키지의 구조를 나타낸 단면도이다.
도 2를 참조하면, 본 발명에 따른 적층형 반도체 칩 패키지(10)는 TSOP(Thin Small Outline Package) 형태의 제 1 반도체 칩 패키지(20)와 칩 크기 패키지의 한 종류인 웨이퍼 레밸 씨에스피(Wafer Level Chip Scale Package) 형태의 제 2 반도체 칩 패키지(40)가 적층된 형태이다.
제 1 반도체 칩 패키지(20)는 LOC형의 리드프레임의 내부리드(23)에 반도체 칩(21)이 부착된 형태로서, 내부리드(23)의 중앙부는 업-셋(up-set)되어 있고, 반도체 칩(21)이 업-셋된 부분의 내부리드(23) 밑면에 부착되어 있다. 이때 반도체 칩(21)은 전극패드(22)가 형성되어 있는 활성면이 내부리드(23)에 부착되지 않고 활성면의 반대면인 비활성면이 내부리드(23)와 부착되어 있다. 반도체 칩(21)과 내부리드(23)의 부착에 사용되는 접착수단으로는 여러 가지가 사용될 수 있으나 여기에서는 양면 접착 성질을 갖는 접착 테이프(25)를 사용하고 있다. 내부리드(23)에 부착된 반도체 칩(21)은 전극패드(22)가 내부리드(23)와 도전성 금속선(bonding wire)으로 와이어 본딩(wire bonding)되어 전기적으로 연결되어 있다. 그리고, 반도체 칩(21)과 내부리드(23) 및 도전성 금속선(26)은 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지 봉지재로 형성된 패키지 몸체(27)에 의해 보호된다. 패키지 몸체(27)의 외부로 돌출되어 있는 외부리드(24)가 외부의 실장기판과의 접속에 사용된다.
한편, 각각의 내부리드(23) 상부의 패키지 몸체(27)에 형성되어 있는 요홈(28)으로부터 패키지 몸체(27)를 관통하여 내부리드(23)와 접속되도록 형성된 도금부(30)가 노출되어 있다. 제 2 반도체 칩 패키지(40)의 전극패드(42)가 형성된 반도체 칩(41)의 활성면 쪽의 밑면에 소정의 전도층으로 접합되어 전기적으로 연결되도록 형성된 솔더 볼(43)이 도금부(30)와 접합되어 패키지들(20,40)간의 전기적 연결이 이루어진다. 이때 솔더 볼(43)은 제 1 반도체 칩 패키지(20)의 요홈(28)에 소정 부분이 삽입되는 형태로 도금부(30)와 접합되어 있다.
위의 실시예에서와 같은 본 발명에 따른 적층형 반도체 칩 패키지는 제 1 반도체 칩 패키지의 내부리드로부터 패키지 몸체를 관통하여 외부로 노출되도록 도금부를 형성하고, 그 도금부에 제 2 반도체 칩 패키지의 솔더 볼을 부착되도록 하여 서로 다른 종류의 반도체 칩 패키지들을 적층하여 구성되는 적층 칩 패키지의 구현이 가능하다. 패키지 몸체에 형성된 요홈은 솔더 볼이 그 요홈에 삽입되는 형태로 도금부와 접합이 이루어질 수 있기 때문에 패키지 두께의 감소에 유리하다. 이와 같은 구조의 적층형 반도체 칩 패키지의 제조 공정을 설명하기로 한다.
도 3a내지 도 3c는 본 발명에 따른 적층형 반도체 칩 패키지의 제조 공정의 일부를 나타낸 단면도이다.
도 3a를 참조하면, 먼저 반도체 칩이 직접 부착되는 LOC형 리드프레임의 내부리드(23) 밑면에 반도체 칩(21)을 접착 테이프(25)로 부착한다. 이때 반도체 칩(21)은 내부리드(23)의 업-셋된 부분의 밑면에 비활성면이 부착되도록 한다. 다음에 부착된 반도체 칩(21)의 전극패드(22)와 내부리드(23)의 밑면을 도전성 금속선(26)으로 와이어 본딩하고, 수지 봉지재로 패키지 몸체(27)를 형성한다. 이때, 패키지 몸체(27)의 내부리드(23) 상부에는 요홈(28)이 형성되도록 한다. 요홈(28)은 패키지 몸체(27)의 성형에 사용되는 일반적인 성형 금형을 개량하여 용이하게 형성할 수 있다.
패키지 몸체(27)의 성형이 완료되면, 드릴을 이용하여 도 3b에 도시된 바와 같이 요홈(28)이 형성된 부분의 패키지 몸체(27)를 관통하여 각각의 내부리드(23)가 독립적으로 노출되도록 관통구멍(29)을 형성한다. 그리고, 도 3c에서와 같이 전기 도금을 하여 내부리드(23)와 접합되어 있는 도금부(30)를 형성한다.
도 2를 참조하면, 전술한 일련의 공정으로 도금부가 형성된 제 1 반도체 칩 패키지(20)의 제조가 완료되면 제 2 반도체 칩 패키지(40)의 솔더 볼(43)과 제 1 반도체 칩 패키지(20)의 요홈(28)에 노출된 도금부(30)에 접촉되도록 적층한다. 이 상태에서 리플로우 공정을 진행하여 솔더 볼(43)이 도금부(30)와 접합되도록 하여 제 1 반도체 칩 패키지(20)와 제 2 반도체 칩 패키지(40)를 접합시킨다.
이와 같은 제조 방법에 의하면 반도체 칩이 부착되는 중앙부의 내부리드가 업-셋되는 구조로 인하여 패키지의 구조적 안정성을 기할 수 있으며 기존의 패키지 제조 공정 설비를 그대로 이용하여 이종의 반도체 칩 패키지들이 적층된 적층형 반도체 칩 패키지를 구현할 수 있다.
이상과 같은 본 발명에 의한 적층형 반도체 칩 패키지와 그 제조 방법에 따르면, TSOP와 솔더 볼을 외부 접속단자로 사용하는 칩 스케일 패키지 등 서로 다른 종류의 반도체 칩 패키지들을 이용하여 용량 증가와 패키지 두께면에서 유리한 구조의 적층형 반도체 칩 패키지를 구현할 수 있다. 또한, 기존의 패키지 제조 공정을 그대로 이용할 수 있어 제조 원가를 절감할 수 있다. 그리고, 제 2 반도체 칩 패키지가 외부로 노출된 부분이 많기 때문에 열방출에 효과적이며, 별도로 방열을 위한 히트 스프레더(heat spreader)를 씌울 경우 보다 향상된 열방출 효과를 얻을 수 있다.
한편, 본 발명에 따른 적층형 반도체 칩 패키지는 상기 실시예에 제한되지 않고 본 발명의 기술적 중심사상을 벗어나지 않는 범위 내에서 다양하게 변형실시가 가능하다.

Claims (5)

  1. 내부리드의 밑면에 반도체 칩의 비활성면이 부착되어 있고 반도체 칩의 활성면에 형성된 전극패드와 상기 내부리드가 와이어 본딩되어 있으며, 반도체 칩과 전기적으로 연결된 부분을 봉지하는 패키지 몸체 및 상기 내부리드와 각각 독립적으로 접합되어 상기 패키지 몸체를 관통하여 외부로 노출되어 있는 도금부가 형성되어 있는 제 1 반도체 칩 패키지와; 전극패드가 형성된 반도체 칩의 활성면에 상기 전극패드와 전기적으로 연결되는 솔더 볼이 형성되어 있는 제 2 반도체 칩 패키지;를 포함하고 있으며, 상기 제 2 반도체 칩 패키지의 솔더 볼이 상기 제 1 반도체 칩 패키지의 상기 도금부에 접합되어 있는 것을 특징으로 하는 적층형 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 패키지 몸체는 상기 내부리드의 상부에 요홈이 형성되어 상기 도금부가 그 요홈에 노출되며, 상기 솔더 볼의 소정 부분이 그 요홈에 삽입되어 있는 형태로 상기 제 1 반도체 칩 패키지와 상기 제 2 반도체 칩 패키지가 부착되어 있는 것을 특징으로 하는 적층형 반도체 칩 패키지.
  3. 제 1항에 있어서, 상기 내부리드는 반도체 칩이 부착되는 중앙부가 업-셋되어 있는 것을 특징으로 하는 적층형 반도체 칩 패키지.
  4. ⒜ LOC형 리드프레임의 내부리드 밑면에 전극패드가 형성되지 않은 비활성면이 부착되도록 반도체 칩을 실장하여 내부리드의 밑면과 반도체 칩의 전극패드를 와이어 본딩하고 수지 봉지재로 패키지 몸체를 형성하는 단계, 각각의 내부리드가 독립적으로 개방되도록 패키지 몸체에 관통구멍을 형성하는 단계, 및 상기 개방된 내부리드에 전기 도금으로 전기 전도성의 도금부를 형성하는 단계를 포함하는 제 1 반도체 칩 패키지 제조 단계;
    ⒝ 전극패드와 전기적으로 접속된 솔더 볼이 상기 제 1 반도체 칩 패키지의 도금부의 패키지 몸체로 노출된 부분과 접촉되도록 제 2 반도체 칩 패키지를 제 1 반도체 칩 패키지에 적층하는 단계; 및
    ⒞ 솔더 볼을 리플로우 시켜서 제 1 반도체 칩 패키지와 제 2 반도체 칩 패키지를 접합시키는 단계;
    를 갖는 것을 특징으로 하는 적층형 반도체 칩 패키지 제조 방법.
  5. 제 4항에 있어서, 상기 ⒜단계는 각각의 내부리드의 상부에 솔더 볼의 삽입이 가능하도록 하는 크기의 요홈이 형성되도록 하는 것을 특징으로 하는 적층형 반도체 칩 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20030054589A (ko) * 2001-12-26 2003-07-02 동부전자 주식회사 반도체 장치의 멀티 칩 모듈 구조 및 그 제조방법

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