KR100895812B1 - 적층 반도체 패키지 - Google Patents

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Abstract

적층 반도체 패키지가 개시되어 있다. 적층 반도체 패키지는 기판 및 상기 기판에 실장 된 반도체 칩을 포함하는 복수개의 반도체 패키지들이 적층 된 반도체 패키지 모듈 및 상기 반도체 패키지 모듈의 하부 반도체 패키지로부터 상부 반도체 패키지를 향해 순차적으로 신호를 제공하기 위하여 인접한 한 쌍의 반도체 패키지들을 전기적으로 연결하는 커넥터를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 단시간 내 저장된 데이터를 처리하는 반도체 소자가 개발되고 있다.
반도체 소자는 트랜지스터, 저항, 커패시터 등과 같은 소자를 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.
최근, 패키지 공정의 기술 개발에 의해 반도체 칩의 사이즈의 100% 내지 105%에 불과한 칩 스케일 패키지 및 복수개의 반도체 칩들 또는 복수개의 반도체 패키지들을 적층 한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지의 경우, 하부 반도체 패키지로부터 상부 반도체 패키지로 신호를 제공하는 신호 전송 기술이 중요하다.
최근에는 복수개의 반도체 패키지들이 적층 된 적층 반도체 패키지에서, 하부 반도체 패키지로부터 상부 반도체 패키지를 향해 순차적으로 신호를 제공하는 기술을 필요로 하고 있다.
본 발명은 커넥터를 이용하여 하부 반도체 패키지 및 상부 반도체 패키지를 전기적으로 연결한 적층 반도체 패키지를 제공한다.
적층 반도체 패키지는 기판 및 상기 기판에 실장 된 반도체 칩을 포함하는 복수개의 반도체 패키지들이 적층 된 반도체 패키지 모듈 및 상기 반도체 패키지 모듈의 하부 반도체 패키지로부터 상부 반도체 패키지를 향해 순차적으로 신호를 제공하기 위하여 인접한 한 쌍의 반도체 패키지들을 전기적으로 연결하는 커넥터를 포함한다.
적층 반도체 패키지의 상기 커넥터는 인접한 한 쌍의 상기 기판들을 전기적으로 연결하기 위한 적어도 2 개의 도전성 커넥터 몸체들 및 상기 커넥터 몸체들 사이에 개재된 절연 부재를 포함한다.
적층 반도체 패키지의 상기 커넥터는 인접한 한 쌍의 상기 기판들을 기계적으로 연결하는 절연성 몸체 및 상기 절연성 몸체의 표면에 배치되며 인접한 한 쌍의 상기 기판들을 전기적으로 연결하는 적어도 2 개의 도전 패턴을 포함한다.
적층 반도체 패키지는 상기 반도체 패키지 모듈로부터 신호를 출력하기 위한 출력 커넥터를 포함한다.
적층 반도체 패키지의 상기 출력 커넥터는 상기 각 반도체 패키지들과 전기적으로 연결된다.
적층 반도체 패키지의 상기 각 기판은 상기 각 기판의 제1 에지에 배치되며 상기 커넥터가 끼워지는 제1 비아홀 및 상기 제1 에지와 대향 하는 제2 에지에 배치되며 상기 커넥터가 끼워지는 제2 비아홀을 갖는다.
적층 반도체 패키지의 상기 제1 및 제2 비아홀들에 의하여 형성된 상기 각 기판의 내측면에는 도전막이 형성되고, 상기 각 도전막은 상기 각 반도체 칩과 전기적으로 연결된다.
적층 반도체 패키지의 상기 반도체 패키지 모듈은 순차적으로 배치된 제1 내지 제4 반도체 패키지들을 포함한다.
적층 반도체 패키지의 상기 커넥터는 상기 제1 및 제2 반도체 패키지의 상기 제1 비아홀들을 전기적으로 연결하는 제1 커넥터, 상기 제3 및 제4 반도체 패키지의 상기 제1 비아홀들을 전기적으로 연결하는 제2 커넥터 및 상기 제2 및 제3 반도체 패키지의 상기 제2 비아홀들을 전기적으로 연결하는 제3 커넥터를 포함한다.
적층 반도체 패키지의 상기 각 기판은 상기 각 기판의 제1 에지에 배치되며 상기 커넥터와 결합 되는 제1 리세스부 및 상기 제1 에지와 대향 하는 제2 에지에 배치되며 상기 커넥터와 결합 되는 제2 리세스부를 포함한다.
적층 반도체 패키지의 상기 제1 및 제2 리세스부들은 오목한 홈 형상을 갖는다.
적층 반도체 패키지는 상기 커넥터가 끼워지는 관통공을 갖고, 상기 기판들의 사이에 삽입되는 서포트 부재를 포함한다.
본 발명에 따른 적층 반도체 패키지는 에지를 따라 제1 비아홀이 형성된 제1 회로 기판, 상기 제1 회로 기판과 마주하며, 상기 제1 비아홀과 대응하는 제2 비아홀을 갖는 제2 회로 기판, 상기 제1 비아홀 및 상기 제2 비아홀을 연결하는 핀 형상의 커넥터를 포함하는 커넥터 모듈, 상기 제1 회로 기판에 솔더볼을 이용하여 실장 되는 제1 반도체 패키지 및 상기 제2 회로 기판에 솔더볼을 이용하여 실장되는 제2 반도체 패키지를 포함한다.
적층 반도체 패키지의 상기 커넥터 모듈은 상기 커넥터가 관통하며 상기 제1 및 제2 회로 기판 사이에 개재된 커넥터 서포트 블록을 포함한다.
적층 반도체 패키지의 상기 커넥터 및 상기 제1 및 제2 회로 기판을 전기적으로 연결하는 솔더를 더 포함한다.
본 발명에 의하면, 절연 부재 및 도전 부재로 이루어진 핀 형상의 커넥터를 적층 반도체 패키지에 결합하여 외부로부터 입력된 신호가 복수개의 반도체 패키지들로 순차적으로 입력될 수 있도록 하는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 부분 분해 사시도이다. 도 2는 도 1의 내부 구조를 도시한 단면도이다.
도 1 및 도 2를 참조하면, 적층 반도체 패키지(300)는 반도체 패키지 모듈(100) 및 커넥터(200)를 포함한다.
반도체 패키지 모듈(100)은 복수개의 반도체 패키지(10,20,30,40)들을 포함한다. 본 실시예에서, 반도체 패키지 모듈(100)은, 예를 들어, 4 개가 적층 된 반도체 패키지들을 포함한다. 비록 본 실시예에서 반도체 패키지 모듈(100)은 오직 4 개의 반도체 패키지를 포함하지만, 반도체 패키지 모듈(100)은 5개 이상의 반도체 패키지들을 포함할 수 있다.
본 실시예에서, 반도체 패키지 모듈(100)에 포함된 4 개의 반도체 패키지(10,20,30,40)들을 각각 제1 내지 제4 반도체 패키지(10,20,30,40)들로 정의하기로 한다. 제1 반도체 패키지(10) 내지 제4 반도체 패키지(40)들은 순차적으로 배치되며, 제1 반도체 패키지(10)는 반도체 패키지 모듈(100)의 가장 하부에 배치된다.
반도체 패키지 모듈(100)에 포함된 제1 내지 제4 반도체 패키지(10,20,30,40)들에 포함된 제1 내지 제4 반도체 패키지(10,20,30,40)들 중 가장 하부에 배치된 제1 반도체 패키지(10)에는 도 2에 도시된 바와 같이 복수개의 솔더볼(11)들이 전기적으로 접속된다. 솔더볼(11)들로는 외부로부터 입력 신호가 인가되거나 제1 내지 제4 반도체 패키지(10,20,30,40)들로부터 출력 신호가 인가된다.
제1 반도체 패키지(10)는 제1 기판(12) 및 제1 반도체 칩(14)을 포함한다.
제1 기판(12)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판으로 제1 기판(12)의 중앙부에는 슬릿 형상을 갖는 개구(13)가 형성되고, 개구(13) 주변에는 복수개의 접속 패드(미도시)가 배치된다.
제1 반도체 칩(14)은 제1 기판(12) 상에 배치된다. 제1 반도체 칩(14)의 중앙 부분에는 복수개의 본딩 패드(14a)들이 배열된다. 본딩 패드(14a)를 갖는 제1 반도체 칩(14)은 제1 기판(12) 상에 부착되고, 이 결과 제1 반도체 칩(14)의 본딩 패드(14a)는 개구(13)를 통해 노출된다.
제1 반도체 칩(14)의 본딩 패드(14a)는 본딩 와이어(16)를 이용하여 제1 기판(12)의 접속 패드(미도시)와 전기적으로 접속된다.
제1 반도체 패키지(10) 상에 배치된 제2 반도체 패키지(20)는 제2 기판(22) 및 제2 반도체 칩(24)을 포함한다.
제2 기판(22)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판으로 제2 기판(22)의 중앙부에는 슬릿 형상을 갖는 개구(23)가 형성되고, 개구(23) 주변에는 복수개의 접속 패드(미도시)가 배치된다.
제2 반도체 칩(24)은 제2 기판(22) 상에 배치된다. 제2 반도체 칩(24)의 중앙 부분에는 복수개의 본딩 패드(24a)들이 배열된다. 본딩 패드(24a)를 갖는 제2 반도체 칩(24)은 제2 기판(22) 상에 부착되고, 이 결과 제2 반도체 칩(24)의 본딩 패드(24a)는 개구(23)를 통해 노출된다.
제2 반도체 칩(24)의 본딩 패드(24a)는 본딩 와이어(26)를 이용하여 제2 기판(22)의 접속 패드와 전기적으로 접속된다.
제2 반도체 패키지(20) 상에 배치된 제3 반도체 패키지(30)는 제3 기판(32) 및 제3 반도체 칩(34)을 포함한다.
제3 기판(32)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판으로 제3 기 판(32)의 중앙부에는 슬릿 형상을 갖는 개구(33)가 형성되고, 개구(33) 주변에는 복수개의 접속 패드(미도시)가 배치된다.
제3 반도체 칩(34)은 제3 기판(32) 상에 배치된다. 제3 반도체 칩(34)의 중앙 부분에는 복수개의 본딩 패드(34a)들이 배열된다. 본딩 패드(34a)를 갖는 제3 반도체 칩(34)은 제3 기판(32) 상에 부착되고, 이 결과 제3 반도체 칩(34)의 본딩 패드(34a)는 개구(33)를 통해 노출된다.
제3 반도체 칩(34)의 본딩 패드(34a)는 본딩 와이어(36)를 이용하여 제3 기판(32)의 접속 패드와 전기적으로 접속된다.
제3 반도체 패키지(30) 상에 배치된 제4 반도체 패키지(40)는 제4 기판(42) 및 제4 반도체 칩(44)을 포함한다.
제4 기판(42)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판으로 제4 기판(42)의 중앙부에는 슬릿 형상을 갖는 개구(43)가 형성되고, 개구(43) 주변에는 복수개의 접속 패드(미도시)가 배치된다.
제4 반도체 칩(44)은 제4 기판(42) 상에 배치된다. 제4 반도체 칩(44)의 중앙 부분에는 복수개의 본딩 패드(44a)들이 배열된다. 본딩 패드(44a)를 갖는 제4 반도체 칩(44)은 제4 기판(42) 상에 부착되고, 이 결과 제4 반도체 칩(44)의 본딩 패드(44a)는 개구(43)를 통해 노출된다.
제4 반도체 칩(44)의 본딩 패드(44a)는 본딩 와이어(46)를 이용하여 제4 기판(42)의 접속 패드와 전기적으로 접속된다.
앞서 상세하게 설명된 제1 내지 제4 반도체 패키지(10,20,30,40)들은 개별적 으로는 작동할 수 있지만 제1 내지 제4 반도체 패키지(10,20,30,40)들을 상호 연결하는 연결 부재가 없기 때문에 제1 내지 제4 반도체 패키지(10,20,30,40)들은 연동시킬 수 없다.
본 실시예에서, 제1 내지 제4 반도체 패키지(10,20,30,40)들을 연동시키기 위해서 제1 내지 제4 기판(12,22,32,42)들은 제1 비아홀(17,27,37,47)들 및 제2 비아홀(18,28,38,48)들을 포함하고, 제1 비아홀(17,27,37,47)들 및 제2 비아홀(18,28,38,48)들은 커넥터(200)에 의하여 전기적으로 연결된다.
각 제1 내지 제4 기판(12,22,32,42)들의 일측 에지에는 제1 비아홀(17,27,37,47)들이 형성된다. 제1 비아홀(17,27,37,47)들은 상기 일측 에지에 상호 정렬된다. 평면상에서 보았을 때, 제1 비아홀(17,27,37,47)들은 도 1에 도시된 바와 같이 제1 내지 제4 기판(12,22,32,42)들의 일측 에지를 따라 복수개가 일렬로 형성된다.
제1 내지 제4 기판(12,22,32,42)들의 일측 에지와 대향 하는 타측 에지 부분에는 제2 비아홀(18,28,38,48)들이 형성된다. 제2 비아홀(18,28,38,48)들은 상호 정렬된다. 평면상에서 보았을 때, 제2 비아홀(18,28,38,48)들은 도 1에 도시된 바와 같이 제1 내지 제4 기판(12,22,32,42)들의 일측 에지와 대향 하는 타측 에지를 따라 복수개가 일렬로 형성된다.
커넥터(200)는 제1 커넥터(210), 제2 커넥터(220)를 포함한다. 이에 더하여 커넥터(200)는 출력 커넥터(250)를 더 포함할 수 있다.
도 3은 도 1에 도시된 제1 커넥터 및 제2 커넥터의 단면도이다.
도 3을 참조하면, 제1 커넥터(210) 및 제2 커넥터(220)는, 예를 들어, 직렬 방식으로 배치되고, 제1 커넥터(210) 및 제2 커넥터(220)의 사이에는 절연 부재(215)가 개재된다. 본 실시예에서, 제1 커넥터(210) 및 제2 커넥터(220)들은 원기둥 형상 또는 중공을 갖는 파이프 형상을 가질 수 있다.
제1 커넥터(210)는 제1 기판(12)의 제1 비아홀(17) 및 제2 기판(22)의 제2 비아홀(27)을 전기적으로 연결하고, 제2 커넥터(220)는 제3 기판(32)의 제3 비아홀(37) 및 제4 기판(42)의 제4 비아홀(47)을 전기적으로 연결한다. 제1 커넥터(210)로 인가된 신호는 제1 커넥터(210) 및 제2 커넥터(220) 사이의 절연 부재(215)에 의하여 제2 커넥터(220)로 인가되지 않는다.
도 4는 도 1에 도시된 제3 커넥터의 단면도이다.
도 4를 참조하면, 제3 커넥터(230)는 제2 기판(22)의 제2 비아홀(28) 및 제3 기판(32)의 제2 비아홀(38)을 전기적으로 연결한다.
도 1을 다시 참조하면, 커넥터(200)는 출력 커넥터(250)를 더 포함할 수 있다. 출력 커넥터(250)는 제4 반도체 패키지(40)로 인가된 신호를 다시 제1 반도체 패키지(10)로 출력한다.
도 2를 다시 참조하면, 제1 반도체 패키지(10)의 제1 기판(12)의 볼 랜드(미도시)에는 복수개의 솔더볼(11)들이 전기적으로 연결된다. 솔더볼(11)로는 외부로부터 입력된 입력 신호가 인가 또는 외부를 향해 출력 신호가 출력된다.
솔더볼(11)로 입력된 입력 신호는 제1 반도체 패키지(10)의 제1 반도체 칩(14)으로 인가된다. 제1 반도체 칩(14)으로부터 출력된 신호는 제1 기판(12)의 제1 비아홀(17)을 통해 제1 커넥터(210)로 인가된다.
제1 커넥터(210)로 인가된 신호는 제2 기판(22)을 통해 제2 반도체 패키지(20)의 제2 반도체 칩(24)으로 인가된다. 이어서, 제2 반도체 칩(24)으로부터 출력된 신호는 제2 기판(22)의 제2 비아홀(28)을 통해 제3 커넥터(230)로 인가된다.
제3 커넥터(230)로 인가된 신호는 다시 제3 기판(32)을 통해 제3 반도체 패키지(30)의 제3 반도체 칩(34)으로 인가된다. 이어서, 제3 반도체 칩(34)으로부터 출력된 신호는 제3 기판(32)의 제1 비아홀(37)을 통해 제2 커넥터(220)로 인가된다. 제2 커넥터(220)로 인가된 신호는 제4 반도체 패키지(40)의 제4 기판(42)을 통해 제4 반도체 칩(44)으로 인가된다. 제4 반도체 칩(44)으로 인가된 신호는 제4 기판(42) 및 도 1에 도시된 출력 커넥터(250)를 통해 제1 반도체 패키지(10)의 제1 기판(12)으로 출력된다.
비록 본 발명의 도 1에서는 제1 비아홀 및 제2 비아홀들이 각각 일렬로 형성된 것이 도시되어 있지만, 이와 다르게, 제1 비아홀 및 제2 비아홀들의 개수가 많을 경우, 제1 비아홀 및 제2 비아홀들은 각 기판상에 지그재그 형태로 배치될 수 있다.
또한, 도 1 내지 도 4에 도시된 실시예에서는 제1 내지 제4 반도체 패키지(10,20,30,40)들의 제1 기판 내지 제4 기판(12,22,32,42)들에 제1 비아홀 및 제2 비아홀을 형성하고, 제1 및 제2 비아홀들에 커넥터가 결합 된 적층 반도체 패키지가 도시 및 설명되고 있지만, 이와 다르게, 도 5 및 도 6에 도시된 바와 같이 제1 내지 제 반도체 패키지(10,20,30,40)들의 제1 내지 제4 기판(12,22,32,42)들의 제1 에지에 제1 리세스부(19a,29a,39a,49a)를 형성하고, 제1 에지와 대향 하는 제2 에지에 제2 리세스부(19b,29b,39b,49b)를 형성한다.
제1 리세스부(19a,29a)에는 제1 커넥터(210)가 전기적으로 연결되고, 제2 리세스부(39a,49a)에는 제2 커넥터(220)가 전기적으로 연결된다. 제1 커넥터(210) 및 제2 커넥터(220)의 사이는 절연 부재(215)에 의하여 절연되며, 제1 커넥터(210) 및 제2 커넥터(220)에는 서포트 부재(260)가 결합 된다. 서포트 부재(260)는 복수개의 제2 커넥터(220)가 관통하는 관통홀을 갖는다.
제2 리세스부(29b,39b)에는 제3 커넥터(230)가 전기적으로 연결되며, 제3 커넥터(230)에는 서포트 부재(270)가 결합 된다. 서포트 부재(270)는 복수개의 제3 커넥터(230)가 관통하는 관통홀을 갖는다.
도 7은 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 분해 사시도이다. 도 8은 도 7을 조립한 외관 사시도이다. 도 9는 도 8의 내부 구조를 도시한 단면도이다.
도 7 내지 도 9들을 참조하면, 적층 반도체 패키지(200)는 제1 회로 기판(210), 제2 회로 기판(220), 커넥터 모듈(230), 제1 반도체 패키지(240) 및 제2 반도체 패키지(250)를 포함한다.
제1 회로 기판(210)은, 예를 들어, 직육면체 플레이트 형상을 갖는다. 제1 회로 기판(210)은, 예를 들어, 4 개의 에지들을 포함하며, 제1 회로 기판(210)의 3 개의 에지를 따라 제1 비아홀(212)들이 형성된다.
제2 회로 기판(220)은, 예를 들어, 직육면체 플레이트 형상을 갖는다. 제2 회로 기판(220)은 제1 회로 기판(210)과 실질적으로 동일한 형상 및 동일한 크기를 갖는다. 또한, 제2 회로 기판(220)에는 제2 비아홀(222)들이 형성된다. 제2 비아홀(222)들은 제1 회로 기판(210)제1 비아홀(212)들과 대응하는 위치에 형성된다.
커넥터 모듈(230)은 제1 회로 기판(210) 및 제2 회로 기판(220) 사이에 개재된다. 커넥터 모듈(230)은 커넥터 서포트 블록(232) 및 커넥터(234)를 포함한다. 커넥터 서포트 블록(232)은 제1 회로 기판(210) 및 제2 회로 기판(220) 사이에 개재된다. 커넥터 서포트 블록(232)은 커넥터(234)와 관통하는 관통공을 갖고, 관통공은 제1 회로 기판(210)의 제1 비아홀(212) 및 제2 회로 기판(220)의 제2 비아홀(222)과 연결된다.
커넥터(234)는 커넥터 서포트 블록(232)의 관통공에 끼워지며, 커넥터(234)의 양쪽 단부는 커넥터 서포트 블록(232)으로부터 돌출되고, 커넥터 서포트 블록(232)으로부터 돌출된 커넥터(234)는 제1 회로 기판(210)의 제1 비아홀(212) 및 제2 회로 기판(220)의 제2 비아홀(222)에 각각 결합 된다. 제1 비아홀(212)과 커넥터(234) 및 제2 비아홀(222)과 커넥터(234)는 각각 솔더에 의하여 상호 전기적으로 접속된다.
제1 회로 기판(210) 상에는 제1 반도체 패키지(240)가 전기적으로 접속된다. 제1 반도체 패키지(240)는, 예를 들어, 기판(미도시), 기판의 일측면 상에 배치된 반도체 칩(미도시) 및 기판의 일측면과 대향 하는 타측면 상에 배치된 솔더볼을 포함하는 볼 그리드 어레이 패키지(Ball Grid Array Package, BGA)일 수 있다. 제1 반도체 패키지(240)의 솔더볼은 제1 회로 기판(210)과 전기적으로 접속된다.
제2 회로 기판(220) 상에는 제2 반도체 패키지(250)가 전기적으로 접속된다. 제2 반도체 패키지(250)는, 예를 들어, 기판(미도시), 기판의 일측면 상에 배치된 반도체 칩(미도시) 및 기판의 일측면과 대향하는 타측면 상에 배치된 솔더볼을 포함하는 볼 그리드 어레이 패키지(Ball Grid Array Package, BGA)일 수 있다. 제2 반도체 패키지(250)의 솔더볼은 제2 회로 기판(220)과 전기적으로 접속된다.
비록 본 실시예에서는 2 개의 회로 기판 및 2 개의 반도체 패키지가 도시되었지만, 이와 다르게, 본 실시예에 의한 적층 반도체 패키지는 적어도 3 개의 회로 기판 및 적어도 3 개의 반도체 패키지가 적층 될 수 있고, 적어도 3 개의 회로 기판이 적층 될 때, 커넥터는 도 1 또는 도 5에 도시된 바와 같은 구조를 가질 수 있다.
본 실시예에에 의하면, 반도체 패키지들의 사이에 커넥터 모듈에 의하여 연결되는 회로 기판들을 배치하여 이미 패키징된 복수개의 반도체 패키지들을 적층 할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 절연 부재 및 도전 부재로 이루어진 핀 형상의 커넥터를 적층 반도체 패키지에 결합하여 외부로부터 입력된 신호가 복수개의 반도체 패키지들로 순차적으로 입력될 수 있도록 하는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 부분 분해 사시도이다. 도 2는 도 1의 내부 구조를 도시한 단면도이다.
도 3은 도 1에 도시된 제1 커넥터 및 제2 커넥터의 단면도이다.
도 4는 도 1에 도시된 제3 커넥터의 단면도이다.
도 5는 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 단면도이다.
도 6은 도 5의 적층 반도체 패키지의 평면도이다.
도 7은 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 분해 사시도이다.
도 8은 도 7을 조립한 외관 사시도이다.
도 9는 도 8의 내부 구조를 도시한 단면도이다.

Claims (12)

  1. 기판 및 상기 기판에 실장 된 반도체 칩을 포함하는 복수개의 반도체 패키지들이 적층 된 반도체 패키지 모듈; 및
    상기 반도체 패키지 모듈의 하부 반도체 패키지로부터 상부 반도체 패키지를 향해 순차적으로 신호를 제공하기 위하여 인접한 한 쌍의 반도체 패키지들을 전기적으로 연결하는 커넥터를 포함하며,
    상기 커넥터는 인접한 한 쌍의 상기 기판들을 전기적으로 연결하기 위한 적어도 2 개의 도전성 커넥터 몸체들 및 상기 커넥터 몸체들 사이에 개재된 절연 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  2. 삭제
  3. 기판 및 상기 기판에 실장 된 반도체 칩을 포함하는 복수개의 반도체 패키지들이 적층 된 반도체 패키지 모듈; 및
    상기 반도체 패키지 모듈의 하부 반도체 패키지로부터 상부 반도체 패키지를 향해 순차적으로 신호를 제공하기 위하여 인접한 한 쌍의 반도체 패키지들을 전기적으로 연결하는 커넥터를 포함하며,
    상기 커넥터는 인접한 한 쌍의 상기 기판들을 기계적으로 연결하는 절연성 몸체 및 상기 절연성 몸체의 표면에 배치되며 인접한 한 쌍의 상기 기판들을 전기적으로 연결하는 적어도 2 개의 도전 패턴을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 패키지 모듈로부터 신호를 출력하기 위한 출력 커넥터를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제4항에 있어서,
    상기 출력 커넥터는 상기 각 반도체 패키지들과 전기적으로 연결된 것을 특징으로 하는 적층 반도체 패키지.
  6. 제1항에 있어서,
    상기 각 기판은
    상기 각 기판의 제1 에지에 배치되며 상기 커넥터가 끼워지는 제1 비아홀; 및
    상기 제1 에지와 대향 하는 제2 에지에 배치되며 상기 커넥터가 끼워지는 제2 비아홀을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 및 제2 비아홀들에 의하여 형성된 상기 각 기판의 내측면에는 도전막이 형성되고, 상기 각 도전막은 상기 각 반도체 칩과 전기적으로 연결된 것을 특징으로 하는 적층 반도체 패키지.
  8. 제6항에 있어서,
    상기 반도체 패키지 모듈은 순차적으로 배치된 제1 내지 제4 반도체 패키지들을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제8항에 있어서,
    상기 커넥터는 상기 제1 및 제2 반도체 패키지의 상기 제1 비아홀들을 전기적으로 연결하는 제1 커넥터;
    상기 제3 및 제4 반도체 패키지의 상기 제1 비아홀들을 전기적으로 연결하는 제2 커넥터; 및
    상기 제2 및 제3 반도체 패키지의 상기 제2 비아홀들을 전기적으로 연결하는 제3 커넥터를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제1항에 있어서,
    상기 각 기판은
    상기 각 기판의 제1 에지에 배치되며 상기 커넥터와 결합 되는 제1 리세스부; 및
    상기 제1 에지와 대향 하는 제2 에지에 배치되며 상기 커넥터와 결합 되는 제2 리세스부를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 및 제2 리세스부들은 오목한 홈 형상을 갖는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제10항에 있어서,
    상기 커넥터가 끼워지는 관통공을 갖고, 상기 기판들의 사이에 삽입되는 서포트 부재를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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