KR100852176B1

KR100852176B1 - 인쇄회로보드 및 이를 갖는 반도체 모듈

Info

Publication number: KR100852176B1
Application number: KR1020070054252A
Authority: KR
Inventors: 박광수; 김종훈
Original assignee: 삼성전자주식회사
Priority date: 2007-06-04
Filing date: 2007-06-04
Publication date: 2008-08-13
Also published as: US8116093B2; US20080298034A1

Abstract

반도체 패키지를 고밀도로 집적하기 위한 인쇄회로보드는 각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들을 갖는 기판을 포함한다. 제1 및 제2 그룹의 단자 패드들은 상기 제1 및 제2 그룹의 비아홀들을 각각 둘러싸도록 상기 기판 상에 형성된다. 제1 및 제2 그룹의 도전성 연결부재들은 상기 제1 및 제2 그룹의 비아홀들을 매립하도록 상기 기판 상에 형성되어, 상기 제1 및 제2 그룹의 단자 패드들에 선택적으로 연결된다. 따라서, 상기 인쇄회로보드의 외층 상에 서로 이웃하는 그룹들 사이를 지나가도록 도전 라인을 배치시킴으로써, 반도체 패키지를 경박 단소화시킬 수 있다.

Description

인쇄회로보드 및 이를 갖는 반도체 모듈{Printed Circuit Board and Semiconductor Module Having The Same}

도 1은 본 발명의 일 실시예에 따른 인쇄회로보드를 나타내는 평면도이다.

도 2는 도 1의 A 부분을 확대한 도면이다.

도 3은 본 발명의 다른 실시예에 따른 인쇄회로보드를 나타나낸 평면도이다.

도 4는 본 발명의 일 실시예에 따른 인쇄회로보드를 포함하는 반도체 모듈을 나타내는 단면도이다.

도 5는 도 4의 I-I' 선을 따라 절단한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 인쇄회로보드 110 : 단자 패드

115 : 연결 라인 116 : 콘택

117 : 트레이스 120 : 비아홀

130 : 제1 그룹 131 : 제1 단자 패드

133 : 제2 단자 패드 140 : 제2 그룹

150 : 제3 그룹 160, 180 : 도전 라인

170 : 제1 라우팅 영역 175 : 제2 라우팅 영역

200, 300, 400 : 반도체 패키지 210: 실장 기판

220 : 반도체 칩 230 : 외부 단자 패드

240 : 솔더 볼

본 발명은 인쇄회로보드 및 이를 갖는 반도체 모듈에 관한 것으로, 보다 상세하게는 반도체 패키지가 장착되는 인쇄회로보드 및 이를 갖는 반도체 모듈에 관한 것이다.

반도체 패키지는 응용분야의 확대에 따라서 다양한 종류가 개발되고 있으며, 반도체 칩의 소형화 및 고속화 추세에 따라 이에 사용되는 패키지 구조도 점차 경박 단소화 추세로 발전하고 있다. 특히, 반도체 칩의 고속화에 따라 종래의 저속 동작에서 문제가 되지 않았던 패키지의 전기적 특성이 칩의 동작 속도를 제한하는 주요 요인이 되고 있다.

따라서, 패키지의 여러 요소 중에서도 칩의 내부와 외측을 연결하는 패키지 핀의 전기적인 성질이 고속 동작의 관건이 되기 때문에 핀의 물리적인 구조 및 배치 방식에 따라 여러 가지 다양한 패키지 구조가 제안되어 왔으며, 현재, 볼 그리드 어레이(ball grid array: BGA) 패키지, 칩 스케일 패키지(chip scale package: CSP), 플립 칩(flip chip) 패키지 등이 보편적으로 사용되고 있다.

특히, 볼 그리드 어레이 패키지는 현재 사용되고 있는 부품 중 밀도와 사용의 범용성 면에서 우수한 특징이 있다. 볼 그리드 어레이 패키지는 멀티 칩 모듈 유형으로 구성할 수 있는 반도체 모듈의 제조를 위해 인쇄회로보드(printed circuit board: PCB)의 적층체를 기판으로 사용하고, 상기 반도체 모듈에는 마더 보드, 백 플레인, 응용 보드 등과의 전기적 접속을 위한 여러 개의 전도성 패드가 형성된다. 볼 그리드 어레이 패키지에서 전기적 접속은 볼 그리드 어레이로 불리는 솔더 합금의 작은 볼을 이용한다. 일반적으로 상기 반도체 모듈은 유기 재료로 제조된 인쇄회로보드의 적층체를 사용하므로 플라스틱 볼 그리드 어레이(plastic ball grid arrays)로 불려진다.

반도체 패키지의 경박 단소화되는 추세에 따라, 인쇄회로보드 역시 미세패턴화, 소형화 및 패키지화가 동시에 진행되고 있다. 또한, 인쇄회로보드의 미세패턴 형성, 신뢰성 및 설계밀도를 높이기 위해 원자재의 변경과 함께 인쇄회로 보드의 고밀도 및 소형화 회로에 대한 요구가 증가하고 있다. 이에 따라, 인쇄회로보드의 배선 영역을 확대하기 위해 내층과 외층을 갖는 다층 인쇄회로보드(multi-layered PCB)이 사용되고 있다.

한편, 종래에는 반도체 패키지가 위치하는 영역을 관통해야 될 필요가 있는 전원이나 신호선들을 위한 트레이스(trace)들과 같은 도전 라인들은 인쇄회로보드의 내층으로 지나가도록 배치하였다. 그러나, 최근에는 많고 다양한 반도체 패키지들이 인쇄회로보드 상에 실장됨에 따라 전원들의 종류나 신호선들이 많아지게 되어, 인쇄회로보드의 내층에서의 공간이 부족하게 되는 문제점이 있다. 이에 따라, 반도체 패키지가 실장되는 인쇄회로보드의 외층에도 트레이스가 지날 수 있는 공간을 확보해야 할 필요가 있다.

본 발명의 목적은 반도체 패키지가 고밀도로 장착되는 인쇄회로보드를 제공하는 데 있다.

본 발명의 다른 목적은 상기 인쇄회로보드를 갖는 반도체 모듈을 제공하는 데 있다.

상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 인쇄회로보드는 각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들을 갖는 기판을 포함한다. 제1 및 제2 그룹의 단자 패드들은 상기 제1 및 제2 그룹의 비아홀들을 각각 둘러싸도록 상기 기판 상에 형성된다. 제1 및 제2 그룹의 도전성 연결부재들은 상기 제1 및 제2 그룹의 비아홀들을 매립하도록 상기 기판 상에 형성되어, 상기 제1 및 제2 그룹의 단자 패드들에 선택적으로 연결된다.

본 발명의 일 실시예에 있어서, 상기 기판은 적층된 복수개의 층들을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 그룹의 단자 패드들 각각은 직사각형 형태로 배열되고, 상기 제1 및 제2 그룹의 단자 패드들 각각은 6개로 이루어질 수 있다. 또한, 상기 비아홀들은 상기 6개의 단자 패드들이 형성하는 2개의 직사각형 중앙부에 배치되고, 상기 도전성 연결부재들은 상기 6개의 단자 패드들 중 중앙에 배치된 2개의 단자 패드들 각각에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 도전성 연결부재는 상기 비아홀을 매립 하는 콘택 및 상기 기판 상에 형성되어 상기 콘택과 상기 단자 패드를 전기적으로 연결하는 트레이스를 포함할 수 있다.

본 발명의 일 실시예에 따른 인쇄회로보드는 상기 제1 및 제2 그룹의 단자 패드들 사이를 지나가도록 상기 기판 상에 형성되는 도전 라인을 더 포함할 수 있다. 또한, 상기 도전 라인은 신호 라인, 전원 라인 또는 접지 라인 일 수 있다.

본 발명의 일 실시예에 있어서, 상기 단자 패드는 SMD 타입의 본딩 패드일 수 있다.

상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 모듈은 인쇄회로보드 및 반도체 모듈을 포함한다. 상기 인쇄회로보드는 각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들을 구비한다. 제1 및 제2 그룹의 단자 패드들은 상기 제1 및 제2 그룹의 비아홀들을 각각 둘러싸도록 상기 기판 상에 형성된다. 제1 및 제2 그룹의 도전성 연결부재들은 상기 제1 및 제2 그룹의 비아홀들을 매립하도록 상기 기판 상에 형성되어 상기 제1 및 제2 그룹의 단자 패드들에 선택적으로 연결된다. 도전 라인은 상기 제1 및 제2 그룹의 단자 패드들 사이를 지나가도록 상기 기판 상에 형성된다. 상기 반도체 패키지는 상기 인쇄회로보드 상에 장착되며, 상기 인쇄회로보드의 상기 제1 및 제2 그룹의 단자 패드들과 각각 전기적으로 접촉하는 외부 접속 단자들을 구비한다.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 그룹의 단자 패드들 각각은 직사각형 형태로 배열되고, 상기 제1 및 제2 그룹의 단자 패드들 각각은 적어도 6개로 이루어질 수 있다. 또한, 상기 비아홀들은 상기 적어도 6개의 단자 패드들이 형성하는 2개의 직사각형 중앙부에 배치되고, 상기 도전성 연결부재들은 상기 6개의 단자 패드들 중 중앙에 배치된 2개의 단자 패드들 각각에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 도전성 연결부재는 상기 비아홀을 매립하는 콘택 및 상기 기판 상에 형성되어 상기 콘택과 상기 단자 패드를 전기적으로 연결하는 트레이스를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 인쇄회로보드 상에는 복수 개의 반도체 패키지들이 장착되고, 상기 도전 라인은 상기 반도체 패키지를 가로질러 형성될 수 있다.

이와 같이 구성된 본 발명에 따른 인쇄회로보드 상에는, 단자 패드들이 서로 인접하는 두 개의 열들이 하나의 패드 그룹을 이루도록 배치되고, 복수의 비아홀들이 서로 이웃하는 패드 그룹들 사이에 도전 라인을 라우팅할 수 있는 공간을 확보하도록 상기 패드 그룹의 단자 패드들 사이에 배치된다.

이리하여, 상기 인쇄회로보드 상에 서로 이웃하는 패드 그룹들 사이를 지나가도록 도전 라인을 배치시킴으로써, 반도체 패키지를 경박 단소화시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 인쇄회로보드 및 이를 포함하는 반도체 모듈에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

인쇄회로보드

도 1은 본 발명의 일 실시예에 따른 인쇄회로보드(100)를 나타내는 평면도이고, 도 2는 도 1의 A 부분을 확대한 도면이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로보드(100) 상에는 외부 단자 패드들(도시되지 않음) 각각과 전기적으로 접촉하는 단자 패드(110)들 및 단자 패드(110)들과 일정한 간격으로 이격된 비아홀(120)들이 형성된다.

인쇄회로보드(100)은 단면 인쇄회로보드 또는 다층으로 배선된 다층 인쇄회로보드일 수 있다. 본 발명의 일 실시예에 따르면, 인쇄회로보드(100)는 상층과 하층의 2층과 4개의 내층으로 구성된 6층의 적층된 기판들을 갖는 다층 인쇄회로보드일 수 있다. 그러나, 인쇄회로보드(100)는 회로의 복잡도에 따라 4층, 6층, 8층, 10층 이상의 적층된 기판들로 구성될 수 있음을 이해할 수 있을 것이다.

인쇄회로보드(100)의 내층 기판에는 전원회로, 접지회로, 신호회로 등이 형성되며, 각 층의 배선은 상기 비아홀을 이용하여 연결된다. 인쇄회로보드(100)의 상층 또는 하층 기판에는 단자 패드(110)들과 비아홀(120)들이 형성된다.

또한, 인쇄회로보드(110)의 상층 기판에는 반도체 칩이 실장된 반도체 패키지(도시되지 않음)가 장착되고, 인쇄회로보드(100)의 상층 기판과 대향하는 상기 반도체 패키지의 하부면에는 외부 단자 패드들이 형성된다. 상기 외부 단자 패드들은 인쇄회로보드(100)의 상층 기판에 형성된 단자 패드들(110)과 접촉하여 전기적으로 연결된다.

구체적으로, 단자 패드(110)들과 상기 반도체 패키지의 외부 단자 패드들은 볼 그리드 어레이(ball grid array)로 불리는 솔더 합금의 작은 볼을 이용하여 서로 연결된다. 예를 들면, 상기 반도체 패키지의 외부 단자 패드들과 인쇄회로보드(100)의 단자 패드(110)들은 솔더 마스크 한정형(solder mask defined: SMD) 본딩 패드이거나 솔더 마스크 비한정형(non-solder mask defined: NSMD) 본딩 패드일 수 있다.

도 2를 참조하면, 단자 패드(110)들은 인쇄회로보드(100) 상에 3×4 행렬 또는 그 이상의 행렬들로 배열된다. 단자 패드(110)들은 제1 방향을 따라 일정한 간격으로 적어도 네 개의 열들로 배열된다. 또한, 단자 패드(110)들은 상기 제1 방향과 수직한 제2 방향을 따라 일정한 간격으로 적어도 세 개의 행들로 배열된다.

이 때, 서로 인접하는 두 개의 열들에 배치된 단자 패드들은 하나의 패드 그룹을 구성한다. 구체적으로, 제1 열과 제2 열에 배치된 단자 패드들은 제1 그룹(130)의 단자 패드들이다. 제3 열과 제4 열에 배치된 단자 패드들은 제2 그룹(140)의 단자 패드들이다. 또한, 제5 열과 제6 열에 배치된 단자 패드들은 제3 그룹(150)의 단자 패드들이다.

또한, 상기 제1, 제2 및 제3 그룹의 단자 패드들의 행과 열들의 수는 서로 동일하거나 다를 수 있다. 예를 들면, 상기 제1 그룹의 단자 패드들의 행과 열들의 수는 상기 제2 및 제3 그룹의 단자 패드들의 행과 열들의 수보다 더 클 수 있다.

복수의 비아홀(120)들은 각 그룹의 단자 패드들 사이에 배치되어 서로 이웃하는 그룹들 사이에 도전 라인(160)을 라우팅(routing)할 수 있는 공간(170, 175)을 확보한다.

구체적으로, 인쇄회로보드(100) 상에는 각각 적어도 2개로 이루어진 제1, 제2 및 제3 그룹의 비아홀들이 형성된다. 제1 그룹의 비아홀들(120a, 121b)은 제1 그룹의 단자 패드들에 의해 둘러싸여 배치된다. 제2 그룹의 비아홀들(120b, 121b)은 제2 그룹의 단자 패드들에 의해 둘러싸여 배치된다. 제3 그룹의 비아홀들(120c, 121c)은 제3 그룹의 단자 패드들에 의해 둘러싸여 배치된다.

비아홀(120)들은 각 그룹 중에서 어느 한 행에 배치되는 단자 패드들과 각각 도전성 연결 부재(115)를 통해 선택적으로 연결된다. 도전성 연결 부재(115)는 제1, 제2 및 제3 그룹의 비아홀들을 매립하도록 인쇄회로보드(100) 상에 형성된다. 이 때, 도전성 연결 부재(115)는 인쇄회로보드(100)의 최상층 표면상에 형성되거나 최상층 내부에 형성될 수 있다.

본 발명의 일 실시예에 따르면, 제1 단자 패드(131)는 제1 그룹(130)의 패드 단자들 중에서 안쪽 행에 위치하고, 제2 단자 패드(133)는 제1 단자 패드(131)와 동일한 행에 위치하며, 제1 단자 패드(131)와 인접하게 위치할 수 있다. 예를 들면, 제1 그룹(130)의 단자 패드들이 세 개의 행들로 배치될 경우, 제1 단자 패드(131)는 제1 패드 그룹(130) 중에서 제2 행에 위치하고, 제2 단자 패드(133)는 제1 단자 패드(131)와 인접하게 상기 제2 행에 위치할 수 있다.

제1 비아홀(120a)은 제1 단자 패드(131)를 원점으로 보았을 때 n사분면(여기서, n은 1 이상 4 이하인 자연수)에 위치하고, 제2 비아홀(121b)은 제2 단자 패드(133)를 원점으로 보았을 때 [n+2]사분면(여기서, [n+2]는 n+2를 4로 나눈 나머지)에 위치할 수 있다.

본 발명의 일 실시예에 따르면, 제1 그룹(130)에서 제2 행에 위치하는 제1 단자 패드(131)는, 제1 단자 패드(131)를 원점으로 보았을 때 1사분면에 위치하는 제1 비아홀(120a)과 제1 도전성 연결 부재(115a)를 통해 연결될 수 있다. 또한, 제1 단자 패드(131)와 동일한 행에 위치하고 제1 단자 패드(131)에 인접하게 위치하는 제2 단자 패드(133)는, 제2 단자 패드(133)를 원점으로 보았을 때 3사분면에 위치하는 제2 비아홀(121a)과 제2 도전성 연결 부재(115b)를 통해 연결될 수 있다.

또한, 제1 비아홀(120a)을 매립하도록 형성된 제1 도전성 연결부재(115a)는 제1 단자 패드(131)와 전기적으로 연결되고, 제2 비아홀(120b)을 매립하도록 형성된 제2 도전성 연결 부재(115b)는 제2 단자 패드(133)와 전기적으로 연결될 수 있다. 구체적으로, 제1 도전성 연결 부재(115a)는 제1 비아홀(120a)을 매립하는 콘택(116) 및 인쇄회로보드(100)의 최상층에 형성되어 콘택(116)과 제1 단자 패드(131)를 전기적으로 연결하는 트레이스(117)를 포함할 수 있다.

인쇄회로보드(100)의 최상층에는 서로 이웃하는 패드 그룹들 사이에 도전 라인(160)이 형성된다. 구체적으로, 제1 그룹(130)과 제2 그룹(140) 사이에는 제1 라우팅 영역(170)이 형성되고, 제2 그룹(140)과 제3 그룹(150) 사이에는 제2 라우팅 영역(175)이 형성된다.

제1 도전 라인(161)은 제1 그룹(130)과 제2 그룹(140) 사이에 형성되고, 제1 라우팅 영역(170)을 지나가도록 형성된다. 제2 도전 라인(163)은 제2 패드 그룹(140)과 제3 패드 그룹(150) 사이에 형성되고, 제2 라우팅 영역(175)을 지나가도록 형성된다. 본 발명의 일 실시예에 따르면, 도전 라인(160)은 신호 라인, 전원 라인 또는 접지 라인일 수 있다.

도 1을 다시 참조하면, 인쇄회로보드(100) 상에는 단자 패턴들 이외에도 다양한 전원 회로부 또는 신호 단자들이 배치될 수 있다. 예를 들면, 인쇄회로보드(100) 상에는 제1, 제2 및 제3 전원 회로부들(111, 112, 113)이 배치될 수 있다. 제1 전원 회로부(111)와 제2 전원 회로부(112)는 상기 단자 패드들에 의해 양쪽으로 나누어진다. 또한, 제2 전원 회로부(112)와 제3 전원 회로부(113) 역시 상기 단자 패드들에 의해 양쪽으로 나누어진다.

본 발명의 일 실시예에 따르면, 제1 전원 회로부(111)와 제2 전원 회로부(112)는 서로 이웃하는 패드 그룹들 사이를 통과하는 제1 도전 라인(161)을 통해 서로 연결될 수 있다. 또한, 인쇄회로보드(100) 상의 반도체 패키지를 관통해야 할 필요가 있는 신호, 전원 또는 접지를 위한 제2 도전 라인(163)은 서로 이웃하는 패드 그룹들 사이를 통과하도록 형성될 수 있다.

이리하여, 하나의 패드 그룹 내에 비아홀들을 배치시키고, 도전 라인들을 서로 이웃하는 패드 그룹들 사이를 통과하도록 인쇄회로보드(100)의 최상층에 형성시킴으로써, 반도체 패키지를 경박 단소화시킬 수 있다.

도 3은 본 발명의 다른 실시예에 따른 인쇄회로보드를 나타내는 평면도이다. 본 실시예에 따른 인쇄회로보드는 비아홀들이 형성되는 위치를 제외하고는 도 1의 실시예의 인쇄회로보드(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한, 동일한 구성요소들에 대한 반복 설명은 생략한다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 인쇄회로보드 상에는 외부 단자 패드들 각각과 전기적으로 접촉하는 단자 패드(110)들 및 단자 패드(110)들과 일정한 간격으로 이격된 비아홀(120)들이 형성된다.

단자 패드(110)들은 인쇄회로보드 상에 3ㅧ 4 행렬 또는 그 이상의 행렬들로 배열된다. 단자 패드(110)들은 제1 방향을 따라 일정한 간격으로 적어도 네 개의 열들로 배열된다. 또한, 단자 패드(110)들은 상기 제1 방향과 수직한 제2 방향을 따라 일정한 간격으로 적어도 세 개의 행들로 배열된다.

본 발명의 다른 실시예에 따르면, 제1 단자 패드(131)는 제1 그룹(130)의 안쪽 행에 위치하고, 제2 단자 패드(133)는 제1 단자 패드(131)와 동일한 행에 위치하며, 제1 단자 패드(131)와 인접하게 위치할 수 있다. 예를 들면, 제1 그룹(130)의 단자 패드들이 세 개의 행들로 배치될 경우, 제1 단자 패드(131)는 제1 패드 그룹(130) 중에서 제2 행에 위치하고, 제2 단자 패드(133)는 제1 단자 패드(131)와 인접하게 상기 제2 행에 위치할 수 있다.

제1 그룹(130) 중에서 제2 행에 위치하는 제1 단자 패드(131)는, 제1 단자 패드(131)를 원점으로 보았을 때 4사분면에 위치하는 제1 비아홀(120a)과 제1 도전성 연결 부재(115a)를 통해 연결될 수 있다. 또한, 제1 단자 패드(131)와 동일한 행에 위치하고 제1 단자 패드(131)에 인접하게 위치하는 제2 단자 패드(133)는, 제2 단자 패드(133)를 원점으로 보았을 때 2사분면에 위치하는 제2 비아홀(121a)과 제2 도전성 연결 부재(115b)를 통해 연결될 수 있다.

인쇄회로보드(100) 상에는 서로 이웃하는 패드 그룹들 사이를 통과하도록 배치되는 도전 라인(160)이 형성된다. 구체적으로, 제1 그룹(130)과 제2 그룹(140) 사이에는 제1 라우팅 영역(170)이 형성되고, 제2 패드 그룹(140)과 제3 패드 그룹(150) 사이에는 제2 라우팅 영역(175)이 형성된다.

제1 도전 라인(161)은 제1 그룹(130)과 제2 그룹(140) 사이에 형성되고, 제1 라우팅 영역(170)을 지나가도록 형성된다. 제2 도전 라인(163)은 제2 그룹(140)과 제3 그룹(150) 사이에 형성되고, 제2 라우팅 영역(175)을 지나가도록 형성된다. 본 발명의 일 실시예에 따르면, 도전 라인(160)은 신호 라인, 전원 라인 또는 접지 라인일 수 있다.

반도체 모듈

도 4는 본 발명의 일 실시예에 따른 인쇄회로보드(100)을 포함하는 반도체 모듈(1000)을 나타내는 단면도이고, 도 5는 도 4의 I-I' 선을 따라 절단한 단면도이다.

도 4 및 도 5를 참조하면, 본 발명에 따른 반도체 모듈(1000)은 단자 패드(110)들과 비아홀(120)들이 형성된 인쇄회로보드(100) 및 인쇄회로보드(100) 상에 장착되는 반도체 패키지들(200, 300, 400)을 포함한다.

인쇄회로보드(100)은 단면 인쇄회로보드 또는 다층으로 배선된 다층 인쇄회로보드일 수 있다. 예를 들면, 인쇄회로보드(100)은 회로의 복잡도 증가에 따라 6층, 8층, 10층 이상의 적층된 기판들로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 인쇄회로보드(100)은 최상층 기판(106)과 최하층 기판(101)의 2층과 4개의 내층으로 구성된 6층의 적층된 기판들을 갖는 다층 인쇄회로보드일 수 있다.

구체적으로, 인쇄회로보드(100)의 최하층 기판(101)에는 전도성 패드(118)들이 형성된다. 최하층 기판(101)의 상부에는 전원/접지(power/grond) 평면(P1)을 포함하는 제1 내층 기판(102)이 적층되고, 제1 내층 기판(102)의 상부에는 유전체를 포함하는 제2 및 제3 내층 기판들(103, 104)이 순차적으로 적층된다. 또한, 제2 및 제3 내층 기판들(103, 104)의 내부에는 전도성 패턴들(119)이 형성된다. 제3 내층 기판(104)의 상부에는 전원/접지 평면(P2)을 포함하는 제4 내층 기판(105)이 적층된다. 제4 내층 기판(105)의 상부에는 단자 패드(110)들이 형성된 상층 기판(106)이 적층된다. 이리하여, 인쇄회로보드(100)의 내층 기판에는 전원회로, 접지회로, 신호회로 등이 형성되며, 각 층의 배선은 비아홀(120)을 이용하여 연결된다. 이 때, 상기 비아홀(120)은 전도성 물질로 충진되고, 인쇄회로보드(100)의 복수의 층들은 비아홀(120)을 통해 전기적으로 연결될 수 있다.

인쇄회로보드(100)의 최상층 기판에는 반도체 패키지(200)가 장착된다. 반도체 패키지(200)는 실장 기판(210) 상에 실장된 적어도 하나의 반도체 칩(220)을 포함한다. 반도체 칩(220)의 활성면(active surface) 상에는 입출력 패드(222)가 형성되고, 실장 기판(210)의 상부면에는 본드 핑거(212)가 형성된다.

반도체 칩(220)은 다이 본딩 공정에 의해 실장 기판(210)에 접합된 후, 반도체 칩(220)과 실장 기판(210)은 와이어 본딩 공정에 의해 연결된다. 상기 와이어 본딩 공정에 의해, 본딩 와이어(224)의 양단부는 반도체 칩(220)의 입출력 패드(222)와 실장 기판(210)의 본드 핑거(212)에 각각 접합된다.

인쇄회로보드(100)의 최상층과 대향하는 반도체 패키지(200)의 실장기판(210)의 하부면에는 외부 단자 패드(230)들이 형성된다. 외부 단자 패드(230)들은 인쇄회로보드(100)의 최상층에 형성된 단자 패드(110)들과 전기적으로 연결된다.

구체적으로, 단자 패드(110)들과 반도체 패키지(200)의 외부 단자 패드(230)들은 볼 그리드 어레이(ball grid array)로 불리는 솔더 합금의 작은 볼을 이용하여 서로 연결된다. 예를 들면, 반도체 패키지(200)의 외부 단자 패드(230)들과 인쇄회로보드(100)의 단자 패드(110)들은 솔더 마스크 한정형 본딩 패드이거나 솔더 마스크 비한정형 본딩 패드일 수 있다.

본 발명의 일 실시예에 따르면, 인쇄회로보드(100)의 단자 패드(110) 상에는 제1 솔더 마스크(114)가 형성된다. 제1 솔더 마스크(114)는 단자 패드(110)의 일부를 덮도록 형성되고, 단자 패드(110)의 일부는 제1 솔더 마스크(114)를 통해 노출된다. 또한, 반도체 패키지(200)의 외부 단자 패드(230) 상에는 제2 솔더 마스크(234)가 형성된다. 제2 솔더 마스크(234)는 외부 단자 패드(230)의 일부를 덮도록 형성되고, 외부 단자 패드(230)의 일부는 제2 솔더 마스크(234)를 통해 노출된다.

솔더 볼(240)의 일측은 단자 패드(110)에 부착되고, 솔더 볼(240)의 타측은 반도체 패키지(200)의 외부 단자 패드(230)와 접촉한다. 이리하여, 반도체 패키지(200)는 솔더 볼(240)에 의해 인쇄회로보드(100)과 전기적으로 연결된다. 이 때, 제1 및 제2 솔더 마스크(114, 234)는 액체 솔더가 원하지 않는 영역으로 유출되는 것을 방지하며, 리플로우(reflow) 이후의 솔더 볼(240)의 형태를 일정한 형태로 유지시킨다.

본 발명의 일 실시예에 따르면, 단자 패드(110)들은 인쇄회로보드(100) 상에 3×4 행렬 또는 그 이상의 행렬들로 배열된다. 단자 패드(110)들은 제1 방향을 따라 일정한 간격으로 적어도 네 개의 열들로 배열된다. 또한, 단자 패드(110)들은 상기 제1 방향과 수직한 제2 방향을 따라 일정한 간격으로 적어도 세 개의 행들로 배열된다. 이 때, 서로 인접하는 두 개의 열들에 배치된 단자 패드(110)들은 하나의 패드 그룹을 구성한다. 구체적으로, 도 4의 A 부분을 참조하면, 제1 열과 제2 열에 배치된 단자 패드들은 제1 그룹(130)의 단자 패드들이다. 제3 열과 제4 열에 배치된 단자 패드들은 제2 그룹(140)의 단자 패드들이다.

복수의 비아홀(120)들은 상기 패드 그룹의 단자 패드들 사이에 배치되어 서로 이웃하는 패드 그룹들 사이에 도전 라인(180)을 라우팅할 수 있는 공간을 확보한다. 비아홀(120)들을 매립하는 도전성 연결 부재(115)들은 상기 패드 그룹 중에서 어느 한 행에 배치되는 단자 패드들과 각각 연결된다. 이 때, 도전성 연결 부재들(115)은 인쇄회로보드(100)의 최상층 표면상에 형성되거나 최상층 내부에 형성될 수 있다.

본 발명의 일 실시예에 따르면, 도전성 연결 부재(115)는 비아홀(120)을 매립하는 콘택(116) 및 인쇄회로보드(100)의 최상층에 형성되어, 콘택(116)과 단자 패드(110)를 전기적으로 연결하는 트레이스(117)를 포함할 수 있다.

인쇄회로보드(100) 상에는 각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들이 배치된다. 제1 그룹(130)의 단자 패드들은 상기 제1 그룹의 비아홀들(120a, 121b)을 둘러싸도록 형성된다. 제2 그룹(140)의 단자 패드들은 상기 제2 그룹의 비아홀들을 둘러싸도록 형성된다. 제1 및 제2 그룹의 도전성 연결부재(115)들은 상기 제1 및 제2 그룹의 비아홀들을 매립하도록 인쇄회로보드(100) 상에 형성되어, 제1 및 제2 그룹의 단자 패드들에 선택적으로 연결된다.

본 발명의 일 실시예에 따르면, 제1 그룹(130) 중에서 제2 행에 위치하는 제1 단자 패드(131)는, 제1 단자 패드(131)를 원점으로 보았을 때 1사분면에 위치하는 제1 비아홀(120a)과 제1 도전성 연결 부재(115a)를 통해 연결될 수 있다. 또한, 제1 단자 패드(131)와 동일한 행에 위치하고 제1 단자 패드(131)에 인접하게 위치하는 제2 단자 패드(133)는, 제2 단자 패드(133)를 원점으로 보았을 때 3사분면에 위치하는 제2 비아홀(120b)과 제2 도전성 연결 부재(115b)를 통해 연결될 수 있다.

인쇄회로보드(100) 상에는 서로 이웃하는 패드 그룹들 사이에 도전 라인(180)이 형성된다. 도전 라인(180)은 제1 반도체 패키지(200)가 장착되는 영역 상의 제1 그룹(130)과 제2 그룹(140) 사이를 가로질러 형성된다. 또한, 도전 라인(180)은 제1 반도체 패키지(200)와 이격 배치된 다른 반도체 패키지들(300, 400)을 가로질러 형성된다. 이 때, 도전 라인(180)은 신호 라인, 전원 라인 또는 접지 라인일 수 있다.

도전 라인(180)은 인쇄회로보드(100)의 내층이 아닌 외층에 형성된다. 이리하여, 반도체 패키지들을 관통하여 배치될 필요가 있는 신호 라인 등과 같은 도전 라인(180)을 인쇄회로보드(100)의 외층에 용이하게 배치시킬 수 있게 된다.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 인쇄회로보드는 각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들을 구비하고, 상기 제1 및 제2 그룹의 비아홀들을 각각 둘러싸도록 상기 기판 상에 제1 및 제2 그룹의 단자 패드들이 형성된다. 상기 제1 및 제2 그룹의 단자 패드들 사이를 지나가도록 상기 기판 상에 도전 라인을 배치시킨다.

이리하여, 상기 인쇄회로보드의 외층 상에 서로 이웃하는 패드 그룹들 사이를 지나가도록 도전 라인을 배치시킴으로써, 반도체 패키지를 경박 단소화시킬 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims

각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들을 갖는 기판;

상기 제1 및 제2 그룹의 비아홀들을 각각 둘러싸도록 상기 기판 상에 형성된 제1 및 제2 그룹의 단자 패드들; 및

상기 제1 및 제2 그룹의 비아홀들을 매립하도록 상기 기판 상에 형성되어, 상기 제1 및 제2 그룹의 단자 패드들에 선택적으로 연결되는 제1 및 제2 그룹의 도전성 연결부재들을 포함하는 인쇄회로보드.
제 1 항에 있어서, 상기 기판은 적층된 복수개의 층들을 포함하는 것을 특징으로 하는 인쇄회로보드.
제 1 항에 있어서, 상기 제1 및 제2 그룹의 단자 패드들 각각은 직사각형 형태로 배열된 것을 특징으로 하는 인쇄회로보드.
제 3 항에 있어서, 상기 제1 및 제2 그룹의 단자 패드들 각각은 6개로 이루어진 것을 특징으로 하는 인쇄회로보드.
제 4 항에 있어서, 상기 비아홀들은 상기 6개의 단자 패드들이 형성하는 2개의 직사각형 중앙부에 배치된 것을 특징으로 하는 인쇄회로보드.
제 5 항에 있어서, 상기 도전성 연결부재들은 상기 6개의 단자 패드들 중 중앙에 배치된 2개의 단자 패드들 각각에 연결된 것을 특징으로 하는 인쇄회로보드.
제 1 항에 있어서, 상기 도전성 연결부재는

상기 비아홀을 매립하는 콘택; 및

상기 기판 상에 형성되어, 상기 콘택과 상기 단자 패드를 전기적으로 연결하는 트레이스를 포함하는 것을 특징으로 하는 인쇄회로보드.
제 1 항에 있어서, 상기 제1 및 제2 그룹의 단자 패드들 사이를 지나가도록 상기 기판 상에 형성되는 도전 라인을 더 포함하는 것을 특징으로 하는 인쇄회로보드.
제 8 항에 있어서, 상기 도전 라인은 신호 라인, 전원 라인 및 접지 라인 중 적어도 어느 하나인 것을 특징으로 하는 인쇄회로보드.
제 1 항에 있어서, 상기 단자 패드는 SMD(solder mask defined) 타입의 본딩 패드인 것을 특징으로 하는 인쇄회로보드.
각각 적어도 2개로 이루어진 제1 및 제2 그룹의 비아홀들을 갖는 기판, 상기 제1 및 제2 그룹의 비아홀들을 각각 둘러싸도록 상기 기판 상에 형성된 제1 및 제2 그룹의 단자 패드들, 상기 제1 및 제2 그룹의 비아홀들을 매립하도록 상기 기판 상에 형성되어 상기 제1 및 제2 그룹의 단자 패드들에 선택적으로 연결되는 제1 및 제2 그룹의 도전성 연결부재들, 및 상기 제1 및 제2 그룹의 단자 패드들 사이를 지나가도록 상기 기판 상에 형성되는 도전 라인을 구비하는 인쇄회로보드; 및

상기 인쇄회로보드 상에 장착되며, 상기 인쇄회로보드의 상기 제1 및 제2 그룹의 단자 패드들과 각각 전기적으로 접촉하는 외부 접속 단자들을 구비하는 반도체 패키지를 포함하는 반도체 모듈.
제 11 항에 있어서, 상기 제1 및 제2 그룹의 단자 패드들 각각은 직사각형 형태로 배열되고, 상기 제1 및 제2 그룹의 단자 패드들 각각은 적어도 6개로 이루어지는 것을 특징으로 하는 반도체 모듈.
제 12항에 있어서, 상기 비아홀들은 상기 적어도 6개의 단자 패드들이 형성하는 2개의 직사각형 중앙부에 배치되고, 상기 도전성 연결부재들은 상기 6개의 단자 패드들 중 중앙에 배치된 2개의 단자 패드들 각각에 연결된 것을 특징으로 하는 반도체 모듈.
제 11 항에 있어서, 상기 도전성 연결부재는

상기 비아홀을 매립하는 콘택; 및

상기 기판 상에 형성되어, 상기 콘택과 상기 단자 패드를 전기적으로 연결하는 트레이스를 포함하는 것을 특징으로 하는 반도체 모듈.
제 11 항에 있어서, 상기 인쇄회로보드 상에는 복수 개의 반도체 패키지들이 장착되고, 상기 도전 라인은 상기 반도체 패키지를 가로질러 형성되는 것을 특징으로 하는 반도체 모듈.
제 11 항에 있어서, 상기 단자 패드는 SMD(solder mask defined) 타입의 본딩 패드이고, 상기 단자 패드는 솔더 볼을 통하여 상기 반도체 패키지의 외부 단자 패드와 전기적으로 연결되는 것을 특징으로 하는 반도체 모듈.