JP4578220B2 - 半導体装置 - Google Patents

Description

本発明は複数の半導体チップを配線基板上に積層して実装した半導体装置に関するものである。

近年、電子部品として半導体パッケージに代えてベアチップを実装するベアチップ実装が利用され、実装面積の大幅縮小が実現されている。ベアチップをプリント配線基板上に実装するベアチップ実装工法には、ワイヤボンディング実装や、フリップチップ実装などがある。実装密度を向上させるために複数のベアチップを基板上に積層する工法も種々提案されている。たとえば、プリント配線基板上に１層目の半導体チップをその回路形成面に背反する背面において固定し、回路形成面に設けられた電極とプリント配線基板とを導電性ワイヤで電気的に接続し、この１層目の半導体チップ上に２層目の半導体チップを回路形成面同士が対向し、且つ電極同士が接触するように実装する工法がある（たとえば特許文献１）。
特開平９−３３０９５２号

しかしながら従来の積層工法では、２つのベアチップを積層することで実装面積は小さくなるものの、上述したように１層目の半導体の背面をプリント配線基板に固定しているため、基板、基板の電極、ボンディングワイヤ、および２層のベアチップの厚みが必要となり、厚さに関しては、基板両面からベアチップを実装する工法などに比較して優位性は小さい。

本発明は上記問題に鑑みてなされたもので、半導体チップを積層する構造の半導体装置をより薄く構成することを目的とする。

本発明の半導体装置は、配線基板に形成された開口に臨んだ一対の対辺に沿って前記開口の内側に向かって露出した導体パターンが並列に形成され、積層した第１層の半導体チップと第２層の半導体チップは、それぞれのバンプ電極が形成された面どうしを、前記配線基板に形成された開口において対向して配置するとともに、第１層の半導体チップのバンプ電極は第１層の半導体チップの表面から一方の列の前記導体パターンに対向して形成され、第２層の半導体チップのバンプ電極は第２層の半導体チップの表面から他方の列の前記導体パターンに対向して形成され、前記一方の列の導体パターンは、第１層の半導体チップのバンプ電極と第２層の半導体チップの表面とに挟まれ、前記他方の列の導体パターンは、第２層の半導体チップのバンプ電極と第１層の半導体チップの表面とに挟まれていることを特徴とする。

また、本発明の半導体装置は、配線基板に形成された開口に臨んだ一対の対辺に沿って前記開口の内側に向かって露出した導体パターンが並列に形成され、積層した第１層の半導体チップと第２層の半導体チップは、それぞれのバンプ電極が形成された面どうしを、前記配線基板に形成された開口において対向して配置するとともに、第１層の半導体チップの第１バンプ電極は、第１層の半導体チップの表面から他方の列の前記導体パターンに対向して形成され、第２層の半導体チップの第１バンプ電極は、第２層の半導体チップの表面から一方の列の前記導体パターンに対向して形成され、前記他方の列の導体パターンの先端は、第１層の半導体チップの第１バンプ電極と第２層の半導体チップの表面とに挟まれ、前記一方の列の導体パターンの先端は、第２層の半導体チップの第１バンプ電極と第１層の半導体チップの表面とに挟まれ、前記他方の列の導体パターンの途中は、第２層の半導体チップの第２バンプ電極と第１層の半導体チップの表面とに挟まれ、前記一方の列の導体パターンの途中は、第１層の半導体チップの第２バンプ電極と第２層の半導体チップの表面とに挟まれていることを特徴とする。

また、請求項１または請求項２において、配線基板に形成された導体パターンが中間配線層の一部であることを特徴とする。

本発明の半導体装置は、配線基板の中間配線層部分に２層の半導体チップを実装するので、各半導体チップの少なくとも電極が配線基板の表面よりも内側へ入り込み、従来構造よりも実装後の厚みが薄くなる。

２層の半導体チップのそれぞれにダミー電極を設けるので、電極どうし対向する構造でありながら、各半導体チップの内部回路をそれぞれ独立して、対向する半導体チップから分離して、プリント配線基板に電気的に接続させることができる。

２層の半導体チップを互いの電極と絶縁部との間に両面露出パターンを挟んで実装するので、電極どうし対向する構造よりも実装後の厚みが薄くなり、また各半導体チップの内部回路をそれぞれ独立して、対向する半導体チップから分離して、プリント配線基板に電気的に接続することができる。

２層の半導体チップの電極を互いに対向しないように導体パターンに沿って間隔を置いて設け、且つ各半導体チップの電極の内の少なくとも一部をダミー電極とするので、電極どうし対向する構造よりも実装後の厚みが薄くなり、また各半導体チップの内部回路をそれぞれ独立して、対向する半導体チップから分離して、プリント配線基板に電気的に接続することができる。電極数の多い半導体チップに適している。

上記した第２〜第４の構造の半導体装置とも、両面露出パターンが中間配線層の一部であれば、各半導体チップの少なくとも電極が配線基板の表面よりも内側へ入り込むので、実装後の厚みが薄くなる。

また、導体パターンが単一の開口内にあるので、チップ部分も配線基板の表面よりも内側へ入り込むので、実装後の厚みがさらに薄くなる。

以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示す断面図、図２は同半導体装置の分解斜視図、図３は同半導体装置の製造方法を示す工程断面図である。

図１に示す半導体装置は、２層の半導体チップ（ベアチップ）１，２を電極形成面どうし対向させて、プリント配線基板３（以下配線基板３という）の両面露出した導体パターン４の両側に配置し、それぞれの半導体チップ１，２のバンプ電極５，６（以下電極５，６という）を導体パターン４の対向面に接合させた積層実装構造である。

図２にも示すように、配線基板３には矩形の開口３ａが形成されており、中間配線層の一部である複数の導体パターン４が、開口３ａに臨んだ一対の対辺のそれぞれに沿って適当間隔で並んでいる。各列の導体パターン４は、開口３ａの周囲領域では上下の表面配線層７，絶縁層７ａに挟まれて基板厚み方向における中央部にあり、先端どうしが対向する向きに延びたフライングリード構造である。

半導体チップ１，２は、配線基板３の開口３ａよりも外形寸法が小さく形成されており、それぞれの一対の対辺に沿って複数の電極５，６が、互いに対向し且つ導体パターン４に対向するように形成されていて、各導体パターン４を互いの電極５，６間に挟んで積層実装されている。電極５と導体パターン４と電極６との接合並びにその周囲の樹脂封止は異方性導電樹脂８によって行われている。

半導体チップ１においては、一方の辺に沿って並んだ電極５ａはチップ内部回路１ａに回路１ｂを介して電気的に接続されているが、もう一方の辺に沿って並んだ電極５ｂはチップ内部回路１ａとは電気的に接続されていないダミー電極（見せかけの電極）である。半導体チップ２においては、一方の辺に沿って並んだ電極６ａはチップ内部回路２ａに回路２ｂを介して電気的に接続されているが、もう一方の辺に沿って並んだ電極６ｂはチップ内部回路２ａとは電気的に接続されていないダミー電極である。図中の１ｃ，２ｃは電極パッドである。

このため、半導体チップ１のチップ内部回路１ａは電極５ａを通して所定の導体パターン４に電気的に接続される一方で、半導体チップ２のチップ内部回路２ａは電極６ａを通して所定の導体パターン４に電気的に接続されている。つまり、積層実装された半導体チップ１，２のそれぞれの内部回路１ａ，２ａは各電極５ａ，６ａを通してプリント配線基板１に対して独立して電気的に接続されている。

この半導体装置を製造する際には、たとえば図３に示すように、配線基板３の開口３ａとほぼ同等サイズのシート状異方性導電樹脂８を導体パターン４の両側に貼り付け（図３（ａ））、異方性導電樹脂８の両表面に半導体チップ１，２を仮置きし（図３（ｂ））、これら半導体チップ１，２を両側から加圧して同時に圧着させる（図３（ｃ））。

完成品としての半導体装置の厚みは、半導体チップ１のチップ厚みおよび電極厚み、半導体チップ２のチップ厚みおよび電極厚み、導体パターン４の厚みの和となる。半導体チップ１，２の電極５，６の厚みが小さいときには、図示したように、チップ部分が配線基板３の開口３ａに入り込む。上述した従来の半導体装置と比べて大幅に厚みを低減できる構造である。この構造は、半導体装置全体の厚みを一定値より抑えることが要求される場合に、より多数の半導体チップを積層できるため非常に有利である。

図４に示すような、両面露出した導体パターン４が並んだ開口３ａが並列に２個設けられた配線基板３を用いても、同様の積層実装構造を実現できる。
これら配線基板３としては、銅箔を中間配線層として両側をＰＥＴやポリイミドなどの樹脂絶縁層で挟み、その樹脂絶縁層の一部を窓抜きしたフレキシブルプリント配線基板が厚みが小さいため好適に使用できる。しかし両面露出した導体パターンを備えた配線基板であれば、望ましくは導体パターンを基板厚み方向における中央部に備えた薄型の配線基板であれば、材料や構造に関わらず使用可能である。開口３ａの周囲は、各図に示したように上下に表面配線層７を備えた３層構造であってもよいし、片側に表面配線層７を備えた２層構造であってもよいし、中間配線層の片面あるいは両面が露出された部分が他にあってもよい。

半導体チップについても、図５に示すように、半導体チップ１に、チップ内部回路１ａに電気的に接続した電極５ａ（以下回路接続電極５ａという）と接続しない電極５ｂ（同、ダミー電極５ｂ）とが一対の対辺のそれぞれに沿って１個ずつ交互に形成されたものを用い、また半導体チップ２に、チップ内部回路２ａに電気的に接続した電極６ａ（同、回路接続電極６ａ）と接続しない電極６ｂ（同、ダミー電極６ｂ）とが一対の対辺のそれぞれに沿って１個ずつ交互に形成されたものを用いることも可能である。

このように回路接続電極５ａとダミー電極５ｂ、また回路接続電極６ａとダミー電極６ｂを１個ずつ交互にあるいは１辺ずつ交互に配置することで、互いに接触する２電極の内の一方をダミー電極とする構成を、半導体チップの一部領域に適用してもよい。つまり、一部領域でのみ第１層と第２層の半導体チップを独立して配線し、他の領域では第１層と第２層の半導体チップで同一信号を流す回路（信号ライン）どうしが互いに導通するように、回路接続電極５ａ，６ａとダミー電極５ｂ，６ｂとを配置してもよい。

たとえば半導体メモリでは、バスライン（アドレス及びデータ）のように上下の半導体チップで接続できる信号ラインもあるが、チップイネーブルピンのように上下の半導体チップで接続できない信号ラインが存在し、その場合は各信号ラインを独立して配線する必要があるので、上記した構造が好都合である。

以下に説明する実施の形態において、特に断らない場合も、回路接続電極５ａ，６ａとダミー電極５ｂ，６ｂを配置する構成を採用することも可能である。
（実施の形態２）
図６は本発明の実施の形態２における半導体装置の構成を示す分解斜視図である。

この半導体装置では、配線基板３として、両面露出した複数の導体パターン４が矩形の開口３ａに臨んだ２対の対辺のそれぞれに沿って配列されたものが用いられ、半導体チップ１，２として、四周の各辺に沿って、導体パターン４に対向するように且つ互いに対向するように、複数の電極５，６が形成されたものが用いられている。この半導体装置でも、図１に示した半導体装置と同等の厚みを実現できる。

ここでは、半導体チップ１において、一対の対辺のそれぞれに沿って、チップ内部回路１ａに電気的に接続した電極５ａが形成され、もう一対の対辺に沿ってダミー電極５ｂが形成され、また半導体チップ２において、一対の対辺のそれぞれに沿って、チップ内部回路２ａに電気的に接続した電極６ａが形成され、もう一対の対辺に沿ってダミー電極６ｂが形成されているが、これに限定されない。
（実施の形態３）
図７は本発明の実施の形態３における半導体装置の構成を示す断面図である。

この半導体装置では、配線基板３の２個の開口３ａごとに半導体チップ１，２が積層実装されている。開口３ａにおける導体パターン４の配列は、図２に示したようなものであってもよいし、図６に示したようなものであってもよい。この半導体装置でも、図１に示した半導体装置と同等の厚みを実現できる。
（実施の形態４）
図８は本発明の実施の形態４における半導体装置の構成を示す断面図である。

この半導体装置では、配線基板３として、両面露出した複数の導体パターン４が矩形の開口３ａに臨んだ２対の対辺のそれぞれに沿って配列されたものが用いられている（図６と同様の配線基板）。

導体パターン４の片側に配置された半導体チップ１１には、各導体パターン４に対向するように四周の各辺に沿って複数の電極５が形成されている。導体パターン４のもう片側には、半導体チップ１１の２分の１程度のチップサイズの半導体チップ１２，１３が並列に配置されている。半導体チップ１２，１３にはそれぞれ、半導体チップ１１の電極５に対向するように、３辺に沿って複数の電極６が形成されている。これら半導体チップ１１と半導体チップ１２，１３とは、互いに対向する電極５，電極６の間に導体パターン４を挟んで積層されている。この半導体装置でも、図１に示した半導体装置と同等の厚みを実現できる。
（実施の形態５）
図９は本発明の実施の形態５における半導体装置の構成を示す断面図である。

この半導体装置では、配線基板３として、両面露出した複数の導体パターン４が、矩形の開口３ａに臨んだ１対の対辺のそれぞれに沿って、２列に配列されたものが用いられている（図２と同様の配線基板）。

導体パターン４ａ，４ｂの片側に配置された半導体チップ２１には、一方の列の導体パターン４ａのそれぞれに対向する複数の電極５が形成されている。導体パターン４ａ，４ｂのもう片側に配置された半導体チップ２２には、他方の列の導体パターン４ｂのそれぞれに対向する複数の電極６が形成されている。これら半導体チップ２１，２２は、一方の列の導体パターン４ａを電極５と対向するチップの絶縁表面との間に挟んで、また他方の列の導体パターン４ｂを電極６と対向するチップの絶縁表面との間に挟んで積層されている。

このような積層構造によれば、図からわかるように、半導体装置の厚みは実質上、半導体チップ２１のチップ厚みと、電極５あるいは電極６の厚みと、導体パターン４ａ，４ｂの厚みと、半導体チップ２２のチップ厚みとの和となる。上述した実施の形態１から４の半導体装置に比べて、ダミー電極を対向させない分だけ、更なる低背化が実現できる。
（実施の形態６）
図１０は本発明の実施の形態６における半導体装置の構成を示す断面図である。

この半導体装置では、配線基板３として、両面露出した複数の導体パターン４が、矩形の開口３ａに臨んだ１対の対辺のそれぞれに沿って、２列に配列されたものが用いられている（図２と同様の配線基板）。

導体パターン４の片側に配置された半導体チップ３１には、一方の列の導体パターン４ａのそれぞれに対向するように複数の電極５ｂが外周縁近傍に形成されるとともに、他方の列の導体パターン４ｂのそれぞれに対向するように複数の電極５ａが外周縁よりやや内側に形成されている。導体パターン４ａ，４ｂのもう片側に配置された半導体チップ３２には、他方の列の導体パターン４ｂのそれぞれに対向するように複数の電極６ｂが外周縁近傍に形成されるとともに、一方の列の導体パターン４ａのそれぞれに対向するように複数の電極６ａが外周縁よりやや内側に形成されている。導体パターン４ａに対向する電極５ｂと電極６ａは、互いに対向することなく導体パターン４ａの長手方向に並ぶように、位置設定されている。導体パターン４ｂに対向する電極５ａと電極６ｂは、互いに対向することなく導体パターン４ｂの長手方向に並ぶように、位置設定されている。これら半導体チップ３１，３２が、各列の導体パターン４ａ，４ｂをその長手方向に並んだ電極５ｂと電極６ａ，電極５ａと電極６ｂによって対向するチップの絶縁表面との間に挟んで積層されている。

このような積層構造によっても、半導体装置の厚みは実質上、半導体チップ３１のチップ厚みと、電極５ａ，５ｂあるいは電極６ａ，６ｂの厚みと、導体パターン４ａ，４ｂの厚みと、半導体チップ３２のチップ厚みとの和となる。上述した実施の形態１から５の半導体装置に比べて、ダミー電極を対向させない分だけ、更なる低背化が実現できる。実施の形態５の半導体装置に比べて、電極数が多い半導体チップに適した構造である。

この半導体装置では、配線基板３として、両面露出した複数の導体パターン４が矩形の開口３ａに臨んだ２対の対辺のそれぞれに沿って配列されたものが用いられている（図６と同様の配線基板）。

導体パターン４の片側に配置された半導体チップ４１には、各導体パターン４に対向するように四周の各辺に沿って複数の電極５が形成されている。導体パターン４のもう片側には、半導体チップ４１の２分の１よりもやや小さい半導体チップ４２，４３が並列に配置されている。半導体チップ４２，４３にはそれぞれ、各導体パターン４に対向するように３辺に沿って複数の電極６が形成されている。各列の導体パターン４に対向する電極５と電極６は、互いに対向することなく導体パターン４の長手方向に並ぶように位置設定されている。これら半導体チップ４２，４３が、その電極６で導体パターン４の端部を対向する半導体チップ４１の絶縁表面との間に挟んで積層されていて、半導体チップ４１の電極５は半導体チップ４２，４３よりも外周側で導体パターン４に接続している。

このような積層構造によっても、半導体装置の厚みは実質上、半導体チップ４１のチップ厚みと、電極５あるいは電極６の厚みと、導体パターン４の厚みと、半導体チップ４２あるいは半導体チップ４３のチップ厚みとの和となる。上述した実施の形態１から５の半導体装置に比べて、ダミー電極を対向させない分だけ、更なる低背化が実現できる。実施の形態５の半導体装置に比べて、２層目に複数個の半導体チップを実装するのに適した構造である。

以上のような半導体装置を１ユニットとして、さらに積層して半導体装置（以下、半導体装置モジュールという）を構成してもよい。以下に、先に図１に示した半導体装置（以下、半導体装置ユニットＵ１という）と、図７に示した半導体装置（以下、半導体装置ユニットＵ２という）を例に挙げて説明する。
（実施の形態８）
図１２に示した半導体装置モジュールＭ１は、半導体装置ユニットＵ１に、上述した特許文献１記載の構造を組み合わせて、４層の積層構造を実現している。

すなわち、半導体装置ユニットＵ１の半導体チップ１の上に、３層目の半導体チップ５１をその回路形成面に背反する背面においてボンディングシート５２で固定し、回路形成面に設けられた電極５３を半導体装置ユニットＵ１のプリント配線基板３に導電性ワイヤ５４で電気的に接続させ、この半導体チップ５１の上に４層目の半導体チップ５５を回路形成面同士を対向させて電極５６で接続させて実装し、樹脂５７で封止している。
（実施の形態９）
図１３に示した半導体装置モジュールＭ２は、図１２に示した半導体装置モジュールＭ１を２段に積層し、対面したプリント配線基板３どうしをボンディングシート５８で接合して、８層の積層構造を実現している。
（実施の形態１０）
図１４に示した半導体装置モジュールＭ３は、図１３に示した半導体装置モジュールＭ２を更に２段に積層して、１６層の積層構造を実現している。半導体装置モジュールＭ２どうしの半導体チップが接触しないように、対面したプリント配線基板３間に金属ボール５９を接着材６０を用いて介装している。
（実施の形態１１）
図１５に示す半導体装置モジュールＭ４は、半導体装置ユニットＵ１を８段に積層し、対面したプリント配線基板３どうしをボンディングシート５８で接合して、１６層の積層構造を実現している。
（実施の形態１２）
図１６に示す半導体装置モジュールＭ５は、半導体装置ユニットＵ２を８段に積層し、対面したプリント配線基板３どうしをボンディングシート５８で接合して、１６層の積層構造を実現している。
（実施の形態１３）
図１７に示す半導体装置モジュールＭ６は、半導体装置ユニットＵ２を用い、図１０に示したのと同様に金属ボール５９を介装して、１６層の積層構造を実現している。

上述した１６層の半導体チップを積層した実施の形態１０，１１の半導体装置モジュールのそれぞれについては、厚み３０μｍのＩＣチップを用いて総厚１０３５μｍ、１０６５μｍを実現している。

本発明は、複数の半導体チップをプリント配線基板に積層して、独立して電気的に接続できるとともに、薄型化を実現することができ、半導体メモリを積層実装する場合などに適用できる。

本発明の実施の形態１における半導体装置の構成を示す断面図 図１の半導体装置の分解斜視図 図１の半導体装置の製造方法を示す工程断面図 図１の半導体装置に用いられる他の配線基板の構成を示す斜視図 図１の半導体装置に用いられる他の半導体チップの構成を示す斜視図 本発明の実施の形態２における半導体装置の構成を示す分解斜視図 本発明の実施の形態３における半導体装置の構成を示す断面図 本発明の実施の形態４における半導体装置の構成を示す断面図 本発明の実施の形態５における半導体装置の構成を示す断面図 本発明の実施の形態６における半導体装置の構成を示す断面図 本発明の実施の形態７における半導体装置の構成を示す断面図 図１に示した半導体装置を用いた半導体装置モジュールの断面図 図１に示した半導体装置を用いた半導体装置モジュールの断面図 図１に示した半導体装置を用いた半導体装置モジュールの断面図 図１に示した半導体装置を用いた半導体装置モジュールの断面図 図７に示した半導体装置を用いた半導体装置モジュールの断面図 図７に示した半導体装置を用いた半導体装置モジュールの断面図

符号の説明

１，２ 半導体チップ
1a，2a チップ内部回路
３ プリント配線基板
3a 開口
４ 導体パターン
５，６ 電極
5b，6b ダミー電極

Claims (3)

1. 配線基板（３）に形成された開口（３ａ）に臨んだ一対の対辺に沿って前記開口（３ａ）の内側に向かって露出した導体パターン（４ａ，４ｂ）が並列に形成され、
   積層した第１層の半導体チップ（２１）と第２層の半導体チップ（２２）は、それぞれのバンプ電極（５，６）が形成された面どうしを、前記配線基板（３）に形成された開口（３ａ）において対向して配置するとともに、
   第１層の半導体チップ（２１）のバンプ電極（５）は第１層の半導体チップ（２１）の表面から一方の列の前記導体パターン（４ａ）に対向して形成され、
   第２層の半導体チップ（２２）のバンプ電極（６）は第２層の半導体チップ（２２）の表面から他方の列の前記導体パターン（４ｂ）に対向して形成され、
   前記一方の列の導体パターン（４ａ）は、第１層の半導体チップ（２１）のバンプ電極（５）と第２層の半導体チップ（２２）の表面とに挟まれ、
   前記他方の列の導体パターン（４ｂ）は、第２層の半導体チップ（２２）のバンプ電極（６）と第１層の半導体チップ（２１）の表面とに挟まれている
   半導体装置。
2. 配線基板（３）に形成された開口（３ａ）に臨んだ一対の対辺に沿って前記開口（３ａ）の内側に向かって露出した導体パターン（４ａ，４ｂ）が並列に形成され、
   積層した第１層の半導体チップ（３１）と第２層の半導体チップ（３２）は、それぞれのバンプ電極（５ａ，５ｂ，６ａ，６ｂ）が形成された面どうしを、前記配線基板（３）に形成された開口（３ａ）において対向して配置するとともに、
   第１層の半導体チップ（３１）の第１バンプ電極（５ａ）は、第１層の半導体チップ（３１）の表面から他方の列の前記導体パターン（４ｂ）に対向して形成され、
   第２層の半導体チップ（３２）の第１バンプ電極（６ａ）は、第２層の半導体チップ（２２）の表面から一方の列の前記導体パターン（４ａ）に対向して形成され、
   前記他方の列の導体パターン（４ｂ）の先端は、第１層の半導体チップ（２１）の第１バンプ電極（５ａ）と第２層の半導体チップ（３２）の表面とに挟まれ、
   前記一方の列の導体パターン（４ａ）の先端は、第２層の半導体チップ（３２）の第１バンプ電極（６ａ）と第１層の半導体チップ（３１）の表面とに挟まれ、
   前記他方の列の導体パターン（４ｂ）の途中は、第２層の半導体チップ（３２）の第２バンプ電極（６ｂ）と第１層の半導体チップ（３１）の表面とに挟まれ、
   前記一方の列の導体パターン（４ａ）の途中は、第１層の半導体チップ（３１）の第２バンプ電極（５ｂ）と第２層の半導体チップ（３２）の表面とに挟まれている
   半導体装置。
3. 配線基板（３）に形成された導体パターン（４ａ，４ｂ）が中間配線層の一部である
   請求項１または請求項２に記載の半導体装置。

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