KR101015266B1 - 고밀도 3차원 반도체 다이 패키지 - Google Patents

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Abstract

본 발명에서는 적층되고 본딩된 기판층들 상에 마운트된 다수의 반도체 다이를 포함하는 반도체 패키지가 개시되는바, 이러한 기판층으로는 예컨대, 테이프 자동화 본딩공정에서 이용되는 폴리이미드 테이프를 들 수 있다. 테이프는 그 상에 다수의 반복되는 트레이스들의 패턴들 및 콘택 패드들을 가질 수 있다. 트레이스들 각각은 정렬된 배선 패드들을 기판의 탑 표면 및 바닥 표면에서 포함하고 있는바, 이는 상기 패턴들이 기판으로부터 단일화되고, 정렬되고 적층된 이후에 한 패턴의 트레이스들을 다른 한 패턴의 트레이스들에 본딩하기 위한 것이다. 플래시 메모리와 같은 반도체 다이와 제어기 다이가, 기판 상의 각 패턴들의 트레이스들 상에 마운트된다. 제어기 다이가 스택내의 특정한 플래시 메모리 다이에 고유하게 어드레스하기 위해서는, 메모리 다이를 지지하는 각 기판 상의 트레이스들의 그룹이, 어드레스 핀들로서 이용되며, 다른 기판들 상의 트레이스들의 레이아웃과 대비되는 고유한 레이아웃으로 펀칭된다. 고유한 레이아웃의 어드레스 트레이스들을 기판 상의 각각의 플래시 메모리 반도체 다이에 제공함으로써, 각각의 메모리 다이는 제어기 다이에 의해서 선택적으로 어드레스 될 수 있다.
3차원 다이 패키지, 펀칭, 기판 층, 릴, 테이프 자동화 본딩

Description

고밀도 3차원 반도체 다이 패키지{HIGH DENSITY THREE DIMENSIONAL SEMICONDUCTOR DIE PACKAGE}
본 발명의 실시예들은 3차원 구성에서 기판 층들(substrate layers) 상에 적층되는 다수의 반도체 다이들로 형성된 반도체 패키지에 관한 것이다.
휴대용 소비자 전자제품에 대한 강력한 수요 증가는 고용량 저장 디바이스들에 대한 요구를 증가시키고 있다. 가령 플래시 메모리 저장 카드와 같은, 비휘발성 반도체 메모리 디바이스는, 디지털 정보의 저장 및 정보 교환에 대한 끊임없는 요구를 충족시키기 위해서 더욱 널리 사용되고 있다. 이들 메모리 디바이스들의 휴대성, 다용도성(versatility) 및 튼튼한 디자인은, 이들의 고신뢰성 및 대용량과 더불어, 이러한 메모리 디바이스들을 매우 다양한 전자 디바이스에서 사용되기에 이상적인 것으로 만들고 있다. 예컨대, 이러한 전자 디바이스들은 디지털 음악 재생기, 휴대폰, 휴대용 PC(handheld PC), 디지털 카메라, 디지털 비디오 캠코더, 스마트폰, 자동차 네비게이션 시스템, 전자 서적(electronic book) 등등을 포함한다.
플래시 메모리 저장 카드들은, 매우 다양한 구성들(configurations)을 갖게 되었지만, 표준 사이즈 및 형상을 갖는 인클로저(enclosure) 내에 하우징된 반도체 패키지를 포함하는 것이 일반적이다. 이들 표준 인클로저들은, SD(Secure Digital) 카드, 컴팩트 플래시(Compact Flash), 스마트 미디어(Smart Media), 미니 SD 카드(Mini SD Card), MMC, xD Card, 트랜스플래시 메모리 카드(Transflash memory card) 또는 메모리 스틱(Memory Stick)을 포함한다. 이러한 메모리 디바이스에서 사용되는 반도체 패키지는, 전형적으로는 수동 구성요소들을 갖는 집적회로, 하나 이상의 메모리 칩들을 포함하며, 몇몇 실시예들에서는 기판 상에 마운트되며 기판과 전기적으로 연결된 제어기 칩(controller chip)을 포함한다. 기판들(substrates) 상에는 집적회로가 형성될 수 있으며, 이러한 기판들은 인쇄회로기판(PCB), 리드프레임(leadframe), 폴리이미드 테이프(polyimide tape)를 포함한다. 집적회로들이 기판 상에 형성되면, 이들 집적회로들은 몰딩 화합물로 캡슐화되는 것이 일반적이며, 상기 몰딩 화합물은 집적회로를 보호하며, 패키지로부터 열을 제거한다.
과거에는 메모리 디바이스들이 다수의 개별적인 반도체 패키지들(그 각각이 상이한 기능들을 담당함)에 포함되었으나, 지금은 다수의 집적회로 소자들이 함께 패키지되어, 완결된 전자 시스템을 하나의 패키지 내에 제공할 수도 있다. 예를 들면, 다중칩 모듈(MCM)은, 기판 상에 나란히(side by side) 마운트되고 이후 패키지되는 다수의 칩들을 포함한다. 또 다른 일례로는 시스템-인-패키지(system-in-a-package)를 들 수 있는바, 시스템-인-패키지에서는 다수의 칩들이 기판 상에 적층될 수 있으며 이후 패키지될 수 있다.
현재 사용되고 있는 대부분의 표준 메모리 카드들에 대해서는 폼 팩터(form factor)가 고정되어 있기 때문에, 메모리 카드내의 메모리 집적도를 증가시킬 방법 은 일반적으로 2가지 방법뿐이다. 즉, 더 큰 집적도를 가진 메모리 칩을 이용하는 방법과, 하나의 패키지내에서 더 많은 메모리 다이를 적층하는 방법이 그것이다. 메모리 카드의 공간(space)은 한정되어 있기 때문에, 하나의 패키지내에 더 많은 메모리 칩을 적층하는 방법은 점점 더 어려워지고 있으며, 또한, 비용이 더 많이 든다.
패키지내에서 적층형 메모리 다이를 제조함에 있어서 또 다른 문제점 중 하나는, 캡슐화 공정동안에 적층형 다이가 받게될 스트레스이다. 캡슐화 장비는, 몰딩 화합물을 몰드 캐스트(mold cast) 내부로 주입하기 위하여, 약 0.8 톤 정도의 분사력(injection force)을 출력할 수 있다. 약 4.5mm × 2.5mm 정도의 풋프린트를 갖는 다이의 경우, 이러한 분사력은 약 1.2 kgf/㎟ 정도의 압력을 다이 상에 야기할 수도 있다. 과거에는, 몰딩 공정동안에 발생되는 스트레스를 반도체 다이가 좀더 잘 견뎌낼 수 있었다. 하지만, 다이의 두께가 약 2 mil 내지 약 13 mil 정도로 감소하였는바, 이러한 두께에서는, 캡슐화 공정동안에 발생하는 스트레스를 상기 다이가 견뎌내지 못하는 경우가 종종 생기며, 다이 크랙킹이라고 알려진 균열들이 하나 이상의 다이에서 발생할 수도 있다.
적층형 메모리 다이의 또 다른 문제점은, 다이들이 함께 적층되고 기판 상에 마운트된 이후에, 상기 다이들이 테스트된다는 점이다. 만일, 상기 다이들 중 하나에 결함이 있다고 판명된다면(다이 크랙킹 또는 여타의 이유로 인해), 전체 적층 다이가 폐기되어야 한다.
본 발명의 실시예들은, 적층되고 본딩된 기판층들 상에 마운트된 다수의 반도체 다이를 포함하는 반도체 패키지에 관한 것인바, 이러한 기판층으로는 예컨대, 테이프 자동화 본딩(tape automated bonding : TAB) 공정에서 이용되는 폴리이미드(polyimide) 테이프를 들 수 있다. 이러한 테이프는 릴(reel)로부터 제공될 수도 있는바, 릴은 다수의 반복되는 패턴의 트레이스들 및 그 위에 형성된 콘택 패드들을 갖는다. 상기 트레이스들 각각은, 패턴들이 단일화되고, 정렬되고 적층된 이후에 한 패턴의 트레이스들을 다른 한 패턴의 트레이스들에 본딩하기 위하여, 기판의 탑 및 바닥 표면들 각각 상에서 정렬된 배선(interconnect) 패드들을 포함한다.
여전히 릴의 일부인 동안에, 다수개의 반도체 다이가 기판의 패턴들 상에 마운트될 수도 있다. 본 발명의 일실시예에서, 반도체 다이는 플래시 메모리 어레이를 포함할 수도 있다. ASIC과 같은 제어기 다이는, 제 2 테이프 릴로부터의 패턴들 상에 마운트될 수도 있다. 테이프 릴들 상의 전도성 트레이스들의 패턴은 기판에 형성되는바, 따라서 전도성 트레이스들은 반도체 다이 상의 다이 본딩 패드들 각각에 정렬되며, 다이를 기판에 직접 본딩하는 것이 가능해진다.
플래시 메모리 다이가 기판 상에 마운트되면, 상기 기판은 층들(layers)로 단일화(singulation)될 수 있으며 함께 적층된다. 하지만, 제어기 다이가 스택내의 특정 플래시 메모리 다이에 고유하게(uniquely) 어드레스하기 위해서는, 메모리 다이를 지지하는 각 기판 상의 트레이스들의 그룹이 어드레스 핀들처럼 사용되며, 다른 기판들 상의 트레이스들의 레이아웃과 관련하여 고유한(unique) 레이아웃으로 펀칭된다. 선택된 다이 본드 패드를 전기적으로 격리시키기 위하여, 하나 이상의 어드레스 트레이스들에 대해서 기판을 관통하는 구멍이 펀칭될 수도 있다. 고유한 레이아웃의 어드레스 트레이스들을 갖는 각각의 플래시 메모리 반도체 다이를 기판 상에 제공함으로써, 각각의 메모리 다이는 제어기 다이에 의해 선택적으로 어드레스될 수 있다.
단일화 이후에, 기판 층들은 정렬 및 적층된다. 차곡차곡 쌓여있는 식으로(one on top of the other) 패턴들이 정렬되면, 상이한 기판 층들로부터의 대응 트레이스들 및 배선 패드들은 서로서로 정렬될 수도 있다. 각각의 트레이스들로부터의 정렬된 배선 패드들은 이후 함께 본딩되어 집적 반도체 패키지를 형성한다. 완성된 반도체 패키지는 한쌍의 리드들(lids) 내에 마운트되어 완성된 플래시 메모리 카드를 형성할 수도 있으며, 또는 패키지를 구성하는 반도체 다이의 기능에 따라서 또 다른 디바이스를 형성할 수도 있다. 상기 리드들(lids)은, 초음파 용접(ultrasonic welding)을 포함하는 공지된 방법들에 의해서 함께 본딩될 수 있다.
도1은 본 발명의 일실시예에 따른 플래시 메모리 카드를 제조하는 방법의 순서도이다.
도2는 본 발명의 일실시예에 따라 반도체 다이를 지지하는 기판의 평면도이다.
도3은 본 발명의 일실시예에 따라 반도체 다이를 지지하는 기판의 저면도이다.
도4는 본 발명의 일실시예에 따라 반도체 다이를 지지하는 기판의 측면도이 다.
도5는 본 발명의 일실시예에 따라서 반도체 다이가 마운트되어 있는 기판의 평면도이다.
도6은 도5의 라인 6--6에서 바라본 단면도이다.
도7은 본 발명의 일실시예에 따라 펀칭된, 선택된 전기적 트레이스들을 갖는 기판에 대한 평면도이다.
도8은 본 발명의 일실시예에 따라서 기판으로부터 단일화된 집적회로 기판 층에 대한 평면도이다.
도9는 단일화된 집적회로 기판 층들의 측면도로서 본 발명의 일실시예에 따라 적층된 모습을 도시한 것이다.
도10은 적층형 집적회로 기판 층들의 측면도로서 본 발명의 일실시예에 따라 함께 본딩된 모습을 도시한 것이다.
도11은 본 발명의 일실시예에 따라, 본딩된 집적회로 스택이 리드 내에 자리잡은 모습을 도시한 측면도이다.
이제, 본 발명의 실시예들이 도1 내지 도11을 참조하여 설명될 것인바, 이들 도면들은 적층되고 본딩된 집적회로 기판들의 층들을 포함하는 반도체 패키지에 관한 것이다. 본 발명은 서로 다른 다양한 형식으로 구현될 수 있다는 점을 유의해야 하며, 본 명세서에 개시된 실시예들로 본 발명이 제한되는 것은 아니다. 오히려, 이들 실시예들은 본 명세서에서 개시된 내용이 빈틈없고 완전한 것이 되도록 제공 되는 것이며, 이들 실시예들은 해당 기술분야의 당업자들에게 본 발명의 내용을 충분하게 전달할 것이다. 본 발명은 이들 실시예들의 대안예들, 수정예들 및 등가물들을 커버하도록 의도되었으며, 이들은 첨부된 청구항들에 의해서 정의되는 본 발명의 사상의 범위에 포함된다. 또한, 후술되는 발명의 상세한 설명에서는, 수 많은 특정한 세부사항들이 설명되었는바, 이는 본 발명에 대한 완전한 이해를 제공하기 위함이다. 하지만, 이러한 특정한 세부사항이 없이도 본 발명이 구현될 수 있다는 점은, 해당 기술분야의 당업자들에게는 명백할 것이다.
본 발명의 일실시예에 따른 플래시 메모리 카드를 형성하는 방법이 도1의 순서도를 참조하여 설명될 것이다. 제조 공정은 기판(100)과 함께 단계 50에서 시작되는바, 예를 들면 도2 내지 도4에서 기판의 탑(top), 바닥(bottom), 측면이 각각 도시된다. 본 발명의 실시예들에서, 상기 기판(100)은 테이프 자동화 본딩(tape automated bonding : TAB) 공정에서 전형적으로 이용되는 테이프가 될 수 있다. 통상적으로 이러한 테이프는 릴-투-릴 구성(reel-to-reel configuration)으로 이용가능하며, 몇몇 실시예에서는, 가령 폴리이미드(polyimide) 또는 여타의 유전체 필름과 같은, 얇고 휘어질 수 있는 유전체 코어(102)를 포함한다. 이러한 유전체 코어는 유전체 코어의 탑(top) 및 바닥(bottom)에 형성된 전도성 물질의 층(104) 및 층(106)을 갖는다. 전도성 층들(104, 106)은 코어(102) 상에 전기적으로 증착될 수도 있으며, 또는 전도성 층들(104, 106)의 돌돌 말려있는 피복(rolled sheet)이 접착제를 이용하여 코어(102)에 부착될 수도 있다. 층들(104, 106)은 예컨대 구리 또는 구리 합금, Alloy 42(42Fe/58Ni), 구리 도금된 철(copper plated steel) 또는 TAB 테이프에서 이용되는 알려진 물질이 될 수 있다. 층들(104, 106)은 또한, 은, 금, 니켈 팔라디움, 구리로 도금될 수도 있으며, 또는 층들(104, 106) 상에 형성된 트레이스들의 본딩 성질을 향상시키기 위한 여타의 물질로 도금될 수도 있는바, 이에 대해서는 후술한다.
코어(102)는 50㎛ 내지 100㎛의 두께를 가질 수 있으며, 좀더 상세하게는 75㎛ 내지 85㎛의 두께를 가질 수 있다. 층들(104, 106)은, 50㎛ 내지 100㎛의 두께, 좀더 상세하게는 60㎛ 내지 80㎛의 두께를 갖는 1/2 온스(ounce) 구리가 될 수도 있다. 본 발명의 또 다른 실시예들에서는, 코어 및 전도성 층들의 두께가 앞서 설명된 범위보다 더 크거나 더 작을 수도 있다는 점을 유의해야 한다.
유전체 코어(102) 상의 상기 층들(104, 106)에는 가령, 화학 식각과 같은 알려진 공정에 의해서 전도성 패턴이 형성될 수 있다. 화학 식각의 경우, 포토레지스트 필름이 전도성 층들(104, 106)에 적용될 수 있다. 이후, 상기 전도성 층들(104, 106)에 형성될 예정인 전도성 트레이스들의 패턴을 내포하고 있는 패턴 포토마스크가 포토레지스트 필름 위에 적용된다. 이후, 식각될 전도성 층들 상의 영역으로부터 포토레지스트를 제거하기 위하여, 상기 포토레지스트 필름은 노광 및 현상된다. 다음으로, 노출된 영역은 가령, 염화 제2철(ferric chloride) 등등과 같은 식각제를 이용하여 식각되는바, 이는 전도성 트레이스들 및 원하는 패턴들을 상기 전도성 층들(104, 106)에 정의하기 위함이다. 이후, 포토레지스트가 제거된다. 이와 다른 화학 식각 공정들이 사용될 수도 있다. 상기 층들(104, 106) 상에 형성된 패턴은, 전기 트레이스들(electric traces)(108) 및 콘택 패드들(110)을 포함할 수도 있는 바, 이에 대해서는 후술한다.
기판(100)이 TAB 테이프인 경우, 상기 테이프는, 트레이스들(108) 및 콘택 패드들(110)의 다수의 반복되는 패턴들(112)이 그 위에 형성되어 있는, 릴(reel)로부터 제공될 수도 있다. 본 명세서에서 사용되는 바와같이, 패턴(112)은, 모든 트레이스들(108)을 지칭할 수도 있으며, 또는 패턴내의 트레이스들의 서브그룹을 지칭할 수도 있다. 패턴(112a)은 기판의 상부 표면(top surface)에 형성되며, 패턴(112b)은 기판의 바닥 표면(bottom surface)에 형성된다. 패턴에 대한 2가지 일례가 도2 내지 도4에 도시되어 있다. 하지만, 기판(100)의 릴(reel)은 많은 수의 이러한 패턴들을 가질 수도 있다. 기판의 탑 표면 상의 트레이스들(108)(즉, 트레이스 108a)은, 코어(102)를 관통하여 형성된 도금된 플러그 비아(126)(도4)에 의해서, 기판의 바닥 표면 상의 대응 트레이스들(108)(즉, 트레이스 108b)과 전기적으로 연결된다. 트레이스들(108a, 108b) 각각은, 기판(100)의 탑 표면 및 바닥 표면 상에서 정렬된 배선 패드들을 포함하고 있는바, 이는 상기 패턴들이 단일화되고, 정렬되고 및 적층된 이후에, 하나의 패턴(112)의 트레이스들과 다른 하나의 패턴(112)의 트레이스들을 본딩하기 위함이며 이에 대해서는 후술한다.
폴리이미드 테이프 기판(100)은, 35mm, 48mm 또는 70mm의 폭을 가질 수도 있다. 하지만, 본 발명의 대안적인 실시예들에서 상기 폴리이미드 테이프 기판(100)은, 상기 치수와는 다른 치수를 가질 수도 있음을 유의해야 한다. TAB 테이프를 기판(100)으로 사용함으로써, 상기 기판 상에 형성되는 전도성 트레이스들(108)의 피치(pitch)를 조밀하게 할 수 있다는 장점이 있다. TAB 테이프 상에서는, 45㎛ 정도 의 라인 피치(line pitches)를 얻을 수 있다는 것이 알려져 있다. 이는 고밀도 회로를 가능케 한다. 하지만, 후술되는 바와같이, 본 발명의 다른 실시예들에서는, 다른 매체들(리드 프레임, 인쇄회로기판 등등)이 기판(100)으로서 사용될 수도 있음을 유의해야 한다.
이제 도5를 참조하면, 다수의 반도체 다이(114)가 기판(100) 상에 마운트될 수 있는바, 기판(100)의 길이 방향을 따라서 패턴(112) 하나당 하나의 반도체 다이가 마운트될 수 있다. 본 발명의 실시예들에서, 상기 반도체 다이(114)는 플래시 메모리 어레이(예컨대, NOR, NAND 또는 다른 유형의 플래시 메모리)를 포함할 수 있다. 일반적으로, 이러한 반도체 다이는, 다이의 상부 표면의 대향하고 있는 면들을 따라 있는 다이 본드 패드(122)의 로우(row)를 포함한다. 전도성 트레이스들(108a)의 패턴은 탑 층(104)에 형성된다. 따라서, 상기 전도성 트레이스들은 반도체 다이(114)의 대향하는 면들에 있는 각각의 다이 본드 패드(122)에 정렬되며, 이는 상기 반도체 다이(114)가 뒤집어져서 기판(100)에 본딩되는 때에, 상기 다이 본드 패드(122)와 상기 트레이스들이 본딩되는 것을 가능케 한다. 설명의 간략화를 위해서, 도2 및 도3에서는 10개의 다이 본드 패드(122) 및 전도성 트레이스들(108)(한쪽 면에 5개씩)이 도시되었다. 하지만, 각각의 다이와, 기판(100)의 탑 표면 및 바닥 표면 각각에 형성된 패턴은, 본 발명의 다른 실시예에서는 10개 이상의 트레이스들을 가질 수도 있다는 점을 유의해야 한다. 예를 들면, 일반적으로 플래시 메모리 칩은 다이의 2개의 대향하는 면 각각에서 10개 내지 15개의 다이 본드 패드들을 포함할 수 있다. 이러한 실시예에서, 기판(200)은 유사한 갯수의 전도성 트레이스(108)들을 갖도록 형성될 수 있다.
본 발명의 실시예들에서 기판(100)의 릴(reel)내에 있는 패턴(112)의 각 일례들은, 상기 릴로부터의 여타의 패턴(112)과 서로 동일할 수도 있다. 패턴은, 가령, 소정의 플래시 메모리 칩과 같은 특정한 반도체 다이(114)에 대해서 맞춤화될 수도 있다. 따라서, 몇몇 실시예에서는 기판(100) 상의 각 패턴(112)에 마운트된 각각의 반도체 다이(114)는 서로 동일할 수도 있는바, 이는 도2 내지 도4에 도시된 바와같다. 후술되는 바와같이, 반도체 다이(114)는 기판(100)에 마운트되며, 단일화되고 적층되어 패키지를 형성한다.
예를 들어, 본 발명의 몇몇 실시예들에서, 상기 적층형 패키지는 도9 내지 도11에 도시된 것처럼 제어기 칩(1144)을 포함할 수도 있는데, 이는 다수개의 플래시 메모리 칩들의 판독, 기입 및 동작을 제어하기 위한 것이다. 예를 들어 제어기 칩(1144)은 ASIC(주문형 반도체)이 될 수도 있다. 해당 기술분야에서 알려진 바와같이, 일반적으로 이러한 제어기 칩들은 플래시 메모리 칩과는 상이한 다이 본드 패드 구성을 칩의 상부 표면 상에서 갖는다. 예컨대, ASIC 칩은, 칩의 상부 표면의 에지 주위에서 40개 내지 80개 정도의 다이 본드 패드들을 갖는다. 따라서, 이러한 제어기 칩이 마운트될 상기 기판(100)은 별도의 기판 릴로부터 제공될 것인바, 이는 그 제어기 칩의 본드 패드 구성에 맞춤화된 패턴을 갖는다. 제어기 칩에 부착하기 위해서 기판(100) 상에서 사용되는 패턴은 해당 기술분야에서 잘 알려져 있다.
따라서, 본 발명의 실시예들에서는, 다수의 플래시 메모리 칩들이 도2 내지 도4에 도시된 바와같은 기판(100)의 제 1 릴(reel)의 각각의 패턴 일례들 상에 마운트될 수 있으며, 다수의 제어기 칩들은 기판(100)의 제 2 릴(미도시) 상에 형성된 패턴 일례들 상에 마운트될 수 있다. 그리고, 앞서 설명된 바와같이 각각의 기판들에 본딩되고 단일화된 이후에, 상기 플래시 메모리 칩과 상기 제어기 칩은 적층형 구성에 함께 적용될 수 있다. 본 발명의 대안적인 실시예들에서는, 본 발명의 원리들에 따라 이용될 수도 있는 반도체 다이의 유형은, 플래시 메모리 칩 또는 제어기에 한정되지 않는다는 점을 유의해야 한다. 또한, 기판의 단일 릴은 앞서 설명된 바와같이 모두 동일한 패턴들을 가질 수도 있지만, 대안적인 실시예들에서는 상이한 반도체 다이를 수용하기 위해서, 기판의 단일 릴이 상이한 패턴들을 포함할 수도 있다는 점을 유의해야 한다.
도2 내지 도4에 도시된 바와같은, 기판(100) 상에 플래시 메모리 칩을 형성하기 위한 단계들이 하기에서 설명된다. 기판 상에 제어기 칩을 형성하는 공정은, 이하에서 설명될 기판 상에 플래시 메모리 칩을 형성하는 공정과 매우 유사하다. 도1의 순서도를 다시 참조하면, 단계 52에서 기판(100)의 상부 표면에 다이(114)가 부착된다. 도5에는 4개의 반도체 다이(1140-3)가 도시되어 있는바, 반도체 다이(1141-3)는 기판(100) 상에 개별적인 패턴 일례들(112)에 부착되어 있으며, 반도체 다이(1140)는 뒤집혀져서 기판(100)에 부착될 준비가 된 상태이다. 대안적인 실시예들에서는, 4개보다 더 많거나 또는 더 적은 반도체 다이가 기판(100)에 부착될 수도 있다는 점을 유의해야 한다. 알려진 바와같이, 기판(100)은 다이 부착 툴(die attach tool)을 통과하여 진행할 수 있는데, 상기 다이 부착 툴은 반도체 다이(114)를 한번에 하나씩 또는 일괄공정(batch process)으로 한번에 여러개씩 기판(100)에 부착할 수 있다. 기판(100) 상의 각각의 패턴(112)은 다이(114)를 기판(100)에 부착시키기 위해서, 다이 부착 접착제(116)를 포함할 수도 있다. 접착제(116)는 폴리이미드, 에폭시, 및/또는 반도체 다이를 기판(가령, TAB 테이프)에 마운팅시키기 위한 여타의 공지 물질을 포함할 수 있다.
앞서 설명된 바와같이, 상기 다이는 기판(100) 상의 패턴(112)에 마운트되는바, 따라서 다이(114)의 표면 상의 다이 본드 패드(122)는 각각의 트레이스들(108a)에 인접하게 위치한다. 일단, 반도체 다이(114)가 패턴(112) 상의 접착제(116)에 마운트되면, 단계 54에서 상기 다이 본드 패드는 각각의 트레이스들(108)에 본딩되는바 이는 도6에 도시된 바와같다. 다이 본드 패드는 가령, 단일 지점 열음파 본딩 공정(single point thermosonic bond process)과 같은, 알려진 본딩 공정에 의해서 트레이스들(108)에 본딩될 수 있는바, 상기 단일 지점 열음파 본딩 공정에서는, 트레이스(108) 및 그의 개별 본드 패드에 인가되는 열, 시간, 힘 및 초음파를 이용하여 각각의 본드 패드 위치가 개별적으로 본딩된다. 대안적으로는, 공지된 갱 본딩(gang bonding) 공정이 이용될 수도 있는바, 갱 본딩 공정에서는 열-압착을 이용하여 모든 트레이스들과 그들의 개별 본드 패드들이 한번에 본딩된다. 앞서 설명된 바와같이, 트레이스들(108)은 금으로 도금되거나 또는 트레이스들(108)과 그들의 개별 본드 패드들 사이의 접착을 강화시키기 위한 여타의 물질로 도금될 수도 있다.
이후에서 설명되는 바와같이, 상기 반도체와 트레이스 어셈블리들은, 기판(100)으로부터 단일화될 것이며 적층될 것인바, 따라서 하나의 층 내에 있는 트레이스들은 다음 인접한 층 내에 있는 대응 트레이스들에 정렬된다. 일단 정렬되면, 각각의 층들 내에 있는 해당 트레이스들은 그들의 배선 패드들에서 함께 본딩된다. 완성된 어셈블리에서는, 제어기 다이가 특정한 메모리 다이(1140, 1141, 1142, 또는 1143)에 고유하게 어드레스 하기 위해서, 각각의 패턴(112) 상에 있는 트레이스들(108)의 그룹이 어드레스 핀으로서 이용되며, 단계 56에서 다른 패턴들에 대비되는 고유한 레이아웃으로 펀칭된다. 즉, 도7을 참조하면, 기판(100)에서 반도체 다이(1140-3)를 받아들이는 4개의 패턴들(112) 각각은, 어드레스 트레이스들(at0, at1, at2 및 at3)을 포함할 수 있다. 4개보다 많거나 또는 더 적은 반도체 다이(114)를 포함하는 실시예들에서는, 이에 대응하는 더 많거나 또는 더 적은 어드레스 트레이스들의 갯수가 있을 수 있다는 점을 유의해야 한다.
도7에 도시된 바와같이, 반도체 다이(1140)의 트레이스들(at1, at2 및 at3)은 펀칭될 수 있다. 즉, 트레이스들(at1, at2 및 at3)에 대해서 기판(100)을 관통하는 구멍(hole)(124)이 펀칭될 수 있는바, 이는 트레이스(at1, at2 및 at3)에서 다이 본드 패드들(122)을 전기적으로 격리하고, 이들 다이 본드 패드들로의 또는 로부터의 신호 전달을 방지하기 위함이다. 이와 유사하게, 반도체 다이(1141)에서는 트레이스들(at0, at2 및 at3)이 펀칭될 수 있다. 또한, 반도체 다이(1142)에서는 트레이스들(at0, at1 및 at3)이 펀칭될 수 있으며, 반도체 다이(1143)에서는 트레이스들(at0, at1 및 at2)이 펀칭될 수 있다. 도7에 도시된, 펀칭된 어드레스 트레이스들의 특정한 레이아웃은 단지 일례일 뿐이며, 반도체 다이(1140-3) 중에서 2개의 반도체 다이가 동일한 레이아웃의 펀칭된 어드레스 트레이스들을 갖고 있지 않는한, 여타 레이아웃의 펀칭된 어드레스 트레이스들도 적용가능하다는 점을 유의해야 한다. 또한, 소정 갯수(가령, 도7에 도시된 4개)의 반도체 다이에 대해서, 4개 이상의 어드레스 트레이스들이 가능하다는 점을 유의해야 한다. 이러한 실시예에서, 다른 반도체 다이와 비교하여 각각의 반도체 다이가 펀칭된 트레이스들의 고유한 패턴을 가지고 있기만 한다면, 펀칭된 트레이스들의 상기 패턴은 다를 수도 있다는 점을 유의해야 한다.
앞서 설명된 바와같이, 기판(100)이 펀칭되었다면, 단계 58에서 각각의 반도체 다이는 테스트될 수도 있다. 통상적인 적층형 반도체 다이와는 달리, 만일 반도체 다이(114) 중 하나에 결함이 있다면, 나머지 반도체 다이를 폐기할 필요없이, 결함있는 반도체 다이를 폐기할 수 있다. 테스트 과정은, 반도체 다이의 전기적 성능을 테스팅하는 공지된 방법으로 수행된다. 단계 60에서 번-인(burn-in) 테스트가 수행될 수도 있는바, 이는 전기적인 스트레스 및/또는 열 스트레스 하에서 다이들 중 어떤 것이 고장나는지를 검출하기 위한 것이다.
전기적 테스트 및 번-인 테스트를 통과한 반도체 다이(114)는 단계 62에서 기판(100)으로부터 단일화되는바, 이는 도8에 도시된 바와같다. 도시된 바와같이, 적층구조의 바닥층을 형성하게될 기판(100)은, 바닥층(106) 상의 콘택 패드(110)(도8에서 점선으로 표시됨)를 포함하는 치수로 단일화될 수 있다. 상기 콘택 패드(110)는, 완성된 패키지와 외부 전자 디바이스들간의 통신을 위해 이용될 것이다. 다이(1141-3)를 포함하는 단일화된 나머지 층들은, 더 작은 사이즈(즉, 콘택 패드 110를 포함하고 있지 않음)로 절단될 것이다. 반도체 다이(1140-3) 중 임의의 것이 적층구조에서 가장 아래에 위치한 층이 될 수도 있으며, 콘택 패드(110)를 포함하도록 단일화될 수 있다는 점을 유의해야 한다. 또한, 가장 아래에 위치한 층 이외의 층이, 디바이스의 외부 연결을 위해 콘택 패드(100)를 포함하는 층이 되는 것도 가능하다.
각각의 패턴들은 반도체 다이(1140-3)를 포함하고 있는 기판층들(1180-3)로 단일화된다. 이후, 단계 64에서 상기 기판층들(1180-3)은 도9에 도시된 바와같이 정렬 및 적층된다. 다음으로, 상이한 반도체 다이(1144)를 포함하고 있는 또 하나의 기판층(1184)(이는 ASIC 일 수도 있고 또는 앞서 설명된 바와같은 여타의 제어기일 수도 있음)이, 상기 기판층들(1180-3)과 함께 적층된다.
앞서 언급된 바와같이, 기판(100)의 하나의 롤(roll)로부터 나온 모든 층들은 동일한 트레이스 패턴을 갖는다. 하나 위에 다른 하나가 적층되는 식으로 패턴들이 정렬되면, 상이한 기판층들(118)로부터의 대응 트레이스들 및 배선 패드들이 서로 정렬될 수 있다. 이후, 각각의 트레이스들로부터 나온 정렬된 배선 패드들은 단계 66에서 함께 본딩되어 집적회로 패키지(120)를 형성하는바, 이는 도10에 도시된 바와같다.
특히, 제 1 기판층의 최상면 상의 트레이스들(108a) 상에 형성된 배선 패드는, 다음 인접한 기판층의 바닥의 트레이스들(108b) 상의 배선 패드에 정렬되며, 이에 본딩된다. 각 기판층들의 배선 패드는 알려진 본딩 기법들, 가령 초음파 용접(ultrasonic welding) 또는 리플로우 오븐(reflow oven)을 이용한 솔더링 기법을 이용하여 본딩될 수 있다. 또 다른 본딩 기법들 역시 고려될 수 있다.
일단, 컬럼(column)이 정렬되면, 각 기판층들(118)의 대응 트레이스들은 함께 본딩되는바, 각 기판층의 정렬된 대응 트레이스들은 전기적으로 결합된다. 따라서, 특정 트레이스로 보내진 전류는, 패키지(120)의 각 층의 각각의 대응 트레이스로 라우팅될 것이다. 주어진 기판층의 트레이스가 앞서 설명된 바와같이 펀칭되어 있지 않는한, 이는 맞는 말이다. 구멍들(holes)(124)이 펀칭되어 있는 이들 트레이스들의 경우, 펀칭된 구멍들은, 반도체 다이 상의 다이 본드 패드(122)에 연결된 트레이스(108)의 본드 사이트(site)와 배선 패드들 사이에 위치한다. 따라서, 펀칭된 트레이스들은 다음 인접층으로는 전기적 신호를 통신할 수 있지만, 자신의 본딩된 다이 패드로는 전기적 신호를 통신하지 않을 것이다.
앞서 설명된 바와같은 펀칭되고 본딩된 트레이스들의 구성에도 불구하고, 제어기 다이(1144)와 플래시 메모리 다이(1140-3) 사이에서는 신호가 보편적으 로(universally) 및 선택적으로(selectively) 통신될 수 있다. 예를 들면, 파워 및 접지 전류(ground current)는, 본딩된 해당 배선 패드들에 의해 설립한 경로를 따라서, 모든 플래시 메모리 다이의 지정된 다이 본드 패드로/로부터 보편적으로 소통될 수 있을 것이다. 이와 유사하게, 판독(read), 기입(write), 및 여타의 데이터 또는 명령들은, 제어기 칩(1144)에 의해서 임의의 메모리 다이(1140-3)로 선택적으로 어드레스될 수 있는바, 이는 어드레스 트레이스들(at0-3) 상의 펀칭된 영역들(124)의 패턴때문이다.
예를 들어, 만일 제어기 다이(1144)가, 메모리 다이 중 하나(예컨대, 도7에 도시된 펀칭 패턴을 갖는 다이 1142)에 어드레스할 것이라면, 상기 제어기 다이는 어드레스 트레이스 at2 를 따라서 신호를 전송할 수 있다. 메모리 다이들(1140, 1141 및 1143)은 모두, 어드레스 트레이스 at2 가 펀칭되어 있기 때문에, 상기 신호는 오직 메모리 다이(1142)에만 도달할 것이며, 다른 메모리 다이들에게는 도달하지 않는다. 앞서 설명된 바와같이, 제어기 다이(1144)는 메모리 다이들(1140-3) 및 기판층들(118)에 비해서 훨씬 더 많은 다이 본드 패드들 및 트레이스들을 가질 수 있다. 따라서, 상기 제어기 다이(1144)는, 메모리 다이들(1140-3)에 의해 이용되는 경로들과는 독립적인 경로를 이용하여 신호를 주고 받을 수 있다.
집적되면, 상기 패키지(120)는 단계 68에서 리드들(lids)(128) 내에 마운트 될 수 있으며, 도11에 도시된 바와같이 완성된 플래시 메모리 카드(132)를 형성한다. 패키지(120) 및 리드(128)는, 패키지(120)를 구성하는 반도체 다이의 기능에 따라, 또 다른 디바이스들을 구성할 수도 있다는 점을 유의해야 한다. 상기 리드들(128)은 초음파 용접과 같은 알려진 방법에 의해서 서로 본딩된다. 하부 리드(bottom lid)(128)는 다수의 갈빗대들(ribs)을 포함하는바, 이는 알고 있는 바와같이 외부 전자 디바이스에 의해 콘택 패드(110)가 액세스될 수 있는 개구를 정의하는 것이며, 이들 외부 전자 디바이스와 패키지(120) 간의 통신이 제공된다. 함께 접착될 때 상이한 기판층들(118)의 에지들이 휘어지므로, 콘택 패드들(110)은 리드들(128) 내에서 리세스되어질 수도 있다. 때문에, 콘택 패드(110)와 외부 접속자(connector) 사이의 전기적 연결을 가능케하는 전도체(conductor)(130)가 제공될 수도 있다. 본 발명의 실시예들에서, 콘택 패드(110)를 포함하고 있는 바닥층(1180)은, 패키지 안에서 위쪽으로 휘어지지 않을 수도 있으며, 상기 콘택 패드(110)는 리드(128)의 개구에 인접하여 위치할 수도 있다. 이러한 실시예들에서는 전도체(conductor)(130)가 생략될 수도 있다. 패키지(120)가 리드들(128) 내에 마운트된 이후에, 상기 디바이스는 단계 71에서 테스트될 수 있으며, 이후 출하된다.
종래기술 부분에서 설명된 바와같이, 반도체 패키지에 대한 캡슐화 공정은 비용을 증가시킬 수 있으며, 플래시 메모리 카드 제조의 복잡도를 증대시킬 수 있다. 또한 캡슐화 공정에 의해서 반도체 다이는 높은 압력 및 열 스트레스를 받게되는바, 이는 종종 다이 크랙킹 및 불량 다이를 초래한다. 앞서 설명된 플래시 메모 리 카드(132)는 캡슐화 공정이 없이 제조될 수 있다. 다이 고장의 또 다른 주요한 요인은, 다이 본드 패드와 기판상의 전도성 트레이스를 연결하기 위해서 일반적으로 사용되는 와이어 본드의 단절(rupturing)이다. 본 발명의 일실시예에 따라, 다이 본드 패드와 트레이스 간의 직접 연결을 제공함으로써, 와이어 본드 공정 역시 생략될 수 있다.
패키지(120)의 치수는 패키지 내에 포함된 반도체 다이의 갯수 및 기판층들의 갯수에 따라 가변적이다. 하지만, 4개의 플래시 메모리 반도체 다이 및 1개의 제어기 다이를 포함하고 있는 패키지(120)의 경우, 상기 패키지(120)의 전체 높이는 1.4 내지 1.6mm 정도이다. 이러한 높이를 갖는 상기 패키지(120)는, 표준 플래시 메모리 인클로저(enclosure)에서 사용될 수 있는바 예컨대, 이러한 표준 플래시 메모리 인클로저로는, SD 카드, 컴팩트 플래시(Compact Flash), 스마트 미디어(Smart Media), 미니 SD 카드(Mini SD Card), MMC, xD Card, 또는 메모리 스틱(Memory Stick) 을 들 수 있다. 또 다른 플래시 메모리 패키지들 역시 가능하다.
앞서 설명된 바와같이, 본 발명의 실시예들에서, 기판(100)은 폴리이미드 테이프가 될 수 있다. 또한, 기판(100)으로는 리드프레임 또는 인쇄회로기판(PCB)이 고려될 수도 있다. 기판(100)이 리드프레임인 경우, 마운트된 반도체 다이를 넘어 확장된 리드프레임 에지들은 함께 조여지고(pinched together) 그리고 본딩되어 도10에 도시된 바와같은 패키지를 형성한다. 인쇄회로기판은 일반적으로는 휘어지지 않지만, 예컨대 도9에 도시된 패키지의 각 기판층들의 대응 배선 패드들을 연결하기 위한 또 다른 방법들이 사용되어, 플래시 메모리 또는 앞서 설명된 여타의 디바 이스를 형성할 수 있다.
앞서 설명된 본 발명의 상세한 설명은 예시 및 설명을 위한 목적으로 제공된 것이다. 이는, 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 해당 기술분야의 당업자에게는 다양한 변형예와 수정예들이 가능할 것이다. 본 발명의 기술적 사상과 실질적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택 및 설명되었다. 따라서 해당 기술분야의 당업자들은 다양한 실시예들에서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (32)

  1. 반도체 패키지로서,
    다수의 적층된 기판층들 -상기 다수의 적층된 기판층들 각각은 전기적 트레이스들의 패턴을 포함하며-; 및
    상기 다수의 적층된 기판층들에 부착된 다수의 반도체 다이를 포함하여 구성되며,
    적층된 소정의 기판층 상의 하나 이상의 전기적 트레이스들을 선택적으로 단절(severing)시킴으로써, 적층된 상기 소정의 기판층 상의 반도체 다이는 적층된 다른 기판층들 상의 다른 반도체 다이에 비하여 고유하게(uniquely) 어드레스가능한 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    적층된 상기 소정의 기판층 상의 상기 하나 이상의 전기적 트레이스들은, 상기 소정의 기판층을 관통하는 하나 이상의 구멍들을 펀칭함으로써 단절되며, 상기 하나 이상의 구멍들은 상기 하나 이상의 전기적 트레이스들을 단절시키는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 다수의 반도체 다이는,
    플래시 메모리 반도체 다이를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 다수의 적층된 기판층들은,
    테이프 자동화 본딩(tape automated bonding) 공정에서 이용되는 하나의 테이프 릴로부터 단일화되는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 다수의 적층된 기판층들은 4개의 적층된 기판층들이며, 상기 다수의 반도체 다이는 4개의 반도체 다이인 것을 특징으로 하는 반도체 패키지.
  6. 반도체 패키지로서,
    다수의 적층된 기판층들 -상기 다수의 적층된 기판층들 중 하나의 기판층은 전기적 트레이스들의 패턴을 포함하며-;
    다수의 반도체 다이 -상기 다수의 반도체 다이 중 하나의 반도체 다이는 상기 기판층에 마운트되고, 상기 기판층 상의 상기 전기적 트레이스들의 패턴은 상기 반도체 다이 상의 본드 패드들에 본딩되며-; 및
    상기 반도체 다이 상의 하나 이상의 본드 패드들을 전기적으로 절연시킴으로써, 다른 반도체 다이들에 비해 고유한(unique) 어드레스를 상기 반도체 다이에 제공하는 레이아웃을 갖는, 상기 전기적 트레이스들의 패턴들의 그룹
    을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 하나 이상의 본드 패드들로부터 트레이스들의 상기 그룹의 하나 이상의 트레이스들을 단절시키는, 하나 이상의 구멍들을 상기 기판에 펀칭함으로써, 상기 하나 이상의 본드 패드들은 전기적으로 절연되는 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 다수의 적층된 기판층들은,
    테이프 자동화 본딩(tape automated bonding) 공정에서 이용되는 하나의 테이프 릴로부터 단일화되는 것을 특징으로 하는 반도체 패키지.
  9. 반도체 패키지로서,
    다수의 적층된 기판층들 -상기 다수의 적층된 기판층들의 각각의 기판층은 전기적 트레이스들의 패턴을 포함하며, 상기 전기적 트레이스들의 패턴의 하나의 전기적 트레이스는 적층된 다른 각 기판층의 대응 트레이스에 서로 정렬되며, 적층된 각 기판층의 상기 대응 트레이스들은 전기적으로 서로 결합되어 있음- ;
    다수의 반도체 다이 -상기 다수의 반도체 다이의 하나의 반도체 다이는 상기 다수의 적층된 기판층들의 각 기판층에 마운트되며, 적층된 소정의 기판층 상에 있는 전기적 트레이스들의 패턴은, 적층된 상기 소정의 기판층 상의 반도체 다이 상의 본드 패드들에 본딩되며- ; 및
    각 기판층의 상기 전기적 트레이스들의 패턴의 n개의 트레이스들의 그룹 -상기 n은 상기 다수의 반도체 다이의 갯수와 같거나 또는 더 크며, 상기 각 기판층의 n개의 트레이스들의 각각의 그룹은 본드 패드로부터 전기적으로 절연된 하나 이상의 트레이스들에 의해서 정의되는 레이아웃을 가지며, 상기 하나 이상의 트레이스들의 레이아웃은 각 기판층의 n개의 트레이스들의 각 그룹별로 서로 상이함-
    을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 하나 이상의 전기적 트레이스들은,
    상기 각각의 기판을 관통하는 하나 이상의 구멍들을 펀칭함으로써 상기 본드 패드로부터 전기적으로 절연되며, 상기 하나 이상의 구멍들은 상기 하나 이상의 전기적 트레이스들을 단절시키는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 다수의 적층된 기판층들은 4개의 적층된 기판층들이며, 상기 다수의 반도체 다이는 4개의 플래시 메모리 반도체 다이인 것을 특징으로 하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 4개의 플래시 메모리 반도체 다이들의 동작을 제어하기 위한 제어기 반도체 다이를 포함하고 있는 제 5 기판층
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 n은 4인 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 4개의 적층된 기판층들 각각의 4개의 트레이스들의 그룹은,
    상기 4개의 트레이스들 중 3개의 트레이스들이 상기 본드 패드들로부터 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 4개의 트레이스들의 그룹은, 제1, 제2, 제3 및 제 4 트레이스를 포함하며, 상기 4개의 적층된 기판층들 중 제 1 기판층에 있는 하나 이상의 트레이스들의 레이아웃은, 상기 제 1 트레이스와 본드 패드가 전기적으로 연결되어 있으며, 상기 제2, 제3, 및 제4 트레이스는 상기 본드 패드와 전기적으로 연결되어 있지 않은 것을 특징으로 하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 4개의 적층된 기판층들 중 제 2 기판층에 있는 하나 이상의 트레이스들의 레이아웃은, 상기 제 2 트레이스와 본드 패드가 전기적으로 연결되어 있으며, 상기 제1, 제3, 및 제4 트레이스는 상기 본드 패드와 전기적으로 연결되어 있지 않은 것을 특징으로 하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 4개의 적층된 기판층들 중 제 3 기판층에 있는 하나 이상의 트레이스들의 레이아웃은, 상기 제 3 트레이스와 본드 패드가 전기적으로 연결되어 있으며, 상기 제1, 제2, 및 제4 트레이스는 상기 본드 패드와 전기적으로 연결되어 있지 않은 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 4개의 적층된 기판층들 중 제 4 기판층에 있는 하나 이상의 트레이스들의 레이아웃은, 상기 제 4 트레이스와 본드 패드가 전기적으로 연결되어 있으며, 상기 제1, 제2, 및 제3 트레이스는 상기 본드 패드와 전기적으로 연결되어 있지 않은 것을 특징으로 하는 반도체 패키지.
  19. 제 9 항에 있어서,
    상기 다수의 적층된 기판층들은,
    테이프 자동화 본딩(tape automated bonding) 공정에서 이용되는 하나의 테이프 릴로부터 단일화되는 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서,
    단일화된 상기 기판층들 중 하나는 상기 반도체 패키지와 외부 디바이스간의 통신을 위한 콘택 패드들을 포함하도록 단일화되는 것을 특징으로 하는 반도체 패키지.
  21. 플래시 메모리 패키지로서,
    다수의 플래시 메모리 반도체 다이;
    다수의 적층된 테이프 기판층들 -적층된 각각의 테이프 기판층은 다수의 반도체 다이들 중 하나의 플래시 메모리 반도체 다이를 포함하며, 상기 다수의 적층된 테이프 기판층들은 전기적 트레이스들의 패턴들을 포함하며, 하나의 테이프 기판층에 있는 전기적 트레이스들의 패턴의 하나의 전기적 트레이스는 다른 각각의 테이프 기판층에 있는 대응 전기적 트레이스에 정렬되며, 적층된 각각의 테이프 기판층에 있는 상기 대응 전기적 트레이스들은 전기적으로 결합되어 있음-; 및
    각 테이프 기판층의 상기 전기적 트레이스들의 패턴의 n개의 트레이스들의 그룹 -상기 n은 상기 다수의 플래시 메모리 반도체 다이의 갯수와 같거나 또는 더 크며, 상기 각 테이프 기판층의 n개의 트레이스들의 각각의 그룹은 그 길이를 따라 서 단절되는 하나 이상의 트레이스들에 의해서 정의되는 레이아웃을 가지며, 상기 하나 이상의 트레이스들의 레이아웃은 각 테이프 기판층의 n개의 트레이스들의 각 그룹별로 서로 상이함-
    을 포함하는 플래시 메모리 패키지.
  22. 제 21 항에 있어서,
    상기 다수의 플래시 메모리 반도체 다이는 4개의 플래시 메모리 반도체 다이를 포함하는 것을 특징으로 하는 플래시 메모리 패키지.
  23. 제 21 항에 있어서,
    추가 테이프 기판층 상에 마운트된 제어기 반도체 다이를 더 포함하며,
    상기 추가 테이프 기판층은 상기 다수의 적층된 테이프 기판층들 상에 적층되는 것을 특징으로 하는 플래시 메모리 패키지.
  24. 제 23 항에 있어서,
    상기 플래시 메모리 반도체 다이를 지지(supporting))하는 상기 다수의 테이프 기판층들은, 기판들의 제 1 릴(reel)로부터 나온 것이며, 상기 추가 테이프 기판층은 기판들의 제 2 릴(reel)로부터 나온 것을 특징으로 하는 플래시 메모리 패키지.
  25. 제 21 항에 있어서,
    상기 하나 이상의 전기적 트레이스들은, 각각의 테이프 기판층을 관통하는 하나 이상의 구멍들을 펀칭함으로써, 그 길이를 따라 단절되는 것을 특징으로 하는 플래시 메모리 패키지.
  26. 플래시 메모리 카드로서,
    플래시 메모리 패키지와; 그리고
    상기 플래시 메모리 패키지가 수납되는 리드를 포함하여 이루어지며,
    상기 플래시 메모리 패키지는,
    다수의 적층된 기판층들 -상기 다수의 적층된 기판층들 각각은 전기적 트레이스들의 패턴을 포함하며,
    상기 다수의 적층된 기판층들의 하나의 적층된 기판층에 부착된 다수의 플래시 메모리 반도체 다이, 그리고
    상기 다수의 적층된 기판층들의 하나의 적층된 기판층에 부착된 제어기 반도체 다이를 포함하며,
    적층된 소정의 기판층 상의 하나 이상의 전기적 트레이스들을 선택적으로 단절(severing)시킴으로써, 적층된 상기 소정의 기판층 상의 플래시 메모리 반도체 다이는 적층된 다른 기판층들 상의 다른 플래시 메모리 반도체 다이에 비하여 고유하게(uniquely) 어드레스가능한 것을 특징으로 하는 플래시 메모리 카드.
  27. 제 26 항에 있어서,
    상기 플래시 메모리 카드는 SD(Secure Digital) 카드를 포함하는 것을 특징으로 하는 플래시 메모리 카드.
  28. 제 26 항에 있어서,
    상기 플래시 메모리 카드는,
    컴팩트 플래시(Compact Flash), 스마트 미디어(Smart Media), 미니 SD 카드(Mini SD Card), MMC, xD Card, 트랜스플래시 메모리 카드(Transflash memory card) 및 메모리 스틱(Memory Stick) 중 하나인 것을 특징으로 하는 플래시 메모리 카드.
  29. 제 26 항에 있어서,
    적층된 상기 소정의 기판층 상의 상기 하나 이상의 전기적 트레이스들은, 상기 소정의 기판층을 관통하는 하나 이상의 구멍들을 펀칭함으로써 단절되며, 상기 하나 이상의 구멍들은 상기 하나 이상의 전기적 트레이스들을 단절하는 것을 특징으로 하는 플래시 메모리 카드.
  30. 제 26 항에 있어서,
    상기 플래시 메모리 반도체 다이를 지지하는 상기 다수의 적층된 기판층들은, 테이프 자동화 본딩(tape automated bonding) 공정에서 이용되는 제 1 테이프 릴로부터 단일화되는 것을 특징으로 하는 플래시 메모리 카드.
  31. 제 30 항에 있어서,
    상기 제어기 반도체 다이를 지지하는 상기 적층된 기판층은, 테이프 자동화 본딩(tape automated bonding) 공정에서 이용되는 제 2 테이프 릴로부터 단일화되는 것을 특징으로 하는 플래시 메모리 카드.
  32. 제 26 항에 있어서,
    상기 다수의 적층된 기판층들은 5개의 적층된 기판층들이며, 상기 다수의 플래시 메모리 반도체 다이는 4개의 반도체 다이인 것을 특징으로 하는 플래시 메모리 카드.
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