KR101663558B1 - 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지 - Google Patents

패키지 파괴 방지 구조를 갖는 반도체 칩 패키지 Download PDF

Info

Publication number
KR101663558B1
KR101663558B1 KR1020160062901A KR20160062901A KR101663558B1 KR 101663558 B1 KR101663558 B1 KR 101663558B1 KR 1020160062901 A KR1020160062901 A KR 1020160062901A KR 20160062901 A KR20160062901 A KR 20160062901A KR 101663558 B1 KR101663558 B1 KR 101663558B1
Authority
KR
South Korea
Prior art keywords
mold
chip module
lead frame
semiconductor chip
lead
Prior art date
Application number
KR1020160062901A
Other languages
English (en)
Inventor
최순성
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Priority to KR1020160062901A priority Critical patent/KR101663558B1/ko
Application granted granted Critical
Publication of KR101663558B1 publication Critical patent/KR101663558B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 칩 패키지를 히트 싱크에 결합하는 볼트를 조일 때 기계적 스트레스로 인해 패키지 파괴가 발생하는 것을 방지하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 관한 것이다.
또한 본 발명은 반도체 칩 패키지와 히트 싱크의 결합 위치를 쉬우면서도 정밀하게 결정할 수 있는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 관한 것이다.
또한 본 발명은 상하 배치된 칩 모듈에 공통 리드 프레임을 적용함으로써 높은 집적도를 보장하면서도 간격 확보에 의해 충격 전달을 최소화하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 관한 것이다.

Description

패키지 파괴 방지 구조를 갖는 반도체 칩 패키지{Semiconcuctor chip package having destruction preventing structure}
본 발명은 반도체 칩 패키지를 히트 싱크에 결합하는 볼트를 조일 때 기계적 스트레스로 인해 패키지 파괴가 발생하는 것을 방지하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 관한 것이다.
또한 본 발명은 반도체 칩 패키지와 히트 싱크의 결합 위치를 쉬우면서도 정밀하게 결정할 수 있는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 관한 것이다.
또한 본 발명은 상하 배치된 칩 모듈에 공통 리드 프레임을 적용함으로써 높은 집적도를 보장하면서도 간격 확보에 의해 충격 전달을 최소화하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 관한 것이다.
일반적으로 반도체 칩 패키지는 기판에 반도체 칩을 실장하고, 클립 또는 본딩 와이어로 반도체 칩과 리드 프레임을 연결한다. 또한 반도체 칩을 EMC(Epoxy molding compound)와 같은 열경화성 소재로 몰딩하여 패키지 바디를 형성한다.
한편, 위와 같은 반도체 칩 패키지에 전류가 공급되면 열이 발생한다. 특히 전력용 반도체의 경우에는 더욱 많은 열이 발생하므로 히트 싱크(heat sink)나 히트 슬러그(heat slug)를 이용한 방열 수단이 필수적으로 요구된다.
이에, 도 1에 도시된 바와 같이 대한민국 등록특허 제10-1025079호에서는 플랜지(102), 프레임(104) 및 리드(106, 108)을 포함한 반도체 칩 패키지에 히트 싱크(미도시)를 결합하는 구성을 제안하고 있다.
또한, 히트 싱크와의 결합을 위해서 리드(106, 108)에 형성된 'U'자 형상의 슬롯(116, 118)을 통해 볼트를 조이고, 그에 따라 반도체 칩 패키지에서 발생한 열이 히트 싱크를 통해 방열되게 한다.
그러나, 위와 같은 한국 등록특허 제10-1025079호는 'U'자 형상의 슬롯(116, 118)에 볼트를 끼워 조일 때 기계적 스트레스가 매우 심하여 패키지 바디의 파괴 현상이 발생한다. 이러한 문제는 외측 모서리에서 심각하게 발생한다.
또한, 볼트 조임 및 패키지 파괴 현상이 발생하는 과정에서 그 내부의 반도체 칩, 솔더 및 PCB 기판으로 각각 충격이 전달되므로 반도체 칩 패키지의 전반적인 성능 저하나 불량이 발생하는 문제가 있다.
특히, 한국 등록특허 제10-1025079호에서 도시한 바와 다르게 'U'자 형상의 슬롯(116, 118)을 리드 프레임이나 히트 슬러그 위에 위치시키고, 리드 프레임이나 히트 슬러그를 관통하도록 볼트를 체결하는 경우에는 파괴 등 손상이 더욱 심하다.
또한, 반도체 칩 패키지의 'U'자 형상 슬롯(116, 118)을 히트 싱크의 볼트공에 정확히 일치시켜야 접촉이 가능한데, 이 경우 작업 시간이 오래 걸리고 정밀한 조정이 이루어지지 않는 경우에는 접촉 불량이 발생하는 문제가 있다.
나아가, 한국 등록특허 제10-1015266호와 같이 하나의 패키지 바디 내부에 다수의 반도체 칩 모듈이 적층된 고밀도 반도체 패키지의 경우에는 고밀도, 고집적화가 이루어지기 때문에 충격 전달에 의한 파괴 현상이 더욱 큰 문제로 작용한다.
한국등록특허 제10-1025079호 한국등록특허 제10-1015266호
본 발명은 전술한 문제점을 해결하기 위한 것으로, 반도체 칩 패키지를 히트 싱크에 결합하는 볼트를 조일 때 기계적 스트레스로 인한 패키지 파괴를 방지하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지를 제공하고자 한다.
또한 본 발명은 반도체 칩 패키지와 히트 싱크의 결합 위치를 쉬우면서도 정밀하게 결정할 수 있는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지를 제공하고자 한다.
또한 본 발명은 상하 배치된 칩 모듈에 공통 리드 프레임을 적용함으로써 높은 집적도를 보장하면서도 간격 확보에 의해 충격 전달을 최소화하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지를 제공하고자 한다.
이를 위해, 본 발명에 따른 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지는 몰드와, 상기 몰드 내부에 실장된 칩 모듈 및 상기 칩 모듈로부터 몰드 외부까지 연장된 리드 프레임을 포함한 반도체 칩 패키지에 있어서, 상기 몰드는 히트 싱크의 삽입홈에 끼워지도록 상기 몰드의 일측부에 돌출 형성된 위치 조절 돌기; 및 상기 히트 싱크와의 볼트 체결을 위해 상기 몰드에 관통 형성되며, 단면이 원형인 원형 조립공;을 포함하고, 상기 칩 모듈은 상면에 전도성 재질의 회로 패턴이 형성되어 있는 기판과; 상기 기판의 상면에 실장된 반도체 칩; 및 상기 기판의 하면에 구비되고, 상기 몰드를 통해 외부로 노출된 노출면을 가지며, 상기 노출면을 통해 상기 히트 싱크와 접촉하는 방열층;을 포함하는 것을 특징으로 한다.
이때, 상기 위치 조절 돌기는 상기 몰드에 다수개 돌출 형성되어 있는 것이 바람직하다.
또한, 상기 몰드는 메인 몰드 및 서브 몰드를 포함하되, 상기 메인 몰드의 내부에는 상기 칩 모듈이 실장되어 있고, 상기 서브 몰드는 상기 메인 몰드의 측부에 원호 형상으로 돌출 형성되어 있으며, 상기 원형 조립공은 상기 메인 몰드 및 서브 몰드에 걸쳐 관통 형성되어 있는 것이 바람직하다.
또한, 상기 리드 프레임은 상기 기판에 형성된 회로 패턴에 초음파 웰딩 방식으로 접합되어 있는 것이 바람직하다.
또한, 상기 칩 모듈은 상기 몰드 내에서 상하 방향에 배치된 제1 칩 모듈 및 제2 칩 모듈을 포함하되, 상기 제1 칩 모듈 및 제2 칩 모듈은 서로 마주 보도록 배치되며, 상기 제1 칩 모듈 및 제2 칩 모듈에 각각 구비된 상기 방열층은 상기 몰드를 통해 상하면으로 각각 노출되는 것이 바람직하다.
또한, 다수개의 상기 리드 프레임 중 어느 하나 이상은 상기 제1 칩 모듈의 회로 패턴에 접합된 제1 리드 프레임 및 상기 제2 칩 모듈의 회로 패턴에 접합된 제2 리드 프레임을 포함하되, 상기 제1 리드 프레임은 상기 제2 리드 프레임에 접합되고, 상기 제2 리드 프레임은 상기 몰드의 외부까지 연장되어 있는 것이 바람직하다.
또한, 상기 제1 리드 프레임 및 제2 리드 프레임은 일체로 구성되어 있는 것이 바람직하다.
또한, 다수개의 상기 리드 프레임 중 어느 하나 이상은 상기 제1 칩 모듈의 회로 패턴에 접합된 제1 리드 블럭과, 상기 제2 칩 모듈의 회로 패턴에 접합된 제2 리드 블럭 및 상기 제1 리드 블럭 및 제2 리드 블럭에 공통 접합된 아웃터 리드를 포함하되, 상기 아웃터 리드은 상기 몰드의 외부까지 연장되어 있는 것이 바람직하다.
또한, 상기 제1 리드 블럭은 초음파 웰딩 방식으로 상기 제1 칩 모듈의 회로 패턴에 접합되고, 상기 제2 리드 블럭은 초음파 웰딩 방식 상기 제2 칩 모듈의 회로 패턴에 접합되며, 상기 아웃터 리드는 솔더에 의해 상기 제1 리드 블럭 및 제2 리드 블럭에 공통 접합되는 것이 바람직하다.
이상과 같은 본 발명은 반도체 칩 패키지의 몰드에 원형의 조립공을 관통 형성하여 히트 싱크와의 결합을 위한 볼트를 체결한다. 따라서, 볼트를 조일 때 기계적 스트레스를 분산시키고 패키지 파괴가 발생하는 것을 방지한다.
또한 본 발명은 반도체 칩 패키지에는 위치 조절 돌기를 형성하고, 히트 싱크에는 그에 대응하는 삽입홈을 형성한다. 따라서, 히트 싱크의 결합 위치를 쉬우면서도 정밀하게 조정할 수 있게 한다.
또한 본 발명은 상하 배치된 칩 모듈에 공통 리드 프레임을 적용한다. 따라서, 반도체 칩의 높은 집적도를 보장하면서도 구성 간 간격 확보에 의해 충격 전달을 최소화한다.
도 1은 종래기술에 따른 'U'자 형상 슬롯을 갖는 반도체 칩 패키지를 나타낸 부분도이다.
도 2는 본 발명에 따른 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지의 조립 상태도이다.
도 3a는 본 발명에 따른 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지를 나타낸 사시도이다.
도 3b는 본 발명에 따른 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지를 나타낸 평면도이다.
도 4는 본 발명에 결합되는 히트 싱크를 나타낸 저면도이다.
도 5는 본 발명의 제1 실시예를 나타낸 도이다.
도 6a 내지 도 6c는 본 발명의 제2 실시예를 나타낸 도이다.
도 7a 및 도 7b는 본 발명의 제3 실시예를 나타낸 도이다.
도 8은 본 발명의 제4 실시예를 나타낸 도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지에 대해 상세히 설명한다.
도 2와 같이, 본 발명에 따른 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지(200)(이하, '반도체 칩 패키지'라 함)는 히트 싱크(heat sink)(300)에 결합되며, 반도체 칩 패키지(200)에서 발생한 열이 히트 싱크(300)를 통해 방출된다.
도시된 바와 같이 히트 싱크(300)는 본 발명의 반도체 칩 패키지(200)의 상면에 부착된다. 그러나 실시예에 따라 히트 싱크(300)는 반도체 칩 패키지(200)의 하면에 부착될 수 있다. 나아가 반도체 칩 패키지(200)의 상/하면 모두에 부착될 수도 있다.
이러한 본 발명의 반도체 칩 패키지(200)는 패키지 바디를 구성하는 몰드(210)와, 상기 몰드(210) 내부에 실장된 칩 모듈(220) 및 상기 칩 모듈(220)로부터 몰드(210) 외부까지 연장된 리드 프레임(230)을 포함한다.
반도체 칩 패키지(200)는 몰드(210)의 내부에 실장된 칩 모듈(220)에 따라 패키지 타입이 결정된다. 예컨대, 칩 모듈(220)이 몰드(210)의 내부 중 상부 또는 하부에 배치될 수 있다. 나아가 칩 모듈(220)이 몰드(210)의 내부 중 상부 및 하부 모두에 배치될 수도 있다.
칩 모듈(220)이 상부에 배치된 경우에는 상면을 통해 노출된 방열층(224)에 히트 싱크(300)가 부착되고, 칩 모듈(220)이 하부에 배치된 경우에는 하면을 통해 노출된 방열층(224)에 히트 싱크(300)가 부착된다. 칩 모듈(220)이 상부 및 하부 모두에 배치된 경우에는 상하면을 통해 각각 노출된 방열층(224)에 히트 싱크(300)가 부착된다.
이를 위해, 몰드(210)는 EMC(Epoxy molding compound)와 같은 열경화성 소재가 사용된다. 특히 본 발명의 몰드(210)는 히트 싱크(300)와의 결합 위치를 조절하는 위치 조절 돌기(211) 및 볼트 체결을 위한 원형 조립공(212)을 포함한다.
위치 조절 돌기(211)는 히트 싱크(300)의 삽입홈(도 4의 312 참조)에 끼워지도록 일측부에 돌출 형성되어 있다. 일 예로 위치 조절 돌기(211)는 몰드(210)의 상측으로 양각된 기둥(post)이 사용된다.
기둥으로는 단면이 원형 또는 다각형인 것이 사용될 수 있다. 또한 기둥의 높이는 히트 싱크(300)의 저면에 형성된 삽입홈(312)의 깊이에 따라 결정되며, 히트 싱크(300)가 방열층(224)에 접촉하도록 정밀 설계된다.
이러한 위치 조절 돌기(211)는 몰드(210)의 중심부에서 외부로 노출된 방열층(224)과 겹치지 않도록 몰드(210)의 테두리 부분에 형성되며, 바람직하게는 다수개(예: 2개) 구비되어 히트 싱크(300)를 여러 지점에서 동시에 고정한다.
도 3a와 같이, 원형 조립공(212)은 반도체 칩 패키지(200)의 몰드(210)와 히트 싱크(300)의 볼트 체결을 위해 몰드(210)의 상하 방향으로 관통 형성된다. 특히 원형 조립공(212)은 볼트를 조일 때 가해지는 기계적 스트레스를 전방위로 분산시키도록 단면이 원형으로 이루어져 있다.
이러한 원형 조립공(212)의 내주면에는 나사산이 형성되거나 혹은 나사산이 형성되지 않은 것이 사용될 수 있다. 원형 조립공(212)에 나사산이 형성된 경우에는 볼트(330)의 몸체에도 나사산을 형성하여 조립한다. 반면 원형 조립공(212)에 나사산이 형성되지 않은 경우에는 볼트(330)의 전방 단부에만 나사산을 형성하고 너트(미도시)로 체결한다.
도 3b와 같이, 원형 조립공(212)은 오직 몰드(210) 만을 관통한다. 즉, 몰드(210) 내에 실장된 칩 모듈(220)의 구성이나 리드 프레임(230) 중 어느 것과도 접촉하지 않는다. 이를 통해 원형 조립공(212)에 볼트(330)를 조일 때 반도체 칩 등 주요 부품에 충격이 전달되는 것을 방지한다.
또한 원형 조립공(212)의 효율적인 형성을 위해 몰드(210)는 메인 몰드(210-M) 및 서브 몰드(210-S)를 포함한다. 메인 몰드(210-M)는 일반적인 패키지와 마찬가지로 4각 블럭 형상으로 몰딩된다. 서브 몰드(210-S)는 메인 몰드(210-M)의 측부에 원호(arc of a circle) 형상으로 돌출 형성되며 메인 몰드(210-M)와 일체로 구성된다.
이와 같은 구성에서 메인 몰드(210-M)의 내부에 칩 모듈(220)이 실장되어 있고, 원형 조립공(212)은 메인 몰드(210-M) 및 서브 몰드(210-S)에 걸쳐 관통 형성된다. 즉, 메인 몰드(210-M)의 외측 일부 및 서브 몰드(210-S)를 각각 성형하여 온전한 형상의 원형 조립공(212)을 갖게 한다.
이러한 본 발명은 몰드(210)에 위치 조절 돌기(211)를 형성하고, 히트 싱크(300)에는 그에 대응하는 삽입홈(312)을 형성한다. 따라서, 히트 싱크(300)의 결합 위치를 쉬우면서도 정밀하게 조정할 수 있게 한다.
본 발명은 몰드(210)에 원형의 조립공(212)을 관통 형성하여 히트 싱크(300)와의 결합을 위한 볼트(300)를 체결한다. 따라서, 볼트(330)를 조일 때 기계적 스트레스를 분산시키고 패키지 파괴가 발생하는 것을 방지한다.
또한 메인 몰드(210-M)의 양측부에 서브 몰드(210-S)를 더 구비하되, 서브 몰드(210-S)는 원형 조립공(212)의 형성에 필요한 최소한의 부피를 갖도록 원호 형상을 갖는다. 따라서, 패키지 사이즈의 증가를 최소화하면서도 간격 확보를 통해 볼트(330) 조임시 발생하는 충격 전달을 최소화한다.
다음, 칩 모듈(220)은 몰드(210)의 내부에 배치되는 것으로, 이미 잘 알려진 바와 같이 기판(221), 회로 패턴(222), 반도체 칩(223) 및 방열층(224)을 포함한다. 칩 모듈(220)의 제조 공정을 완료 후에는 EMC와 같은 열경화성 소재로 칩 모듈(220)을 덮도록 몰딩한다.
아래에서 다시 설명하는 바와 같이 기판(221)의 상면에는 전도성 재질의 회로 패턴(222)이 형성되어 있다. 기판(221)은 세라믹이나 AlN 재질 등의 기판이 사용되며, 회로 패턴(222)은 리드 프레임(230)과의 연결을 위한 패드 등을 포함한다.
반도체 칩(223)은 상기 회로 패턴(222)이 형성된 기판(221)의 상면에 실장된다. 특히 본 발명은 방열 특성의 향상을 위한 것으로 반도체 칩(223)으로는 대전류로 인해 발열량이 많은 전력용 반도체 칩(223)을 포함한다.
방열층(224)은 기판(221)의 하면(반도체 칩이 실장된 면을 상면으로 기준시)에 적층되고 몰드(210)를 통해 외부로 노출된 노출면을 가진다. 따라서, 방열층(224)의 노출면에 히트 싱크(300)가 밀착 접촉하고, 그 상태에서 상술한 원형 조립공(212)에 볼트(330)를 체결한다.
다만, 이하에서는 칩 모듈(220)의 기판(221), 회로 패턴(222) 및 방열층(224) 등을 '상면' 방향 또는 '하면' 방향을 기준으로 설명하지만, 이러한 방향은 몰드(210) 내부에서 칩 모듈(220)의 자세나 반도체 칩 패키지(200)를 바라보는 방향에 따라 달라질 수 있다.
이러한 기판(221), 회로 패턴(222) 및 방열층(224)을 포함하는 것으로서, 예컨대, DBC(Direct Brazed Copper) 기판 또는 DBA(Direct Brazed Aluminum) 기판 등이 사용될 수 있다.
다음, 리드 프레임(230)은 반도체 칩 패키지(200)에 구비되어 전원을 공급받거나, 데이터 신호를 전송하거나 혹은 그라운드 단자 등으로 사용되는 것으로, 하나의 반도체 칩 패키지(200)에 다수개 구비된다.
다만, 본 발명에 따른 반도체 칩 패키지(200)를 구성하는 리드 프레임(230)은 공통 리드 프레임(230-C)을 포함한다. 따라서, 다수의 리드 프레임(230)은 공통 리드 프레임(230-C)과 그 이외의 비공통 리드 프레임(230-D)으로 구분된다.
공통 리드 프레임(230-C)은 아래에서 다시 설명하는 바와 같이 몰드(210) 내에 2개의 칩 모듈(220)이 상하 배치된 경우, 이들 칩 모듈(220) 중 공통으로 사용가능한 리드를 공통으로 연결하여 몰드(210)의 외부로 인출한 것을 의미한다.
한편, 본 발명의 반도체 칩 패키지(200)에 결합되는 히트 싱크(300)는 열전도성 재질로 이루어진 것으로, 다수의 방열 핀(fin)(320)을 포함하여 방열 면적을 확보한다. 이를 통해 반도체 칩 패키지(200)에서 발생한 열이 외부로 방출된다.
구체적으로 히트 싱크(300)는 소정의 두께를 갖는 바닥 프레임(310) 및 상기 바닥 프레임(310)의 상면에 수직하게 설치된 다수의 방열 핀(320)을 포함한다. 다수의 방열 핀(320)은 일정 간격마다 이격되어 있다.
도 4와 같이 히트 싱크(300)의 바닥 프레임(310) 중 저면에는 삽입홈(312)이 형성되어 있다. 삽입홈(312)은 반도체 칩 패키지(200)에 구비된 위치 조절 돌기(211)와 대응하는 위치에 형성되며, 위치 조절 돌기(211)와 동일한 개수가 구비된다.
따라서, 반도체 칩 패키지(200)의 위치 조절 돌기(211)를 히트 싱크(300)의 삽입홈(312)이 끼우는 간단한 작업만으로 이들이 서로 조립되고, 위치 조절 돌기(211)에 의해 반도체 칩 패키지(200) 상의 정확한 위치에 히트 싱크(300)가 밀착 조립된다.
또한 히트 싱크(300)의 바닥 프레임(310) 중 양측부에는 조립공(311)이 형성되어 있다. 이러한 조립공(311)은 반도체 칩 패키지(200)의 원형 조립공(212)과 대응하는 위치에 형성된다.
히트 싱크(300)의 조립공(311)은 반도체 칩 패키지(200)와 다르게 'U'자 형상의 구멍이 사용될 수 있으며 'U'자 형상의 조립공(311)은 볼트(330)를 체결시 조립 편리성을 향상시킨다.
따라서, 위치 조절 돌기(211) 및 삽입홈(312)을 이용하여 반도체 칩 패키지(200)의 상면 및/또는 하면에 히트 싱크(300)를 조립한 상태에서, 서로 일치된 히트 싱크(300)의 조립공(311) 및 반도체 칩 패키지(200)의 원형 조립공(212)에 볼트(330)를 체결하여 이들을 서로 고정할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예 따른 반도체 칩 패키지에 대해 설명한다.
도 5는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 나타낸 것으로, 제1 실시예는 몰드(210) 내부에 하나의 칩 모듈(220)이 실장된 것이다.
도시된 바와 같이, 몰드(210) 내부에 칩 모듈(220)이 배치된다. 칩 모듈(220)은 상면에 전도성 재질의 회로 패턴(222)이 형성되어 있는 기판(221)과, 기판(221)의 상면에 실장된 반도체 칩(223) 및 방열층(224)을 포함한다.
이때, 기판(221)은 세라믹(Al2O3)이나 AlN(Aluminum Nitride Substrate) 재질 등으로 이루어진 것이 사용될 수 있으며, 이러한 기판(221)을 흔히 PCB 기판(221)이라고도 한다.
회로 패턴(222)은 일 예로 구리 재질의 인쇄 패턴이 사용된다. 이러한 회로 패턴(222)은 반도체 칩(223)의 종류에 따라 다양한 패턴의 데이터 라인, 전원 공급 라인 및 패드 등을 포함한다.
반도체 칩(223)은 회로 패턴(222) 위에 실장된다. 반도체 칩(223)으로는 전력용 반도체 칩(223)를 비롯한 다양한 칩 셋(디바이스)이 적용될 수 있으며, 전도성 재질의 솔더(223a)에 의해 회로 패턴(222)에 접합된다.
반도체 칩(223) 소자의 실장을 위한 솔더(223a)로는 솔더볼(solder ball) 등이 사용될 수 있으나, 전력용 반도체 칩(223) 소자를 적용한 경우에는 에폭시 솔더(epoxy solder)를 사용하는 것이 대전력 공급에 적합하다.
에폭시 솔더는 솔리드(solid) 상태의 메탈과 리퀴드(liquid) 상태의 에폭시가 혼합된 것을 사용하며, 그에 따라 반도체 칩(223)을 기판(221) 위에 실장시 메탈이 반도체 칩(223)과 접촉하고 그 외측을 에폭시가 덮는다.
위와 같이 회로 패턴(222) 위에 실장된 반도체 칩(223)은 도시된 바와 같이 본딩 와이어(B-W)에 의해 회로 패턴(222)과 연결(interconnection)된다. 그 외 클립(미도시)에 의해 회로 패턴(222)과 연결될 수도 있다.
또한 회로 패턴(222) 중 외측의 패드에는 리드 프레임(230)이 연결된다. 리드 프레임(230)은 에폭시 솔더나 초음파 웰딩 방식으로 접합될 수 있으나, 바람직하게는 초음파 웰딩 방식을 사용한다.
이와 같은 연결을 통해 반도체 칩(223)은 회로 패턴(222), 본딩 와이어(B-W) 및 리드 프레임(230)을 통해 외부의 장치와 데이터 신호를 송수신하고, 전원을 공급받게 된다.
방열층(224)은 구리와 같이 열전도성이 높은 재질을 사용하며 기판(221)의 하면에 구비된다. 이러한 방열층(224)은 몰드(210)를 통해 외부로 노출된 노출면을 가진다. 도 5에서는 노출면이 몰드(210)의 하면으로 노출된 것을 예로 들었으며 여기에 히트 싱크(300)가 조립된다.
또한 몰드(210)의 하면 외측에는 하측으로 돌출된 위치 조절 돌기(211)가 구비되어 있어서 히트 싱크(300) 위에 반도체 칩 패키지(200)가 조립 배치되고, 그 상태에서 원형 조립공(212)에 볼트(330)를 체결하여 반도체 칩 패키지(200)와 히트 싱크(300)를 서로 고정한다.
이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예 따른 반도체 칩 패키지에 대해 설명한다.
도 6a 내지 도 6c에는 본 발명의 제2 실시예에 따른 반도체 칩 패키지가 도시되어 있다. 이러한 제2 실시예는 몰드(210) 내부에 2개의 칩 모듈(220)이 실장되고, 공통 리드 프레임(230-C)이 조립식으로 구성된 것이다.
도 6a와 같이, 몰드(210) 내부에 2개의 칩 모듈(220)이 배치된다. 2개의 칩 모듈(220)은 몰드(210) 내에서 상하 방향에 배치된 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)을 포함하며, 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 서로 마주 보도록 배치된다.
제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 반드시 서로 동일한 것일 필요는 없으나 여기서는 설명의 편의상 서로 동일한 것을 예로 들었다. 따라서, 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 각각 기판(221), 회로 패턴(222), 반도체 칩(223), 솔더(223a), 본딩 와이어(B-W) 및 방열층(224)을 포함한다.
또한 상부에 배치된 제1 칩 모듈(220-T)은 반도체 칩(223)이 하측을 바라보므로 방열층(224)이 몰드(210)의 상면을 통해 외부로 노출된다. 하부에 배치된 제2 칩 모듈(220-B)은 반도체 칩(223)이 상측을 바라보므로 방열층(224)이 몰드(210)의 하면을 통해 외부로 노출된다.
이 경우 히트 싱크(300)는 방열층(224)이 노출된 몰드(210)의 상하면 중 어느 하나 이상에 결합될 수 있으므로, 몰드(210)의 상면과 하면에는 각각 위치 조절 돌기(211)가 형성되어 있다.
따라서, 히트 싱크(300)의 삽입홈(312)에 위치 조절 돌기(211)를 끼워 위치를 조절한 상태에서, 히트 싱크(300)이 조립공(311) 및 몰드(210)의 원형 조립공(212)에 볼트(330)를 체결하면 반도체 칩 패키지(200)와 상하측 2개의 히트 싱크(300)가 서로 고정된다.
한편, 리드 프레임(230)은 도 2, 도 3a 및 도 3b에서 살펴본 바와 같이 다수개 구비된다. 또한 다수의 리드 프레임(230) 중 일부는 공통 리드 프레임(230-C)이고, 나머지는 독립된 리드 프레임(230-D)이다.
이때, 도 6a에 도시된 리드 프레임(230)은 공통 리드 프레임(230-C)이다. 공통 리드 프레임(230-C)으로는 대표적으로 전원 공급용 리드 프레임(230)이 적용될 수 있다. 다수의 반도체 칩(223)이 동일하거나 다른 어느 경우라도 전원 공급용 리드 프레임(230)은 공통으로 사용될 수 있다.
물론, 그 이외에 그라운드용 리드 프레임(230)에도 공통 리드 프레임(230-C)이 사용될 수 있다. 또한 다수의 반도체 칩(223)의 게이트(gate)에 공통 연결되어 칩을 동시에 트리거(trigger)시키는 경우에도 공통 리드 프레임(230-C)이 사용될 수 있다.
이와 같이 본 발명은 공통 리드 프레임(230-C)을 적용하여 공간 활용성을 높이고 반도체 칩(223)의 설계 자유도를 향상시킨다. 또한 공통 리드 프레임(230-C)을 사용함에 따라 공간이 확보되므로 높은 집적도를 유지하면서도 구성 간 밀착도를 낮춰 볼트(330)를 조일 때 충격 전달을 최소화한다.
이러한 공통 리드 프레임(230-C)은 일 예로 제1 칩 모듈(220-T)의 회로 패턴(222)에 접합된 제1 리드 프레임(231) 및 상기 제2 칩 모듈(220-B)의 회로 패턴(222)에 접합된 제2 리드 프레임(232)을 포함한다. 또한 제1 리드 프레임(231)은 제2 리드 프레임(232)에 접합되고, 제2 리드 프레임(232)은 몰드(210)의 외부까지 연장된다.
도 6b에는 제1 리드 프레임(231) 및 제2 리드 프레임(232)이 좀더 상세히 도시되어 있다. 도시된 바와 같이 제1 리드 프레임(231)의 양측 단부에는 일 예로 편평한 형상의 본딩부가 각각 구비되고, 제2 리드 프레임(232)은 '┏'자 형상으로 이루어져 있다.
따라서, 제1 리드 프레임(231)의 상측(도면 기준) 본딩부는 제1 칩 모듈(220-T)의 회로 패턴(222)에 초음파 웰딩이나 전도성 접착제(각종 솔더)에 의해 연결된다. 제2 리드 프레임(232)은 내측 단부를 제2 칩 모듈(220-B)의 회로 패턴(222)에 같은 방식으로 연결된다.
그 후 도 6c와 같이, 상하에 배치된 제1 칩 모듈(220-T)과 제2 칩 모듈(220-B)을 근접시켜, 제1 리드 프레임(231)의 하측(도면 기준) 본딩부를 제2 리드 프레임(232)의 내측 단부 상면에 접합시킴으로써 공통 리드 프레임(230-C)을 완성한다.
이하, 첨부된 도면을 참조하여 본 발명의 제3 실시예 따른 반도체 칩 패키지에 대해 설명한다.
도 7a 및 도 7b에는 본 발명의 제3 실시예에 따른 반도체 칩 패키지가 도시되어 있다. 이러한 제3 실시예는 몰드(210) 내부에 2개의 칩 모듈(220)이 실장되고, 공통 리드 프레임(230-C)이 일체형으로 구성된 것이다.
도 7a와 같이, 몰드(210) 내부에 2개의 칩 모듈(220)이 배치된다. 2개의 칩 모듈(220)은 몰드(210) 내에서 상하 방향에 배치된 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)을 포함하며, 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 서로 마주 보도록 배치된다.
제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 반드시 서로 동일한 것일 필요는 없으나 여기서는 서로 동일한 것을 예로 들었다. 따라서, 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 각각 기판(221), 회로 패턴(222), 반도체 칩(223), 솔더(223a), 본딩 와이어(B-W) 및 방열층(224)을 포함한다.
또한 상부에 배치된 제1 칩 모듈(220-T)은 방열층(224)이 몰드(210)의 상면을 통해 외부로 노출된다. 반면 하부에 배치된 제2 칩 모듈(220-B)은 방열층(224)이 몰드(210)의 하면을 통해 외부로 노출된다.
이 경우 히트 싱크(300)는 방열층(224)이 노출된 몰드(210)의 상하면 중 어느 하나 이상에 결합될 수 있으므로, 몰드(210)의 상면과 하면에는 각각 위치 조절 돌기(211)가 형성되어 있다.
따라서, 히트 싱크(300)의 삽입홈(312)에 몰드(210)의 위치 조절 돌기(211)를 끼워 위치를 조절한 상태에서, 히트 싱크(300)이 조립공(311) 및 몰드(210)의 원형 조립공(212)에 볼트(330)를 체결하여 반도체 칩 패키지(200)와 상하측 2개의 히트 싱크(300)를 서로 고정한다.
한편, 리드 프레임(230)은 다수개 구비된다. 또한 다수의 리드 프레임(230) 중 일부는 공통 리드 프레임(230-C)이고, 나머지는 독립된 리드 프레임(230-D)이다.
이때, 도 7a에 도시된 리드 프레임(230)은 공통 리드 프레임(230-C)이다. 공통 리드 프레임(230-C)으로는 대표적으로 전원 공급용 리드 프레임(230)이 적용될 수 있다.
물론, 그 이외에 그라운드용 리드 프레임(230)에도 공통 리드 프레임(230-C)이 사용될 수 있다. 또한 반도체 칩(223)의 게이트에 공통 연결되는 공통 리드 프레임(230-C)도 사용될 수 있다.
본 발명의 제3 실시예에서 공통 리드 프레임(230-C)은 일체형으로 구성된 리드 프레임(230)이다. 즉, 이미 위에서 설명한 바 있는 제1 리드 프레임(231a) 및 제2 리드 프레임(232b)은 일체로 구성된다.
따라서, 제1 리드 프레임(231a)은 제1 칩 모듈(220-T)에 접합되고, 제2 리드 프레임(232a)은 제2 칩 모듈(220-B)에 접합된다. 일체형 리드 프레임(230) 중 제2 리드 프레임(232a) 부분은 몰드(210)의 외부까지 연장된다.
도 7b에는 일체형 리드 프레임(230)이 좀더 상세히 도시되어 있다. 도시된 바와 같이 제1 리드 프레임(231a)의 상측 단부에는 일 예로 편평한 형상의 본딩부가 구비되고, 하측 단부는 제2 리드 프레임(232a)에 연결된 형상을 갖는다.
따라서, 제1 리드 프레임(231a)의 상측(도면 기준) 본딩부는 제1 칩 모듈(220-T)의 회로 패턴(222)에 초음파 웰딩이나 전도성 접착제(각종 솔더)에 의해 연결된다. 제2 리드 프레임(232a)의 내측 단부는 제2 칩 모듈(220-B)의 회로 패턴(222)에 연결된다.
그 후 상하에 배치된 제1 칩 모듈(220-T)과 제2 칩 모듈(220-B)을 근접시켜, 제1 리드 프레임(231a)의 하측(도면 기준) 본딩부를 제2 리드 프레임(232a)의 내측 단부 상면에 연결시킴으로써 공통 리드 프레임(230-C)을 완성한다.
이하, 첨부된 도면을 참조하여 본 발명의 제4 실시예 따른 반도체 칩 패키지에 대해 설명한다.
도 8에는 본 발명의 제4 실시예에 따른 반도체 칩 패키지가 도시되어 있다. 이러한 제4 실시예는 몰드(210) 내부에 2개의 칩 모듈(220)이 실장되고, 공통 리드 프레임(230-C)이 리드 블럭(231b, 232b)을 사용한 조립형이다.
도 8과 같이, 몰드(210) 내부에 2개의 칩 모듈(220)이 배치된다. 2개의 칩 모듈(220)은 몰드(210) 내에서 상하 방향에 배치된 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)을 포함하며, 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 서로 마주 보도록 배치된다.
제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 반드시 서로 동일한 것일 필요는 없으나 여기서는 서로 동일한 것을 예로 들었다. 따라서, 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 각각 기판(221), 회로 패턴(222), 반도체 칩(223), 솔더(223a), 본딩 와이어(B-W) 및 방열층(224)을 포함한다.
또한 상부에 배치된 제1 칩 모듈(220-T)은 방열층(224)이 몰드(210)의 상면을 통해 외부로 노출된다. 반면, 하부에 배치된 제2 칩 모듈(220-B)은 방열층(224)이 몰드(210)의 하면을 통해 외부로 노출된다.
이 경우 히트 싱크(300)는 방열층(224)이 노출된 몰드(210)의 상하면 중 어느 하나 이상에 결합될 수 있으므로, 몰드(210)의 상면과 하면에는 각각 위치 조절 돌기(211)가 형성되어 있다.
따라서, 히트 싱크(300)의 삽입홈(312)에 몰드(210)의 위치 조절 돌기(211)를 끼워 위치를 조절한 상태에서, 히트 싱크(300)이 조립공(311) 및 몰드(210)의 원형 조립공(212)에 볼트(330)를 체결하여 반도체 칩 패키지(200)와 상하측 2개의 히트 싱크(300)를 서로 고정한다.
한편, 리드 프레임(230)은 다수개 구비된다. 또한 다수의 리드 프레임(230) 중 일부는 공통 리드 프레임(230-C)이고, 나머지는 독립된 리드 프레임(230-D)이다.
이때, 도 8에 도시된 리드 프레임(230)은 공통 리드 프레임(230-C)이다. 공통 리드 프레임(230-C)으로는 대표적으로 전원 공급용 리드 프레임(230)이 적용될 수 있다.
물론, 그 이외에 그라운드용 리드 프레임(230)에도 공통 리드 프레임(230-C)이 사용될 수 있다. 또한 반도체 칩(223)의 게이트에 공통 연결되는 공통 리드 프레임(230-C)도 사용될 수 있다.
본 발명의 제4 실시예에서 공통 리드 프레임(230-C)은 제1 리드 블럭(231b), 제2 리드 블럭(232b) 및 아웃터 리드(233b)를 포함한다. 제1 리드 블럭(231b) 및 제2 리드 블럭(232b)은 일 예로 사각 블럭 형상(즉, 육면체)의 리드 프레임(230)이 사용된다.
이때, 제1 리드 블럭(231b)은 제1 칩 모듈(220-T)의 회로 패턴(222)에 접합되고, 제2 리드 블럭(232b)은 제2 칩 모듈(220-B)의 회로 패턴(222)에 접합된다.
일 예로 제1 리드 블럭(231b)의 상면은 제1 칩 모듈(220-T)의 회로 패턴(222)에 초음파 웰딩이나 전도성 접착제에 의해 접합되고, 같은 방식으로 제2 리드 블럭(232b)의 하면은 제2 칩 모듈(220-B)의 회로 패턴(222)에 접합된다.
아웃터 리드(233b)는 제1 리드 블럭(231b)의 하면 및 제2 리드 블럭(232b)의 상면에 공통 접합되며, 몰드(210)의 외부까지 연장된다.
다만, 제1 리드 블럭(231b)과 제2 리드 블럭(232b) 사이에 공통 연결되는 아웃터 리드(233b)는 초음파 웰딩이 사실상 불가능하므로 솔더나 에폭시 솔더와 같은 전도성 접착제에 의해 접합된다.
이상, 본 발명의 특정 실시예에 대하여 상술하였다. 그러나, 본 발명의 사상 및 범위는 이러한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 변경하지 않는 범위 내에서 다양하게 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이해할 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
200: 반도체 칩 패키지
210: 몰드(패키지 바디) 210-M: 메인 몰드
210-S: 서브 볼드 211: 위치 조절 돌기
212: 원형 조립공 220: 칩 모듈
221: 기판 222: 회로 패턴
223: 반도체 칩 223a: 솔더
224: 방열층 B-W: 본딩 와이어
230: 리드 프레임 230-C: 공통 리드 프레임
230-D: 독립 리드 프레임
300: 히트 싱크(heat sink)
310: 바닥 프레임 311: 조립공
312: 삽입홈 320: 방열 핀(fin)

Claims (9)

  1. 패키지 바디를 구성하는 하나의 몰드(210)와, 상기 몰드(210) 내부에 실장된 칩 모듈(220) 및 상기 칩 모듈(220)로부터 몰드(210) 외부까지 연장된 리드 프레임(230)을 포함한 반도체 칩 패키지에 있어서,
    상기 몰드(210)는,
    히트 싱크(300)의 삽입홈(312)에 끼워지도록 상기 몰드(210)의 일측부에 돌출 형성된 위치 조절 돌기(211); 및 상기 히트 싱크(300)와의 볼트(330) 체결을 위해 상기 몰드(210)에 관통 형성되며, 단면이 원형인 원형 조립공(212);을 포함하고,
    상기 칩 모듈(220)은,
    상면에 전도성 재질의 회로 패턴(222)이 형성되어 있는 기판(221)과;
    상기 기판(221)의 상면에 실장된 반도체 칩(223); 및
    상기 기판(221)의 하면에 구비되고, 상기 몰드(210)를 통해 외부로 노출된 노출면을 가지며, 상기 노출면을 통해 상기 히트 싱크(300)와 접촉하는 방열층(224);을 포함하되,
    상기 위치 조절 돌기(211)는 상기 몰드(210)에 다수개 돌출 형성되어 있고,
    상기 몰드(210)는 메인 몰드(210-M) 및 서브 몰드(210-S)를 포함하되, 상기 메인 몰드(210-M)의 내부에는 상기 칩 모듈(220)이 실장되어 있고, 상기 서브 몰드(210-S)는 상기 메인 몰드(210-M)의 측부에 원호(arc of a circle) 형상으로 돌출 형성되어 있고, 상기 원형 조립공(212)은 상기 메인 몰드(210-M) 및 서브 몰드(210-S)에 걸쳐 관통 형성되어 있으며,
    상기 칩 모듈(220)은 상기 몰드(210) 내에서 상하 방향에 배치된 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)을 포함하되, 상기 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 서로 마주 보도록 배치되며, 상기 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)에 각각 구비된 상기 방열층(224)은 상기 몰드(210)를 통해 상하면으로 각각 노출되고,
    다수개의 상기 리드 프레임(230) 중 어느 하나 이상은 상기 제1 칩 모듈(220-T)의 회로 패턴(222)에 접합된 제1 리드 프레임(231, 231a) 및 상기 제2 칩 모듈(220-B)의 회로 패턴(222)에 접합된 제2 리드 프레임(232, 232a)을 포함하되,
    상기 제1 리드 프레임(231, 231a)은 상기 제2 리드 프레임(232, 232a)에 접합되고, 상기 제2 리드 프레임(232, 232a)은 상기 몰드(210)의 외부까지 연장되어 있는 것을 특징으로 하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 리드 프레임(230)은 상기 기판(221)에 형성된 회로 패턴(222)에 초음파 웰딩 방식으로 접합되어 있는 것을 특징으로 하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 리드 프레임(231a) 및 제2 리드 프레임(232a)은 일체로 구성되어 있는 것을 특징으로 하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지.
  8. 패키지 바디를 구성하는 하나의 몰드(210)와, 상기 몰드(210) 내부에 실장된 칩 모듈(220) 및 상기 칩 모듈(220)로부터 몰드(210) 외부까지 연장된 리드 프레임(230)을 포함한 반도체 칩 패키지에 있어서,
    상기 몰드(210)는,
    히트 싱크(300)의 삽입홈(312)에 끼워지도록 상기 몰드(210)의 일측부에 돌출 형성된 위치 조절 돌기(211); 및 상기 히트 싱크(300)와의 볼트(330) 체결을 위해 상기 몰드(210)에 관통 형성되며, 단면이 원형인 원형 조립공(212);을 포함하고,
    상기 칩 모듈(220)은,
    상면에 전도성 재질의 회로 패턴(222)이 형성되어 있는 기판(221)과;
    상기 기판(221)의 상면에 실장된 반도체 칩(223); 및
    상기 기판(221)의 하면에 구비되고, 상기 몰드(210)를 통해 외부로 노출된 노출면을 가지며, 상기 노출면을 통해 상기 히트 싱크(300)와 접촉하는 방열층(224);을 포함하되,
    상기 위치 조절 돌기(211)는 상기 몰드(210)에 다수개 돌출 형성되어 있고,
    상기 몰드(210)는 메인 몰드(210-M) 및 서브 몰드(210-S)를 포함하되, 상기 메인 몰드(210-M)의 내부에는 상기 칩 모듈(220)이 실장되어 있고, 상기 서브 몰드(210-S)는 상기 메인 몰드(210-M)의 측부에 원호(arc of a circle) 형상으로 돌출 형성되어 있고, 상기 원형 조립공(212)은 상기 메인 몰드(210-M) 및 서브 몰드(210-S)에 걸쳐 관통 형성되어 있으며,
    상기 칩 모듈(220)은 상기 몰드(210) 내에서 상하 방향에 배치된 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)을 포함하되, 상기 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)은 서로 마주 보도록 배치되며, 상기 제1 칩 모듈(220-T) 및 제2 칩 모듈(220-B)에 각각 구비된 상기 방열층(224)은 상기 몰드(210)를 통해 상하면으로 각각 노출되고,
    다수개의 상기 리드 프레임(230) 중 어느 하나 이상은 상기 제1 칩 모듈(220-T)의 회로 패턴(222)에 접합된 제1 리드 블럭(231b)과, 상기 제2 칩 모듈(220-B)의 회로 패턴(222)에 접합된 제2 리드 블럭(232b) 및 상기 제1 리드 블럭(231b) 및 제2 리드 블럭(232b)에 공통 접합된 아웃터 리드(233b)를 포함하되,
    상기 아웃터 리드(233b)은 상기 몰드(210)의 외부까지 연장되어 있는 것을 특징으로 하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지.
  9. 제8항에 있어서,
    상기 제1 리드 블럭(231b)은 초음파 웰딩 방식으로 상기 제1 칩 모듈(220-T)의 회로 패턴(222)에 접합되고,
    상기 제2 리드 블럭(232b)은 초음파 웰딩 방식 상기 제2 칩 모듈(220-B)의 회로 패턴(222)에 접합되며,
    상기 아웃터 리드(233b)는 솔더에 의해 상기 제1 리드 블럭(231b) 및 제2 리드 블럭(232b)에 공통 접합된 것을 특징으로 하는 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지.
KR1020160062901A 2016-05-23 2016-05-23 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지 KR101663558B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160062901A KR101663558B1 (ko) 2016-05-23 2016-05-23 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160062901A KR101663558B1 (ko) 2016-05-23 2016-05-23 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지

Publications (1)

Publication Number Publication Date
KR101663558B1 true KR101663558B1 (ko) 2016-10-07

Family

ID=57145559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160062901A KR101663558B1 (ko) 2016-05-23 2016-05-23 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지

Country Status (1)

Country Link
KR (1) KR101663558B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584477A (zh) * 2019-02-15 2020-08-25 富士电机株式会社 半导体模块和半导体模块的制造方法
WO2023149650A1 (ko) * 2022-02-04 2023-08-10 (주)아이에이파워트론 파워모듈 내 터미널의 전기적 연결 및 일체화 고정 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278134A (ja) * 2009-08-24 2009-11-26 Hitachi Ltd パワーモジュールおよびインバータ
KR101015266B1 (ko) 2005-11-02 2011-02-18 샌디스크 코포레이션 고밀도 3차원 반도체 다이 패키지
KR101025079B1 (ko) 2003-01-29 2011-03-25 인터플렉스 큐엘피, 인코포레이티드 집적 회로 다이 패키지
JP2011258814A (ja) * 2010-06-10 2011-12-22 Toyota Motor Corp 半導体装置冷却器
JP2012209470A (ja) * 2011-03-30 2012-10-25 Mitsubishi Electric Corp 半導体装置、半導体装置モジュール及び半導体装置の製造方法
JP2016076727A (ja) * 2015-12-24 2016-05-12 トヨタ自動車株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101025079B1 (ko) 2003-01-29 2011-03-25 인터플렉스 큐엘피, 인코포레이티드 집적 회로 다이 패키지
KR101015266B1 (ko) 2005-11-02 2011-02-18 샌디스크 코포레이션 고밀도 3차원 반도체 다이 패키지
JP2009278134A (ja) * 2009-08-24 2009-11-26 Hitachi Ltd パワーモジュールおよびインバータ
JP2011258814A (ja) * 2010-06-10 2011-12-22 Toyota Motor Corp 半導体装置冷却器
JP2012209470A (ja) * 2011-03-30 2012-10-25 Mitsubishi Electric Corp 半導体装置、半導体装置モジュール及び半導体装置の製造方法
JP2016076727A (ja) * 2015-12-24 2016-05-12 トヨタ自動車株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111584477A (zh) * 2019-02-15 2020-08-25 富士电机株式会社 半导体模块和半导体模块的制造方法
WO2023149650A1 (ko) * 2022-02-04 2023-08-10 (주)아이에이파워트론 파워모듈 내 터미널의 전기적 연결 및 일체화 고정 장치

Similar Documents

Publication Publication Date Title
US7440282B2 (en) Heat sink electronic package having compliant pedestal
US9373563B2 (en) Semiconductor assembly having a housing
US6849942B2 (en) Semiconductor package with heat sink attached to substrate
WO2018146933A1 (ja) 半導体装置及び半導体装置の製造方法
JP4007304B2 (ja) 半導体装置の冷却構造
US11823996B2 (en) Power semiconductor module for improved heat dissipation and power density, and method for manufacturing the same
US10861767B2 (en) Package structure with multiple substrates
US20140285973A1 (en) Housing and power module having the same
JP2019071412A (ja) チップパッケージ
US11756868B2 (en) Semiconductor device and method for manufacturing the same
JP6201532B2 (ja) 半導体装置
KR101663558B1 (ko) 패키지 파괴 방지 구조를 갖는 반도체 칩 패키지
WO2020208867A1 (ja) 半導体装置
JP7379886B2 (ja) 半導体装置
JP2000332171A (ja) 発熱素子の放熱構造およびその放熱構造を有するモジュール
JP4046623B2 (ja) パワー半導体モジュールおよびその固定方法
JP6546496B2 (ja) 半導体パワーモジュール
CN108735722B (zh) 半导体装置及半导体装置的制造方法
JP6872976B2 (ja) 電力半導体装置、及び電力変換装置
KR20030045950A (ko) 방열판을 구비한 멀티 칩 패키지
KR101754031B1 (ko) 양면 기판 노출형 반도체 패키지
KR20010089275A (ko) 히트 싱크를 형성하는 솔 플레이트를 가진 전자식 어셈블리
JP2004048084A (ja) 半導体パワーモジュール
JP2006294729A (ja) 半導体装置
JP7223639B2 (ja) 電子制御装置

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 4